JP4467091B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリに記憶されたデータを、クロック信号に同期させて出力する半導体記憶装置に関するものである。
【0002】
【従来の技術】
マルチメディア機器の普及に伴い、その機器システムや機器を構成する半導体デバイスは高性能化、特に処理速度の高速化が行われている。最近は特に、コンピュータの中枢部であるプロセッサ部の高速化が著しく、それに伴ない、記憶装置の処理速度の高速化も要求されている。
【0003】
一般に、半導体記憶装置は、データを装置内部のキャパシタに記憶し、そのデータを増幅して出力する構成をとるため、プロセッサ部に比べて、処理速度を高速化することが難しい。そのため、半導体記憶装置の基本的構成は変更せずに、入出力データを処理する周辺回路をクロック同期型の高速論理回路技術を使って高速化することにより、記憶装置の処理速度を高速化している。
【0004】
図11は、従来の半導体記憶装置を説明するためのブロック図であり、該半導体装置の構成を示している。
図において、300は上記半導体記憶装置であり、メモリコアとセンスアンプとコラムスイッチとダミーアンプとからなり、記憶したデータを出力するメモリブロック301a,301b,301c,301dと、各メモリブロックが出力したデータを増幅するリードアンプ(R/A)302a,302b,302c,302dと、各リードアンプが出力するデータをクロック信号に基づいて保持する保持回路303と、保持回路303が保持しているデータを出力する出力回路304と、各メモリブロックから出力すべきデータを指定するためのアドレス信号を受け、各メモリブロックのワード線を制御するロウデコーダ306と、各メモリブロックから出力すべきデータを指定するためのアドレス信号を受け、各メモリブロックのコラムスイッチを制御するコラムデコーダ307とからなる。
【0005】
次に動作について説明する。
出力すべきデータのアドレスを示すアドレス信号が、ロウデコーダ306と、コラムデコーダ307とに入力される。ロウデコーダ306とコラムデコーダ307により指定されたメモリブロックは、出力すべきデータを出力し、そのメモリブロックに対応するリードアンプは該データを増幅する。増幅されたデータは、グローバルデータ線を通じて保持回路303に入力される。保持回路303は、クロック信号CLKに基づいて、入力されたデータを保持し、出力回路304は、クロック信号に基づいて該データを出力する。
このようにして、従来の半導体記憶装置は、アドレス信号により特定されるメモリブロック内のデータを、クロック信号に同期して出力する。
【0006】
【発明が解決しようとする課題】
上記半導体記憶装置300において、各メモリブロックは、ロウデコーダ306及びコラムデコーダ307へのアドレス入力に対して、ワード線、ビット線、センスアンプ、カラムスイッチ等の一連の動作をシリアルに行うものであり、いわば一つの大きな遅延回路とみなすことができ、また、クロックに同期しない非同期回路でもある。メモリブロックのチップ面積にもよるが、一般に、各メモリブロックと、出力データを保持する保持回路との間の配線の長さは、各メモリブロック毎に異なる。従って、保持回路303から比較的近い位置、すなわち配線が短いメモリブロックD301dからデータが転送される場合と、保持回路から比較的遠い位置、すなわち配線が長いメモリブロックA301aからデータが転送される場合とでは、それぞれのメモリブロックがデータを出力してから、該データが保持回路303へ到着するまでの時間(以下「転送時間」という。)が異なる。すなわち、メモリブロックD301dのデータ転送時間は比較的短く、メモリブロックA301aのデータ転送時間は比較的長くなり、メモリブロック毎にデータ転送時間にばらつきが生じる。
【0007】
一方、保持回路303は、クロック信号CLKに同期して、すなわちクロック信号がHighからLow へ、又はLow からHighへ遷移するタイミングでデータを保持するものである。上述したように、転送時間がばらついた場合、特に転送時間が長い場合には、クロック信号CLKが遷移するタイミングより遅れて、保持回路303にデータが入力されることがあり、保持回路303で該データを保持できない結果、データの転送ミスが生ずる。
また、半導体記憶装置に使用されるクロックの周波数は高速化される一方であり、上記転送時間のばらつきにより、データの転送ミスが起こる可能性は、一層高まると考えられる。
本発明は、上記問題を鑑みなされたものであり、メモリブロックに記憶されたデータを、高速化されたクロック信号に確実に同期させて出力する半導体記憶装置を提供するものである。
【0008】
本発明に係る半導体記憶装置は、アドレス信号に基づいて、記憶したデータを出力する記憶手段と、上記アドレス信号に同期してHigh又はLowに遷移するダミー信号を発生するダミー信号生成手段と、該ダミー信号に遅延を付加する遅延手段と、該遅延ダミー信号に基づき、上記出力データを保持し、該保持データをクロック信号に同期して出力する保持手段とを備え、上記保持手段は、ダミー信号がHigh又はLowに遷移するときに、上記出力データを保持して出力する第1の保持回路と、ダミー信号がLow又はHighに遷移するときに、上記出力データを保持して出力する第2の保持回路と、クロック信号に基づいて、上記第1の保持回路の出力データを保持して出力する第3の保持回路と、クロック信号に基づいて、上記第2の保持回路の出力データを保持して出力する第4の保持回路と、クロック信号に基づいて、上記第3の保持回路又は第4の保持回路の出力を選択する選択回路とを備えたものである。
【0009】
また、本発明は、上記半導体記憶装置において、上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線を、記憶手段から保持手段へデータを導通するためのデータ線の長さより長いものとするものである。
【0010】
また、本発明は、上記半導体記憶装置において、上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線に負荷を与える負荷容量である。
【0012】
また、本発明は、上記半導体記憶装置において、前記ダミー信号生成手段は、前記アドレス信号に同期して第1の信号及び第2の信号を生成するダミーコラムデコーダと、前記第1の信号を受けHighに遷移し、前記第2の信号を受けLowに遷移する前記ダミー信号を生成するダミーアンプとを備えたものである。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について、説明する。
(実施の形態1)
図1は本発明の実施の形態1の半導体記憶装置を説明するためのブロック図であり、該半導体記憶装置の構成を示している。
図において、100は本実施の形態1の半導体記憶装置であり、データを記憶するメモリコア101と、該メモリコア101が出力したデータを増幅するセンスアンプ(S/A)102a,102b,102c,102d,102e,102f,102g,102hと、各センスアンプのデータ出力を制御するコラムスイッチ103a,103b,103c,103d,103e,103f,103g,103hと、ダミー信号を発生するダミーアンプ104と、上記メモリコア101から出力されたデータをダミー信号に基づいて保持する保持回路105と、上記メモリコア101のワード線を制御するロウデコーダ106と、上記各コラムスイッチを制御するコラムデコーダ107と、上記ダミーアンプ104を制御するダミーコラムデコーダ108と、ダミー信号に遅延を付加する遅延回路109と、容量110とからなる。
【0014】
上記各コラムスイッチは、それぞれデータ線DLに接続されており、該出力データ線DLを介してメモリコア101から出力されるデータを保持回路15に出力する構成となっている。また、コラムデコーダ107は、コラム線YLa,YLb,YLc,YLd,YLe,YLf,YLg,YLhにより各コラムスイッチと接続されおり、各コラム線を介して各コラムスイッチを制御する構成となっている。
【0015】
また、ダミーアンプ104は、ダミー信号線SLに接続されており、該ダミー信号線SLを介してダミー信号を遅延回路109に出力し、該遅延回路109は該ダミー信号に遅延を付加して保持回路105に出力する構成となっている。また、ダミーコラムデコーダ108は、2本のダミーコラム線によりダミーアンプ104と接続されており、それぞれのダミーコラム線によりセット信号、又はリセット信号がダミーアンプ104に出力される構成となっている。
【0016】
ダミー信号線SLにおいて、ダミーアンプ104との接続部から保持回路105との接続部までの長さは、データ線DLにおける各コラムスイッチとの接続部から保持回路105との接続部までの長さのいずれよりも長くなるように構成されている。またダミー信号線SLには、ダミーアンプ接続部から保持回路接続部までの間に容量110が設けられている。
【0017】
図2は、上記保持回路105の内部を説明するための図であり、該保持回路105の内部構成を示している。
上記保持回路105は、ダミー信号に基づいて、入力データを保持する第1,第2のD型フリップフロップ(以下「DFF」という。)11,12と、クロック信号に基づいて、第1のDFF11の出力を保持する第3のDFF13と、クロック信号に基づいて、第2のDFF12の出力を保持する第4のDFF14と、クロック信号に基づいて、第3又は第4のDFFの出力のいずれかを選択して出力するセレクタ15とからなる。
【0018】
次に、動作について説明する。
図3は、メモリコア101のデータ出力とダミーアンプ104のダミー信号出力とのタイミングを説明するための図である。
ロウデコーダ106及びコラムデコーダ107は、メモリコア101から出力すべきデータのアドレスを指定するアドレス信号を受け、ロウデコーダ106は、メモリコア101のワード線を導通状態とし、コラムデコーダ107は、各コラム線を介して、各コラムスイッチのいずれかを選択する選択信号を、例えばコラムスイッチ103a,103g,103h,103bの順に出力する。選択信号を受けたコラムスイッチは導通状態となり、対応するセンスアンプは、メモリコア101に記憶されたデータDa,Dg,Dh,Dbを出力する。データDa,Dg,Dh,Dbはデータ線DLを通じて、保持回路105に入力される。
【0019】
一方、ダミーコラムデコーダ108は、上記アドレス信号に同期したSet 信号とReset 信号とを出力する。ダミーアンプ104は、セット信号を受けた場合にはHighレベルに、リセット信号を受けた場合にはLow レベルに遷移したダミー信号を出力する。遅延回路109は、該ダミー信号に遅延を付加して保持回路105に出力する。
【0020】
ここで、ダミー信号が通過するダミー信号線SLの、ダミーアンプ104との接続部から保持回路105との接続部までの長さは、出力データが通過する出力データ線DLの、各コラムスイッチとの接続部から保持回路105との接続部までの長さのいずれと比べても長いため、ダミー信号とデータが同時に出力された場合に、ダミー信号は常に該データより遅れて保持回路105に入力される。
【0021】
従って、保持回路105には、出力データの変化点、例えばデータDaとDgの変化点より遅れて、ダミー信号の変化点、すなわちHighレベルとLow レベルの遷移点が入力され、保持回路105は、既に入力されている出力データを、その直後に入力されるダミー信号の遷移によって保持する。
【0022】
図4は、保持回路105のデータの保持及び出力のタイミングを説明するための図である。
図に示すように、出力されたデータDa,Dg,Dh,Dbは、出力データが通過する出力データ線DLの、各コラムスイッチとの接続部から保持回路105との接続部までの長さに比例して、上記選択信号の出力タイミングより遅れて保持回路105に入力される。
【0023】
第1のDFF11は、ダミー信号がLow からHighに遷移するときに入力データを保持して出力する。一方、第2のDFF12は、ダミー信号がHighからLow に遷移するときに、入力データを保持して出力する。
【0024】
また、第3のDFF13は、クロック信号がLow からHighに遷移するときに、上記第1のDFF11の出力データを保持して出力し、第4のDFF14は、クロック信号がHighからLow に遷移するときに、上記第2のDFF12の出力データを保持して出力する。セレクタ15は、クロック信号がHighである場合には第3のDFF13の出力を、Low である場合は第4のDFF14の出力を選択して出力する。従って、図に示すように、保持回路105は、メモリブロック101から出力されたデータをダミー信号により保持した後、クロック信号に同期して該データを出力する。
【0025】
このように、本実施の形態1に係る半導体記憶装置によれば、メモリコア101より出力されるデータに同期したダミー信号を発生し、該ダミー信号を常に出力データの直後に保持回路105に入力することにより、メモリコア101から出力されるデータは、その直後に入力されるダミー信号の遷移に基づいて保持回路105にて保持され、クロック信号に同期して出力されるので、データの転送時間のばらつきにかかわらず、高速化されたクロック信号と確実に同期させた安定なデータ出力を行うことができる。
【0026】
なお、ダミー信号線SLの負荷と出力データ線DLの負荷は異なる場合があり、図1では、出力データ線DLの負荷のほうが各コラムスイッチが接続されている分だけ大きい。このような場合には、負荷容量110を接続して、ダミー信号線SLの負荷と出力データ線DLの負荷を等しくすることが望ましい。
【0027】
(実施の形態1の変形例)
図5は、本発明の実施の形態1の変形例の半導体記憶装置を説明するためのブロック図であり、該半導体記憶装置の構成を示している。
図において、100’は本実施の形態1の変形例の半導体記憶装置であり、ダミー信号を発生するダミーアンプ104’と、該ダミーアンプ104’に、ダミー信号がHighからLow に、又はLow からHighに遷移するための信号であるタイミング信号を出力するダミーコラムデコーダ108’とを有し、ダミーアンプ104’とダミーコラムデコーダ108’とは、1本のダミーコラム線で接続されている点を除いては、実施の形態1の半導体記憶装置100と同様である。
なお、上記ダミーアンプ104’は、トグル信号を固定としたT型フリップフロップで構成されている。
動作についても、ダミーコラムデコーダ108’が出力するタイミング信号に基づいてダミーアンプ104’がダミー信号を発生する点以外は、実施の形態1と同様である。
【0028】
すなわち、図6に示すように、ダミーコラムデコーダ108’は、コラムデコーダ107に入力されるアドレス信号に同期したタイミング信号を出力する。該タイミング信号は、アドレス信号に同期してLow からHighへと遷移し、一定期間経過後Low に遷移するものである。ダミーアンプ104’は該タイミング信号を受け、該タイミング信号がLow からHighに遷移するときに、ダミー信号をLow からHighへ、又はHighからLow へ遷移して出力する。遅延回路109は、該ダミー信号に遅延を付加して保持回路105に出力し、保持回路105は、メモリコア101の出力データを、その直後に入力されるダミー信号の遷移によって保持する。
このように、本実施の形態1の変形例による半導体記憶装置100’によっても、実施の形態1と同様の効果を得ることができる。
【0029】
(実施の形態2)
図7は、本実施の形態2の半導体装置を説明するためのブロック図であり、該半導体記憶装置の構成を示している。
図において、200は、本実施の形態2の半導体装置であり、メモリコアとセンスアンプとコラムスイッチとダミーアンプとからなり、記憶したデータを出力すると同時にダミー信号を出力するメモリブロック201a,201b,201c,201dと、各メモリブロックが出力したデータ及びダミー信号を増幅するリードアンプ(R/A)202a,202b,202c,202dと、各リードアンプが出力するデータをクロック信号に基づいて保持して出力する保持回路203と、各リードアンプが出力するダミー信号とクロック信号とのタイミングを比較し、その比較結果を出力する比較回路204と、該比較結果を保持し、出力すべきデータを指定するアドレス信号に基づいて、クロック信号に遅延を付加して出力する遅延調整回路205と、上記アドレス信号を受け、各メモリブロックのワード線を制御するロウデコーダ206と、上記アドレス信号を受け、各メモリブロックのコラムスイッチを制御するコラムデコーダ207とからなる。
なお、上記比較回路204は、一般的に用いられる位相比較器である。
【0030】
図8は、上記遅延調整回路205の詳細を説明するためのブロック図であり、該回路の内部構造を示している。
上記遅延調整回路205は、上記アドレス信号を受け、該アドレス信号からメモリブロックを指定するメモリブロック情報のみを選択して出力するデコーダ51と、比較回路204の比較結果に基づいて、クロック信号を制御するための遅延量制御信号を出力する制御回路52と、上記メモリブロック情報と遅延量制御信号とを受け、各メモリブロック毎の遅延量制御信号を保持し、上記デコーダ51が出力するメモリブロック情報に基づいて、保持している遅延量制御信号を出力するレジスタ53と、該遅延量制御信号を受け、バッファ段数を制御するセレクタ54と、クロック信号を、上記セレクタ54により設定された段数分のバッファ回路を通過させて出力するタイミングジェネレータ55とからなる。
【0031】
次に動作について説明する。
本半導体記憶装置200は、メモリブロックからデータを出力する前に、各メモリブロック毎の遅延量を設定する。まず、半導体記憶装置200を、遅延量を設定するプリアクセスモードとするために、イネーブル信号ENがHighとなる。これを受け、比較回路204及び遅延量調整回路205は、比較モードとなる。アドレス信号は、メモリブロックA201a、メモリブロックB201b、メモリブロックC201c、メモリブロックD201dの順にアドレスを指定し、各メモリブロックは、アドレス信号に同期したダミー信号を出力する。該ダミー信号を出力したメモリブロックに対応するリードアンプは、該ダミー信号を増幅して出力する。出力されたダミー信号は、順次、比較回路204に入力される。
【0032】
図9は、上記比較回路204の動作を説明するための図であり、比較回路204に入力されるクロック信号CLK、入力ダミー信号、比較結果出力のタイミングを示している。
図9(a) は、入力ダミー信号とクロック信号CLKのタイミングに差がない場合を示している。この場合、比較結果を示すLate信号及びFast信号はいずれもLow のままである。図9(b) は、入力ダミー信号がクロック信号CLKより時間T1だけ遅い場合を示している。この場合には、時間T1だけHighとなるLate信号を出力する。Fast信号はLow のままである。一方、図9(c) は、入力ダミー信号が時間T2だけ早い場合を示している。この場合には,時間T2だけHighとなるFast信号を出力する。Late信号はLow のままである。
【0033】
遅延調整回路205は、上記比較結果を示すLate信号及びFast信号を受け、レジスタ53は、メモリブロック情報に対応させて、クロック信号CLKを制御するための遅延量制御信号を保持する。
【0034】
次に、半導体記憶装置200は、イネーブル信号ENがLow となることによりアクセスモードとなる。
出力すべきデータを示すアドレス信号が、ロウデコーダ206と、コラムデコーダ207と、遅延調整回路205とに入力される。ロウデコーダ206とコラムデコーダ207とにより指定されたメモリブロックは、出力すべきデータを出力し、該メモリブロックに対応するリードアンプは出力データを増幅する。増幅されたデータは、グローバルデータ線を通じて保持回路203に入力される。遅延調整回路205は、入力されたアドレス信号に基づいて、クロック信号CLKに遅延を付加する。
【0035】
すなわち、デコーダ51は、入力されたアドレス信号からメモリブロック情報をレジスタ53に出力する。これを受け、レジスタ53は、保持されている遅延量制御情報から、該メモリブロック情報が示すメモリブロックに対応する遅延量制御情報をセレクタ54に出力する。該遅延量制御情報に基づいて、セレクタ54は、タイミングジェネレータ55に入力されるクロック信号CLKが通過するバッファ段数を設定する。
【0036】
図10は、上記遅延調整回路205の動作を説明するための図であり、入力されるクロック信号CLKと出力されるクロック信号CLK’のタイミングを示している。
【0037】
アドレス信号に基づいて、レジスタ53から出力される遅延量制御信号が、図9(a) に示すように、クロック信号とタイミング差がないことを示すものである場合は、出力されるクロック信号CLK’は、入力されたクロック信号CLKから1クロック(2π)遅れた信号となる(図10(a) )。
一方、遅延量制御信号が、図9(b) に示すようにクロック信号から時間T1だけ遅れていることを示す場合は、入力されたクロック信号CLKに、時間T1分だけ遅延を付加し、出力されるクロック信号CLK’は、入力されたクロック信号CLKから1クロックと時間T1分遅れた信号となる(図10(b) )。
また、遅延量制御信号が、図9(c) に示すようにクロック信号から時間T2だけ早いことを示す場合は、入力されたクロック信号CLKに遅延を付加せず、出力されるクロック信号CLK’は、入力されたクロック信号CLKから1クロック遅れた信号となる(図10(c) )。
保持回路203は、遅延が付加されたクロック信号CLK’に基づいて、入力されたデータを保持して出力する。
【0038】
このように、本実施の形態2に係る半導体記憶装置によれば、メモリブロックからデータを読み出す前に、各メモリブロックからアドレス信号に同期したダミー信号を出力し、該ダミー信号が保持回路203に入力されるタイミングと、クロック信号CLKが入力されるタイミングとを各メモリブロック毎に比較し、その比較結果に基づいて、クロック信号に付加する遅延量を示す遅延量制御情報を遅延調整回路205に保持し、メモリブロックからデータを読み出す際に、上記遅延量制御情報からアドレス信号が示すメモリブロックに対応する情報を選択し、該情報に基づいてクロック信号CLKに遅延を付加し、保持回路203は、遅延を付加したクロック信号CLK’により、入力されたデータを保持するようにしたので、データの転送時間のばらつきにかかわらず、高速化されたクロック信号と確実に同期させた安定なデータ出力を行うことができる。
【0039】
【発明の効果】
本発明に係る半導体記憶装置によれば、アドレス信号に基づいて、記憶したデータを出力する記憶手段と、上記アドレス信号に同期してHigh又はLowに遷移するダミー信号を発生するダミー信号生成手段と、該ダミー信号に遅延を付加する遅延手段と、該遅延ダミー信号に基づき、上記出力データを保持し、該保持データをクロック信号に同期して出力する保持手段とを備え、上記保持手段は、ダミー信号がHigh又はLowに遷移するときに、上記出力データを保持して出力する第1の保持回路と、ダミー信号がLow又はHighに遷移するときに、上記出力データを保持して出力する第2の保持回路と、クロック信号に基づいて、上記第1の保持回路の出力データを保持して出力する第3の保持回路と、クロック信号に基づいて、上記第2の保持回路の出力データを保持して出力する第4の保持回路と、クロック信号に基づいて、上記第3の保持回路又は第4の保持回路の出力を選択する選択回路とを備えたものとしたので、記憶手段より出力されるデータは、常に出力データの直後に保持手段に入力されるダミー信号により保持された後、クロック信号に同期して出力されることにより、データの転送時間のばらつきにかかわらず、高速化されたクロック信号と確実に同期させた安定なデータ出力を行うことができるとともに、記憶手段より出力されるデータを確実に保持することができる。
【0040】
また、本発明は、上記半導体記憶装置において、上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線を、記憶手段から保持手段へデータを導通するためのデータ線の長さより長いものとしたので、アドレス信号に同期して発生したダミー信号を、常に出力データの直後に保持手段に入力されることにより、上記保持手段は、該ダミー信号に基づいて出力データを確実に保持することができる。
【0041】
また、本発明は、上記半導体記憶装置において、上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線に負荷を与える負荷容量としたので、アドレス信号に同期して発生したダミー信号を、常に出力データの直後に保持手段に入力されることにより、上記保持手段は、該ダミー信号に基づいて出力データを確実に保持することができる。
【0043】
また、本発明は、上記半導体記憶装置において、前記ダミー信号生成手段は、前記アドレス信号に同期して第1の信号及び第2の信号を生成するダミーコラムデコーダと、前記第1の信号を受けHighに遷移し、前記第2の信号を受けLowに遷移する前記ダミー信号を生成するダミーアンプとを備えたものとしたので、記憶手段より出力されるデータは、常に出力データの直後に保持手段に入力されるダミー信号により保持された後、クロック信号に同期して出力されることにより、データの転送時間のばらつきにかかわらず、高速化されたクロック信号と確実に同期させた安定なデータ出力を行うことができるとともに、記憶手段より出力されるデータを確実に保持することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の半導体記憶装置を説明するためのブロック図である。
【図2】 保持回路105の内部構成を説明するための図である。
【図3】 データとダミー信号の出力タイミングを説明するための図である。
【図4】 保持回路105によるデータの保持及び出力を説明するための図である。
【図5】 本発明の実施の形態1の変形例の半導体記憶装置を説明するための図である。
【図6】 データとダミー信号の出力タイミングを説明するための図である。
【図7】 本発明の実施の形態2の半導体記憶装置を説明するためのブロック図である。
【図8】 遅延調整回路205の内部構成を説明するための図である。
【図9】 比較回路204の動作を説明するための図である。
【図10】 遅延調整回路205の動作を説明するための図である。
【図11】 従来の半導体記憶装置を説明するためのブロック図である。
【符号の説明】
11:第1のD型フリップフロップ
12:第2のD型フリップフロップ
13:第3のD型フリップフロップ
14:第4のD型フリップフロップ
15:セレクタ
100:半導体記憶装置
100’:半導体記憶装置
101:メモリコア
102a,102b,102c,102d,102e,102f,102g,102h:センスアンプ
103a,103b,103c,103d,103e,103f,103g,103h:コラムスイッチ
104:ダミーアンプ
104’:ダミーアンプ
105:保持回路
106:ロウデコーダ
107:コラムデコーダ
108:ダミーコラムデコーダ
108’:ダミーコラムデコーダ
109:遅延回路
110:負荷容量
200:半導体記憶装置
201a:メモリブロックA
201b:メモリブロックB
201c:メモリブロックC
201d:メモリブロックD
202a,202b,202c,202d:リードアンプ
203:保持回路
204:比較回路
205:遅延調整回路
206:ロウデコーダ
207:コラムデコーダ
300:半導体記憶装置
301a:メモリブロックA
301b:メモリブロックB
301c:メモリブロックC
301d:メモリブロックD
302a,302b,302c,302d:リードアンプ
303:保持回路
304:出力回路
306:ロウデコーダ
307:コラムデコーダ
51:デコーダ
52:制御回路
53:レジスタ
54:セレクタ
55:タイミングジェネレータ
Claims (4)
- アドレス信号に基づいて、記憶したデータを出力する記憶手段と、
上記アドレス信号に同期してHigh又はLowに遷移するダミー信号を発生するダミー信号生成手段と、
該ダミー信号に遅延を付加する遅延手段と、
該遅延ダミー信号に基づき、上記出力データを保持し、該保持データをクロック信号に同期して出力する保持手段とを備え、
上記保持手段は、ダミー信号がHigh又はLowに遷移するときに、上記出力データを保持して出力する第1の保持回路と、
ダミー信号がLow又はHighに遷移するときに、上記出力データを保持して出力する第2の保持回路と、
クロック信号に基づいて、上記第1の保持回路の出力データを保持して出力する第3の保持回路と、
クロック信号に基づいて、上記第2の保持回路の出力データを保持して出力する第4の保持回路と、
クロック信号に基づいて、上記第3の保持回路又は第4の保持回路の出力を選択する選択回路とを備えたものであることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線を、記憶手段から保持手段へデータを導通するためのデータ線の長さより長いものとすることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記遅延手段は、ダミー信号生成手段から保持手段へダミー信号を導通するためのダミー信号線に負荷を与える負荷容量であることを特徴とする半導体記憶装置。 - 請求項1ないし3のいずれかに記載の半導体記憶装置において、
前記ダミー信号生成手段は、
前記アドレス信号に同期して第1の信号及び第2の信号を生成するダミーコラムデコーダと、
前記第1の信号を受けHighに遷移し、前記第2の信号を受けLowに遷移する前記ダミー信号を生成するダミーアンプとを備えたものであることを特徴とする半導体記憶装置。
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