JPH0750950B2 - 時分割スイッチ - Google Patents
時分割スイッチInfo
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- JPH0750950B2 JPH0750950B2 JP19270788A JP19270788A JPH0750950B2 JP H0750950 B2 JPH0750950 B2 JP H0750950B2 JP 19270788 A JP19270788 A JP 19270788A JP 19270788 A JP19270788 A JP 19270788A JP H0750950 B2 JPH0750950 B2 JP H0750950B2
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- switch
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１本のハイウエイ上に時分割多重されたデー
タを入力され、その時間順序を入れ替えて出力する時分
割スイッチに関するものであり、更に詳しくは、該スイ
ッチを複数個相互接続して大容量用に拡張しても、スイ
ッチ規模により高速性が制限されないで済むような構成
をもつ、かかる時分割スイッチに関するものである。
タを入力され、その時間順序を入れ替えて出力する時分
割スイッチに関するものであり、更に詳しくは、該スイ
ッチを複数個相互接続して大容量用に拡張しても、スイ
ッチ規模により高速性が制限されないで済むような構成
をもつ、かかる時分割スイッチに関するものである。
第６図は従来の時分割スイッチの構成図である。また、
第７図は、大規模な時分割スイッチを実現する場合、第
６図に示す単位スイッチ（例えばLSI）を複数用いて実
現した大規模な時分割スイッチの構成図である。
第７図は、大規模な時分割スイッチを実現する場合、第
６図に示す単位スイッチ（例えばLSI）を複数用いて実
現した大規模な時分割スイッチの構成図である。
第６図及び第７図を用いて従来の時分割スイッチの動作
原理及び構造を説明する。
原理及び構造を説明する。
第６図、第７図において、１は時分割多重されたデータ
が入力する入力ハイウエイ、２は同じく出力ハイウエ
イ、３はデータを一時的に記憶するデータバッファメモ
リDBM（Data Buffer Memory）、４は交換のため時間順
序を入れ替えるその順序を制御する制御情報を記憶して
おくアドレスコントロールメモリACM（Address Control
Memory）、５はカウンタ、６はセレクタ、７は時間ス
イッチの１つの基本構成（例えばLSI）、８はセレクタ
コントロールメモリ、９はレジスタ回路、を示す。
が入力する入力ハイウエイ、２は同じく出力ハイウエ
イ、３はデータを一時的に記憶するデータバッファメモ
リDBM（Data Buffer Memory）、４は交換のため時間順
序を入れ替えるその順序を制御する制御情報を記憶して
おくアドレスコントロールメモリACM（Address Control
Memory）、５はカウンタ、６はセレクタ、７は時間ス
イッチの１つの基本構成（例えばLSI）、８はセレクタ
コントロールメモリ、９はレジスタ回路、を示す。
第６図において、時分割多重された入力データは書き込
みカウンタ（Ｗカウンタ）５−１で作成される書き込み
アドレスにもとづき、あるデータ・フレームでは例えば
データバッファメモリＡ（３−１）に順序的に書き込ま
れる。次のデータ・フレームでは他方のデータバッファ
メモリＢ（３−２）にやはり順序的に書き込まれる。読
み出しは現在書き込まれている方とは別のデータバッフ
ァメモリ例えばＢ（３−２）より、読み出しカウンタ５
−２から発生するアドレスに従ってアクセスコントロー
ルメモリ４から読み出される内容に基づき、ランダムに
読み出されて時間順序の入れ替え（交換）が行われる。
みカウンタ（Ｗカウンタ）５−１で作成される書き込み
アドレスにもとづき、あるデータ・フレームでは例えば
データバッファメモリＡ（３−１）に順序的に書き込ま
れる。次のデータ・フレームでは他方のデータバッファ
メモリＢ（３−２）にやはり順序的に書き込まれる。読
み出しは現在書き込まれている方とは別のデータバッフ
ァメモリ例えばＢ（３−２）より、読み出しカウンタ５
−２から発生するアドレスに従ってアクセスコントロー
ルメモリ４から読み出される内容に基づき、ランダムに
読み出されて時間順序の入れ替え（交換）が行われる。
この方式は、いわゆるR/W分離方式（ダブルバッファ）
のシーケンシャルライト／ランダムリード方式とよば
れ、一般的に時分割スイッチに用いる方式である。
のシーケンシャルライト／ランダムリード方式とよば
れ、一般的に時分割スイッチに用いる方式である。
一般的な時分割通話路装置では、１つのLSI（単位時分
割スイッチ）ですべての信号（データ）を交換すること
は不可能である。そのため、第７図で示したように、単
位となる基本時分割スイッチを、複数用いて、大規模な
時間スイッチを実現する。16チップ用いて大規模な時間
スイッチを構成したものが第７図に示す例である。
割スイッチ）ですべての信号（データ）を交換すること
は不可能である。そのため、第７図で示したように、単
位となる基本時分割スイッチを、複数用いて、大規模な
時間スイッチを実現する。16チップ用いて大規模な時間
スイッチを構成したものが第７図に示す例である。
本構成では、入力ハイウエイ（１−１）〜（１−４）上
を伝送されてきた入力データは、行方向（例えば７−1
1,7−12,7−13,7−14）すべてに書き込まれる。また、
出力交換データは、列方向（例えば７−11,7−21,7−3
1,7−41）からの出力はセレクタ６−31に入る。このセ
レクタは、セレクタコントロールメモリ８−１から読み
出された数字に基づき選択し、出力ハイウエイ２−１に
出力される。このセレクタ６−31は、出力タイムスロッ
ト毎に選択（列方向のスイッチ）をダイナミックに変化
させる。
を伝送されてきた入力データは、行方向（例えば７−1
1,7−12,7−13,7−14）すべてに書き込まれる。また、
出力交換データは、列方向（例えば７−11,7−21,7−3
1,7−41）からの出力はセレクタ６−31に入る。このセ
レクタは、セレクタコントロールメモリ８−１から読み
出された数字に基づき選択し、出力ハイウエイ２−１に
出力される。このセレクタ６−31は、出力タイムスロッ
ト毎に選択（列方向のスイッチ）をダイナミックに変化
させる。
このような構成とすることにより入力ハイウエイ（１−
１）〜（１−４）のデータは出力ハイウエイ（２−１）
〜（２−４）の任意のタイムスロットに交換接続するこ
とができる。
１）〜（１−４）のデータは出力ハイウエイ（２−１）
〜（２−４）の任意のタイムスロットに交換接続するこ
とができる。
しかし、本構成は入力ハイウエイ上に（例えば点Ｐ−
１）大きなファンアウトが生じ、高速のスイッチの場合
はバッファを備える等の工夫が必要である。さらにボー
ド上に複数のLSIによりこのような時分割スイッチを構
成した場合は、行方向の（例えば７−11と７−14）時分
割スイッチLSIまでの配線長が異なるために、タイミン
グ設計が難しくなる。
１）大きなファンアウトが生じ、高速のスイッチの場合
はバッファを備える等の工夫が必要である。さらにボー
ド上に複数のLSIによりこのような時分割スイッチを構
成した場合は、行方向の（例えば７−11と７−14）時分
割スイッチLSIまでの配線長が異なるために、タイミン
グ設計が難しくなる。
また、出力データに関しては、n:1セレクタを用いて、
出力データを列方向のスイッチより選択するわけである
が、用いるLSIの数（全体の規模）によって、セレクタ
の大きさ、ｎの値が異なる。またセレクタはタイムスロ
ット毎にセレクタコントロールメモリにより制御するた
め、高速のスイッチを実現する上での制限となる。さら
に、規模が大きくなってくると列方向のスイッチからセ
レクタまでの配線長（例えばスイッチ７−11,7−41から
セレクタ６−31までの距離）が異なり同期させることが
困難になるという欠点があった。
出力データを列方向のスイッチより選択するわけである
が、用いるLSIの数（全体の規模）によって、セレクタ
の大きさ、ｎの値が異なる。またセレクタはタイムスロ
ット毎にセレクタコントロールメモリにより制御するた
め、高速のスイッチを実現する上での制限となる。さら
に、規模が大きくなってくると列方向のスイッチからセ
レクタまでの配線長（例えばスイッチ７−11,7−41から
セレクタ６−31までの距離）が異なり同期させることが
困難になるという欠点があった。
本発明の目的は、規模を拡大した時に生じる大きなファ
ンアウト、配線長等の実装上の制限、セレクタ、セレク
タコントロールメモリ等の拡張用の周辺IC等が必要であ
ること、等の従来技術の欠点を解決することにより、拡
張性、高速性に優れることを可能にした時分割スイッチ
を提供することにある。
ンアウト、配線長等の実装上の制限、セレクタ、セレク
タコントロールメモリ等の拡張用の周辺IC等が必要であ
ること、等の従来技術の欠点を解決することにより、拡
張性、高速性に優れることを可能にした時分割スイッチ
を提供することにある。
本発明では、上記目的を達成するために、時分割スイッ
チにおいて、入力されたデータをラッチする第１のレジ
スタと、ラッチされた該データをスルーで出力するため
のスルーアウト出力端子と、ラッチされた該データを入
力されその時間順序を入れ替えて出力する交換回路と、
他の時分割スイッチからの交換出力を外部から入力され
る拡張用外部データ入力端子と、前記交換回路における
時間順序の入れ替えを制御する制御情報に付加された付
加情報に従って、前記交換回路からの交換出力と前記拡
張用外部データ入力端子からの外部データの何れか一方
を選択して出力するセレクタと、該セレクタからの出力
を外部への出力に備えてラッチする第２のレジスタと、
を具備した。またかかる時分割スイッチにおいて、入力
されたデータのタイムスロット番号を決める基準となる
フレーム同期信号を入力され、それを更に他の時分割ス
イッチに向けて出力する際、所要のビット数だけ遅延さ
せてから出力するための遅延回路を具備した。
チにおいて、入力されたデータをラッチする第１のレジ
スタと、ラッチされた該データをスルーで出力するため
のスルーアウト出力端子と、ラッチされた該データを入
力されその時間順序を入れ替えて出力する交換回路と、
他の時分割スイッチからの交換出力を外部から入力され
る拡張用外部データ入力端子と、前記交換回路における
時間順序の入れ替えを制御する制御情報に付加された付
加情報に従って、前記交換回路からの交換出力と前記拡
張用外部データ入力端子からの外部データの何れか一方
を選択して出力するセレクタと、該セレクタからの出力
を外部への出力に備えてラッチする第２のレジスタと、
を具備した。またかかる時分割スイッチにおいて、入力
されたデータのタイムスロット番号を決める基準となる
フレーム同期信号を入力され、それを更に他の時分割ス
イッチに向けて出力する際、所要のビット数だけ遅延さ
せてから出力するための遅延回路を具備した。
本発明は基本時分割スイッチに、拡張用スルーアウト出
力端子、外部からの他スイッチからの交換出力の入力端
子、セレクタを具備したことを最も主要な特徴としてお
り、従来の技術とは、拡張時分割スイッチの規模によら
ず、一種類の単位時分割スイッチだけを用いて、任意の
サイズの時分割スイッチを実現することができる点、さ
らにその場合動作速度を制限することがない等の点で相
違する。つまり従来の技術とは、拡張法、構成法及び動
作のさせかたが異なり、そのため、拡張性、高速性に優
れた時分割スイッチとしての機能を果たすことができ
る。
力端子、外部からの他スイッチからの交換出力の入力端
子、セレクタを具備したことを最も主要な特徴としてお
り、従来の技術とは、拡張時分割スイッチの規模によら
ず、一種類の単位時分割スイッチだけを用いて、任意の
サイズの時分割スイッチを実現することができる点、さ
らにその場合動作速度を制限することがない等の点で相
違する。つまり従来の技術とは、拡張法、構成法及び動
作のさせかたが異なり、そのため、拡張性、高速性に優
れた時分割スイッチとしての機能を果たすことができ
る。
第１図は本発明の一実施例としての時分割スイッチを示
す構成図である。同図において、１は時分割多重された
データの入力されるデータハイウエイ、２は出力データ
ハイウエイ、３はデータを一時記憶するデータバッファ
メモリDBM（Data Buffer Memory）、４は交換の順序
（タイムスロットの入れ替え順序）を制御する情報を記
憶するアドレスコントロールメモリACM（Address Contr
ol Memory）、５はカウンタ、６はセレクタ、７は単位
の時分割スイッチ、９はデータ・レジスタである。
す構成図である。同図において、１は時分割多重された
データの入力されるデータハイウエイ、２は出力データ
ハイウエイ、３はデータを一時記憶するデータバッファ
メモリDBM（Data Buffer Memory）、４は交換の順序
（タイムスロットの入れ替え順序）を制御する情報を記
憶するアドレスコントロールメモリACM（Address Contr
ol Memory）、５はカウンタ、６はセレクタ、７は単位
の時分割スイッチ、９はデータ・レジスタである。
また第２図は、第１図に示した単位時分解スイッチ７を
複数個マトリックス状にならべて、任意の大きさ（容
量）の時分割スイッチに拡大した構成図であり、第３図
はその時の各部信号のタイムチャートである。
複数個マトリックス状にならべて、任意の大きさ（容
量）の時分割スイッチに拡大した構成図であり、第３図
はその時の各部信号のタイムチャートである。
なおフレーム同期信号は、第３図に示したように、時分
割多重されたハイウェイ上のタイムスロットの先頭と同
期している。つまり、タイムスロットの番号は、このフ
レーム同期信号との相対的位置で決められる。
割多重されたハイウェイ上のタイムスロットの先頭と同
期している。つまり、タイムスロットの番号は、このフ
レーム同期信号との相対的位置で決められる。
第１図、第２図、第３図を用いて本発明の動作原理を述
べる。時分割多重された入力データは、入力データハイ
ウエイ１を通り入力データレジスタ９−１にラッチされ
る。ラッチされたデータはデータバッファメモリDBM3−
１（もしくは３−２）にカウンタ５−１で生成される書
き込みアドレスにもとづきシーケンシャルに書き込まれ
る。
べる。時分割多重された入力データは、入力データハイ
ウエイ１を通り入力データレジスタ９−１にラッチされ
る。ラッチされたデータはデータバッファメモリDBM3−
１（もしくは３−２）にカウンタ５−１で生成される書
き込みアドレスにもとづきシーケンシャルに書き込まれ
る。
一方、現在書き込みのおこなわれていない方のデータバ
ッファメモリDBM（３−２）（もしくは３−１）より、
アクセスコントロールメモリACM4からの読み出し内容に
もとづき、任意所望の順で、データがランダムに読み出
され、出力レジスタ９−２にラッチされ、さらにセレク
タ６−３、レジスタ９−４を通して出力データハイウエ
イ２上に転送される。
ッファメモリDBM（３−２）（もしくは３−１）より、
アクセスコントロールメモリACM4からの読み出し内容に
もとづき、任意所望の順で、データがランダムに読み出
され、出力レジスタ９−２にラッチされ、さらにセレク
タ６−３、レジスタ９−４を通して出力データハイウエ
イ２上に転送される。
この第１図に示した時分割スイッチを第２図のようにマ
トリックス状に配置し拡張する。ある単位時分割スイッ
チ７を16チップ用いて、４倍の規模の時分割スイッチを
構成したものを第２図に示す。
トリックス状に配置し拡張する。ある単位時分割スイッ
チ７を16チップ用いて、４倍の規模の時分割スイッチを
構成したものを第２図に示す。
第１図に示す入力データレジスタ９−１の出力をスルー
で取り出すスルーアウト端子10を行方向に次段の単位時
分割スイッチの入力に接続する。また、第１図に示す拡
張用外部データ入力端子11に列方向上段の単位時分割ス
イッチの交換出力を接続する。
で取り出すスルーアウト端子10を行方向に次段の単位時
分割スイッチの入力に接続する。また、第１図に示す拡
張用外部データ入力端子11に列方向上段の単位時分割ス
イッチの交換出力を接続する。
例えば一番上のデータ入力ハイウエイ１−１上の或るタ
イムスロット上のデータC1（第３図参照）が出力データ
ハイウエイ２−１に交換接続される場合の外部における
データのタイミングを第３図（イ）に示す。フレーム同
期信号を基準としてタイムスロット上の順番が決まり、
その順番をここではタイムスロット番号という。この
際、時分割スイッチ７−21,7−31,7−41ではデータC1が
或るタイミングで通過するとき第１図中のセレクタ６−
３で拡張用外部データ入力端子11からの入力データC1を
出力させることになる。セレクタ６−３の制御は第１図
に示してあるように、アドレスコントロールメモリ４上
に記憶された付加情報によって行なわれ、この付加情報
はいわば当該スイッチの交換データか、拡張入力端子11
からのデータかを選択するためのものである。また、あ
る入力データハイウエイ１−１上のデータ（A1,B1,C1,D
1）は第３図（ロ）に示すように、ある時分割スイッチ
７−11のスルーアウト出力端子10を通して次段の単位時
分割スイッチ７−12に入力され、１クロックごとに転送
される。
イムスロット上のデータC1（第３図参照）が出力データ
ハイウエイ２−１に交換接続される場合の外部における
データのタイミングを第３図（イ）に示す。フレーム同
期信号を基準としてタイムスロット上の順番が決まり、
その順番をここではタイムスロット番号という。この
際、時分割スイッチ７−21,7−31,7−41ではデータC1が
或るタイミングで通過するとき第１図中のセレクタ６−
３で拡張用外部データ入力端子11からの入力データC1を
出力させることになる。セレクタ６−３の制御は第１図
に示してあるように、アドレスコントロールメモリ４上
に記憶された付加情報によって行なわれ、この付加情報
はいわば当該スイッチの交換データか、拡張入力端子11
からのデータかを選択するためのものである。また、あ
る入力データハイウエイ１−１上のデータ（A1,B1,C1,D
1）は第３図（ロ）に示すように、ある時分割スイッチ
７−11のスルーアウト出力端子10を通して次段の単位時
分割スイッチ７−12に入力され、１クロックごとに転送
される。
このようにして、各入力データハイウエイ（１−１）〜
（１−４）のデータは、任意所望の出力データハイウエ
イ（２−１）〜（２−４）上の任意のタイムスロットに
交換接続される。
（１−４）のデータは、任意所望の出力データハイウエ
イ（２−１）〜（２−４）上の任意のタイムスロットに
交換接続される。
本方式を用いると従来入力データハイウエイ上にあった
大きなファンアウトがなくなり、また、拡張規模によっ
て各種必要であったセレクタ、セレクタ制御メモリ等の
周辺回路を必要とせず、さらに、パイプライン的に隣り
合うスイッチ間のみで、データ転送を行なうため、タイ
ミング及び実装上の問題が解決し、拡張性、高速性に富
んだ時分割スイッチを実現することができる。パイプラ
イン的転送のためには、第１図において、データレジス
タ９−３と９−２は必ずしも必要ではなく、省略するこ
ともできる。
大きなファンアウトがなくなり、また、拡張規模によっ
て各種必要であったセレクタ、セレクタ制御メモリ等の
周辺回路を必要とせず、さらに、パイプライン的に隣り
合うスイッチ間のみで、データ転送を行なうため、タイ
ミング及び実装上の問題が解決し、拡張性、高速性に富
んだ時分割スイッチを実現することができる。パイプラ
イン的転送のためには、第１図において、データレジス
タ９−３と９−２は必ずしも必要ではなく、省略するこ
ともできる。
第４図は本発明の他の実施例を示す構成図である。同図
において、12は入力データのタイムスロット番号を決め
る基準となるフレーム同期信号の入力端子、13は遅延フ
レーム同期信号の出力端子、14はあるビット数だけフレ
ーム同期信号を遅延させるシフトレジスタによる遅延回
路である。
において、12は入力データのタイムスロット番号を決め
る基準となるフレーム同期信号の入力端子、13は遅延フ
レーム同期信号の出力端子、14はあるビット数だけフレ
ーム同期信号を遅延させるシフトレジスタによる遅延回
路である。
フレーム同期信号は、Ｗカウンタ５−１及びＲカウンタ
５−２のリセット信号として入力される。さらに、デー
タ信号が拡張時にデータレジスタ９を通過するために生
じる遅延と同じ値だけ14の遅延回路で遅延されたのち、
遅延フレーム同期信号出力端子13より出力される。
５−２のリセット信号として入力される。さらに、デー
タ信号が拡張時にデータレジスタ９を通過するために生
じる遅延と同じ値だけ14の遅延回路で遅延されたのち、
遅延フレーム同期信号出力端子13より出力される。
第５図は第４図を４チップ用いて２倍の規模の時分割ス
イッチを実現した場合の接続図である。入力データのフ
レーム上のタイムスロットを指示する基準となるフレー
ム同期信号は、第５図の単位時分割スイッチ７−11のフ
レーム同期信号入力端子12−11のみに入力され、第４図
の構成の場合、遅延回路14で１ビット遅れて遅延フレー
ム同期信号出力端子13−11より出力され、行方向次段の
単位時分割スイッチ７−12のフレーム同期信号入力端子
12−12に接続される。またスイッチ７−11の遅延フレー
ム同期信号出力端子13−11はまた列方向下段の単位時分
割スイッチ７−21のフレーム同期信号入力端子12−21に
も接続される。
イッチを実現した場合の接続図である。入力データのフ
レーム上のタイムスロットを指示する基準となるフレー
ム同期信号は、第５図の単位時分割スイッチ７−11のフ
レーム同期信号入力端子12−11のみに入力され、第４図
の構成の場合、遅延回路14で１ビット遅れて遅延フレー
ム同期信号出力端子13−11より出力され、行方向次段の
単位時分割スイッチ７−12のフレーム同期信号入力端子
12−12に接続される。またスイッチ７−11の遅延フレー
ム同期信号出力端子13−11はまた列方向下段の単位時分
割スイッチ７−21のフレーム同期信号入力端子12−21に
も接続される。
同様にスイッチ７−12の遅延フレーム同期信号出力端子
13−12は、スイッチ７−22のフレーム同期信号入力端子
12−22に接続される。このように、スルーアウト出力端
子よりデータが出て行方向次段スイッチの入力端子に転
送される際、パイプライン動作により生じる１ビット分
の遅れを、フレーム同期信号を同様に遅れさせることに
より補正し、また列方向にも、出力データを拡張用デー
タ入力端子に転送する際、パイプライン動作により生じ
る１ビット分の遅れを同様に遅れさせることにより補正
し、複数の位相のフレーム同期信号を用意せずに、ソフ
トウエアによるアクセスコントロールメモリACMの書き
替えの際も、チップの位置（行及び列番号）を考えずに
制御することができる。さらに、このようにすれば任意
の大きさの時分割スイッチを実現する際に、他の回路を
一切必要としないですむという特徴が生まれる。
13−12は、スイッチ７−22のフレーム同期信号入力端子
12−22に接続される。このように、スルーアウト出力端
子よりデータが出て行方向次段スイッチの入力端子に転
送される際、パイプライン動作により生じる１ビット分
の遅れを、フレーム同期信号を同様に遅れさせることに
より補正し、また列方向にも、出力データを拡張用デー
タ入力端子に転送する際、パイプライン動作により生じ
る１ビット分の遅れを同様に遅れさせることにより補正
し、複数の位相のフレーム同期信号を用意せずに、ソフ
トウエアによるアクセスコントロールメモリACMの書き
替えの際も、チップの位置（行及び列番号）を考えずに
制御することができる。さらに、このようにすれば任意
の大きさの時分割スイッチを実現する際に、他の回路を
一切必要としないですむという特徴が生まれる。
以上説明したように、本発明によれば任意の規模の時分
割スイッチを、ある単位時間スイッチをマトリックス上
に配置してお互いに接続するだけで実現することができ
るため、拡張のために余分の周辺回路が必要になること
もなく、パイプラインデータ転送で隣接したチップ間の
みのデータ転送で全体構成が実現されているため、スイ
ッチ規模により高速性が制限されず、またタイミング、
実装も容易であり、拡張性、高速性に富んだ任意容量の
時分割スイッチを提供できるという利点がる。
割スイッチを、ある単位時間スイッチをマトリックス上
に配置してお互いに接続するだけで実現することができ
るため、拡張のために余分の周辺回路が必要になること
もなく、パイプラインデータ転送で隣接したチップ間の
みのデータ転送で全体構成が実現されているため、スイ
ッチ規模により高速性が制限されず、またタイミング、
実装も容易であり、拡張性、高速性に富んだ任意容量の
時分割スイッチを提供できるという利点がる。
第１図は本発明の一実施例としての時分割スイッチを示
す構成図、第２図は第１図に示す単位時分割スイッチを
複数個並べて構成した拡大スイッチを示す構成図、第３
図は第２図の構成における各部信号（データ）のタイム
チャート、第４図は本発明の他の実施例を示す構成図、
第５図は第４図に示す単位時分割スイッチを複数個並べ
て構成した拡大スイッチを示す構成図、第６図は従来の
時分割スイッチを示す構成図、第７図は第６図に示す単
位時分割スイッチを複数個並べて構成した拡大スイッチ
を示す構成図、である。 符号の説明 １……入力データハイウエイ、２……出力データハイウ
エイ、３……データバッファメモリDBM、４……アクセ
スコントロールメモリACM、５……カウンタ、６……セ
レクタ、７……単位時分割スイッチ、８……セレクタコ
ントロールメモリ、９……データレジスタ、10……スル
ーアウト出力端子、11……拡張用データ入力端子、12…
…フレーム同期信号入力端子、13……遅延フレーム同期
信号出力端子、14……遅延回路。
す構成図、第２図は第１図に示す単位時分割スイッチを
複数個並べて構成した拡大スイッチを示す構成図、第３
図は第２図の構成における各部信号（データ）のタイム
チャート、第４図は本発明の他の実施例を示す構成図、
第５図は第４図に示す単位時分割スイッチを複数個並べ
て構成した拡大スイッチを示す構成図、第６図は従来の
時分割スイッチを示す構成図、第７図は第６図に示す単
位時分割スイッチを複数個並べて構成した拡大スイッチ
を示す構成図、である。 符号の説明 １……入力データハイウエイ、２……出力データハイウ
エイ、３……データバッファメモリDBM、４……アクセ
スコントロールメモリACM、５……カウンタ、６……セ
レクタ、７……単位時分割スイッチ、８……セレクタコ
ントロールメモリ、９……データレジスタ、10……スル
ーアウト出力端子、11……拡張用データ入力端子、12…
…フレーム同期信号入力端子、13……遅延フレーム同期
信号出力端子、14……遅延回路。
Claims (4)
- 【請求項１】一本の入力データハイウエイ（１）から時
分割多重されたデータが入力され、その時間順序を入れ
替えて出力する時分割スイッチであって、 前記入力されたデータをラッチする第１のレジスタ（９
−１）と、ラッチされた該データをスルーで出力するた
めのスルーアウト出力端子（10）と、ラッチされた該デ
ータが入力されその時間順序を入れ替えて出力する交換
回路と、外部からのデータを入力する拡張用外部データ
入力端子（11）と、 前記交換回路における時間順序の入れ替えを制御する制
御情報に付加された付加情報であって、前記交換回路か
らの出力データと前記拡張用外部データ入力端子からの
外部データの何れを選択するかを決定する該付加情報に
従って、前記何れか一方のデータを選択して出力するセ
レクタ（６−３）と、 該セレクタからの出力をラッチして出力データハイウエ
イ（２）に向け出力する第２のレジスタ（９−４）と、 を具備して成ることを特徴とする時分割スイッチ。 - 【請求項２】請求項１に記載の時分割スイッチをマトリ
クス状に配置し、該スイッチにおける前記スルーアウト
出力端子（10）を第１の端子、前記拡張用外部データ入
力端子（11）を第２の端子とするとき、 前記マトリクスの各列（又は行）方向において、初段の
スイッチの第１の端子を次段のスイッチの入力データハ
イウエイに接続して、以下これを各段毎に繰り返し、 前記マトリクスの各行（又は列）方向において、初段の
スイッチの出力データハイウエイを次段のスイッチの第
２の端子に接続し、以下これを各段毎に繰り返すことに
より接続、形成されることを特徴とする拡大スイッチ。 - 【請求項３】１本の入力データハイウエイ（１）から時
分割多重されたデータが入力され、その時間順序を入れ
替えて出力する時分割スイッチであって、 前記入力されたデータをラッチする第１のレジスタ（９
−１）と、ラッチされた該データをスルーで出力するた
めのスルーアウト出力端子（10）と、ラッチされた該デ
ータが入力されその時間順序を入れ替えて出力する交換
回路と、外部からのデータを入力する拡張用外部データ
入力端子（11）と、 前記交換回路における時間順序の入れ替えを制御する制
御情報に付加された付加情報であって、前記交換回路か
らの出力データと前記拡張用外部データ入力端子からの
外部データの何れを選択するかを決定する該付加情報に
従って、前記何れか一方のデータを選択して出力するセ
レクタ（６−３）と、 該セレクタからの出力をラッチして出力データハイウエ
イ（２）に向け出力する第２のレジスタ（９−４）と、 フレーム構成を採って入力されてくる前記入力データ
が、フレーム上のタイムスロットの順番を示すタイムス
ロット番号の何番に当たるデータであるかを判別する際
の基準として、前記入力データと同期して入力されるフ
レーム同期信号を取り込み入力するフレーム同期信号入
力端子（12）と、 前記フレーム同期信号入力端子から取り込んだフレーム
同期信号を前記第１及び第２のレジスタにおけるデータ
遅延時間に相当する時間だけ遅延させて出力する遅延回
路（14）と、 該遅延回路により遅延され出力された前記フレーム同期
信号を外部へ出力する遅延フレーム同期信号出力端子
（13）と、 を具備して成ることを特徴とする時分割スイッチ。 - 【請求項４】請求項３に記載の時分割スイッチをマトリ
クス状に配置し、該スイッチにおける前記スルーアウト
出力端子（10）を第１の端子、前記拡張用外部データ入
力端子（11）を第２の端子、前記フレーム同期信号入力
端子（12）を第３の端子、前記遅延フレーム同期信号出
力端子（13）を第４の端子とするとき、 前記マトリクスの各列（又は行）方向において、初段の
スイッチの第１の端子を次段のスイッチの入力データハ
イウエイに接続すると共に、初段のスイッチの第４の端
子を次段のスイッチの第３の端子に接続して、以下これ
を各段毎に繰り返し、 前記マトリクスの各行（又は列）方向において、初段の
スイッチの出力データハイウエイを次段のスイッチの第
２の端子に接続すると共に、初段のスイッチの第４の端
子を次段のスイッチの第３の端子に接続して、以下これ
を各段毎に繰り返すことにより接続、形成されることを
特徴とする拡大スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19270788A JPH0750950B2 (ja) | 1988-08-03 | 1988-08-03 | 時分割スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19270788A JPH0750950B2 (ja) | 1988-08-03 | 1988-08-03 | 時分割スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0242893A JPH0242893A (ja) | 1990-02-13 |
| JPH0750950B2 true JPH0750950B2 (ja) | 1995-05-31 |
Family
ID=16295717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19270788A Expired - Fee Related JPH0750950B2 (ja) | 1988-08-03 | 1988-08-03 | 時分割スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750950B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564276A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 時間スイツチ回路 |
| EP1566737B1 (en) * | 2004-02-18 | 2009-02-04 | Harman Becker Automotive Systems GmbH | ATAPI switch |
-
1988
- 1988-08-03 JP JP19270788A patent/JPH0750950B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0242893A (ja) | 1990-02-13 |
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