JPH0564276A - 時間スイツチ回路 - Google Patents
時間スイツチ回路Info
- Publication number
- JPH0564276A JPH0564276A JP3220289A JP22028991A JPH0564276A JP H0564276 A JPH0564276 A JP H0564276A JP 3220289 A JP3220289 A JP 3220289A JP 22028991 A JP22028991 A JP 22028991A JP H0564276 A JPH0564276 A JP H0564276A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- switch circuit
- time switch
- input ports
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Abstract
(57)【要約】
【目的】 回線数が増えた場合においてメモリ容量の増
加を防ぐ。 【構成】 ｎ個のマルチポートメモリ１１〜１ｎを有し
ており、各マルチポートメモリはｎ個の入力ポートを備
えるとともに１個の出力ポートを備えている。ｎ個のマ
ルチポートメモリはそれぞれ並列に配置され、第１から
第ｎの入力ポートがそれぞれマルチ接続されている。ア
ドレスコントロールメモリ２１〜２ｎはマルチ接続され
たｎ組の入力ポートに対してそれぞれ配置され、アドレ
スコントロールメモリはマルチ接続された入力ポート単
位に書き込み制御を行う。そして、シーケンシャルカウ
ンター３０はｎ個のマルチポートメモリをシーケンシャ
ルに読み出し制御するとともにアドレスコントロールメ
モリを制御する。
加を防ぐ。 【構成】 ｎ個のマルチポートメモリ１１〜１ｎを有し
ており、各マルチポートメモリはｎ個の入力ポートを備
えるとともに１個の出力ポートを備えている。ｎ個のマ
ルチポートメモリはそれぞれ並列に配置され、第１から
第ｎの入力ポートがそれぞれマルチ接続されている。ア
ドレスコントロールメモリ２１〜２ｎはマルチ接続され
たｎ組の入力ポートに対してそれぞれ配置され、アドレ
スコントロールメモリはマルチ接続された入力ポート単
位に書き込み制御を行う。そして、シーケンシャルカウ
ンター３０はｎ個のマルチポートメモリをシーケンシャ
ルに読み出し制御するとともにアドレスコントロールメ
モリを制御する。
Description
【０００１】
【産業上の利用分野】本発明は回線交換に用いられる時
間スイッチ回路に関する。
間スイッチ回路に関する。
【０００２】
【従来の技術】一般に、Ｎ本（Ｎは２以上の整数）のデ
ータ列をデータ列内及びデータ列間で入れ替え等のデー
タ交換を行う際には、時間スイッチ回路が用いられる。
この種の時間スイッチ回路ではＮ本のデータ列を時分割
多重して一面のデータメモリと一面のアドレスコントロ
ールメモリによってデータの入れ替えを行う単一時間ス
イッチ回路と、Ｎ×Ｎ面のデータメモリとＮ面のアドレ
スコントロールメモリを用いてデータの入れ替えを行う
並列形時間スイッチ回路とがある。
ータ列をデータ列内及びデータ列間で入れ替え等のデー
タ交換を行う際には、時間スイッチ回路が用いられる。
この種の時間スイッチ回路ではＮ本のデータ列を時分割
多重して一面のデータメモリと一面のアドレスコントロ
ールメモリによってデータの入れ替えを行う単一時間ス
イッチ回路と、Ｎ×Ｎ面のデータメモリとＮ面のアドレ
スコントロールメモリを用いてデータの入れ替えを行う
並列形時間スイッチ回路とがある。
【０００３】一方、時間スイッチ回路において回線容量
を拡張する場合には、回線交換されたデータの速度を上
げて多重度を増加させるか、上記の並列形スイッチ回路
を用いる必要がある。
を拡張する場合には、回線交換されたデータの速度を上
げて多重度を増加させるか、上記の並列形スイッチ回路
を用いる必要がある。
【０００４】
【発明が解決しようとする課題】ところで、単一時間ス
イッチ回路を用いた場合には、回線交換を行うデータ列
の本数に比例してスイッチ回路の動作速度が上昇してし
まうという問題点がある。
イッチ回路を用いた場合には、回線交換を行うデータ列
の本数に比例してスイッチ回路の動作速度が上昇してし
まうという問題点がある。
【０００５】また、並列形時間スイッチ回路を用いた場
合には、回線交換を行うデータ列の本数の自乗に比例し
てデータメモリの規模が増加するという問題点があり、
回線容量を拡張する場合においてもデータメモリ等の規
模を増加させなければならず、いずれにしても回路構成
自体の変更を必要とし、柔軟な回線容量の拡張を行うこ
とができないという問題点がある。
合には、回線交換を行うデータ列の本数の自乗に比例し
てデータメモリの規模が増加するという問題点があり、
回線容量を拡張する場合においてもデータメモリ等の規
模を増加させなければならず、いずれにしても回路構成
自体の変更を必要とし、柔軟な回線容量の拡張を行うこ
とができないという問題点がある。
【０００６】本発明の目的は動作速度の上昇することの
ない時間スイッチ回路を提供することにある。
ない時間スイッチ回路を提供することにある。
【０００７】本発明の他の目的はメモリ容量を増加させ
る必要のない時間スイッチ回路を提供することにある。
る必要のない時間スイッチ回路を提供することにある。
【０００８】本発明のさらに他の目的は回路構成を変え
ることなく回線容量を拡張することのできる時間スイッ
チ回路を提供することにある。
ることなく回線容量を拡張することのできる時間スイッ
チ回路を提供することにある。
【０００９】
【問題点を解決するための手段】本発明によれば、ｎ本
（ｎは２以上の整数）のデータ列をデータ列内及びデー
タ列間で入れ替えを行うデータ交換に用いられる時間ス
イッチ回路において、前記ｎ本のデータ列に対応するｎ
個の入力ポートを備えるとともに１個の出力ポートを備
えるマルチポートメモリと、前記ｎ本のデータ列を前記
マルチポートメモリに書き込みデータ列として書き込み
制御を行うアドレスコントロールメモリと、前記マルチ
ポートメモリから前記書き込みデータ列を選択的に読み
出し読み出しデータ列とするとともに前記アドレスコン
トロールメモリを制御するシーケンシャルカウンターと
を有し、前記マルチポートメモリはｎ個備えられてお
り、該ｎ個のマルチポートメモリはそれぞれ並列に配置
され、前記第１から第ｎの入力ポートがそれぞれマルチ
接続されており、該マルチ接続されたｎ組の入力ポート
に対してそれぞれ前記アドレスコントロールメモリが配
置され、前記マルチ接続された入力ポート単位に書き込
み制御が行われ、前記シーケンシャルカウンターは前記
ｎ個のマルチポートメモリをシーケンシャルに読み出し
制御することを特徴とする時間スイッチ回路が得られ
る。
（ｎは２以上の整数）のデータ列をデータ列内及びデー
タ列間で入れ替えを行うデータ交換に用いられる時間ス
イッチ回路において、前記ｎ本のデータ列に対応するｎ
個の入力ポートを備えるとともに１個の出力ポートを備
えるマルチポートメモリと、前記ｎ本のデータ列を前記
マルチポートメモリに書き込みデータ列として書き込み
制御を行うアドレスコントロールメモリと、前記マルチ
ポートメモリから前記書き込みデータ列を選択的に読み
出し読み出しデータ列とするとともに前記アドレスコン
トロールメモリを制御するシーケンシャルカウンターと
を有し、前記マルチポートメモリはｎ個備えられてお
り、該ｎ個のマルチポートメモリはそれぞれ並列に配置
され、前記第１から第ｎの入力ポートがそれぞれマルチ
接続されており、該マルチ接続されたｎ組の入力ポート
に対してそれぞれ前記アドレスコントロールメモリが配
置され、前記マルチ接続された入力ポート単位に書き込
み制御が行われ、前記シーケンシャルカウンターは前記
ｎ個のマルチポートメモリをシーケンシャルに読み出し
制御することを特徴とする時間スイッチ回路が得られ
る。
【００１０】さらに、本発明によれば、データを書き込
みデータとしてシーケンシャルに書き込むデータメモリ
と、該データメモリから前記書き込みデータを予め指定
された順序でランダムに読み出し読み出しデータ列とす
るアドレスコントロールメモリとを有する時間スイッチ
回路において、前記データ及び前記読み出しデータを受
け、前記データ及び前記読み出しデータのいずれか一方
を選択的に選択データとして出力するセレクタと、前記
セレクタを制御して前記選択データを得る制御手段とを
有する機能ブロックを複数備え、該機能ブロックはｎ行
ｎ列のマトリックス状（ｎは２以上の整数）に配置さ
れ、前記機能ブロックは前記データを前記データメモリ
に与える第１の端子と、前記データを前記セレクタに与
える第２の端子と、前記選択データを出力する出力端子
とを備えており、前記ｎ行ｎ列のマトリックスにおいて
列方向に前記第２の端子と前記出力端子との間でｎ段に
接続され、行方向に同列の第１の端子同士ｎ個をマルチ
接続するようにしたことを特徴とする時間スイッチ回路
が得られる。
みデータとしてシーケンシャルに書き込むデータメモリ
と、該データメモリから前記書き込みデータを予め指定
された順序でランダムに読み出し読み出しデータ列とす
るアドレスコントロールメモリとを有する時間スイッチ
回路において、前記データ及び前記読み出しデータを受
け、前記データ及び前記読み出しデータのいずれか一方
を選択的に選択データとして出力するセレクタと、前記
セレクタを制御して前記選択データを得る制御手段とを
有する機能ブロックを複数備え、該機能ブロックはｎ行
ｎ列のマトリックス状（ｎは２以上の整数）に配置さ
れ、前記機能ブロックは前記データを前記データメモリ
に与える第１の端子と、前記データを前記セレクタに与
える第２の端子と、前記選択データを出力する出力端子
とを備えており、前記ｎ行ｎ列のマトリックスにおいて
列方向に前記第２の端子と前記出力端子との間でｎ段に
接続され、行方向に同列の第１の端子同士ｎ個をマルチ
接続するようにしたことを特徴とする時間スイッチ回路
が得られる。
【００１１】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１２】図１を参照して、図示の時間スイッチ回路
は第１乃至第ｎのデータメモリ１１乃至１ｎを備えてお
り、各データメモリは複数の入力ポート１〜ｎを有して
いる（以下このようなメモリをマルチポートメモリ（Ｍ
ＰＭ）と呼ぶ）。各マルチポートメモリ１１乃至１ｎに
おいてその入力ポート１〜ｎにはそれぞれ入力回線＃１
〜＃ｎが接続されている。つまり、各マルチポートメモ
リ１１乃至１ｎは入力ポート１〜ｎそれぞれにっいてマ
ルチ接続されていることになり、各マルチポートメモリ
１１乃至１ｎにはｎ本のデータ列が入力されることにな
る。
は第１乃至第ｎのデータメモリ１１乃至１ｎを備えてお
り、各データメモリは複数の入力ポート１〜ｎを有して
いる（以下このようなメモリをマルチポートメモリ（Ｍ
ＰＭ）と呼ぶ）。各マルチポートメモリ１１乃至１ｎに
おいてその入力ポート１〜ｎにはそれぞれ入力回線＃１
〜＃ｎが接続されている。つまり、各マルチポートメモ
リ１１乃至１ｎは入力ポート１〜ｎそれぞれにっいてマ
ルチ接続されていることになり、各マルチポートメモリ
１１乃至１ｎにはｎ本のデータ列が入力されることにな
る。
【００１３】入力ポート１〜ｎに対応してアドレスコン
トロールメモリ２１乃至２ｎが配置され、各アドレスコ
ントロールメモリ２１乃至２ｎはシーケンシャルカウン
ター３０の制御によって動作し、アドレスコントロール
メモリ２１乃至２ｎによって入力ポート１〜ｎ単位に各
データ列の書き込み制御が行われる。
トロールメモリ２１乃至２ｎが配置され、各アドレスコ
ントロールメモリ２１乃至２ｎはシーケンシャルカウン
ター３０の制御によって動作し、アドレスコントロール
メモリ２１乃至２ｎによって入力ポート１〜ｎ単位に各
データ列の書き込み制御が行われる。
【００１４】読み出しにあたっては、シーケンシャルカ
ウンター３０の制御で各マルチポートメモリ１１乃至１
ｎから同時にしかもシーケンシャルにデータが読み出さ
れ、マルチポートメモリ１１乃至１ｎからそれぞれ出力
回線＃１´乃至＃ｎ´に与えられる。このようにして、
ｎ本のデータ列をデータ列内及びデータ列間で入れ替え
るデータ交換が行われることになる。
ウンター３０の制御で各マルチポートメモリ１１乃至１
ｎから同時にしかもシーケンシャルにデータが読み出さ
れ、マルチポートメモリ１１乃至１ｎからそれぞれ出力
回線＃１´乃至＃ｎ´に与えられる。このようにして、
ｎ本のデータ列をデータ列内及びデータ列間で入れ替え
るデータ交換が行われることになる。
【００１５】次に図２を参照して、図示の時間スイッチ
は機能ブロック（スイッチ部）を備えている。機能ブロ
ックはデータメモリ（ＤＭ）４１、データ読出制御メモ
リ（ＣＭ）４２、及び２−１セレクタ（ＳＥＬ）４３を
有しており、データ読出制御メモリ４２はアドレスコン
トロールメモリ機能を有するとともに所定の情報ビット
を備えている。入力線ＩＮ１からの入力データ（第１の
入力データ）は順番に（シーケンシャルに）データメモ
リ４１に書き込まれる。そして、データメモリ４１に書
き込まれたデータはデータ読出制御メモリ４２によって
指定された順序に従ってデータメモリ４１から読み出さ
れ、読出データとして２−１セレクタ４３に与えられ
る。一方、２−１セレクタ４３には入力線ＩＮ２からの
入力データ（第２の入力データ）が直接与えられる。２
−１セレクタ４３はデータ読み出し制御メモリ４２によ
って制御され、情報ビットに従って読出データ及び第２
の入力データのいずれか一方を選択データとして選択し
て出力線ＯＵＴ１から出力する。
は機能ブロック（スイッチ部）を備えている。機能ブロ
ックはデータメモリ（ＤＭ）４１、データ読出制御メモ
リ（ＣＭ）４２、及び２−１セレクタ（ＳＥＬ）４３を
有しており、データ読出制御メモリ４２はアドレスコン
トロールメモリ機能を有するとともに所定の情報ビット
を備えている。入力線ＩＮ１からの入力データ（第１の
入力データ）は順番に（シーケンシャルに）データメモ
リ４１に書き込まれる。そして、データメモリ４１に書
き込まれたデータはデータ読出制御メモリ４２によって
指定された順序に従ってデータメモリ４１から読み出さ
れ、読出データとして２−１セレクタ４３に与えられ
る。一方、２−１セレクタ４３には入力線ＩＮ２からの
入力データ（第２の入力データ）が直接与えられる。２
−１セレクタ４３はデータ読み出し制御メモリ４２によ
って制御され、情報ビットに従って読出データ及び第２
の入力データのいずれか一方を選択データとして選択し
て出力線ＯＵＴ１から出力する。
【００１６】ここで、図３も参照して、通常時間スイッ
チは上述した機能ブロックを一つ備えている（破線で囲
まれた部分、以下この機能ブロックを参照番号５１で表
す）。ここで回線容量を２倍に拡張する場合には（入力
線＃１及び＃２を有し、出力線＃１´及び＃２´を有す
る場合）、機能ブロック５２乃至５４を増設して機能ブ
ロック５１乃至５４を２行２列のマトリックス状に配置
する。そして、各機能ブロック５１乃至５４について列
方向にＩＮ２−ＯＵＴ１間で２段に接続し、行方向に同
列のＩＮ１同士２個ずつマルチ接続する（一点鎖線で囲
む部分）。
チは上述した機能ブロックを一つ備えている（破線で囲
まれた部分、以下この機能ブロックを参照番号５１で表
す）。ここで回線容量を２倍に拡張する場合には（入力
線＃１及び＃２を有し、出力線＃１´及び＃２´を有す
る場合）、機能ブロック５２乃至５４を増設して機能ブ
ロック５１乃至５４を２行２列のマトリックス状に配置
する。そして、各機能ブロック５１乃至５４について列
方向にＩＮ２−ＯＵＴ１間で２段に接続し、行方向に同
列のＩＮ１同士２個ずつマルチ接続する（一点鎖線で囲
む部分）。
【００１７】同様にして、回線容量を３倍に拡張する場
合には（入力線＃１、＃２、及び＃３を有し、出力線＃
１´、＃２´、及び＃３´を有する場合）、機能ブロッ
ク５５乃至５９を増設して機能ブロック５１乃至５９を
３行３列のマトリックス状に配置する。そして、各機能
ブロック５１乃至５９について列方向にＩＮ２−ＯＵＴ
１間で３段に接続し、行方向に同列のＩＮ１同士３個ず
つをマルチ接続する（二点鎖線で囲む部分）。
合には（入力線＃１、＃２、及び＃３を有し、出力線＃
１´、＃２´、及び＃３´を有する場合）、機能ブロッ
ク５５乃至５９を増設して機能ブロック５１乃至５９を
３行３列のマトリックス状に配置する。そして、各機能
ブロック５１乃至５９について列方向にＩＮ２−ＯＵＴ
１間で３段に接続し、行方向に同列のＩＮ１同士３個ず
つをマルチ接続する（二点鎖線で囲む部分）。
【００１８】このようにして、回線容量を４倍にする場
合には、上記の機能ブロックを４行４列にマトリックス
状に配置すればよく、一般に、回線容量をｎ倍（ｎは２
以上の整数）に拡張する場合には、機能ブロックをｎ行
ｎ列のマトリックス状に配置すればよい。
合には、上記の機能ブロックを４行４列にマトリックス
状に配置すればよく、一般に、回線容量をｎ倍（ｎは２
以上の整数）に拡張する場合には、機能ブロックをｎ行
ｎ列のマトリックス状に配置すればよい。
【００１９】
【発明の効果】以上説明したように、本発明では複数の
マルチポートメモリを用いて回線交換を行っているか
ら、単一時間スイッチのように回線交換を行うデータ列
の本数に比例して回路の動作速度が上昇することがな
く、また、並列形時間スイッチのよに回線交換を行うデ
ータ列の本数の自乗に比例してデータメモリを増やす必
要がなく、入力ポート数を増やすだけで済むからメモリ
量を大幅に削減できるという効果がある。
マルチポートメモリを用いて回線交換を行っているか
ら、単一時間スイッチのように回線交換を行うデータ列
の本数に比例して回路の動作速度が上昇することがな
く、また、並列形時間スイッチのよに回線交換を行うデ
ータ列の本数の自乗に比例してデータメモリを増やす必
要がなく、入力ポート数を増やすだけで済むからメモリ
量を大幅に削減できるという効果がある。
【００２０】さらに、本発明では、時間スイッチ回路の
基本機能をブロック化してこの機能ブロックをｎ行ｎ列
のマトリックス状に配置するようにしたから、回路の基
本構成を変更することなく、容易に回線容量を増設でき
るという効果がある。
基本機能をブロック化してこの機能ブロックをｎ行ｎ列
のマトリックス状に配置するようにしたから、回路の基
本構成を変更することなく、容易に回線容量を増設でき
るという効果がある。
【図１】本発明による時間スイッチ回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】本発明による時間スイッチ回路の他の実施例に
用いられる機能ブロック（スイッチブロック）を示すブ
ロック図である。
用いられる機能ブロック（スイッチブロック）を示すブ
ロック図である。
【図３】本発明による時間スイッチ回路の他の実施例を
示すブロック図である。
示すブロック図である。
１１〜１ｎ データメモリ ２１〜２ｎ アドレスコントロールメモリ ３０ シーケンシャルカウンター ４１ データメモリ（ＤＭ） ４２ データ読出制御メモリ（ＣＭ） ４３ ２−１セレクタ（ＳＥＬ） ５１〜５９ 機能ブロック
Claims (5)
- 【請求項１】 ｎ本（ｎは２以上の整数）のデータ列を
データ列内及びデータ列間で入れ替えを行うデータ交換
に用いられる時間スイッチ回路において、前記ｎ本のデ
ータ列に対応するｎ個の入力ポートを備えるとともに１
個の出力ポートを備えるマルチポートメモリと、前記ｎ
本のデータ列を前記マルチポートメモリに書き込みデー
タ列として書き込み制御を行うアドレスコントロールメ
モリと、前記マルチポートメモリから前記書き込みデー
タ列を選択的に読み出し読出データ列とする制御部とを
有し、前記マルチポートメモリはｎ個備えられており、
該ｎ個のマルチポートメモリはそれぞれ並列に配置さ
れ、前記第１から第ｎの入力ポートがそれぞれマルチ接
続されていることを特徴とする時間スイッチ回路。 - 【請求項２】 請求項１に記載された時間スイッチ回路
において、前記制御部はシーケンシャルカウンターであ
り、該シーケンシャルカウンターはさらに前記アドレス
コントロールメモリを制御するようにしたことを特徴と
する時間スイッチ回路。 - 【請求項３】 請求項２に記載された時間スイッチ回路
において、前記マルチ接続されたｎ組の入力ポートに対
してそれぞれ前記アドレスコントロールメモリが配置さ
れ、前記マルチ接続された入力ポート単位に書き込み制
御が行われ、前記シーケンシャルカウンターは前記ｎ個
のマルチポートメモリをシーケンシャルに読み出し制御
することを特徴とする時間スイッチ回路。 - 【請求項４】 データを書き込みデータとしてシーケン
シャルに書き込むデータメモリと、該データメモリから
前記書き込みデータを予め指定された順序でランダムに
読み出し読み出しデータ列とするアドレスコントロール
メモリとを有する時間スイッチ回路において、前記デー
タ及び前記読み出しデータを受け、前記データ及び前記
読み出しデータのいずれか一方を選択的に選択データと
して出力するセレクタと、前記セレクタを制御して前記
選択データを得る制御手段とを有する機能ブロックを複
数備え、該機能ブロックはｎ行ｎ列のマトリックス状
（ｎは２以上の整数）に配置されていることを特徴とす
る時間スイッチ回路。 - 【請求項５】 請求項４に記載された時間スイッチ回路
において、前記機能ブロックは前記データを前記データ
メモリに与える第１の端子と、前記データを前記セレク
タに与える第２の端子と、前記選択データを出力する出
力端子とを備えており、前記ｎ行ｎ列のマトリックスに
おいて列方向に前記第２の端子と前記出力端子との間で
ｎ段に接続され、行方向に同列の第１の端子同士ｎ個を
マルチ接続するようにしたことを特徴とする時間スイッ
チ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220289A JPH0564276A (ja) | 1991-08-30 | 1991-08-30 | 時間スイツチ回路 |
| US07/938,432 US5381406A (en) | 1991-08-30 | 1992-08-31 | Time switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220289A JPH0564276A (ja) | 1991-08-30 | 1991-08-30 | 時間スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0564276A true JPH0564276A (ja) | 1993-03-12 |
Family
ID=16748838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3220289A Pending JPH0564276A (ja) | 1991-08-30 | 1991-08-30 | 時間スイツチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5381406A (ja) |
| JP (1) | JPH0564276A (ja) |
Families Citing this family (9)
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| US6597690B1 (en) | 1999-01-22 | 2003-07-22 | Intel Corporation | Method and apparatus employing associative memories to implement limited switching |
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| US6888825B1 (en) * | 2000-12-29 | 2005-05-03 | Redback Networks Inc. | Cross-connect with shared storage |
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| US7257115B2 (en) | 2002-07-25 | 2007-08-14 | Integrated Device Technology, Inc. | Data memory address generation for time-slot interchange switches |
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-
1991
- 1991-08-30 JP JP3220289A patent/JPH0564276A/ja active Pending
-
1992
- 1992-08-31 US US07/938,432 patent/US5381406A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5381406A (en) | 1995-01-10 |
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