JP2894016B2 - パケットスイッチ - Google Patents
パケットスイッチInfo
- Publication number
- JP2894016B2 JP2894016B2 JP18955091A JP18955091A JP2894016B2 JP 2894016 B2 JP2894016 B2 JP 2894016B2 JP 18955091 A JP18955091 A JP 18955091A JP 18955091 A JP18955091 A JP 18955091A JP 2894016 B2 JP2894016 B2 JP 2894016B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- packet
- input
- division multiplexing
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明はパケットスイッチに関
し、特に入力回線を時分割多重し、出力回線毎のバッフ
ァメモリへの多重されたパケットの書き込みを選択する
際、多重による動作速度の高速化を回避するパケットス
イッチに関する。
し、特に入力回線を時分割多重し、出力回線毎のバッフ
ァメモリへの多重されたパケットの書き込みを選択する
際、多重による動作速度の高速化を回避するパケットス
イッチに関する。
【０００２】
【従来の技術】図３は従来のパケットスイッチを示すブ
ロック図であり、Ｎ個の入力回線とＫ個の出力回線を持
つパケットスイッチである。同図において、１はＮ個の
入力回線２Ａ〜２Ｎを持つ時分割多重回路、３は時分割
多重バス、４Ａ〜４Ｋは時分割多重回路１により多重さ
れたパケットに対し、パケットのアドレス情報に基づ
き、パケットを出力する出線方路のみにパケットを通過
させるフィルタ回路、５および６はこのフィルタ回路４
Ａ〜４Ｋの出力線、７Ａ〜７Ｋは出線毎に配置されたバ
ッファメモリ、８および９は出力回線である。
ロック図であり、Ｎ個の入力回線とＫ個の出力回線を持
つパケットスイッチである。同図において、１はＮ個の
入力回線２Ａ〜２Ｎを持つ時分割多重回路、３は時分割
多重バス、４Ａ〜４Ｋは時分割多重回路１により多重さ
れたパケットに対し、パケットのアドレス情報に基づ
き、パケットを出力する出線方路のみにパケットを通過
させるフィルタ回路、５および６はこのフィルタ回路４
Ａ〜４Ｋの出力線、７Ａ〜７Ｋは出線毎に配置されたバ
ッファメモリ、８および９は出力回線である。
【０００３】次に、上記構成によるパケットスイッチの
動作について説明する。まず、Ｎ個の入力回線２Ａ〜２
Ｎより入力したパケットは時分割多重回路１により時分
割多重され、時分割多重バス３に出力する。この時分割
多重バス３は出力方路毎のＫ個のフィルタ回路４Ａ〜４
Ｋに接続し、このフィルタ回路４Ａ〜４Ｋは多重された
各パケットのアドレス情報に基づき、Ｋ個のバッファメ
モリ７Ａ〜７Ｋのうち、パケットを出力する出力方路に
つながる線５および６のうちの任意の線のみに該当パケ
ットを通過させる。そして、各バッファメモリ７Ａ〜７
Ｋは出力線５および６上の通過したパケットのみを入力
し、独立にバッファ内に蓄積されたパケットを取り出す
ことで、パケットの交換を行う。この種のパケットスイ
ッチは出力バッファ形のスイッチと呼ばれる。
動作について説明する。まず、Ｎ個の入力回線２Ａ〜２
Ｎより入力したパケットは時分割多重回路１により時分
割多重され、時分割多重バス３に出力する。この時分割
多重バス３は出力方路毎のＫ個のフィルタ回路４Ａ〜４
Ｋに接続し、このフィルタ回路４Ａ〜４Ｋは多重された
各パケットのアドレス情報に基づき、Ｋ個のバッファメ
モリ７Ａ〜７Ｋのうち、パケットを出力する出力方路に
つながる線５および６のうちの任意の線のみに該当パケ
ットを通過させる。そして、各バッファメモリ７Ａ〜７
Ｋは出力線５および６上の通過したパケットのみを入力
し、独立にバッファ内に蓄積されたパケットを取り出す
ことで、パケットの交換を行う。この種のパケットスイ
ッチは出力バッファ形のスイッチと呼ばれる。
【０００４】
【発明が解決しようとする課題】上述した従来のパケッ
トスイッチは、入力回線を時分割多重して処理するた
め、入力回線数を多くすると時分割多重回路、フィルタ
回路およびバッファメモリの動作速度が高速化するとい
う問題点がある。このことを図４を参照して説明する
と、入力回線数をＮ×Ｍ（ただし、Ｍ＞１）とし、出力
回線数は動作速度に無関係のため、回線数を増加させて
も以下の説明には無関係である。そして、図４におい
て、時分割多重回路１、フィルタ回路４Ａ〜４Ｋ、バッ
ファメモリ７Ａ〜７Ｋの動作速度は入出力回線の速度を
Ｖとすると、Ｎ×Ｍ×Ｖとなり、Ｍ倍の動作速度が必要
となる。このように入力回線数に比べて動作速度が高速
化するという欠点がある。
トスイッチは、入力回線を時分割多重して処理するた
め、入力回線数を多くすると時分割多重回路、フィルタ
回路およびバッファメモリの動作速度が高速化するとい
う問題点がある。このことを図４を参照して説明する
と、入力回線数をＮ×Ｍ（ただし、Ｍ＞１）とし、出力
回線数は動作速度に無関係のため、回線数を増加させて
も以下の説明には無関係である。そして、図４におい
て、時分割多重回路１、フィルタ回路４Ａ〜４Ｋ、バッ
ファメモリ７Ａ〜７Ｋの動作速度は入出力回線の速度を
Ｖとすると、Ｎ×Ｍ×Ｖとなり、Ｍ倍の動作速度が必要
となる。このように入力回線数に比べて動作速度が高速
化するという欠点がある。
【０００５】
【課題を解決するための手段】本発明に係るパケットス
イッチは、Ｎ個の入力回線毎に入力するパケットの時分
割多重を並行して行うＭ個の時分割多重回路と、Ｍ個の
時分割多重回路により多重されたパケットが入力し、Ｋ
個の出力方路のうちパケットを出力する方路のみにパケ
ットを通過させる処理を並列に行うＭ個のフィルタと、
Ｍ個の入力ポートに入力するＭ個のフィルタ回路の同一
方路を通過したパケットを最大Ｍ個同時に書き込み、独
立にパケットを取り出すことができるＫ個のバッファメ
モリとを備え、任意の自然数Ｋ，Ｍ，Ｎに対してＭ×Ｎ
個の入力回線とＫ個の出力回線を持つものである。
イッチは、Ｎ個の入力回線毎に入力するパケットの時分
割多重を並行して行うＭ個の時分割多重回路と、Ｍ個の
時分割多重回路により多重されたパケットが入力し、Ｋ
個の出力方路のうちパケットを出力する方路のみにパケ
ットを通過させる処理を並列に行うＭ個のフィルタと、
Ｍ個の入力ポートに入力するＭ個のフィルタ回路の同一
方路を通過したパケットを最大Ｍ個同時に書き込み、独
立にパケットを取り出すことができるＫ個のバッファメ
モリとを備え、任意の自然数Ｋ，Ｍ，Ｎに対してＭ×Ｎ
個の入力回線とＫ個の出力回線を持つものである。
【０００６】
【作用】本発明は時分割多重による動作速度の高速化を
回避することができる。
回避することができる。
【０００７】
【実施例】図１は本発明に係るパケットスイッチの一実
施例を示すブロック図である。同図において、１０Ａ〜
１０ＭはそれぞれＮ個の入力回線１１Ａ〜１１Ｎをも
ち、入力回線より入力するパケットをＮ回線ずつ時分割
多重するＭ個の時分割多重回路、１２Ａ〜１２ＭはＭ個
の時分割多重バス、１３Ａ〜１３Ｋ〜１３ＫＭは時分割
多重バスごとに独立に配置し、パケットをアドレス情報
に基づき出力する出力回線を判断し、出線方路１４Ａ〜
１４Ｄのうち、パケットが出力される出線方路のみにパ
ケットを通過させるＭ個のフィルタ回路、１５Ａ〜１５
ＫはそれぞれＭ個の入力ポートを持ち、入力するパケッ
トを最大Ｍ個同時に書き込むことができるバッファメモ
リ、１６Ａ〜１６Ｍは出回線である。なお、各バッファ
メモリ１５Ａ〜１５Ｋはそれぞれ独立にパケットを取り
出し、出回線にパケットを出力することで、パケットの
交換を実現する。
施例を示すブロック図である。同図において、１０Ａ〜
１０ＭはそれぞれＮ個の入力回線１１Ａ〜１１Ｎをも
ち、入力回線より入力するパケットをＮ回線ずつ時分割
多重するＭ個の時分割多重回路、１２Ａ〜１２ＭはＭ個
の時分割多重バス、１３Ａ〜１３Ｋ〜１３ＫＭは時分割
多重バスごとに独立に配置し、パケットをアドレス情報
に基づき出力する出力回線を判断し、出線方路１４Ａ〜
１４Ｄのうち、パケットが出力される出線方路のみにパ
ケットを通過させるＭ個のフィルタ回路、１５Ａ〜１５
ＫはそれぞれＭ個の入力ポートを持ち、入力するパケッ
トを最大Ｍ個同時に書き込むことができるバッファメモ
リ、１６Ａ〜１６Ｍは出回線である。なお、各バッファ
メモリ１５Ａ〜１５Ｋはそれぞれ独立にパケットを取り
出し、出回線にパケットを出力することで、パケットの
交換を実現する。
【０００８】次に、上記構成によるパケットスイッチの
動作について説明する。まず、それぞれＮ個の入力回線
１１Ａ〜１１Ｎより入力したＮ×ＭのパケットはＭ個の
時分割多重回路１０Ａ〜１０ＭによりＮ回線ずつ並行し
て時分割多重して、時分割多重バス１２Ａ〜１２Ｍに出
力する。この時分割多重バス１２Ａ〜１２Ｍはそれぞれ
出力方路毎のＫ個のフィルタ回路１３Ａ〜１３Ｋを単位
としたＭ個のグループに接続し、個のＭ個のグループの
フィルタ回路１３Ａ〜１３Ｋ（〜１３ＫＭ）は多重され
た各パケットのアドレス情報に基づき、Ｋ個のバッファ
メモリ１３Ａ〜１３Ｋのうち、パケットを出力する出力
方路につながる線１４Ａ〜１４Ｄのうちの任意の線のみ
に該当パケットを通過させる。
動作について説明する。まず、それぞれＮ個の入力回線
１１Ａ〜１１Ｎより入力したＮ×ＭのパケットはＭ個の
時分割多重回路１０Ａ〜１０ＭによりＮ回線ずつ並行し
て時分割多重して、時分割多重バス１２Ａ〜１２Ｍに出
力する。この時分割多重バス１２Ａ〜１２Ｍはそれぞれ
出力方路毎のＫ個のフィルタ回路１３Ａ〜１３Ｋを単位
としたＭ個のグループに接続し、個のＭ個のグループの
フィルタ回路１３Ａ〜１３Ｋ（〜１３ＫＭ）は多重され
た各パケットのアドレス情報に基づき、Ｋ個のバッファ
メモリ１３Ａ〜１３Ｋのうち、パケットを出力する出力
方路につながる線１４Ａ〜１４Ｄのうちの任意の線のみ
に該当パケットを通過させる。
【０００９】そして、各バッファメモリ１５Ａ〜１５Ｋ
はフィルタ回路１３Ａ〜１３ＫＭの同一方路である線１
４Ａ〜１４Ｄ上を通過したパケットのみが入力し、独立
にバッファ内に蓄積されたパケットを取り出すことでパ
ケットの交換を行うことができる。そして、上記構成に
よるパケットスイッチは図２に示すように、時分割多重
回路１０Ａ〜１０Ｍ、フィルタ回路１３Ａ〜１３Ｋ〜１
３ＫＭ、バッファメモリ１５Ａ〜１５Ｋの動作速度はＮ
×Ｖでよいのでパケットスイッチが持つ動作速度の高速
化を回避することができる。
はフィルタ回路１３Ａ〜１３ＫＭの同一方路である線１
４Ａ〜１４Ｄ上を通過したパケットのみが入力し、独立
にバッファ内に蓄積されたパケットを取り出すことでパ
ケットの交換を行うことができる。そして、上記構成に
よるパケットスイッチは図２に示すように、時分割多重
回路１０Ａ〜１０Ｍ、フィルタ回路１３Ａ〜１３Ｋ〜１
３ＫＭ、バッファメモリ１５Ａ〜１５Ｋの動作速度はＮ
×Ｖでよいのでパケットスイッチが持つ動作速度の高速
化を回避することができる。
【００１０】なお、バッファメモリはＭサポートのＲＡ
Ｍと書き込み／読み出しの制御回路で実現する方法や１
ポートのＲＡＭをＭ個と書き込み読み出しの制御回路を
用いて実現するなどの実現方法がある。また、フィルタ
回路の数が図４の回路に比べてＭ倍必要であるが、近年
のＬＳＩ技術の動向より、回路の動作速度の伸びと集積
度の伸びを比較すると、集積度の伸びの方が大きいた
め、このフィルタ回路の数が増加しても容易にできるこ
とはもちろんである。
Ｍと書き込み／読み出しの制御回路で実現する方法や１
ポートのＲＡＭをＭ個と書き込み読み出しの制御回路を
用いて実現するなどの実現方法がある。また、フィルタ
回路の数が図４の回路に比べてＭ倍必要であるが、近年
のＬＳＩ技術の動向より、回路の動作速度の伸びと集積
度の伸びを比較すると、集積度の伸びの方が大きいた
め、このフィルタ回路の数が増加しても容易にできるこ
とはもちろんである。
【００１１】
【発明の効果】以上詳細に説明したように、本発明に係
るパケットスイッチによれば、入力回線をＭ個に分割し
て時分割多重し、交換処理を行うため、入力回線数の増
加による動作速度の高速化を回避することができる効果
がある。
るパケットスイッチによれば、入力回線をＭ個に分割し
て時分割多重し、交換処理を行うため、入力回線数の増
加による動作速度の高速化を回避することができる効果
がある。
【図１】本発明に係るパケットスイッチの一実施例を示
すブロック図である。
すブロック図である。
【図２】図１のパケットスイッチの動作速度を示す図で
ある。
ある。
【図３】従来のパケットスイッチを示すブロック図であ
る。
る。
【図４】図３のパケットスイッチの動作速度を示す図で
ある。
ある。
１０Ａ〜１０Ｍ 時分割多重回路 １３Ａ〜１３Ｋ〜１３ＫＭ フィルタ回路 １５Ａ〜１５Ｋ バッファメモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56 H04L 12/28
Claims (1)
- 【請求項１】 Ｎ個の入力回線毎に入力するパケットを
時分割多重するＭ個の時分割多重回路と、Ｋ個の出力回
線のうち、時分割多重回路により多重されたパケット
を、パケットのアドレス情報に基づき出力する出力方路
のみを通過させるＭ個のフィルタ回路と、Ｍ個の入力ポ
ートを持ち、最大Ｍ個のデータを同時に書き込むことが
できるＫ個のバッファメモリから構成し、任意の自然数
Ｋ，Ｍ，Ｎに対してＭ×Ｎ個の入力回線とＫ個の出力回
線を持つことを特徴とするパケットスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18955091A JP2894016B2 (ja) | 1991-07-04 | 1991-07-04 | パケットスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18955091A JP2894016B2 (ja) | 1991-07-04 | 1991-07-04 | パケットスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514415A JPH0514415A (ja) | 1993-01-22 |
| JP2894016B2 true JP2894016B2 (ja) | 1999-05-24 |
Family
ID=16243199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18955091A Expired - Lifetime JP2894016B2 (ja) | 1991-07-04 | 1991-07-04 | パケットスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894016B2 (ja) |
-
1991
- 1991-07-04 JP JP18955091A patent/JP2894016B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514415A (ja) | 1993-01-22 |
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