JPH0591142A - パケツトスイツチ - Google Patents
パケツトスイツチInfo
- Publication number
- JPH0591142A JPH0591142A JP25132091A JP25132091A JPH0591142A JP H0591142 A JPH0591142 A JP H0591142A JP 25132091 A JP25132091 A JP 25132091A JP 25132091 A JP25132091 A JP 25132091A JP H0591142 A JPH0591142 A JP H0591142A
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- packets
- line
- address information
- packet switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 高速化に適した構成とし、かつ回路規模を縮
小する。 【構成】 複数のパケットが複数の入線１０３を通じて
入力されると、バッファメモリ１０１はそれらを制御回
路１０２からのアドレス情報により指定される記憶領域
に同時に格納する。そして制御回路１０２は、各パケッ
トをどの出線１０５に出力すべきかを示す出線情報を情
報１０７を通じて受け取り、その出線情報にもとづいて
アドレス情報をバッファメモリ１０１に出力し、複数の
パケットを同時に出線１０５に出力させる。バッファメ
モリ１０１はマルチポートメモリと周辺回路とにより構
成し、マルチポートメモリは一般的な２ポートメモリの
構造を拡張した構造とすることにより実現する。
小する。 【構成】 複数のパケットが複数の入線１０３を通じて
入力されると、バッファメモリ１０１はそれらを制御回
路１０２からのアドレス情報により指定される記憶領域
に同時に格納する。そして制御回路１０２は、各パケッ
トをどの出線１０５に出力すべきかを示す出線情報を情
報１０７を通じて受け取り、その出線情報にもとづいて
アドレス情報をバッファメモリ１０１に出力し、複数の
パケットを同時に出線１０５に出力させる。バッファメ
モリ１０１はマルチポートメモリと周辺回路とにより構
成し、マルチポートメモリは一般的な２ポートメモリの
構造を拡張した構造とすることにより実現する。
Description
【０００１】
【産業上の利用分野】本発明は、パケットスイッチに関
するものである。
するものである。
【０００２】
【従来の技術】パケットスイッチは、複数の入線を通じ
て与えられる複数のパケットを同じく上記複数の入線を
通じて与えられる所定の情報が示す出線にそれぞれ出力
するものであり、従来のパケットスイッチでは、複数の
パケットを時分割多重化して一旦、バッファメモリに格
納し、その後、バッファメモリからパケットを一つずつ
読み出して複数の出線に振り分けるようになっていた。
て与えられる複数のパケットを同じく上記複数の入線を
通じて与えられる所定の情報が示す出線にそれぞれ出力
するものであり、従来のパケットスイッチでは、複数の
パケットを時分割多重化して一旦、バッファメモリに格
納し、その後、バッファメモリからパケットを一つずつ
読み出して複数の出線に振り分けるようになっていた。
【０００３】図２に従来のパケットスイッチの一例を示
す。複数の入線２０５から入力された複数のパケット
は、多重化器２０３によって時分割多重化され、多重バ
ス２１１を通じてバッファメモリ２０１に与えられる。
バッファメモリ２０１はパケットが入力されると、それ
らを制御回路２０２が制御線２１３を通じて指定する領
域に順次格納する。
す。複数の入線２０５から入力された複数のパケット
は、多重化器２０３によって時分割多重化され、多重バ
ス２１１を通じてバッファメモリ２０１に与えられる。
バッファメモリ２０１はパケットが入力されると、それ
らを制御回路２０２が制御線２１３を通じて指定する領
域に順次格納する。
【０００４】制御回路２０２はバッファメモリ２０１内
の空き領域およびパケットが蓄積されている領域を常に
管理し、また、各パケットをどの出線に出力すべきかを
示す出線情報を、情報線２０９を通じて入線２０５から
受け取り、バッファメモリ２０１に格納されているパケ
ットを出力すべき出線をすべて記憶する。そして、その
記憶内容に従って制御回路２０２は、各出線２０７に出
力すべきパケットを一つずつ選び、制御線２１３を通じ
てアドレス情報をバッファメモリ２０１に出力し、選ん
だパケットを多重バス２１２を通じて順次、振り分け器
２０４に出力させる。
の空き領域およびパケットが蓄積されている領域を常に
管理し、また、各パケットをどの出線に出力すべきかを
示す出線情報を、情報線２０９を通じて入線２０５から
受け取り、バッファメモリ２０１に格納されているパケ
ットを出力すべき出線をすべて記憶する。そして、その
記憶内容に従って制御回路２０２は、各出線２０７に出
力すべきパケットを一つずつ選び、制御線２１３を通じ
てアドレス情報をバッファメモリ２０１に出力し、選ん
だパケットを多重バス２１２を通じて順次、振り分け器
２０４に出力させる。
【０００５】振り分け器２０４は、バッファメモリ２０
１からパケットを受け取ると、それらを多重順位に従っ
て一つずつ出線２０７に振り分け、出力する。
１からパケットを受け取ると、それらを多重順位に従っ
て一つずつ出線２０７に振り分け、出力する。
【０００６】
【発明が解決しようとする課題】しかしこのような従来
のパケットスイッチでは、パケットは時分割多重化の
後、バッファメモリ２０１に格納されるので、パケット
スイッチの高速化を計るためには、パケットが多重化さ
れている分だけ高速のバッファメモリを用いなければな
らず、パケットスイッチの高速化には不向きな構成とな
っている。また、多重化器および振り分け器が必要であ
るため、回路規模が大きいという欠点がある。
のパケットスイッチでは、パケットは時分割多重化の
後、バッファメモリ２０１に格納されるので、パケット
スイッチの高速化を計るためには、パケットが多重化さ
れている分だけ高速のバッファメモリを用いなければな
らず、パケットスイッチの高速化には不向きな構成とな
っている。また、多重化器および振り分け器が必要であ
るため、回路規模が大きいという欠点がある。
【０００７】本発明の目的は、このような欠点を除去
し、高速化に適した構成であり、かつ回路規模が小さい
パケットスイッチを提供することにある。
し、高速化に適した構成であり、かつ回路規模が小さい
パケットスイッチを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、複数の入線を
通じて与えられる複数のパケットを、前記複数の入線を
通じて与えられる所定の情報が示す出線にそれぞれ出力
するパケットスイッチにおいて、前記入線を通じて与え
られる前記複数のパケットを複数の入力ポートを通じて
それぞれ受け取り、それらを第１のアドレス情報が示す
複数の記憶領域にそれぞれ格納し、第２のアドレス情報
が示す複数の記憶領域に格納されたパケットをそれぞれ
複数の出力ポートを通じて前記出線に出力するバッファ
メモリと、前記第１のアドレス情報を前記バッフアメモ
リに供給し、前記複数の入線を通じて与えられる前記所
定の情報にもとづいて、前記第２のアドレス情報を前記
バッファメモリに供給する制御回路とを備えたことを特
徴とする。
通じて与えられる複数のパケットを、前記複数の入線を
通じて与えられる所定の情報が示す出線にそれぞれ出力
するパケットスイッチにおいて、前記入線を通じて与え
られる前記複数のパケットを複数の入力ポートを通じて
それぞれ受け取り、それらを第１のアドレス情報が示す
複数の記憶領域にそれぞれ格納し、第２のアドレス情報
が示す複数の記憶領域に格納されたパケットをそれぞれ
複数の出力ポートを通じて前記出線に出力するバッファ
メモリと、前記第１のアドレス情報を前記バッフアメモ
リに供給し、前記複数の入線を通じて与えられる前記所
定の情報にもとづいて、前記第２のアドレス情報を前記
バッファメモリに供給する制御回路とを備えたことを特
徴とする。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明にるパケットスイッチの一例を
示す。バッファメモリ１０１はマルチポートメモリと所
定の周辺回路とにより構成されており、複数の入線１０
３はその複数の入力ポートにそれぞれ接続され、一方複
数の出線１０５はバッファメモリ１０１の複数の出力ポ
ートにそれぞれ接続されている。バッファメモリ１０１
は入線１０３を通じて複数のパケットが与えられると、
それらを同時にメモリ内の任意の領域に格納し、また格
納している複数のパケットを同時に出線１０５に出力す
る。その際、入力されたパケットをどの記憶領域に格納
するか、およびどのパケットをどの出線１０５に出力す
るかは制御回路１０２から与えられるアドレス情報に従
って決める。
説明する。図１に本発明にるパケットスイッチの一例を
示す。バッファメモリ１０１はマルチポートメモリと所
定の周辺回路とにより構成されており、複数の入線１０
３はその複数の入力ポートにそれぞれ接続され、一方複
数の出線１０５はバッファメモリ１０１の複数の出力ポ
ートにそれぞれ接続されている。バッファメモリ１０１
は入線１０３を通じて複数のパケットが与えられると、
それらを同時にメモリ内の任意の領域に格納し、また格
納している複数のパケットを同時に出線１０５に出力す
る。その際、入力されたパケットをどの記憶領域に格納
するか、およびどのパケットをどの出線１０５に出力す
るかは制御回路１０２から与えられるアドレス情報に従
って決める。
【００１０】制御回路１０２はバッファメモリ１０１内
の空き領域およびパケットが蓄積されている領域を常に
管理する。そして、制御線１０９を通じてアドレス情報
をバッファメモリ１０１に出力し、入線１０３から入力
される複数のパケットを所定の記憶領域に同時に格納さ
せる。また、各パケットをどの出線１０５に出力すべき
かを示す出線情報を、情報線１０７を通じて入線１０３
から受け取り、バッファメモリ１０１に格納されている
パケットを出力すべき出線１０５をすべて記憶する。そ
して、その記憶内容に従って制御回路１０２はアドレス
情報を制御線１０９を通じてバッファメモリ１０１に与
え、パケットを出線１０５に出力させる。
の空き領域およびパケットが蓄積されている領域を常に
管理する。そして、制御線１０９を通じてアドレス情報
をバッファメモリ１０１に出力し、入線１０３から入力
される複数のパケットを所定の記憶領域に同時に格納さ
せる。また、各パケットをどの出線１０５に出力すべき
かを示す出線情報を、情報線１０７を通じて入線１０３
から受け取り、バッファメモリ１０１に格納されている
パケットを出力すべき出線１０５をすべて記憶する。そ
して、その記憶内容に従って制御回路１０２はアドレス
情報を制御線１０９を通じてバッファメモリ１０１に与
え、パケットを出線１０５に出力させる。
【００１１】すなわち、本実施例のパケットスイッチで
は、複数のパケットが複数の入線１０３を通じて入力さ
れると、バッファメモリ１０１はそれらを制御回路１０
２からアドレス情報により指定される記憶領域に同時に
格納する。そして、制御回路１０２は入線１０３から供
給される出線情報にもとづいて、アドレス情報をバッフ
ァメモリ１０１に出力し、複数のパケットを同時に出線
１０５に出力させる。
は、複数のパケットが複数の入線１０３を通じて入力さ
れると、バッファメモリ１０１はそれらを制御回路１０
２からアドレス情報により指定される記憶領域に同時に
格納する。そして、制御回路１０２は入線１０３から供
給される出線情報にもとづいて、アドレス情報をバッフ
ァメモリ１０１に出力し、複数のパケットを同時に出線
１０５に出力させる。
【００１２】なお、バッファメモリ１０１は上述のよう
にマルチポートメモリと周辺回路とにより構成されてい
るが、マルチポートメモリは一般的な２ポートメモリの
構造を拡張した構造とすることにより実現できる。
にマルチポートメモリと周辺回路とにより構成されてい
るが、マルチポートメモリは一般的な２ポートメモリの
構造を拡張した構造とすることにより実現できる。
【００１３】
【発明の効果】以上説明したように本発明は、複数の入
線を通じて与えられる複数のパケットを、同じく複数の
入線を通じて与えられる所定の情報が示す出線にそれぞ
れ出力するパケットスイッチにおいて、入線を通じて与
えられる複数のパケットを、複数の入力ポートを通じて
それぞれ受け取り、それらを第１のアドレス情報が示す
複数の記憶領域にそれぞれ格納し、第２のアドレス情報
が示す複数の記憶領域に格納されたパケットをそれぞれ
複数の出力ポートを通じて出線に出力するバッファメモ
リと、第１のアドレス情報をバッファメモリに供給し、
複数の入線を通じて与えられる所定の情報にもとづい
て、第２のアドレス情報をバッファメモリに供給する制
御回路とを備えたことを特徴とする。すなわち、本発明
のパケットスイッチでは、複数のパケットが、時分割多
重化することなくバッファメモリに直接格納されるの
で、バッファメモリとして特に高速のものを用いなくて
も、パケットスイッチの高速化を計ることができる。ま
た、多重化器および振り分け器が不要であるため、回路
規模の縮小が可能となる。
線を通じて与えられる複数のパケットを、同じく複数の
入線を通じて与えられる所定の情報が示す出線にそれぞ
れ出力するパケットスイッチにおいて、入線を通じて与
えられる複数のパケットを、複数の入力ポートを通じて
それぞれ受け取り、それらを第１のアドレス情報が示す
複数の記憶領域にそれぞれ格納し、第２のアドレス情報
が示す複数の記憶領域に格納されたパケットをそれぞれ
複数の出力ポートを通じて出線に出力するバッファメモ
リと、第１のアドレス情報をバッファメモリに供給し、
複数の入線を通じて与えられる所定の情報にもとづい
て、第２のアドレス情報をバッファメモリに供給する制
御回路とを備えたことを特徴とする。すなわち、本発明
のパケットスイッチでは、複数のパケットが、時分割多
重化することなくバッファメモリに直接格納されるの
で、バッファメモリとして特に高速のものを用いなくて
も、パケットスイッチの高速化を計ることができる。ま
た、多重化器および振り分け器が不要であるため、回路
規模の縮小が可能となる。
【図１】本発明によるパケットスイッチの一例を示すブ
ロック図である。
ロック図である。
【図２】従来のパケットスイッチの一例を示すブロック
図である。
図である。
１０１ バッファメモリ １０２ 制御回路 １０３ 入線 １０５ 出線 １０７ 情報線 １０９ 制御線
Claims (3)
- 【請求項１】複数の入線を通じて与えられる複数のパケ
ットを、前記複数の入線を通じて与えられる所定の情報
が示す出線にそれぞれ出力するパケットスイッチにおい
て、 前記入線を通じて与えられる前記複数のパケットを複数
の入力ポートを通じてそれぞれ受け取り、それらを第１
のアドレス情報が示す複数の記憶領域にそれぞれ格納
し、第２のアドレス情報が示す複数の記憶領域に格納さ
れたパケットをそれぞれ複数の出力ポートを通じて前記
出線に出力するバッファメモリと、 前記第１のアドレス情報を前記バッフアメモリに供給
し、前記複数の入線を通じて与えられる前記所定の情報
にもとづいて、前記第２のアドレス情報を前記バッファ
メモリに供給する制御回路とを備えたことを特徴とする
パケットスイッチ。 - 【請求項２】前記バッファメモリはマルチポートメモリ
と周辺回路とにより構成されていることを特徴とする請
求項１記載のパケットスイッチ。 - 【請求項３】前記マルチポートメモリは、２ポートメモ
リの構造を拡張した構造を有することを特徴とする請求
項２記載のパケットスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25132091A JPH0591142A (ja) | 1991-09-30 | 1991-09-30 | パケツトスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25132091A JPH0591142A (ja) | 1991-09-30 | 1991-09-30 | パケツトスイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0591142A true JPH0591142A (ja) | 1993-04-09 |
Family
ID=17221065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25132091A Pending JPH0591142A (ja) | 1991-09-30 | 1991-09-30 | パケツトスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0591142A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996031953A1 (en) * | 1995-04-06 | 1996-10-10 | Advanced Hardware Architectures, Inc. | Multiport ram for use within a viterbi decoder |
| WO2004066570A1 (ja) * | 2003-01-17 | 2004-08-05 | Fujitsu Limited | ネットワークスイッチ装置およびネットワークスイッチ方法 |
-
1991
- 1991-09-30 JP JP25132091A patent/JPH0591142A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996031953A1 (en) * | 1995-04-06 | 1996-10-10 | Advanced Hardware Architectures, Inc. | Multiport ram for use within a viterbi decoder |
| US5822341A (en) * | 1995-04-06 | 1998-10-13 | Advanced Hardware Architectures, Inc. | Multiport RAM for use within a viterbi decoder |
| WO2004066570A1 (ja) * | 2003-01-17 | 2004-08-05 | Fujitsu Limited | ネットワークスイッチ装置およびネットワークスイッチ方法 |
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