JP2945280B2 - パラレル・シリアル変換回路およびシリアル・パラレル変換回路 - Google Patents
パラレル・シリアル変換回路およびシリアル・パラレル変換回路Info
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- JP2945280B2 JP2945280B2 JP23734194A JP23734194A JP2945280B2 JP 2945280 B2 JP2945280 B2 JP 2945280B2 JP 23734194 A JP23734194 A JP 23734194A JP 23734194 A JP23734194 A JP 23734194A JP 2945280 B2 JP2945280 B2 JP 2945280B2
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Description
【０００１】
【産業上の利用分野】本発明は複数個ずつ同時に入力さ
れるパラレルデータをシリアルデータに変換するパラレ
ル・シリアル変換回路および、シリアルデータをパラレ
ルデータに変換するシリアル・パラレル変換回路に関す
る。
れるパラレルデータをシリアルデータに変換するパラレ
ル・シリアル変換回路および、シリアルデータをパラレ
ルデータに変換するシリアル・パラレル変換回路に関す
る。
【０００２】
【従来の技術】従来より多くの場面で、パラレルデータ
をシリアルデータに変換し、あるいはその逆にシリアル
データをパラレルデータに変換する必要が存在してい
る。図４は、そのような場面で使用される従来のパラレ
ル・シリアル変換回路の一例を示す図である。
をシリアルデータに変換し、あるいはその逆にシリアル
データをパラレルデータに変換する必要が存在してい
る。図４は、そのような場面で使用される従来のパラレ
ル・シリアル変換回路の一例を示す図である。
【０００３】ここでは、所定のビット長のデータが３個
ずつ同時にパラレル入力されるものとし、このパラレル
・シリアル変換回路１０には、３個の先入力先出力メモ
リ（ＦＩＦＯメモリ）１１，１２，１３が備えられてい
る。これらのＦＩＦＯメモリ１１，１２，１３は、入力
ポートと出力ポートとの組がＡ，Ｂの２組備えられた、
いわゆる２ポートＲＡＭを用いて構成されており、各Ｆ
ＩＦＯメモリ１１，１２，１３には、例えばＡポート側
からデータが入力され、Ｂポート側からはその３倍の速
度でデータが順次出力される。このようにして、パラレ
ルデータがシリアルデータに変換される。このシリアル
データに変換されたデータは、ここに示す例では、内部
バスを経由してメモリ２０に順次格納される。
ずつ同時にパラレル入力されるものとし、このパラレル
・シリアル変換回路１０には、３個の先入力先出力メモ
リ（ＦＩＦＯメモリ）１１，１２，１３が備えられてい
る。これらのＦＩＦＯメモリ１１，１２，１３は、入力
ポートと出力ポートとの組がＡ，Ｂの２組備えられた、
いわゆる２ポートＲＡＭを用いて構成されており、各Ｆ
ＩＦＯメモリ１１，１２，１３には、例えばＡポート側
からデータが入力され、Ｂポート側からはその３倍の速
度でデータが順次出力される。このようにして、パラレ
ルデータがシリアルデータに変換される。このシリアル
データに変換されたデータは、ここに示す例では、内部
バスを経由してメモリ２０に順次格納される。
【０００４】メモリ２０からデータを出力する場合は、
図４に示すパラレル・シリアル変換回路１０は、シリア
ル・パラレル変換回路として動作する。すなわち、メモ
リ２０から所定のビット長のデータが１個ずつシリアル
に読み出され、その読み出されたデータは、循環的に、
３つのＦＩＦＯメモリ１１，１２，１３のいずれかにＢ
ポート側から入力される。ＦＩＦＯメモリ１１，１２，
１３のＡポート側からは、これら３個のＦＩＦＯメモリ
１１，１２，１３から１個ずつのデータが同時に読み出
される。
図４に示すパラレル・シリアル変換回路１０は、シリア
ル・パラレル変換回路として動作する。すなわち、メモ
リ２０から所定のビット長のデータが１個ずつシリアル
に読み出され、その読み出されたデータは、循環的に、
３つのＦＩＦＯメモリ１１，１２，１３のいずれかにＢ
ポート側から入力される。ＦＩＦＯメモリ１１，１２，
１３のＡポート側からは、これら３個のＦＩＦＯメモリ
１１，１２，１３から１個ずつのデータが同時に読み出
される。
【０００５】これにより、メモリ２０から順次出力され
たシリアルデータが、データ３個ずつのパラレルデータ
に変換される。
たシリアルデータが、データ３個ずつのパラレルデータ
に変換される。
【０００６】
【発明が解決しようとする課題】パラレル・シリアル変
換回路、シリアル・パラレル変換回路は、従来、図４に
示すように、パラレルデータの個数と同数の２ポートＲ
ＡＭからなるＦＩＦＯメモリを用いて行なわれるが、こ
の２ポートＲＡＭは、１ポートＲＡＭと比べ２倍近いレ
イアウト面積を必要とし、パラレル・シリアル変換回
路、シリアル・パラレル変換回路の規模が大きくなって
しまうという問題がある。
換回路、シリアル・パラレル変換回路は、従来、図４に
示すように、パラレルデータの個数と同数の２ポートＲ
ＡＭからなるＦＩＦＯメモリを用いて行なわれるが、こ
の２ポートＲＡＭは、１ポートＲＡＭと比べ２倍近いレ
イアウト面積を必要とし、パラレル・シリアル変換回
路、シリアル・パラレル変換回路の規模が大きくなって
しまうという問題がある。
【０００７】本発明は、上記事情に鑑み、従来と同一の
機能を果たすとともに規模の小さいパラレル・シリアル
変換回路およびシリアル・パラレル変換回路を提供する
ことを目的とする。
機能を果たすとともに規模の小さいパラレル・シリアル
変換回路およびシリアル・パラレル変換回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明のパラレル・シリアル変換回路は、パラレルに入力さ
れるデータの個数よりも１つ多い個数用意された、デー
タの書込みとデータの読出しとの同時動作が不能な先入
力先出力メモリと、パラレルに入力されたデータを、所
定の振り分け方で、その時点で空いている、そのデータ
の数と同数の先入力先出力メモリにそれぞれ振り分ける
とともに、データがパラレルに入力される周期に対しパ
ラレルに入力されるデータの個数分の１の短かい周期
で、データ出力の時点でデータが格納されている先入力
先出力メモリから上記振り分け方に応じた出力順序でシ
リアルにデータを出力するデータコントローラとを備え
たことを特徴とする。
明のパラレル・シリアル変換回路は、パラレルに入力さ
れるデータの個数よりも１つ多い個数用意された、デー
タの書込みとデータの読出しとの同時動作が不能な先入
力先出力メモリと、パラレルに入力されたデータを、所
定の振り分け方で、その時点で空いている、そのデータ
の数と同数の先入力先出力メモリにそれぞれ振り分ける
とともに、データがパラレルに入力される周期に対しパ
ラレルに入力されるデータの個数分の１の短かい周期
で、データ出力の時点でデータが格納されている先入力
先出力メモリから上記振り分け方に応じた出力順序でシ
リアルにデータを出力するデータコントローラとを備え
たことを特徴とする。
【０００９】また、上記目的を達成する本発明のシリア
ル・パラレル変換回路は、パラレルに出力されるデータ
の個数よりも１つ多い個数用意された、データの書込み
とデータの読出しとの同時動作が不能な先入力先出力メ
モリと、シリアルに入力されるデータを、所定の格納順
序に従って、その時点で空いているいずれかの先入力先
出力メモリに順次格納するとともに、データがシリアル
に入力される周期に対しパラレルに出力されるデータの
個数倍の長い周期で、データ出力の時点でデータが格納
されている、それら先入力先出力メモリの個数よりも１
個少ない個数の先入力先出力メモリからデータを上記所
定の格納順序に応じてパラレルに出力するデータコント
ローラとを備えたことを特徴とする。
ル・パラレル変換回路は、パラレルに出力されるデータ
の個数よりも１つ多い個数用意された、データの書込み
とデータの読出しとの同時動作が不能な先入力先出力メ
モリと、シリアルに入力されるデータを、所定の格納順
序に従って、その時点で空いているいずれかの先入力先
出力メモリに順次格納するとともに、データがシリアル
に入力される周期に対しパラレルに出力されるデータの
個数倍の長い周期で、データ出力の時点でデータが格納
されている、それら先入力先出力メモリの個数よりも１
個少ない個数の先入力先出力メモリからデータを上記所
定の格納順序に応じてパラレルに出力するデータコント
ローラとを備えたことを特徴とする。
【００１０】尚、本発明は、パラレル・シリアル変換回
路あるいはシリアル・パラレル変換回路の単機能である
必要はなく、双方向の変換回路であってもよいことはも
ちろんであり、通常は双方向に構成される。
路あるいはシリアル・パラレル変換回路の単機能である
必要はなく、双方向の変換回路であってもよいことはも
ちろんであり、通常は双方向に構成される。
【００１１】
【作用】本発明のパラレル・シリアル変換回路およびシ
リアル・パラレル変換回路は、パラレルに入力され、あ
るいはパラレルに出力されるデータの個数よりも１個多
い個数の１ポートＲＡＭのＦＩＦＯメモリを備えたもの
であるため、それらのＦＩＦＯメモリを循環的にあるい
は交互に使用することにより、上述した、パラレルデー
タの個数と同数の２ポートＲＡＭのＦＩＦＯメモリを用
いた場合と同じ機能を果たすことができる。
リアル・パラレル変換回路は、パラレルに入力され、あ
るいはパラレルに出力されるデータの個数よりも１個多
い個数の１ポートＲＡＭのＦＩＦＯメモリを備えたもの
であるため、それらのＦＩＦＯメモリを循環的にあるい
は交互に使用することにより、上述した、パラレルデー
タの個数と同数の２ポートＲＡＭのＦＩＦＯメモリを用
いた場合と同じ機能を果たすことができる。
【００１２】本発明にいうデータコントローラは、例え
ばマルチプレクサとそのマルチプレクサの切換えを制御
する若干の回路等、小規模の回路で済み、また、１ポー
トＲＡＭは２ポートＲＡＭの半分近いレイアウト面積で
済み、従って本発明によれば、パラレルに入力あるいは
出力するデータの個数にもよるが、従来のものと比べ回
路規模を大幅に削減することができる。
ばマルチプレクサとそのマルチプレクサの切換えを制御
する若干の回路等、小規模の回路で済み、また、１ポー
トＲＡＭは２ポートＲＡＭの半分近いレイアウト面積で
済み、従って本発明によれば、パラレルに入力あるいは
出力するデータの個数にもよるが、従来のものと比べ回
路規模を大幅に削減することができる。
【００１３】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のパラレル・シリアル変換回路の一実施例
のブロック図である。この図１に示すパラレル・シリア
ル変換回路３０は、図４に示す従来例と同様、パラレル
に３個同時に入力されるデータをシリアルデータ変換す
るものであるが、ここには、パラレルに入力されるデー
タの個数（ここでは３個）よりも１個多い４個のＦＩＦ
Ｏメモリ３１，３２，３３，３４が備えられている。
１は、本発明のパラレル・シリアル変換回路の一実施例
のブロック図である。この図１に示すパラレル・シリア
ル変換回路３０は、図４に示す従来例と同様、パラレル
に３個同時に入力されるデータをシリアルデータ変換す
るものであるが、ここには、パラレルに入力されるデー
タの個数（ここでは３個）よりも１個多い４個のＦＩＦ
Ｏメモリ３１，３２，３３，３４が備えられている。
【００１４】ただし各ＦＩＦＯメモリ３１，３２，３
３，３４はそれぞれ１ポートのＲＡＭで構成されてお
り、したがって、レイアウト面積的には、ここに備えら
れた４個のＦＩＦＯメモリ３１，３２，３３，３４を合
わせて、図４に示す２個のＦＩＦＯメモリ分である。ま
た、このパラレル・シリアル変換回路３０には、マルチ
プレクサ等から構成されたデータコントローラ３５が備
えられている。このデータコントローラ３５は、３本の
入力ポートからパラレルに入力されたデータを各ＦＩＦ
Ｏメモリ３１，３２，３３，３４に、以下のように振り
分ける。
３，３４はそれぞれ１ポートのＲＡＭで構成されてお
り、したがって、レイアウト面積的には、ここに備えら
れた４個のＦＩＦＯメモリ３１，３２，３３，３４を合
わせて、図４に示す２個のＦＩＦＯメモリ分である。ま
た、このパラレル・シリアル変換回路３０には、マルチ
プレクサ等から構成されたデータコントローラ３５が備
えられている。このデータコントローラ３５は、３本の
入力ポートからパラレルに入力されたデータを各ＦＩＦ
Ｏメモリ３１，３２，３３，３４に、以下のように振り
分ける。
【００１５】図２は、図１に示すパラレル・シリアル変
換回路における、データの流れの一例を示すタイミング
チャートである。先ず時刻ｔ１において、３つの入力端
子（入力１，入力２，入力３）それぞれからデータが同
時にデータコントローラ３５に入力され、データコント
ローラ３５は、入力１，入力２，入力３から入力された
データを、それぞれ３つのＦＩＦＯメモリ３１，３２，
３３（ＦＩＦＯ１，ＦＩＦＯ２，ＦＩＦＯ３）に伝達
し、各ＦＩＦＯメモリ３１，３２，３３はデータコント
ローラ３５を経由して入力されたデータを格納する。
換回路における、データの流れの一例を示すタイミング
チャートである。先ず時刻ｔ１において、３つの入力端
子（入力１，入力２，入力３）それぞれからデータが同
時にデータコントローラ３５に入力され、データコント
ローラ３５は、入力１，入力２，入力３から入力された
データを、それぞれ３つのＦＩＦＯメモリ３１，３２，
３３（ＦＩＦＯ１，ＦＩＦＯ２，ＦＩＦＯ３）に伝達
し、各ＦＩＦＯメモリ３１，３２，３３はデータコント
ローラ３５を経由して入力されたデータを格納する。
【００１６】時刻ｔ１に続く時刻ｔ２では、ＦＩＦＯメ
モリ３１（ＦＩＦＯ１）に格納されたデータが読み出さ
れ、内部バスを経由してメモリ２０に格納される。さら
にそれに続く時刻ｔ３では、ＦＩＦＯメモリ３２（ＦＩ
ＦＯ２）に格納されたデータが読み出され、内部バスを
経由してメモリ２０に格納される。さらに時刻ｔ４で
は、３つの入力端子（入力１，入力２，入力３）から次
のパラレルデータが入力され、データコントローラ３５
により、入力１から入力されたデータはＦＩＦＯメモリ
３１（ＦＩＦＯ１）に振り分けられ、入力２から入力さ
れたデータは、ＦＩＦＯメモリ３２（ＦＩＦＯ２）に振
り分けられ、入力３から入力されたデータは、今度はＦ
ＩＦＯメモリ３４（ＦＩＦＯ４）に振り分けられる。ま
たこの時刻ｔ４ではＦＩＦＯメモリ３３（ＦＩＦＯ３）
に格納されたデータが読み出され内部バスを経由してメ
モリ２０に格納される。
モリ３１（ＦＩＦＯ１）に格納されたデータが読み出さ
れ、内部バスを経由してメモリ２０に格納される。さら
にそれに続く時刻ｔ３では、ＦＩＦＯメモリ３２（ＦＩ
ＦＯ２）に格納されたデータが読み出され、内部バスを
経由してメモリ２０に格納される。さらに時刻ｔ４で
は、３つの入力端子（入力１，入力２，入力３）から次
のパラレルデータが入力され、データコントローラ３５
により、入力１から入力されたデータはＦＩＦＯメモリ
３１（ＦＩＦＯ１）に振り分けられ、入力２から入力さ
れたデータは、ＦＩＦＯメモリ３２（ＦＩＦＯ２）に振
り分けられ、入力３から入力されたデータは、今度はＦ
ＩＦＯメモリ３４（ＦＩＦＯ４）に振り分けられる。ま
たこの時刻ｔ４ではＦＩＦＯメモリ３３（ＦＩＦＯ３）
に格納されたデータが読み出され内部バスを経由してメ
モリ２０に格納される。
【００１７】以上のようにして、入力３から入力された
データについてＦＩＦＯ３，ＦＩＦＯ４に交互に振り分
けることによりデータのパラレル・シリアル変換が行な
われる。メモリ２０から順次読み出されたシリアルデー
タをパラレルデータに変換するには、図３に示すパラレ
ル・シリアル変換回路３０をシリアル・パラレル変換回
路として用いて、上述のプロセスと逆のプロセスを辿れ
ばよく、ここでの詳細説明は省略する。
データについてＦＩＦＯ３，ＦＩＦＯ４に交互に振り分
けることによりデータのパラレル・シリアル変換が行な
われる。メモリ２０から順次読み出されたシリアルデー
タをパラレルデータに変換するには、図３に示すパラレ
ル・シリアル変換回路３０をシリアル・パラレル変換回
路として用いて、上述のプロセスと逆のプロセスを辿れ
ばよく、ここでの詳細説明は省略する。
【００１８】図３は、図１に示すパラレル・シリアル変
換回路における、データの流れの他の例を示すタイミン
グチャートである。ここでは、図２に示すタイミングチ
ャートと比べ、時刻ｔ８〜ｔ１０において、メモリ２０
に入力されるデータの順序が逆転している。データコン
トローラ３５の構成の仕方によって、例えば図３に示す
ようにデータの順序を入れ替えることもでき、このよう
に、従来の２ポートＲＡＭを用いたＦＩＦＯメモリによ
るパラレル・シリアル変換回路ないしシリアル・パラレ
ル変換回路と比べ何ら遜色のない動作を行なわせること
ができる。
換回路における、データの流れの他の例を示すタイミン
グチャートである。ここでは、図２に示すタイミングチ
ャートと比べ、時刻ｔ８〜ｔ１０において、メモリ２０
に入力されるデータの順序が逆転している。データコン
トローラ３５の構成の仕方によって、例えば図３に示す
ようにデータの順序を入れ替えることもでき、このよう
に、従来の２ポートＲＡＭを用いたＦＩＦＯメモリによ
るパラレル・シリアル変換回路ないしシリアル・パラレ
ル変換回路と比べ何ら遜色のない動作を行なわせること
ができる。
【００１９】尚、上記実施例では３組のデータを同時に
入力あるいは出力する例を示したが、本発明は、いくつ
のデータを同時に入力あるいは出力する場合にも適用で
きることはいうまでもない。
入力あるいは出力する例を示したが、本発明は、いくつ
のデータを同時に入力あるいは出力する場合にも適用で
きることはいうまでもない。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
小さいレイアウト面積で済み、しかも従来と比べ何ら遜
色のない、従来と同等の機能を果たすパラレル・シリア
ル変換回路およびシリアル・パラレル変換回路を構成す
ることができる。
小さいレイアウト面積で済み、しかも従来と比べ何ら遜
色のない、従来と同等の機能を果たすパラレル・シリア
ル変換回路およびシリアル・パラレル変換回路を構成す
ることができる。
【図１】本発明のパラレル・シリアル変換回路の一実施
例のブロック図である。
例のブロック図である。
【図２】図１に示すパラレル・シリアル変換回路におけ
る、データの流れの一例を示すタイミングチャートであ
る。
る、データの流れの一例を示すタイミングチャートであ
る。
【図３】図１に示すパラレル・シリアル変換回路におけ
る、データの流れの他の例を示すタイミングチャートで
ある。
る、データの流れの他の例を示すタイミングチャートで
ある。
【図４】従来のパラレル・シリアル変換回路の一例を示
す図である。
す図である。
２０ メモリ ３０ パラレル・シリアル変換回路 ３１，３２，３３，３４ ＦＩＦＯメモリ（１ポートＲ
ＡＭ） ３５ データコントローラ
ＡＭ） ３５ データコントローラ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 5/00
Claims (2)
- 【請求項１】 パラレルに入力されるデータの個数より
も１つ多い個数用意された、データの書込みとデータの
読出しとの同時動作が不能な先入力先出力メモリと、 パラレルに入力されたデータを、所定の振り分け方で、
その時点で空いている、該データの数と同数の前記先入
力先出力メモリにそれぞれ振り分けるとともに、データ
がパラレルに入力される周期に対しパラレルに入力され
るデータの個数分の１の短かい周期で、データ出力の時
点でデータが格納されている先入力先出力メモリから前
記振り分け方に応じた出力順序でシリアルにデータを出
力するデータコントローラとを備えたことを特徴とする
パラレル・シリアル変換回路。 - 【請求項２】 パラレルに出力されるデータの個数より
も１つ多い個数用意された、データの書込みとデータの
読出しとの同時動作が不能な先入力先出力メモリと、シリアルに入力されるデータを、所定の格納順序に従っ
て、その時点で空いているいずれかの前記先入力先出力
メモリに順次格納するとともに、データがシリアルに入
力される周期に対しパラレルに出力されるデータの個数
倍の長い周期で、データ出力の時点でデータが格納され
ている、 該先入力先出力メモリの個数よりも１個少ない
個数の該先入力先出力メモリからデータを前記所定の格
納順序に応じてパラレルに出力するデータコントローラ
とを備えたことを特徴とするシリアル・パラレル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23734194A JP2945280B2 (ja) | 1994-09-30 | 1994-09-30 | パラレル・シリアル変換回路およびシリアル・パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23734194A JP2945280B2 (ja) | 1994-09-30 | 1994-09-30 | パラレル・シリアル変換回路およびシリアル・パラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08101760A JPH08101760A (ja) | 1996-04-16 |
| JP2945280B2 true JP2945280B2 (ja) | 1999-09-06 |
Family
ID=17013954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23734194A Expired - Fee Related JP2945280B2 (ja) | 1994-09-30 | 1994-09-30 | パラレル・シリアル変換回路およびシリアル・パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2945280B2 (ja) |
-
1994
- 1994-09-30 JP JP23734194A patent/JP2945280B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08101760A (ja) | 1996-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990615 |
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