JPH046690A

JPH046690A - 遅延装置

Info

Publication number: JPH046690A
Application number: JP2109034A
Authority: JP
Inventors: Toru Mugita; 麦田　徹
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-04-25
Filing date: 1990-04-25
Publication date: 1992-01-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、先入れ先出しく以下、ＦＩＦ○と略す）型の
遅延装置に関する。

従来の技術近年、映像信号処理のディジタル化が進み、その中でＦ
ＩＦＯ型の遅延装置を利用した信号処理が盛んに行なわ
れるようになってきた。

以下に、従来の遅延装置について説明する。

第３図は従来の遅延装置の回路図である。同図において
、１〜１５はメモリセル、１６は入力選択回路網、１６
１〜１６３は入力選択回路網１６を構成する入力選択ス
イッチ、１７は入力バッファ回路網、１７１〜１７３は
入力バッファ回路網１７を構成する大力バッファ、１８
はアドレス制御回路網、１９は入出力選択制御回路網、
２０は出力選択回路網、２０１〜２０３は出力選択回路
網２０を構成する出力選択スイッチ、２１は出力バッフ
ァ、２２〜２４は書き込みデータ線、２５〜２９は読み
出し制御信号線、３０〜３４は書き込み制御信号線、３
５〜３７は読み出しデータ線、ＩＮは外部入力端子、Ｏ
ＵＴは外部出力端子である。また第４図はメモリセル１
〜１５の単体の構成図である。第４図において、Ｒは読
み出しイネーブル端子、Ｗは書き込みイネーブル端子、
Ｉは書き込みデータ入力端子、０は読み出しデータ出力
端子である。

以上のように構成された遅延装置について、以下その動
作を説明する。

まずメモリセル１〜１５では、第４図に示すように、書
き込みイネーブル端子Ｗがハイレベルの時、入力端子！
よりデータが書き込まれ、読み出しイネーブル端子Ｒが
ハイレベルの時、書き込まれて記憶されていたデータが
出力端子Ｏより読み出される。このメモリセル１〜１５
は、第３図に示すように、複数の横の列（マトリクス状
）に配置されている。

第３図において、外部入力端子ＩＮから入力されたデー
タは、入力選択回路網１６を経て入力バッファ回路網１
７に入り、書き込みデータ線２２〜２４に出力される。

この時例えば、入力選択スイッチ１６１が閉していれば
大力バッファ１７１が駆動され、書き込みデータ線２２
に出力される。

一方、アドレス制御回路網１８は、読み出し制御信号Ｍ
２５〜２９および書き込み制御信号線３０〜３４に一定
周期でハイレベルを出力し、各メモリセル１〜１５の書
き込みイネーブル端子Ｗ（第４図）および読み出しイネ
ーブル端子Ｒ（第４図）を順に駆動し、書き込みデータ
線２２〜２４上のデータのメモリセル１〜１５への書き
込み、およびメモリセル１〜１５に記憶されていたデー
タの読み出しデータ線３５〜３７上への読み出しを行な
う。以上のようにしてメモリセル１にデータを書き込ん
だ後、−巡して次にメモリセル１からデータを読み出す
までの時間遅延を生ずる。

次に、各列のメモリセル１〜１５から読み出しデータ信
号線３５〜３７上に読み８されたデータは、それぞれ出
力選択回路網２０に入力され、出力選択スイッチ２０１
〜２０３のどれかが閉じることによって接続された読み
出しデータ信号線３５〜３７上のデータが出力バッファ
２１を通って最終的に外部出力端子ＯＵＴより出力され
る。

入出力選択制御回路網１９は、入力選択スイッチ１６１
〜１６３および出力選択スイッチ２０１〜２０３を閉じ
るタイミングを制御しており、アドレス制御回路網１８
とともにメモリセル１〜１５全体を順にアクセスするよ
うに動作している。

発明が解決しようとする課題しかしながら上記従来の構成では、外部より入力された
データを各人力バッファに選択入力する入力選択回路網
、およびメモリセルより読み出されたデータを選択出力
する出力選択回路網、さらにそれらを制御する入出力選
択制御回路網が必要であったため、回路が複雑になり、
装置が大型化するという課題があった。また、上記従来
の構成では、より複雑な出力選択回路網を使用しない限
り１つの遅延装置から一度に１種類の遅延量のデータし
か得ることができないという課題があった。

本発明は上記従来の課題を解決するもので、入出力の選
択回路網とその制御回路網を必要としない、回路蜆模の
小さな、小型化した遅延装置および複数の異なる遅延量
のデータが同時に得られる遅延装置を提供することを目
的とする。

課題を解決するための手段この目的を達成するために本発明の遅延装置は、第一に
複数列に配置されたメモリセルの各列から読み出された
データを次の列のメモリセルに書き込むために転送する
データシフト手段を有し、また第二に複数の遅延量のデ
ータを得るために、複数の外部出力手段を有している。

作用この構成によって、データが複数列に配置されたメモリ
セルの第１列から最終列まで順次転送されることになり
、外部入力データは第１列のメモリセルに書き込み、外
部出力データは最終列のメモリセルから読み出せば良く
、入出力の選択回路網およびその選択制御回路網が不必
要となる。またこの時、第１列のメモリセルには最小の
遅延量のデータ、第２列のメモリセルには第１列の倍の
遅延量のデータというように、最終列まで順に大きくな
った遅延量のデータが存在し、各列から一定間隔の異な
る遅延量のデータを取り出すことが可能である。

実施例以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は、本発明の第１の実施例における遅延装置の回
路図である。第１図において、１〜１５はメモリセル、
１７４は入力バッファ、１８はアドレス制御回路網、２
１は出力バッファ、２２〜２４は書き込みデータ線、２
５〜２９は読み出し制御信号線、３ｏ〜３４は書き込み
制御信号線、３５〜３７は読み出しデータ線、４０はデ
ータシフト回路網、４０１〜４０２はデータシフト回路
網４０を構成するデータシフトバッファ、ＩＮは外部入
力端子、ＯＵＴは外部出力端子である。なお、メモリセ
ル１〜１５の単体の構成図は第４図に示す従来の例と同
じである。

以上のように構成された遅延装置について、その動作を
説明する。

まず、外部入力端子ＩＮから入力されたデータは、入カ
バッファエ７４によって書き込みデータ線２２上に出力
される。

アドレス制御回路網１８は従来同様、一定周期で書き込
み制御信号線３０〜３４および読み出し制御信号線２５
〜２９にハイレベルを出力しており、書き込みデータ線
２２上のデータは、例えば書き込み制御信号線３０がハ
イレベルであれば、第１列のメモリセル１に書き込まれ
る。その後アドレス制御回路網１８の出力が一巡し、次
に同じメモリセル１に接続されている読み出し制御信号
線２５がハイレベルになると、メモリセル１に記憶され
ていたデータは、読み出しデータ線３５上に読み出され
る。

この読み出しデータ線３５上のデータは、データシフト
バッファ４０１によって次の書き込みデータ線２３上に
出力され、書き込み制御信号線３０がハイレベルになる
ことにより、次列のメモリセル６に書き込まれ、以下同
様にして、アドレス制御回路網１８の出力が一巡する毎
に順次データはデータシフト回路網４０を通って次の列
のメモリセル６．１１に転送され、最終列のメモリセル
１１から読み出されると、出力バッファ２１によって外
部出力端子ＯＵＴへ出力される。

ここで複数列に配置されたメモリセル１〜１５の内、縦
に並んだ例えばメモリセル１，６．１１に注目すると、
同一の書き込み制御信号線３０および読み出し制御信号
線２５に接続されているため、各メモリセル１，６．１
１に記憶されているデータは、同時に各読み出しデータ
線３５〜３７上に読み出され、最終列のデータを除いて
、データシフト回路網４０で処理された後、書き込みデ
ータ線２３〜２４に出力され、書き込みデータ線２２上
のデータも含め、同時に各メモリセル１゜６．１１に書
き込まれる。

またここで、データシフト回路網４０の規模は第３図に
示す従来例の入力バッフ７回路網１７と同等である。

以上のように本実施例によれば、データシフト回路網４
０を設けることにより、外部入力データは、まず第１列
のメモリセル１〜５に書き込まれ、外部出力データは常
に最終列のメモリセル１１〜１５から読み出されるため
、入出力の選択回路網およびその制御回路網が不要とな
り、装置の回路規模は小さくなる。

なお上記実施例では、１ビツトのデータのみ扱っている
が、外部入力端子ＩＮ、入カバカバッファ４、データシ
フト回路網４０．メモリセル１〜１５．出力バッファ２
１および外部出力端子ＯＵＴを必要数設け、任意のビッ
トのデータを扱うことができるのはいうまでもない。

なお、メモリセル１〜１５としてダイナミック動作型の
メモリセルを用いた場合は、データのシフトがリフレッ
シュ動作も兼ねて行なわれる。

以下本発明の第２の実施例について図面を参照しながら
説明する。

第２図は、本発明の第２の実施例における遅延装置の回
路図である。第２図において、第１図に示す第１の実施
例と同一箇所には同一符号を付し、詳細な説明は省略し
た。第１図の構成と異なるのは、出力バッファ２１１，
２１２および外部出力端子０ＵＴ１．０ＵＴ２を設けた
点である。

上記のように構成された遅延装置について、以下その動
作を説明する。

まず、アドレス制御回路網１８．データシフト回路網４
０．メモリセル１〜１５は第１の実施例と同様の動作を
行なっており、外部入力端子ＩＮから入力されたデータ
は入力バッファ１７４を通って第１列のメモリセル１〜
５に書き込まれ、各列のメモリセルから読み出されたデ
ータはそれぞれデータシフト回路網４０を通り、順次次
の列のメモリセルに書き込まれ、最終列のメモリセル１
１〜１５から読み出されたデータは出力バッファ２１を
経て外部出力端子ＯＵＴより出力される。

このとき、第１列のメモリセル１〜５から読み出された
データは、アドレス制御回路網１８の動作が一巡（読み
出し制御信号線２５〜２９および書き込み制御信号線３
０〜３４の状態が一巡）する間、すなわちメモリセル１
列分の遅延を持っている。また第２列のメモリセル６〜
１０から読み出されたデータは、第１列から読み出され
、第２列に書き込まれた後、さらにアドレス制御回路網
１８の動作が一巡する間の遅延、すなわちメモリセル２
列分の遅延を持っている。同様に第ｎ列のメモリセルか
ら読み出されるデータの持つ遅延量は、アドレス制御回
路網の動作が一巡するｎ倍（メモリセルｎ列分）となっ
ている。

このような各列のメモリセル１〜ｌＯから読み出しデー
タ線３５．３６に読み出されたデータは、データシフト
回路網４０に入力されると同時に、出力バッファ２１１
，２１２を通り、外部出力端子０ＵＴ１．０ＵＴ２から
出力される。

以上のように、中間の読み出しデータ線３５゜３６に出
力バッファ２１１．２１２を設けることにより、複雑な
回路網を付加することな（全体として計３種類の遅延量
のデータを同時に得ることができる。

発明の効果以上のように本発明は、複数列に配置されたメモリセル
とアドレス制御手段に加え、データシフト手段を設ける
ことにより、入出力データの選択回路網が不要となり、
回路規模が縮小され、小型化された遅延装置を実現でき
、また簡単な出力回路の付加で、複数の遅延量のデータ
を同時に得ることも可能な優れた遅延装置を実現できる
ものである。

【図面の簡単な説明】

第１図は本発明の第１の実例例における遅延装置の回路
図、第２図は本発明の第２の実施例における遅延装置の
回路図、第３図は従来の遅延装置の回路図、第４図はメ
モリセルの単体の構成図である。１〜１５・・・・・・メモリセル、１８・・・・・・ア
ドレス制御回路網（アドレス制御手段）、４０・・・・
・・データシフト回路網（データシフト手段）、４０１
〜４０２・・・・・・データシフトバッファ（データシ
フト手段）。代理人の氏名　弁理士　粟野重孝　ほか１名第図

Claims

【特許請求の範囲】

（１）複数列に配置されたメモリセルと、そのメモリセ
ルに入力される読み出し制御信号および書き込み制御信
号を出力とするアドレス制御手段と、データシフト手段
を有し、入力データは前記メモリセルの第１列に書き込
まれ、前記メモリセルの各列から読み出されたデータは
、前記データシフト手段によりそれぞれ次の列のメモリ
セルに書き込まれ、前記メモリセルの最終列から出力デ
ータが読み出される遅延装置。
（２）複数列に配置されたメモリセルと、そのメモリセ
ルに入力される読み出し制御信号および書き込み制御信
号を出力とするアドレス制御手段と、データシフト手段
と、複数の外部出力手段を有し、入力データは前記メモ
リセルの第１列に書き込まれ、前記メモリセルの各列か
ら読み出されたデータは、前記データシフト手段により
それぞれ次の列のメモリセルに書き込まれ、前記メモリ
セルの任意の列から出力データが読み出される遅延装置
。