JPH046690A - 遅延装置 - Google Patents
遅延装置Info
- Publication number
- JPH046690A JPH046690A JP2109034A JP10903490A JPH046690A JP H046690 A JPH046690 A JP H046690A JP 2109034 A JP2109034 A JP 2109034A JP 10903490 A JP10903490 A JP 10903490A JP H046690 A JPH046690 A JP H046690A
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- JP
- Japan
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- data
- memory cells
- read
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- 239000000872 buffer Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 9
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、先入れ先出しく以下、FIF○と略す)型の
遅延装置に関する。
遅延装置に関する。
従来の技術
近年、映像信号処理のディジタル化が進み、その中でF
IFO型の遅延装置を利用した信号処理が盛んに行なわ
れるようになってきた。
IFO型の遅延装置を利用した信号処理が盛んに行なわ
れるようになってきた。
以下に、従来の遅延装置について説明する。
第3図は従来の遅延装置の回路図である。同図において
、1〜15はメモリセル、16は入力選択回路網、16
1〜163は入力選択回路網16を構成する入力選択ス
イッチ、17は入力バッファ回路網、171〜173は
入力バッファ回路網17を構成する大力バッファ、18
はアドレス制御回路網、19は入出力選択制御回路網、
20は出力選択回路網、201〜203は出力選択回路
網20を構成する出力選択スイッチ、21は出力バッフ
ァ、22〜24は書き込みデータ線、25〜29は読み
出し制御信号線、30〜34は書き込み制御信号線、3
5〜37は読み出しデータ線、INは外部入力端子、O
UTは外部出力端子である。また第4図はメモリセル1
〜15の単体の構成図である。第4図において、Rは読
み出しイネーブル端子、Wは書き込みイネーブル端子、
Iは書き込みデータ入力端子、0は読み出しデータ出力
端子である。
、1〜15はメモリセル、16は入力選択回路網、16
1〜163は入力選択回路網16を構成する入力選択ス
イッチ、17は入力バッファ回路網、171〜173は
入力バッファ回路網17を構成する大力バッファ、18
はアドレス制御回路網、19は入出力選択制御回路網、
20は出力選択回路網、201〜203は出力選択回路
網20を構成する出力選択スイッチ、21は出力バッフ
ァ、22〜24は書き込みデータ線、25〜29は読み
出し制御信号線、30〜34は書き込み制御信号線、3
5〜37は読み出しデータ線、INは外部入力端子、O
UTは外部出力端子である。また第4図はメモリセル1
〜15の単体の構成図である。第4図において、Rは読
み出しイネーブル端子、Wは書き込みイネーブル端子、
Iは書き込みデータ入力端子、0は読み出しデータ出力
端子である。
以上のように構成された遅延装置について、以下その動
作を説明する。
作を説明する。
まずメモリセル1〜15では、第4図に示すように、書
き込みイネーブル端子Wがハイレベルの時、入力端子!
よりデータが書き込まれ、読み出しイネーブル端子Rが
ハイレベルの時、書き込まれて記憶されていたデータが
出力端子Oより読み出される。このメモリセル1〜15
は、第3図に示すように、複数の横の列(マトリクス状
)に配置されている。
き込みイネーブル端子Wがハイレベルの時、入力端子!
よりデータが書き込まれ、読み出しイネーブル端子Rが
ハイレベルの時、書き込まれて記憶されていたデータが
出力端子Oより読み出される。このメモリセル1〜15
は、第3図に示すように、複数の横の列(マトリクス状
)に配置されている。
第3図において、外部入力端子INから入力されたデー
タは、入力選択回路網16を経て入力バッファ回路網1
7に入り、書き込みデータ線22〜24に出力される。
タは、入力選択回路網16を経て入力バッファ回路網1
7に入り、書き込みデータ線22〜24に出力される。
この時例えば、入力選択スイッチ161が閉していれば
大力バッファ171が駆動され、書き込みデータ線22
に出力される。
大力バッファ171が駆動され、書き込みデータ線22
に出力される。
一方、アドレス制御回路網18は、読み出し制御信号M
25〜29および書き込み制御信号線30〜34に一定
周期でハイレベルを出力し、各メモリセル1〜15の書
き込みイネーブル端子W(第4図)および読み出しイネ
ーブル端子R(第4図)を順に駆動し、書き込みデータ
線22〜24上のデータのメモリセル1〜15への書き
込み、およびメモリセル1〜15に記憶されていたデー
タの読み出しデータ線35〜37上への読み出しを行な
う。以上のようにしてメモリセル1にデータを書き込ん
だ後、−巡して次にメモリセル1からデータを読み出す
までの時間遅延を生ずる。
25〜29および書き込み制御信号線30〜34に一定
周期でハイレベルを出力し、各メモリセル1〜15の書
き込みイネーブル端子W(第4図)および読み出しイネ
ーブル端子R(第4図)を順に駆動し、書き込みデータ
線22〜24上のデータのメモリセル1〜15への書き
込み、およびメモリセル1〜15に記憶されていたデー
タの読み出しデータ線35〜37上への読み出しを行な
う。以上のようにしてメモリセル1にデータを書き込ん
だ後、−巡して次にメモリセル1からデータを読み出す
までの時間遅延を生ずる。
次に、各列のメモリセル1〜15から読み出しデータ信
号線35〜37上に読み8されたデータは、それぞれ出
力選択回路網20に入力され、出力選択スイッチ201
〜203のどれかが閉じることによって接続された読み
出しデータ信号線35〜37上のデータが出力バッファ
21を通って最終的に外部出力端子OUTより出力され
る。
号線35〜37上に読み8されたデータは、それぞれ出
力選択回路網20に入力され、出力選択スイッチ201
〜203のどれかが閉じることによって接続された読み
出しデータ信号線35〜37上のデータが出力バッファ
21を通って最終的に外部出力端子OUTより出力され
る。
入出力選択制御回路網19は、入力選択スイッチ161
〜163および出力選択スイッチ201〜203を閉じ
るタイミングを制御しており、アドレス制御回路網18
とともにメモリセル1〜15全体を順にアクセスするよ
うに動作している。
〜163および出力選択スイッチ201〜203を閉じ
るタイミングを制御しており、アドレス制御回路網18
とともにメモリセル1〜15全体を順にアクセスするよ
うに動作している。
発明が解決しようとする課題
しかしながら上記従来の構成では、外部より入力された
データを各人力バッファに選択入力する入力選択回路網
、およびメモリセルより読み出されたデータを選択出力
する出力選択回路網、さらにそれらを制御する入出力選
択制御回路網が必要であったため、回路が複雑になり、
装置が大型化するという課題があった。また、上記従来
の構成では、より複雑な出力選択回路網を使用しない限
り1つの遅延装置から一度に1種類の遅延量のデータし
か得ることができないという課題があった。
データを各人力バッファに選択入力する入力選択回路網
、およびメモリセルより読み出されたデータを選択出力
する出力選択回路網、さらにそれらを制御する入出力選
択制御回路網が必要であったため、回路が複雑になり、
装置が大型化するという課題があった。また、上記従来
の構成では、より複雑な出力選択回路網を使用しない限
り1つの遅延装置から一度に1種類の遅延量のデータし
か得ることができないという課題があった。
本発明は上記従来の課題を解決するもので、入出力の選
択回路網とその制御回路網を必要としない、回路蜆模の
小さな、小型化した遅延装置および複数の異なる遅延量
のデータが同時に得られる遅延装置を提供することを目
的とする。
択回路網とその制御回路網を必要としない、回路蜆模の
小さな、小型化した遅延装置および複数の異なる遅延量
のデータが同時に得られる遅延装置を提供することを目
的とする。
課題を解決するための手段
この目的を達成するために本発明の遅延装置は、第一に
複数列に配置されたメモリセルの各列から読み出された
データを次の列のメモリセルに書き込むために転送する
データシフト手段を有し、また第二に複数の遅延量のデ
ータを得るために、複数の外部出力手段を有している。
複数列に配置されたメモリセルの各列から読み出された
データを次の列のメモリセルに書き込むために転送する
データシフト手段を有し、また第二に複数の遅延量のデ
ータを得るために、複数の外部出力手段を有している。
作用
この構成によって、データが複数列に配置されたメモリ
セルの第1列から最終列まで順次転送されることになり
、外部入力データは第1列のメモリセルに書き込み、外
部出力データは最終列のメモリセルから読み出せば良く
、入出力の選択回路網およびその選択制御回路網が不必
要となる。またこの時、第1列のメモリセルには最小の
遅延量のデータ、第2列のメモリセルには第1列の倍の
遅延量のデータというように、最終列まで順に大きくな
った遅延量のデータが存在し、各列から一定間隔の異な
る遅延量のデータを取り出すことが可能である。
セルの第1列から最終列まで順次転送されることになり
、外部入力データは第1列のメモリセルに書き込み、外
部出力データは最終列のメモリセルから読み出せば良く
、入出力の選択回路網およびその選択制御回路網が不必
要となる。またこの時、第1列のメモリセルには最小の
遅延量のデータ、第2列のメモリセルには第1列の倍の
遅延量のデータというように、最終列まで順に大きくな
った遅延量のデータが存在し、各列から一定間隔の異な
る遅延量のデータを取り出すことが可能である。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第1図は、本発明の第1の実施例における遅延装置の回
路図である。第1図において、1〜15はメモリセル、
174は入力バッファ、18はアドレス制御回路網、2
1は出力バッファ、22〜24は書き込みデータ線、2
5〜29は読み出し制御信号線、3o〜34は書き込み
制御信号線、35〜37は読み出しデータ線、40はデ
ータシフト回路網、401〜402はデータシフト回路
網40を構成するデータシフトバッファ、INは外部入
力端子、OUTは外部出力端子である。なお、メモリセ
ル1〜15の単体の構成図は第4図に示す従来の例と同
じである。
路図である。第1図において、1〜15はメモリセル、
174は入力バッファ、18はアドレス制御回路網、2
1は出力バッファ、22〜24は書き込みデータ線、2
5〜29は読み出し制御信号線、3o〜34は書き込み
制御信号線、35〜37は読み出しデータ線、40はデ
ータシフト回路網、401〜402はデータシフト回路
網40を構成するデータシフトバッファ、INは外部入
力端子、OUTは外部出力端子である。なお、メモリセ
ル1〜15の単体の構成図は第4図に示す従来の例と同
じである。
以上のように構成された遅延装置について、その動作を
説明する。
説明する。
まず、外部入力端子INから入力されたデータは、入カ
バッファエ74によって書き込みデータ線22上に出力
される。
バッファエ74によって書き込みデータ線22上に出力
される。
アドレス制御回路網18は従来同様、一定周期で書き込
み制御信号線30〜34および読み出し制御信号線25
〜29にハイレベルを出力しており、書き込みデータ線
22上のデータは、例えば書き込み制御信号線30がハ
イレベルであれば、第1列のメモリセル1に書き込まれ
る。その後アドレス制御回路網18の出力が一巡し、次
に同じメモリセル1に接続されている読み出し制御信号
線25がハイレベルになると、メモリセル1に記憶され
ていたデータは、読み出しデータ線35上に読み出され
る。
み制御信号線30〜34および読み出し制御信号線25
〜29にハイレベルを出力しており、書き込みデータ線
22上のデータは、例えば書き込み制御信号線30がハ
イレベルであれば、第1列のメモリセル1に書き込まれ
る。その後アドレス制御回路網18の出力が一巡し、次
に同じメモリセル1に接続されている読み出し制御信号
線25がハイレベルになると、メモリセル1に記憶され
ていたデータは、読み出しデータ線35上に読み出され
る。
この読み出しデータ線35上のデータは、データシフト
バッファ401によって次の書き込みデータ線23上に
出力され、書き込み制御信号線30がハイレベルになる
ことにより、次列のメモリセル6に書き込まれ、以下同
様にして、アドレス制御回路網18の出力が一巡する毎
に順次データはデータシフト回路網40を通って次の列
のメモリセル6.11に転送され、最終列のメモリセル
11から読み出されると、出力バッファ21によって外
部出力端子OUTへ出力される。
バッファ401によって次の書き込みデータ線23上に
出力され、書き込み制御信号線30がハイレベルになる
ことにより、次列のメモリセル6に書き込まれ、以下同
様にして、アドレス制御回路網18の出力が一巡する毎
に順次データはデータシフト回路網40を通って次の列
のメモリセル6.11に転送され、最終列のメモリセル
11から読み出されると、出力バッファ21によって外
部出力端子OUTへ出力される。
ここで複数列に配置されたメモリセル1〜15の内、縦
に並んだ例えばメモリセル1,6.11に注目すると、
同一の書き込み制御信号線30および読み出し制御信号
線25に接続されているため、各メモリセル1,6.1
1に記憶されているデータは、同時に各読み出しデータ
線35〜37上に読み出され、最終列のデータを除いて
、データシフト回路網40で処理された後、書き込みデ
ータ線23〜24に出力され、書き込みデータ線22上
のデータも含め、同時に各メモリセル1゜6.11に書
き込まれる。
に並んだ例えばメモリセル1,6.11に注目すると、
同一の書き込み制御信号線30および読み出し制御信号
線25に接続されているため、各メモリセル1,6.1
1に記憶されているデータは、同時に各読み出しデータ
線35〜37上に読み出され、最終列のデータを除いて
、データシフト回路網40で処理された後、書き込みデ
ータ線23〜24に出力され、書き込みデータ線22上
のデータも含め、同時に各メモリセル1゜6.11に書
き込まれる。
またここで、データシフト回路網40の規模は第3図に
示す従来例の入力バッフ7回路網17と同等である。
示す従来例の入力バッフ7回路網17と同等である。
以上のように本実施例によれば、データシフト回路網4
0を設けることにより、外部入力データは、まず第1列
のメモリセル1〜5に書き込まれ、外部出力データは常
に最終列のメモリセル11〜15から読み出されるため
、入出力の選択回路網およびその制御回路網が不要とな
り、装置の回路規模は小さくなる。
0を設けることにより、外部入力データは、まず第1列
のメモリセル1〜5に書き込まれ、外部出力データは常
に最終列のメモリセル11〜15から読み出されるため
、入出力の選択回路網およびその制御回路網が不要とな
り、装置の回路規模は小さくなる。
なお上記実施例では、1ビツトのデータのみ扱っている
が、外部入力端子IN、入カバカバッファ4、データシ
フト回路網40.メモリセル1〜15.出力バッファ2
1および外部出力端子OUTを必要数設け、任意のビッ
トのデータを扱うことができるのはいうまでもない。
が、外部入力端子IN、入カバカバッファ4、データシ
フト回路網40.メモリセル1〜15.出力バッファ2
1および外部出力端子OUTを必要数設け、任意のビッ
トのデータを扱うことができるのはいうまでもない。
なお、メモリセル1〜15としてダイナミック動作型の
メモリセルを用いた場合は、データのシフトがリフレッ
シュ動作も兼ねて行なわれる。
メモリセルを用いた場合は、データのシフトがリフレッ
シュ動作も兼ねて行なわれる。
以下本発明の第2の実施例について図面を参照しながら
説明する。
説明する。
第2図は、本発明の第2の実施例における遅延装置の回
路図である。第2図において、第1図に示す第1の実施
例と同一箇所には同一符号を付し、詳細な説明は省略し
た。第1図の構成と異なるのは、出力バッファ211,
212および外部出力端子0UT1.0UT2を設けた
点である。
路図である。第2図において、第1図に示す第1の実施
例と同一箇所には同一符号を付し、詳細な説明は省略し
た。第1図の構成と異なるのは、出力バッファ211,
212および外部出力端子0UT1.0UT2を設けた
点である。
上記のように構成された遅延装置について、以下その動
作を説明する。
作を説明する。
まず、アドレス制御回路網18.データシフト回路網4
0.メモリセル1〜15は第1の実施例と同様の動作を
行なっており、外部入力端子INから入力されたデータ
は入力バッファ174を通って第1列のメモリセル1〜
5に書き込まれ、各列のメモリセルから読み出されたデ
ータはそれぞれデータシフト回路網40を通り、順次次
の列のメモリセルに書き込まれ、最終列のメモリセル1
1〜15から読み出されたデータは出力バッファ21を
経て外部出力端子OUTより出力される。
0.メモリセル1〜15は第1の実施例と同様の動作を
行なっており、外部入力端子INから入力されたデータ
は入力バッファ174を通って第1列のメモリセル1〜
5に書き込まれ、各列のメモリセルから読み出されたデ
ータはそれぞれデータシフト回路網40を通り、順次次
の列のメモリセルに書き込まれ、最終列のメモリセル1
1〜15から読み出されたデータは出力バッファ21を
経て外部出力端子OUTより出力される。
このとき、第1列のメモリセル1〜5から読み出された
データは、アドレス制御回路網18の動作が一巡(読み
出し制御信号線25〜29および書き込み制御信号線3
0〜34の状態が一巡)する間、すなわちメモリセル1
列分の遅延を持っている。また第2列のメモリセル6〜
10から読み出されたデータは、第1列から読み出され
、第2列に書き込まれた後、さらにアドレス制御回路網
18の動作が一巡する間の遅延、すなわちメモリセル2
列分の遅延を持っている。同様に第n列のメモリセルか
ら読み出されるデータの持つ遅延量は、アドレス制御回
路網の動作が一巡するn倍(メモリセルn列分)となっ
ている。
データは、アドレス制御回路網18の動作が一巡(読み
出し制御信号線25〜29および書き込み制御信号線3
0〜34の状態が一巡)する間、すなわちメモリセル1
列分の遅延を持っている。また第2列のメモリセル6〜
10から読み出されたデータは、第1列から読み出され
、第2列に書き込まれた後、さらにアドレス制御回路網
18の動作が一巡する間の遅延、すなわちメモリセル2
列分の遅延を持っている。同様に第n列のメモリセルか
ら読み出されるデータの持つ遅延量は、アドレス制御回
路網の動作が一巡するn倍(メモリセルn列分)となっ
ている。
このような各列のメモリセル1〜lOから読み出しデー
タ線35.36に読み出されたデータは、データシフト
回路網40に入力されると同時に、出力バッファ211
,212を通り、外部出力端子0UT1.0UT2から
出力される。
タ線35.36に読み出されたデータは、データシフト
回路網40に入力されると同時に、出力バッファ211
,212を通り、外部出力端子0UT1.0UT2から
出力される。
以上のように、中間の読み出しデータ線35゜36に出
力バッファ211.212を設けることにより、複雑な
回路網を付加することな(全体として計3種類の遅延量
のデータを同時に得ることができる。
力バッファ211.212を設けることにより、複雑な
回路網を付加することな(全体として計3種類の遅延量
のデータを同時に得ることができる。
発明の効果
以上のように本発明は、複数列に配置されたメモリセル
とアドレス制御手段に加え、データシフト手段を設ける
ことにより、入出力データの選択回路網が不要となり、
回路規模が縮小され、小型化された遅延装置を実現でき
、また簡単な出力回路の付加で、複数の遅延量のデータ
を同時に得ることも可能な優れた遅延装置を実現できる
ものである。
とアドレス制御手段に加え、データシフト手段を設ける
ことにより、入出力データの選択回路網が不要となり、
回路規模が縮小され、小型化された遅延装置を実現でき
、また簡単な出力回路の付加で、複数の遅延量のデータ
を同時に得ることも可能な優れた遅延装置を実現できる
ものである。
第1図は本発明の第1の実例例における遅延装置の回路
図、第2図は本発明の第2の実施例における遅延装置の
回路図、第3図は従来の遅延装置の回路図、第4図はメ
モリセルの単体の構成図である。 1〜15・・・・・・メモリセル、18・・・・・・ア
ドレス制御回路網(アドレス制御手段)、40・・・・
・・データシフト回路網(データシフト手段)、401
〜402・・・・・・データシフトバッファ(データシ
フト手段)。 代理人の氏名 弁理士 粟野重孝 ほか1名第 図
図、第2図は本発明の第2の実施例における遅延装置の
回路図、第3図は従来の遅延装置の回路図、第4図はメ
モリセルの単体の構成図である。 1〜15・・・・・・メモリセル、18・・・・・・ア
ドレス制御回路網(アドレス制御手段)、40・・・・
・・データシフト回路網(データシフト手段)、401
〜402・・・・・・データシフトバッファ(データシ
フト手段)。 代理人の氏名 弁理士 粟野重孝 ほか1名第 図
Claims (2)
- (1)複数列に配置されたメモリセルと、そのメモリセ
ルに入力される読み出し制御信号および書き込み制御信
号を出力とするアドレス制御手段と、データシフト手段
を有し、入力データは前記メモリセルの第1列に書き込
まれ、前記メモリセルの各列から読み出されたデータは
、前記データシフト手段によりそれぞれ次の列のメモリ
セルに書き込まれ、前記メモリセルの最終列から出力デ
ータが読み出される遅延装置。 - (2)複数列に配置されたメモリセルと、そのメモリセ
ルに入力される読み出し制御信号および書き込み制御信
号を出力とするアドレス制御手段と、データシフト手段
と、複数の外部出力手段を有し、入力データは前記メモ
リセルの第1列に書き込まれ、前記メモリセルの各列か
ら読み出されたデータは、前記データシフト手段により
それぞれ次の列のメモリセルに書き込まれ、前記メモリ
セルの任意の列から出力データが読み出される遅延装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2109034A JPH046690A (ja) | 1990-04-25 | 1990-04-25 | 遅延装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2109034A JPH046690A (ja) | 1990-04-25 | 1990-04-25 | 遅延装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH046690A true JPH046690A (ja) | 1992-01-10 |
Family
ID=14499933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2109034A Pending JPH046690A (ja) | 1990-04-25 | 1990-04-25 | 遅延装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH046690A (ja) |
-
1990
- 1990-04-25 JP JP2109034A patent/JPH046690A/ja active Pending
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