JPS62284442A - 記憶装置 - Google Patents
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- JPS62284442A JPS62284442A JP12747886A JP12747886A JPS62284442A JP S62284442 A JPS62284442 A JP S62284442A JP 12747886 A JP12747886 A JP 12747886A JP 12747886 A JP12747886 A JP 12747886A JP S62284442 A JPS62284442 A JP S62284442A
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- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［産業上の利用分野］
本発明は、記憶装置に関する。
［従来の技術］ 。
従来の記憶装置としては、例えば第３図に示すものがあ
る。この記憶装置ｌＯは、ＣＰＵＩＩ。
る。この記憶装置ｌＯは、ＣＰＵＩＩ。
メモリ回路１２、記憶タイミング発生回路１３゜アドレ
スレジスタ１５をそれぞれ内蔵している。
スレジスタ１５をそれぞれ内蔵している。
メモリ回路１２は、例えばＡ／Ｄ変換器等から入力され
る被記憶信号Ｍ１を所定のメモリアドレスに記憶する。
る被記憶信号Ｍ１を所定のメモリアドレスに記憶する。
ＣＰＵＩＩは、メモリ回路１２に被記憶信号Ｍｌを記憶
させようとする時、記憶タイミング発生回路１３に記憶
タイミングの設定指令を与える、すなわち、記憶タイミ
ング発生回路１３は。
させようとする時、記憶タイミング発生回路１３に記憶
タイミングの設定指令を与える、すなわち、記憶タイミ
ング発生回路１３は。
ＣＰＵＩＩの設定指令に基づき、メモリ回路１２におい
て記憶動作を行なうため所定周期のタイミング信号Ｔｌ
を発生する。記憶タイミング発生回路１３が発生するタ
イミング信号ＴＩは、メモリ回路１２に発端されると同
時に、アドレスレジスタ１５にも発信される。アドレス
レジスタ１５は、タイミング信号Ｔｌに基づき、アドレ
ス指定信号Ｐｌをメモリ回路１２に出力する。すなわち
、アドレスレジスタ１５は、アドレス指定信号Ｐ１によ
り、タイミング信号ＴＩの発生時にメモリ回路１２に記
憶されるべき被記憶信号Ｍｌのメモリアドレスを指定す
る。
て記憶動作を行なうため所定周期のタイミング信号Ｔｌ
を発生する。記憶タイミング発生回路１３が発生するタ
イミング信号ＴＩは、メモリ回路１２に発端されると同
時に、アドレスレジスタ１５にも発信される。アドレス
レジスタ１５は、タイミング信号Ｔｌに基づき、アドレ
ス指定信号Ｐｌをメモリ回路１２に出力する。すなわち
、アドレスレジスタ１５は、アドレス指定信号Ｐ１によ
り、タイミング信号ＴＩの発生時にメモリ回路１２に記
憶されるべき被記憶信号Ｍｌのメモリアドレスを指定す
る。
このようにして、メモリ回路１２に入力される被記憶信
号Ｍｌは、アドレスレジスタ１５により指定されるメモ
リアドレスに所定の設定タイミングを６って記憶される
こととなる。
号Ｍｌは、アドレスレジスタ１５により指定されるメモ
リアドレスに所定の設定タイミングを６って記憶される
こととなる。
〔発明が解決しようとする問題点１
上記従来の記憶装置１０において、アドレスレジスタ１
５は、カウンタをカスケード接続して構成される。した
がって、カウンタ間のキャリー［桁上げ］の際、多段の
カスケードが不可能となる。すなわち、カスケードを多
段化した場合。
５は、カウンタをカスケード接続して構成される。した
がって、カウンタ間のキャリー［桁上げ］の際、多段の
カスケードが不可能となる。すなわち、カスケードを多
段化した場合。
キャリーの遅れにより、アドレスレジスタ１５からメモ
リ回路１２に伝達されるアドレス指定信号Ｐ１と、記憶
タイミング発生回路１３からメモリ回路１２に伝達され
るタイミング信号Ｔ１との間でタイミングのずれを生ず
る。このため、従来の記憶装置においては、許容される
キャリーの遅れの範囲内でしかメモリ容量の増加を図る
ことができなかった。
リ回路１２に伝達されるアドレス指定信号Ｐ１と、記憶
タイミング発生回路１３からメモリ回路１２に伝達され
るタイミング信号Ｔ１との間でタイミングのずれを生ず
る。このため、従来の記憶装置においては、許容される
キャリーの遅れの範囲内でしかメモリ容量の増加を図る
ことができなかった。
本発明は、記憶装置におけるメモリ容量の増加を図るこ
とを目的としている。
とを目的としている。
［問題点を解決するための手段］
Ｌ配回的を達成するために、本発明は、被記憶信号を所
定のメモリアドレスに記憶するメモリ回路と、メモリ回
路による記憶タイミングを指令するタイミング信号を発
生する記憶タイミング発生回路と、記憶タイミング発生
回路のタイミング信号に基づき現在までにメモリ回路に
記憶されたメモリ量をカウントする長さレジスタと、記
憶タイミング発生回路のタイミング信号に基づき該タイ
ミング信号の発生時にメモリ回路に伝達される被記憶信
号のためのメモリアドレスを指定するアドレスレジスタ
とを宥する記憶ユニットを用い、長さレジスタのカウン
トしたメモリ量がメモリ回路の適正メモリ容量に達した
時、記憶タイミング発生回路によるタイミング信号の発
生を停止させ、該ユニットによる記憶動作を停止させる
記憶装置であって、複数の上記記憶ユニー／ ）をカス
ケード接続し、前段ユニットの長さレジスタのカウント
したメモリ量が該前段ユニットにおけるメモリ回路の適
正メモリ容量に達した時、次段ユニットの記憶タイミン
グ発生回路によるタイミング信号の発生を開始させて該
次段ユニットによる記憶動作を開始させ、被記憶信号を
順次次段ユニットのメモリ回路に記憶させるようにした
ものである。
定のメモリアドレスに記憶するメモリ回路と、メモリ回
路による記憶タイミングを指令するタイミング信号を発
生する記憶タイミング発生回路と、記憶タイミング発生
回路のタイミング信号に基づき現在までにメモリ回路に
記憶されたメモリ量をカウントする長さレジスタと、記
憶タイミング発生回路のタイミング信号に基づき該タイ
ミング信号の発生時にメモリ回路に伝達される被記憶信
号のためのメモリアドレスを指定するアドレスレジスタ
とを宥する記憶ユニットを用い、長さレジスタのカウン
トしたメモリ量がメモリ回路の適正メモリ容量に達した
時、記憶タイミング発生回路によるタイミング信号の発
生を停止させ、該ユニットによる記憶動作を停止させる
記憶装置であって、複数の上記記憶ユニー／ ）をカス
ケード接続し、前段ユニットの長さレジスタのカウント
したメモリ量が該前段ユニットにおけるメモリ回路の適
正メモリ容量に達した時、次段ユニットの記憶タイミン
グ発生回路によるタイミング信号の発生を開始させて該
次段ユニットによる記憶動作を開始させ、被記憶信号を
順次次段ユニットのメモリ回路に記憶させるようにした
ものである。
［作用］
本発明によれば、カスケード接続により多段に接続され
る各記憶ユニットのうち、前段ユニットの長さレジスタ
のカウントしたメモリ量が適正メモリ容量に達した段階
で、該前段ユニー／ ）による記憶動作が停止されると
ともに１次段ユニットの記憶タイミング発生回路が作動
されることとなり、該回路から発生されるタイミング信
号に基づき、該次段ユニットでの記憶動作が開始される
こととなる。このように本発明によれば、多段に設けた
各記憶ユニットに対し、順次被記憶信号を記ｔ！させる
ことが可能となり、全体として大容量の被記憶信号を記
憶させることが可能となる。これにより、記憶装置にお
けるメモリ容量の増加を図ることが可能となる。
る各記憶ユニットのうち、前段ユニットの長さレジスタ
のカウントしたメモリ量が適正メモリ容量に達した段階
で、該前段ユニー／ ）による記憶動作が停止されると
ともに１次段ユニットの記憶タイミング発生回路が作動
されることとなり、該回路から発生されるタイミング信
号に基づき、該次段ユニットでの記憶動作が開始される
こととなる。このように本発明によれば、多段に設けた
各記憶ユニットに対し、順次被記憶信号を記ｔ！させる
ことが可能となり、全体として大容量の被記憶信号を記
憶させることが可能となる。これにより、記憶装置にお
けるメモリ容量の増加を図ることが可能となる。
［実施例］
以下、本発明の実施例を図面を参照して説明する。
第１図は、本発明の一実施例に係る記憶装置のブロック
図、第２図は記憶装置を構成する記憶ユニットを示すブ
ロック図である。
図、第２図は記憶装置を構成する記憶ユニットを示すブ
ロック図である。
記ｔｔ装置２０は、！ニットｌ、ユニット２・・・ユニ
ットｎと複数の記憶ユニット２１を備えてなリ、ｕ各記
憶：Ｌニツ） ２１ ハエニット１〜ユニツトｎまで、
順次段階的にカスケード接続される［第１図参照］、ま
た最終段の記憶ユニツ）２１であるユニットｎは、破線
に示すようにユニット１にカスケード接続される。ユニ
ット１〜ユニツトｎの各記憶ユニット２１は、ホス）Ｃ
ＰＵ２２と並列接続される。すなわち、複数の各記憶ユ
ニッ）２１とホストＣＦ’Ｕ２２は、それぞれＧＰＩＢ
７ダプタ２３に接続され、この結果、各ユニー／ ）
２１とホス）ＣＰＵ２２は、双方向に通信可能とされる
。
ットｎと複数の記憶ユニット２１を備えてなリ、ｕ各記
憶：Ｌニツ） ２１ ハエニット１〜ユニツトｎまで、
順次段階的にカスケード接続される［第１図参照］、ま
た最終段の記憶ユニツ）２１であるユニットｎは、破線
に示すようにユニット１にカスケード接続される。ユニ
ット１〜ユニツトｎの各記憶ユニット２１は、ホス）Ｃ
ＰＵ２２と並列接続される。すなわち、複数の各記憶ユ
ニッ）２１とホストＣＦ’Ｕ２２は、それぞれＧＰＩＢ
７ダプタ２３に接続され、この結果、各ユニー／ ）
２１とホス）ＣＰＵ２２は、双方向に通信可能とされる
。
各記憶ユニット２１には１例えばＡ／Ｄ変換器等から出
力される被記憶信号Ｍｌがそれぞれ入力される。各記憶
ユニット２１は、これら被記憶信号Ｍ１を記憶可能とし
、該記憶はホストＣＰＵ２２（もしくは各ユニット２１
に内蔵されているスレーブＣＰυ２５）から発信される
書き込み指令に基づいて行われる。ユニット１からユニ
ットｎまでの各記憶ユニット２１のうち、被記憶信号Ｍ
ｌは前段の記憶ユニット２１から後段の記憶ユニット２
１へと順次記憶可能とされる。ホストＣＰＵ２２は、各
記憶ユニツ）２１に、既に、記憶された信号Ｍ、１の記
憶状！！！［メモリ収容状態］を把握し、新たに取扱う
被記憶信号Ｍｌを最初に書き込ませる記憶ユニット２１
として、複数段の記憶ユニット２１のうちでメモリ収容
が可能なより前段側の記憶ユニット２１を選定する。
力される被記憶信号Ｍｌがそれぞれ入力される。各記憶
ユニット２１は、これら被記憶信号Ｍ１を記憶可能とし
、該記憶はホストＣＰＵ２２（もしくは各ユニット２１
に内蔵されているスレーブＣＰυ２５）から発信される
書き込み指令に基づいて行われる。ユニット１からユニ
ットｎまでの各記憶ユニット２１のうち、被記憶信号Ｍ
ｌは前段の記憶ユニット２１から後段の記憶ユニット２
１へと順次記憶可能とされる。ホストＣＰＵ２２は、各
記憶ユニツ）２１に、既に、記憶された信号Ｍ、１の記
憶状！！！［メモリ収容状態］を把握し、新たに取扱う
被記憶信号Ｍｌを最初に書き込ませる記憶ユニット２１
として、複数段の記憶ユニット２１のうちでメモリ収容
が可能なより前段側の記憶ユニット２１を選定する。
一方、ホス）ＣＰＵ２２は、各ユニｙ ト２１に対し呼
び出し指令を与え、各ユニット２１に既に記憶された被
記憶信号ＭｌをＧＰＩＢアダプタ２３を介してホス）Ｃ
ＰＵ２２側に呼び出し可能としている。ホストＣＰＵ２
２は、各ユニツ吐２１から呼び出される被記憶信号Ｍ１
をホストＣＰＵ２２に接続されるモニタ２４に表示可能
としている。
び出し指令を与え、各ユニット２１に既に記憶された被
記憶信号ＭｌをＧＰＩＢアダプタ２３を介してホス）Ｃ
ＰＵ２２側に呼び出し可能としている。ホストＣＰＵ２
２は、各ユニツ吐２１から呼び出される被記憶信号Ｍ１
をホストＣＰＵ２２に接続されるモニタ２４に表示可能
としている。
ホストＣＰＵ２２の書き込み指令により、記憶動作を開
始する各記憶ユニット２１は、それぞれ第２図に示すよ
うに構成され、スレーブＣＰＵ２５、メモリ回路２６、
記憶タイミング発生回路２７、長さレジスタ２８、アド
レスレジスタ２９をそれぞれ内蔵している。このうち、
スレーブＣＰＵ２５は、ＧＰＩＢアダプタ２３を介して
ホストＣＰＵ２２と接続される。また各ユニット２１に
出力される被記憶信号Ｍｌは、ユニット２１中のメモリ
回路２６に入力される。第２図に示す記憶ユニット２１
においてホストＣＰＵ２２からスレーブＣＰＵ２５に書
き込み指令が与えられると、メモリ回路２６は被記憶信
号Ｍ１を以下のようにしてメモリ回路２６の所定のメモ
リアドレスに記憶する。
始する各記憶ユニット２１は、それぞれ第２図に示すよ
うに構成され、スレーブＣＰＵ２５、メモリ回路２６、
記憶タイミング発生回路２７、長さレジスタ２８、アド
レスレジスタ２９をそれぞれ内蔵している。このうち、
スレーブＣＰＵ２５は、ＧＰＩＢアダプタ２３を介して
ホストＣＰＵ２２と接続される。また各ユニット２１に
出力される被記憶信号Ｍｌは、ユニット２１中のメモリ
回路２６に入力される。第２図に示す記憶ユニット２１
においてホストＣＰＵ２２からスレーブＣＰＵ２５に書
き込み指令が与えられると、メモリ回路２６は被記憶信
号Ｍ１を以下のようにしてメモリ回路２６の所定のメモ
リアドレスに記憶する。
メモリ回路２６への被記憶信号Ｍ１の記憶は、先ずスレ
ーブＣＰＵ２５により、後述するＣＰＵによる起動モー
ドに設定されている記憶タイミング発生回路２７に記憶
タイミングの設定指令を行うことにより行われる。すな
わち、記憶タイミング発生回路２７は、スレーブＣＰＵ
２５からの設定指令に基づき、メモリ回路２６において
記憶動作を行なうための所定周期のタイミング信号Ｔｌ
を発生する。記憶タイミング発生回路２７が発生するタ
イミング（８号Ｔ１は、メモリ回路２６に発信されると
同時に、長さレジスタ２８およびアドレスレジスタ２９
にも発信される。なお、上記のような起動状態（ＣＰＵ
による起動状態もしくは後述する長さレジスタによる起
動状７！ｉ）にある記憶タイミング発生回路２７のタイ
ミング信号Ｔｌは起動待機状態にある次段ユニット２１
の記憶タイミング発生回路２７に伝えられている。長さ
レジスタ２８はタイミング信号Ｔ１に基づき現在までに
メモリ回路２６に記憶されたメモリ量をカウントし、該
カウントしたメモリ量をスレーブＣＰＵ２５に出力する
。アドレスレジスタ２９は、タイミング信号Ｔｌに基づ
き、アドレス指定信号Ｐｉをメモリ回路２６に出力する
。すなわち、アドレスレジスタ２９はアドレス指定信号
Ｐ１により、タイミング信号Ｔ１の発生時にメモリ回路
２６に記憶されるべき被記憶信号Ｍ１のメモリアドレス
を指定する。
ーブＣＰＵ２５により、後述するＣＰＵによる起動モー
ドに設定されている記憶タイミング発生回路２７に記憶
タイミングの設定指令を行うことにより行われる。すな
わち、記憶タイミング発生回路２７は、スレーブＣＰＵ
２５からの設定指令に基づき、メモリ回路２６において
記憶動作を行なうための所定周期のタイミング信号Ｔｌ
を発生する。記憶タイミング発生回路２７が発生するタ
イミング（８号Ｔ１は、メモリ回路２６に発信されると
同時に、長さレジスタ２８およびアドレスレジスタ２９
にも発信される。なお、上記のような起動状態（ＣＰＵ
による起動状態もしくは後述する長さレジスタによる起
動状７！ｉ）にある記憶タイミング発生回路２７のタイ
ミング信号Ｔｌは起動待機状態にある次段ユニット２１
の記憶タイミング発生回路２７に伝えられている。長さ
レジスタ２８はタイミング信号Ｔ１に基づき現在までに
メモリ回路２６に記憶されたメモリ量をカウントし、該
カウントしたメモリ量をスレーブＣＰＵ２５に出力する
。アドレスレジスタ２９は、タイミング信号Ｔｌに基づ
き、アドレス指定信号Ｐｉをメモリ回路２６に出力する
。すなわち、アドレスレジスタ２９はアドレス指定信号
Ｐ１により、タイミング信号Ｔ１の発生時にメモリ回路
２６に記憶されるべき被記憶信号Ｍ１のメモリアドレス
を指定する。
このようにして、メモリ回路２６に入力される被記憶信
号Ｍｌは、アドレスレジスタ２９により指定されるメモ
リアドレスに所定の設定タイミングをもって記憶される
こととなる。メモリ回路２６に被記憶信号Ｍｌが順次記
憶され、長さレジスタ２８のカウントしたメモリ量が許
容されるキャリー遅れの範囲内での適正メモリ容量に達
した時、長さレジスタ２８は、スレーブＣｉ’Ｕ２５に
該ＣＰＵ２５のメモリ量が適正メモリ容量に達したこと
のオーバーフロー信号を伝えるとともに、記憶タイミン
グ発生回路２７によるタイミング信号ＴＩの発生を停と
させ、該記憶二ニア）２１における記憶動作を停止させ
る。この時、スレーブＣＰＵ２５は、長さレジスタ２８
からのオーバーフロー信号に基づき、該ＣＰｔＪ２５に
よるメモリ量が適正メモリ容量に達したことを認識し、
ホストｃＰＵ２２による読み山し開始に備える。
号Ｍｌは、アドレスレジスタ２９により指定されるメモ
リアドレスに所定の設定タイミングをもって記憶される
こととなる。メモリ回路２６に被記憶信号Ｍｌが順次記
憶され、長さレジスタ２８のカウントしたメモリ量が許
容されるキャリー遅れの範囲内での適正メモリ容量に達
した時、長さレジスタ２８は、スレーブＣｉ’Ｕ２５に
該ＣＰＵ２５のメモリ量が適正メモリ容量に達したこと
のオーバーフロー信号を伝えるとともに、記憶タイミン
グ発生回路２７によるタイミング信号ＴＩの発生を停と
させ、該記憶二ニア）２１における記憶動作を停止させ
る。この時、スレーブＣＰＵ２５は、長さレジスタ２８
からのオーバーフロー信号に基づき、該ＣＰｔＪ２５に
よるメモリ量が適正メモリ容量に達したことを認識し、
ホストｃＰＵ２２による読み山し開始に備える。
一方、上記長さレジスタ２８は、記憶ユニット２１に記
憶させたメモリ量が適正メモリ容量に達した状態で、次
段の記憶ユニット２１に対し上記オーバーフロー信号を
伝達し、記憶動作の開始を指令する０次段の記憶ユニツ
）２１への記憶動作の開始指令は、該次段ユニット２１
の後述する長さレジスタによる起動モードに設定されて
いる記憶タイミング発生回路２７に対して行われ、例え
ば第１図でユニットｌの記憶動作が終了するとユニット
２内の記憶タイミング発生回路２７に対して記憶動作の
開始指令が行われる。
憶させたメモリ量が適正メモリ容量に達した状態で、次
段の記憶ユニット２１に対し上記オーバーフロー信号を
伝達し、記憶動作の開始を指令する０次段の記憶ユニツ
）２１への記憶動作の開始指令は、該次段ユニット２１
の後述する長さレジスタによる起動モードに設定されて
いる記憶タイミング発生回路２７に対して行われ、例え
ば第１図でユニットｌの記憶動作が終了するとユニット
２内の記憶タイミング発生回路２７に対して記憶動作の
開始指令が行われる。
前段の記憶ユニット２１から記憶動作の開始を指令され
た次段の記憶ユニツ）２１の記憶タイミング発生回路２
７は、前段圧ニツ）２１から前述のように付与されてい
るタイミング信号Ｔｌを発生するように起動され、該ユ
ニー／ ト２１のメモリ回路２６、長さレジスタ２８．
アドレスレジスタ２９にタイミング信号ＴＩを付与する
。これにより該次段ユニット２１のメモリ回路２６に対
し、被記憶信号Ｍｌの記憶が開始される。このように、
第１図に示す記憶装置２０は、ユニットｌ＋ユニット２
・・・・・・→ユニットｎと、隣接する前段のユニット
２１から後段のユニット２１に対し、被記憶信号Ｍ１が
順次記憶可能とされる。
た次段の記憶ユニツ）２１の記憶タイミング発生回路２
７は、前段圧ニツ）２１から前述のように付与されてい
るタイミング信号Ｔｌを発生するように起動され、該ユ
ニー／ ト２１のメモリ回路２６、長さレジスタ２８．
アドレスレジスタ２９にタイミング信号ＴＩを付与する
。これにより該次段ユニット２１のメモリ回路２６に対
し、被記憶信号Ｍｌの記憶が開始される。このように、
第１図に示す記憶装置２０は、ユニットｌ＋ユニット２
・・・・・・→ユニットｎと、隣接する前段のユニット
２１から後段のユニット２１に対し、被記憶信号Ｍ１が
順次記憶可能とされる。
なお、ホストＣＰＵ２２は、各ユニット２１のスレーブ
ＣＰＵ２５を介して、記憶装置２０の作動開始に先立ち
、各記憶二二ッ）２１の記憶タイミング発生回路２７を
■ＣＰＵによる起動モード、■長さレジスタによる起動
モードのいずれかに切換設定する。ＣＰＵによる起動モ
ードに設定された記憶タイミング発生回路２７は該回路
２７を含むユニット２１のスレーブＣＰＵ２５により起
動され、長さレジスタによる起動モードに設定された記
憶タイミング発生口ｉｔ＠２７は該回路２７を含むユニ
ット２１に続く前段ユニツ）２１の長さレジスタ２８か
らのオーバーフロー信号により起動される。
ＣＰＵ２５を介して、記憶装置２０の作動開始に先立ち
、各記憶二二ッ）２１の記憶タイミング発生回路２７を
■ＣＰＵによる起動モード、■長さレジスタによる起動
モードのいずれかに切換設定する。ＣＰＵによる起動モ
ードに設定された記憶タイミング発生回路２７は該回路
２７を含むユニット２１のスレーブＣＰＵ２５により起
動され、長さレジスタによる起動モードに設定された記
憶タイミング発生口ｉｔ＠２７は該回路２７を含むユニ
ット２１に続く前段ユニツ）２１の長さレジスタ２８か
らのオーバーフロー信号により起動される。
このように１本記憶装！２０は、ホストＣＰＵ２２から
の書き込み指令により、カスケード接続される各記憶ユ
ニット２１に順次入力される被記憶信号Ｍｌを記憶させ
ることが可能となり、またホス）ＣＰＵ２２からの呼び
出し指令により各記憶ユニツ）２１に記憶された被記憶
信号ＭｌをホストＣＰＵ２２側に呼び出すこ゛とが可能
である。
の書き込み指令により、カスケード接続される各記憶ユ
ニット２１に順次入力される被記憶信号Ｍｌを記憶させ
ることが可能となり、またホス）ＣＰＵ２２からの呼び
出し指令により各記憶ユニツ）２１に記憶された被記憶
信号ＭｌをホストＣＰＵ２２側に呼び出すこ゛とが可能
である。
次に、上記実施例の作用を説明する。
上記実施例に係る記憶装Ｍ２０によれば、カスケード接
続により多段に接続される各記憶ユニツ）２１のうち、
前段ユニット２１の長さレジスタ２８のカウントしたメ
モリ量が許容されるキャリー遅れの範囲内での適正メモ
リ容量に達した段階で、該前段ユニット２１による記憶
動作が停止されるとともに、次段ユニット２１の記憶タ
イミング発生回路２７が作動されることとなる。これに
より、該発生回路２７から発生されるタイミング信号Ｔ
ｌに基づき、該次段ユニツ）２１での記憶動作が開始さ
れることとなる。このようにして、記憶装置２０は、多
段に設けた各記憶ユニット２１に対し、順次入力される
被記憶信号Ｍｌを記憶させることが可能となり、全体と
して大容量の被記憶信号Ｍ１を記憶することができる。
続により多段に接続される各記憶ユニツ）２１のうち、
前段ユニット２１の長さレジスタ２８のカウントしたメ
モリ量が許容されるキャリー遅れの範囲内での適正メモ
リ容量に達した段階で、該前段ユニット２１による記憶
動作が停止されるとともに、次段ユニット２１の記憶タ
イミング発生回路２７が作動されることとなる。これに
より、該発生回路２７から発生されるタイミング信号Ｔ
ｌに基づき、該次段ユニツ）２１での記憶動作が開始さ
れることとなる。このようにして、記憶装置２０は、多
段に設けた各記憶ユニット２１に対し、順次入力される
被記憶信号Ｍｌを記憶させることが可能となり、全体と
して大容量の被記憶信号Ｍ１を記憶することができる。
したがって、記憶装置におけるメモリ容量の増加を図る
ことが可能となる。
ことが可能となる。
［発明の効果］
以上のように１本発明は、被記憶信号を所定のメモリア
ドレスに記憶するメモリ回路と、メモリ回路による記憶
タイミングを指令するタイミング信号を発生する記憶タ
イミング発生回路と、記憶タイミング発生回路のタイミ
ング信号に基づき現在までにメモリ回路に記憶されたメ
モリ量をカウントする長さレジスタと、記憶タイミング
発生回路のタイミング信号に基づき該タイミング信号の
発生時にメモリ回路に伝達される被記憶信号のためのメ
モリアドレスを指定するアドレスレジスタとを有する記
憶ユニットを用い、長さレジスタのカウントしたメモリ
量がメモリ回路の適正メモリ容量に達した時、記憶タイ
ミング発生回路によるタイミング信号の発生を停止させ
、該ユニットによる記憶動作を停止させる記憶装置であ
って、複数の上記記憶ユニットをカスケード接続し、前
段ユニットの長さレジスタのカウントしたメモリ量が該
前段ユニットにおけるメモリ回路の適正メモリ容量に達
した時、次段ユニットの記憶タイミング発生回路による
タイミング信号の発生を開始させて該次段ユニットによ
る記憶動作を開始させ、被記憶信号を順次次段ユニー／
トのメモリ回路に記憶させるようにした。したがって
、記憶装置におけるメモリ容量の増加を図ることが可能
となる。
ドレスに記憶するメモリ回路と、メモリ回路による記憶
タイミングを指令するタイミング信号を発生する記憶タ
イミング発生回路と、記憶タイミング発生回路のタイミ
ング信号に基づき現在までにメモリ回路に記憶されたメ
モリ量をカウントする長さレジスタと、記憶タイミング
発生回路のタイミング信号に基づき該タイミング信号の
発生時にメモリ回路に伝達される被記憶信号のためのメ
モリアドレスを指定するアドレスレジスタとを有する記
憶ユニットを用い、長さレジスタのカウントしたメモリ
量がメモリ回路の適正メモリ容量に達した時、記憶タイ
ミング発生回路によるタイミング信号の発生を停止させ
、該ユニットによる記憶動作を停止させる記憶装置であ
って、複数の上記記憶ユニットをカスケード接続し、前
段ユニットの長さレジスタのカウントしたメモリ量が該
前段ユニットにおけるメモリ回路の適正メモリ容量に達
した時、次段ユニットの記憶タイミング発生回路による
タイミング信号の発生を開始させて該次段ユニットによ
る記憶動作を開始させ、被記憶信号を順次次段ユニー／
トのメモリ回路に記憶させるようにした。したがって
、記憶装置におけるメモリ容量の増加を図ることが可能
となる。
第１図は、本発明の一実施例に係る記憶装置のブロック
図、第２図は記憶装置を構成する記憶ユニッ）を示すブ
ロック図、第３図は従来の記憶装置に係るブロック図で
ある。 ２０・・・記憶装置、２１・・・記憶ユニ、１２６・・
・メモリ回路、２７・・・記憶タイミング発生回路。 ２８・・・長さレジスタ、２９・・・アドレスレジスタ
、Ｍｌ・・・被記憶信号。
図、第２図は記憶装置を構成する記憶ユニッ）を示すブ
ロック図、第３図は従来の記憶装置に係るブロック図で
ある。 ２０・・・記憶装置、２１・・・記憶ユニ、１２６・・
・メモリ回路、２７・・・記憶タイミング発生回路。 ２８・・・長さレジスタ、２９・・・アドレスレジスタ
、Ｍｌ・・・被記憶信号。
Claims (1)
- （１）被記憶信号を所定のメモリアドレスに記憶するメ
モリ回路と、メモリ回路による記憶タイミングを指令す
るタイミング信号を発生する記憶タイミング発生回路と
、記憶タイミング発生回路のタイミング信号に基づき現
在までにメモリ回路に記憶されたメモリ量をカウントす
る長さレジスタと、記憶タイミング発生回路のタイミン
グ信号に基づき該タイミング信号の発生時にメモリ回路
に伝達される被記憶信号のためのメモリアドレスを指定
するアドレスレジスタとを有する記憶ユニットを用い、
長さレジスタのカウントしたメモリ量がメモリ回路の適
正メモリ容量に達した時、記憶タイミング発生回路によ
るタイミング信号の発生を停止させ、該ユニットによる
記憶動作を停止させる記憶装置であって、複数の上記記
憶ユニットをカスケード接続し、前段ユニットの長さレ
ジスタのカウントしたメモリ量が該前段ユニットにおけ
るメモリ回路の適正メモリ容量に達した時、次段ユニッ
トの記憶タイミング発生回路によるタイミング信号の発
生を開始させて該次段ユニットによる記憶動作を開始さ
せ、被記憶信号を順次次段ユニットのメモリ回路に記憶
させる記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12747886A JPS62284442A (ja) | 1986-06-02 | 1986-06-02 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12747886A JPS62284442A (ja) | 1986-06-02 | 1986-06-02 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62284442A true JPS62284442A (ja) | 1987-12-10 |
Family
ID=14960930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12747886A Pending JPS62284442A (ja) | 1986-06-02 | 1986-06-02 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62284442A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147648A (ja) * | 1987-12-02 | 1989-06-09 | Dainippon Screen Mfg Co Ltd | データ記憶装置 |
| JP2007286805A (ja) * | 2006-04-14 | 2007-11-01 | Tohoku Pioneer Corp | メモリ装置およびデータ転送方法、これを用いた表示駆動装置と表示駆動方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389634A (en) * | 1977-01-19 | 1978-08-07 | Nec Corp | Data transfer system |
-
1986
- 1986-06-02 JP JP12747886A patent/JPS62284442A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389634A (en) * | 1977-01-19 | 1978-08-07 | Nec Corp | Data transfer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147648A (ja) * | 1987-12-02 | 1989-06-09 | Dainippon Screen Mfg Co Ltd | データ記憶装置 |
| JP2007286805A (ja) * | 2006-04-14 | 2007-11-01 | Tohoku Pioneer Corp | メモリ装置およびデータ転送方法、これを用いた表示駆動装置と表示駆動方法 |
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