JPH01147648A - データ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、データ記憶装置において、記憶容量を増加す
る技術に関する。

〈従来の技術〉 従来、例えば、画像処理用のデータ記憶装置においては
、画像データをシステムに直接的に取り込み、その画像
データをマイクロコンピュータやミニコンピユータのＣ
ＰＵによって処理するのに２ボ一トＲＡＭが使用され、
一方のポートにＣＰＵ側とのインターフェイスバスを接
続し、他方のポートに画像処理機器側の画像データ入力
インターフェイスバス（以下、単に画像入力バスともい
う）と画像データ出力インターフェイスバス（以下、単
に画像出力バスともいう）を接続している。

記憶すべき画像データ量が比較的少ないときは単一の２
ボ一トＲＡＭでまかなえるが、画像データ量が多くなっ
て記憶容量を大容量化しなければならない場合には、実
装上の関係からメモリを分割する必要が生じ、複数個の
２ポー）ＲＡＭを選択使用することになる。そのような
−例を第６図に示す。

第６図において、３１．　、３１□、３１．は２ボ一ト
ＲＡＭで、それぞれの一方のポートは、ＣＰＵ側とのイ
ンターフェイスバス（システムバス）としてのアドレス
バス３２．データバス３３．コントロールバス３４と接
続され、他方のポートは、画像処理機器側に設けられた
メモリセレクト回路３５との間でアドレスバス３６．デ
ータバス３７．コントロールバス３８によって接続され
ている。

このメモリセレクト回路３５と画像処理機器とは、画像
データ入力インターフェイスバス（画像入力バス）３９
９画像データ出力インターフェイスバス（画像出力バス
）４０．制御信号ライン４１を介して接続されている。

画像データの書き込み時において、制御信号ライン４１
にＲＡＭへの画像データ書き込み信号が送出されたとき
には、最初にメモリセレクト回路３５のＷＲＯ端子を介
して第１の２ポ一トＲＡＭ３１１が選択され、この２ポ
ー）ＲＡＭ３１１に画像入力バス３９．データバス３７
を介して画像データが書き込まれる。

続いて第２の２ボ一トＲＡＭ３１！に画像データが書き
込まれるときには、コントロールバス３８に送出するセ
レクト信号がＷＲＩ端子に切り換えられる。第３の２ポ
一トＲＡＭ３１ｓに書き込まれていくときも同様にセレ
クト信号がＷＲ２端子に切り換えられる。

このようなセレクト信号（ＷＲＯ〜ＷＲ２）の切り換え
は、画像データの読み出し時においてもセレクト信号（
ＲＤＯ〜ＲＤ２）を切り換えて同様に行う。

〈発明が解決しようとする問題点〉 以上のように、従来例の場合には、各２ポートＲＡＭ３
Ｌ〜３１３と画像処理機器との間で画像処理用のデータ
記憶装置の外部にメモリセレクト回路３５を接続するこ
とが不可欠であった。

さらに、記憶容量を増やす必要が生じた場合には、追加
した２ポー１−ＲＡＭ用に新たにセレクト信号ラインを
増設しなければならないし、そのラインに送出するセレ
クト信号を新たに作らなければならなかったり、ＲＡＭ
を追加したために容量の大きなメモリセレクト回路を新
たに必要とするといった問題があった。

このような問題は、画像処理用のデータ記憶装置に限ら
ず、−船釣にデータ量の大きなデータ記憶装置において
発生する傾向がある。

本発明は、このような事情に鑑みてなされたものであっ
て、外部のメモリセレクト回路を不要化し、さらに、記
憶容量の増加に際して新たなセレクト信号ラインの増設
や新たなセレクト信号の作成を必要とせず、増設メモリ
を単にカスケードに接続するだけで記憶容量を増加でき
るようにすることを目的とする。

く問題点を解決するための手段〉 本発明は、このような目的を達成するために、次のよう
な構成をとる。

すなわち、本発明のデータ記憶装置は、書き込み／読み
出し許可信号の入力時にデータを書き込み／読み出しす
るＲＡＭと、 このＲＡＭにアドレス信号を与えるとともにその指定ア
ドレスでの書き込み／読み出しの１動作の完了ごとにカ
ウントするカウンタと、このカウンタのカウント値がＲ
ＡＭの最大記憶容量数に達したときに、カスケード接続
されている次段の記憶ブロックに対して書き込み／読み
出し許可信号を転送する手段 とを備えたものである。

〈作用〉 本発明の構成による作用は、次のとおりである。

カウンタによってアドレスを指定し、１つの記憶ブロッ
クにおけるＲＡＭの全記憶エリアに対するデータのシー
ケンシ中ルな書き込みが完了したとき、あるいは、全記
憶エリアからのデータのシーケンシ中ルな読み出しが完
了したときに、カスケード接続されている次段の記憶ブ
ロックに対して書き込み／読み出し許可信号を転送し、
その記憶ブロックにおけるＲＡＭに対してデータの書き
込みを自動的に転換し、あるいは次段の記憶ブロックの
ＲＡＭからのデータの読み出しへ自動的に転換する。

換言すれば、データの書き込み／読み出し指令を自動転
送する構成となっているから、記憶ブロックのカスケー
ド接続によってデータ記憶装置の総記憶容量を必要なだ
け自由に拡張することが可能となる。

〈実施例〉 以下、本発明を画像処理用のデータ記憶装置に適用した
場合の実施例を図面に基づいて詳細に説明する。

第１図は実施例に係る画像処理用のデータ記憶装置にお
ける１つの記憶ブロックＭ１を示す回路構成図である。

第２図は第１図の記憶ブロックＭ１とその次段にカスケ
ードに接続された記憶ブロックＭ２との接続状態を示す
ブロック図である。

第１図において、ＩＦＢＩＮは画像データ入力インター
フェイスバス（画像入力バス）、ＩＦＢＯＵＴは画像デ
ータ出力インターフェイスバス（画像出力バス）である
。

画像入力バスＩＦＢ、うば、第１図に示した記憶ブロッ
クＭｌに対して、同期用クロック信号ＣＫ−ＩＮ、画像
データの書き込み／読み出し許可信号ＥＮＢ−＋＋ｉ、
画像データについての有効・無効識別信号Ｖａｌｉｄ−
１ｓおよび画像データ信号Ｄａｔａ−＋ｎを送出するパ
スラインである。

有効・無効識別信号Ｖａｌｉｄ−＋ｇを使うのは、例え
ば画像読み取り対象である原画を回転ドラムに巻き付け
てスキャニングする画像処理装置において、原画の必要
部分がピックアップを通過するときに検出したデータは
有効であるのに対し、ドラムの部分（必要な原画部分で
ない部分）がピックアップを通過するときに検出したデ
ータは無効とすることに対応するためである。

画像出力バスＩＦＢｏｕｙは、記憶ブロックＭ。

にカスケード接続された次段の記憶ブロックＭ２に対し
て、同期用クロック信号ＣＫ−ｏｕｔ、画像データの書
き込み／読み出し許可信号Ｅ　Ｎ　Ｂ　−０ＬＩ？。

画像データについての有効・無効識別信号Ｖａｌｉｄ−
０゜、および画像データ信号Ｄａｔａ−０ｕＴを送出す
るパスラインである。

記憶ブロックＭ１から出力されるクロツク信号ＣＫ−６
１１？、書き込み／読み出し許可信号Ｅ　Ｎ　Ｂ−ｏｕ
ｔ、有効・無効識別信号Ｖａｌｉｄ−ｏｕｔおよび画像
データ信号Ｄａｔａ−０゜はそれぞれ、次段の記憶ブロ
ックＭ２に対して、入力のクロツク信号ＣＫ−＋Ｎ、書
き込み／読み出し許可信号ＥＮＢ、、、有効・無効識別
信号Ｖａｌｉｄ−＋Ｎおよび画像データ信号Ｄａｔａ−
＋ｗとなる。

書き込み／読み出し許可信号ＥＮＢ−＋ｓ。

Ｅ　Ｎ　Ｂ−ｏｕｔ、有効・無効識別信号Ｖａｌｉｄ−
＋Ｎ。

Ｖａｌｉｄ−ｃ＋ｕｙは、アクティブハイの信号である
。

１は、画像データ信号Ｄａｔａ−＋Ｎを読み込んで記憶
し、あるいは記憶している画像データを読み出して出力
するＲＡＭ　（ランダムアクセスメモリ）である。

２は、ＲＡＭＩに対するアドレス信号をＣＰＵ側のアド
レスバス３から入力する状態とカウンタ４から入力する
状態とに切り換えるアドレスセレクタである。その切換
信号は、後述するアービトレーション回路１１から送出
されるように構成されている。

アドレスセレクタ２がＣＰＵ側のアドレスバス３を選択
したときには、ＲＡＭＩはランダムアクセス可能なメモ
リとして機能し、アドレスセレクタ２がカウンタ４を選
択したときには、ＲＡＭＩはシーケンシャルにアクセス
されるメモリとして機能する。

カウンタ４は、アドレスセレクタ２を介してＲＡＭＩに
対してアドレス信号を与えるとともに、その指定アドレ
スでの書き込みの１動作の完了ごとに、また、指定アド
レスからの読み出しの１動作の完了ごとに＋１ずつカウ
ントアツプするものである。

このカウンタ４は、ｃｐｕ側のコントロールバス１７か
らのロード命令によりデータバス６を介して初期化され
るように構成されている。

５は、ＲＡＭＩに対してＣＰＵ側のデータバス６からデ
ータを書き込む状態と画像処理機器側のデータバス７か
ら書き込む状態とを切り換える入力データセレクタであ
る。その切換信号として、アービトレーション回路１１
からアドレスセレクタ２に送出される切換信号と同じも
のが使用される。

８は、記憶ブロックＭ、のＲＡＭ１からデータを読み出
す状態と読み出しを禁止する状態とに切り換えるための
アクティブハイの３ステートバツフア８ａと、この記憶
ブロックＭ１からデータを読み出しているときには前段
の記憶ブロック側からのデータの送出を禁止するための
アクティブロウの３ステートバツフア８ｂとからなる出
力データセレクタである。

９は、ＲＡＭＩの出力ボートとＣＰＵ側のデータバス６
との間に介挿されたバッファである。１０は、カウンタ
４のカウント値（アドレス信号）を１ビット信号に変換
するデコーダで、カウント値がＲＡＭ１の最大記憶容量
数Ｎ、に達したときに出力ライン１０ａに書き込み／読
み出し完了信号Ｓ　ＥＮＤを出力するように構成されて
いる。

１１は、画像入力バスＩＦＢＩＮからクロック信号ＣＫ
−ＩＮ、書き込み／読み出し許可信号ＥＮＢ−０および
有効・無効識別信号Ｖａｌｉｄ−＋Ｎを入力するととも
に、デコーダ１０から書き込み／読み出し完了信号Ｓ　
ＥＮＤを入力して、ＲＡＭ１．アドレスセレクタ２およ
びカウンタ４を制御するアービトレーション回路である
。

このアービトレーション回路１１は、書き込みモード時
、読み出しモード時にそれぞれ次の制御を行うように構
成されている。

■　書き込みモード時 アービトレーション回路１１を書き込み動作状態とする
信号はＣＰＵからコントロールバス１７を介して与えら
れる。

アービトレーション回路１１は、書き込み／読み出し許
可信号ＥＮＢ−＋Ｈおよび有効・無効識別信号Ｖａｌｉ
ｄ−＋ｓが”Ｈ″のときに限って画像データ信号Ｄａｔ
ａ−＋ｓをクロック信号ＣＫ　−＋　＋＋の立ち上がり
のタイミングでＲＡＭＩに書き込むように制御するよう
構成されている。

すなわち、ＥＮＢ−４およびＶａｌｉｄ−０がｌＩ　Ｈ
１１の条件下において、クロック信号ＣＫ−ＩＮが立ち
上がると、アドレスセレクタ２をカウンタ４側に、入力
データセレクタ５を画像入力バスＩＦＢＩＮのデータバ
ス７側に切り換える信号を出力するように構成されてい
る。

これによって、前もって初期化されているカウンタ４か
らのデータによってＲＡＭＩのアドレスを指定させ、Ｒ
ＡＭＩのコントロール信号を制御して指定アドレスにデ
ータバス７からの画像データ信号Ｄａｔａ−＋ｗを書き
込ませる。

また、１画素の画像データ信号Ｄ　ａ　ｔ　ａ−Ｉ　Ｎ
の書き込み動作が完了したことを示す信号を検出したと
き、カウンタ４にパルス信号を送出してそのカウント値
を＋１カウントアツプし、次の画像データ信号Ｄａｔａ
−＋Ｈの書き込みに対して待機させる。

次のクロック信号ＣＫ−ｒＮの立ち上がりのタイミング
で次の画像データ信号Ｄａｔａ−＋ｎを次のアドレスに
書き込み、それが完了するとカウンタ４のカウント値を
再び＋１カウントアツプする。

アービトレーション回路１１のコントロール信号は、以
上のような書き込み動作をＲＡＭＩに対してシーケンシ
ャルに行う。

さらに、アービトレーション回路１１は、書き込みモー
ド時において、カウンタ４のカウント値がＲＡＭＩの最
大記憶容量数Ｎ、に達してデコーダ１０から出力された
書き込み／読み出し完了信号Ｓ　ＥＮＤが人力されたと
きには、書き込み／読み出し許可信号ＥＮＢ−＋ｉ＋と
有効・無効識別信号Ｖａｌｉｄ−＋ｓとがともにＨ″で
あっても、この記憶ブロックＭ、のＲＡＭＩに対する画
像データ信号Ｄａｔａ−＋ｗの書き込み制御は行わず、
アドレスセレクタ２をＣＰＵ側のアドレスバス３に切り
換えるとともに、入力データセレクタ５をＣＰＵ側のデ
ータバス６に切り換えるように構成されている。

■　読み出しモード時 アービトレーション回路１１を読み出し動作状態とする
信号はＣＰＵからコントロールバス１７を介して与えら
れる。

アービトレーション回路１１は、書き込み／読み出し許
可信号ＥＮＢ−ＩＮおよび有効・無効識別信号Ｖａｌｉ
ｄ−＋ＨがＨ”のときに限ってクロック信号ＣＫ−ＩＮ
の立ち上がりのタイミングでＲＡＭＩに格納されている
画像データを読み出すように制御するよう構成されてい
る。

すなわち、ＥＮＢ−１，およびＶａｌｉｄ−ｔＮが”Ｔ
（”の条件下において、クロック信号ＣＫ−＋Ｈが立ち
上がると、ＣＰＵに対して、アドレスセレクタ２をカウ
ンタ４側に切り換える信号を出力するように構成されて
いる。

なお、このとき、入力データセレクタ５が画像入力バス
ＩＦＢ＋ｕのデータバス７側に切り換えられるが、アー
ビトレーション回路１１のコントロール信号により画像
データ信号Ｄａｔａ−＋ｎの書き込みは禁止される。

アドレスセレクタ２をカウンタ４側に切り換えることに
より、前もって初期化されているカウンタ４からのデー
タによってＲＡＭＩのアドレスを指定させ、ＲＡＭＩの
コントロール信号を制御して指定アドレスからＲＡＭＩ
に格納されている画像データを読み出させる。

また、１画素の画像データの読み出し動作が完了したこ
とを示す信号を検出したとき、カウンタ４にパルス信号
を送出してそのカウント値を＋１カウントアツプし、次
の画像データの読み出しに対して待機させる。

次のクロック信号ＣＫ−ＩＮの立ち上がりのタイミング
で次のアドレスから画像データを読み出し、それが完了
するとカウンタ４のカウント値を再び＋１カウントアツ
プする。

アービトレーション回路１１のコントロール信号は、以
上のような読み出し動作をＲＡＭＩに対してシーケンシ
ャルに行う。

さらに、アービトレーション回路１１は、読み出しモー
ド時において、カウンタ４のカウント値がＲＡＭＩの最
大記憶容量数Ｎ、に達してデコーダ１０から出力された
書き込み／読み出し完了信号Ｓ！Ｎ１１を入力したとき
には、書き込み／読み出し許可信号ＥＮＢ、、と有効・
無効識別信号Ｖａｌｉｄ−＋Ｈとがともに“Ｈ゛であっ
ても、この記憶ブロックＭＩのＲＡＭＩからの画像デー
タの読み出し制御は行わず、アドレスセレクタ２をＣＰ
Ｕ側のアドレスバス３に切り換えるとともに、入力デー
タセレクタ５をＣＰＵ側のデータバス６に切り換えるよ
うに構成されている。

１２は、この記憶ブロックＭ１が現在、書き込みモード
であるか読み出しモードであるかを指定するためのフリ
ップフロップ（Ｆ／Ｆ）であり、ＣＰＵ側のコントロー
ルバス１７からのクロック信号に基づいてデータバス６
から書き込みモードのデータまたは読み出しモードのデ
ータを入力し、出力ライン１２ａから書き込みモード信
号ＳＩＮを出力し、または、出力ライン１２ｂから読み
出しモード信号Ｓ。Ｕ７を出力するように構成されてい
る。

１３は、書き込み／読み出し許可信号ＥＮＢ−ＩＮを次
段の記憶ブロックＭオに転送するための転送回路である
。この転送回路１３は、第１ＡＮＤゲーＨ３ａ、第２Ａ
ＮＤゲート１３ｂとＯＲゲート１３ｃとから構成されて
いる。

第１ＡＮＤゲーＨ３ａは３つの入力端子をもち、画像入
力バスＩＦＢＩＮの書き込み／読み出し許可信号ＥＮＢ
−＋Ｈのラインと、デコーダ１０の書き込み／読み出し
完了信号ＳＥＮｍｌのラインと、フリップフロップ１２
の書き込みモード信号ＳＩＮのラインとが接続されてい
る。

第２ＡＮＤゲート１３ｂも３つの入力端子をもち、書き
込み／読み出し許可信号ＥＮＢ−＋ｓのラインと、デコ
ーダ１０の書き込み／読み出し完了信号５ＥＮＤのライ
ンと、フリップフロップ１２の読み出しモード信号Ｓ。

１１？のラインとが接続されている。

第１ＡＮＤゲート１３ａ、第２ＡＮＤゲート１３ｂの各
出力端子はＯＲゲート１３ｃの２入力端子に接続され、
ＯＲゲート１３ｃの出力端子は後述するラッチ回路１５
の入力端子に接続されている。

１４は、画像データの入出力状態切換回路であり、イン
バータ１４ａと第３ＡＮＤゲート１４ｂとから構成され
ている。インバータ１４ａの入力端子はデコーダ１０の
書き込み／読み出し完了信号Ｓ　ｔＮＤのラインに接続
され−、その出力端子は第３ＡＮＤゲート１４ｂの一入
力端子に接続されている。

第３ＡＮＤゲート１４ｂの他の入力端子はフリップフロ
ップ１２の読み出しモード信号５ＯＵＴのラインと書き
込み／読み出し許可信号ＥＮＢ−，，のラインとに接続
され、その出力端子はアクティブハイの３ステートバツ
フア８ａのゲートと、アクティブロウの３ステートバツ
フア８ｂのゲートとに接続されている。

１５は、画像入力バスＩＦＢＩＮの有効・無効識別信号
Ｖａｌｉｄ−＋ｓ　＋書き込み／読み出し許可信号ＥＮ
Ｂ−ＩＮ、画像データ信号Ｄａｔａ−＋Ｈのそれぞれを
、画像出力バスＩＦＢｏｏｔのクロック信号ＣＫ−０ｌ
、Ｔの立ち上がりで保証するための遅延用のラッチ回路
である。

すなわち、このラッチ回路１５は、画像入力バスＩＦＢ
、、のクロック信号ＣＫ−ＩＮがインバータ１６によっ
て反転され前記のクロック信号ＣＫ−ＩＮよりも位相が
半サイクル遅れた信号によって、入力されてきた有効・
無効識別信号Ｖａｌｉｄ−＋Ｎｌ書き込み／読み出し許
可信号ＥＮＢ−ＩＮ、画像データ信号Ｄ　ａ　ｔ　ａ−
Ｉ　Ｎをそれぞれ個別的にラッチする。

１７は、アービトレーション回路１１．カウンタ４゜フ
リップフロップ１２に対するＣＰＵ側のコントロールバ
スである。ＣＰＵ側のデータバス６は入力データセレク
タ５のほかに、カウンタ４とフリップフロップ１２に接
続されている。

アドレスバス３．データバス６およびコントロールバス
１７がＣＰＵ側のインターフェイスバス■ＦＢを構成し
ているが、このインターフェイスバスＩＦＢは、この画
像処理用のデータ記憶装置を使用するシステムに依存す
るバスで、ＣＰＵバスあるいは装置独自のバスである。

次に、この実施例の動作を説明する。

第３図は、記憶ブロックＭ、における画像入力バスＩＦ
ＢＩＮの各信号と画像出力バスＩＦＢｏｕｔの各信号と
のタイミングを示す。

記憶ブロックＭ、の画像出力バスＩＦＢｏｕｖのＣＫ−
ｏｕｔ信号、　Ｅ　Ｎ　Ｂ　−ｏｕｔ信号、　Ｖａｌｉ
ｄ−ｏｕｔ信号およびＤａｔａ−０１信号は、次段の記
憶ブロックＭ２の画像入力バスＩＦＢ、ＨのＣＫ−、Ｎ
信号。

Ｅ　Ｎ　Ｂ　−Ｉ　Ｎ信号、　Ｖａｌｉｄ−ｔＮ信号お
よびＤａｔａ−＋ｘ信号に対応する（第２図参照）。

記憶ブロックＭ１自体においてみると、ＣＫ−０ＬＩ？
信号はＣＫ−ＩＮ信号と同じものである。　Ｖａｌｉｄ
−ｏｕｔ信号は、ラッチ回路１５において、Ｖ’ａｌｉ
ｄ−ｔ＋＋信号の入力があったときに、ＣＫ−０ＬＩ？
信号の立ち上がりに基づいてＶａｌｉｄ−ｔｏ倍信号１
クロツクサイクル遅延させて出力されるものである。

Ｄａｔａ−ｏｕｔ信号は、書き込みモード時においては
、アクティブロウの３ステートバツフア８ｂからのＤ　
ａ　ｔ　ａ−Ｉ　Ｎ信号をラッチ回路１５においてラッ
チした信号であり、ＣＫ−０６，信号の立ち上がりに基
づいてＤ　ａ　ｔ　ａ−Ｉ　Ｎ信号を１クロツクサイク
ル遅延させて出力されるものである。

また、このＤａｔａ−０Ｕ７信号は、読み出しモード時
においてはＥＮＢ−＋ｓ信号が“Ｈ”のときはＲＡＭＩ
から読み出した画像データをＣＫ−０゜、信号に同期化
したものであり、ＥＮＥ３−＋ｎ信号が′Ｌ″のときは
ＣＫ−６Ｕ、信号の立ち上がりに基づいてＤ　ａ　ｔ　
ａ−ｒ　Ｎ信号を１クロツクサイクル遅延させて出力さ
れるものである。

ＥＮＢ−ｏｕｔ信号は、書き込みモード信号ＳＩＭ＋書
き込み／読み出し許可信号ＥＮＢ−ＩＮおよび書き込み
／読み出し完了信号Ｓ　ＥＨＤがすべて“Ｈ”となるま
ではＬ″を維持し、書き込み／読み出し完了信号Ｓ　Ｅ
ＮＤが“Ｈ″となったときにＥＮＢ−ＩＮ信号の“Ｈ″
、′Ｌ”に応じてＨ″。

Ｌ″となる。

このとき、Ｄａｔａ−ｏｕｔ信号との同期をとるために
、ラッチ回路１５を介することにより必要な時間だけＥ
ＮＢ−ＩＮ信号を遅延させてＥＮＢ−ＯＵＴ信号として
いる。

次に、書き込みモード時、読み出しモード時それぞれの
動作を詳しく説明する。

（ａ）　　書き込みモード時 画像データの書き込みモード時の動作の一例を第４図の
タイムチャートに基づいて説明する。

書き込みモードを選択すると、ＣＰＵ側のコントロール
バス１７からアービトレーション回路１１゜カウンタ４
．フリップフロップ１２に制御信号が送出され、それぞ
れが能動状態になる。

すなわち、アービトレーション回路１１は書き込み動作
状態に切り換えられ、カウンタ４はそのカウント値が初
期化される（ＲＡＭＩのアドレスＯ番地Ａ、の指定）、
また、フリップフロップ１２にはデータバス６を介して
書き込みモード信号ＳＩＮを出力させるための信号が入
力される。

画像入力バスＩＦＢ＋、ｌにおいて、クロツク信号ＣＫ
−＋ｗ、書き込み／読み出し許可信号ＥＮＢ−１．．有
効・無効識別信号Ｖａｌｉｄ−＋ｓおよび画像データ信
号Ｄａｔａ−ｔＮが第４図に示すタイミングで入力され
ているとする。

Ｔ、、Ｔ□、Ｔ、の各タイミングでは、ＥＮＢ−＋ｕＮ
信号“Ｌ”であるため、記憶ブロックＭ１は画像データ
Ｄ＋　、Ｄ！、Ｄｓの書き込み動作を行わない。

Ｔ４のタイミングでＥ　Ｎ　Ｂ　−Ｉ　Ｎ信号が“Ｈ”
となり、書き込み動作が許可される状・態となるが、Ｖ
ａｌｉｄ−＋＋＊信号が′Ｌ″で画像データＤ４が無効
なデータとされて、画像データＤ４の書き込み動作は行
わない、Ｔ、のタイミングでも同様に画像データＤ、の
書き込みは行わない。

画像データＤｈが有効なデータであることがらＴ６のタ
イミングでＶａｌｉｄ−＋Ｎ信号が“Ｈｏとなり、この
ときＥＮＢ−ＩＮ信号のＨ″の状態が維持されているの
で、アービトレーション回路１１は、Ｔ、でのＣＫ−Ｉ
Ｎ信号の立ち上がりのタイミングでこのＥＮＢ−ＩＮ信
号“）ｌ”　、　Ｖａｌｉｄ−＋ｓ信号“Ｈ”を検出す
る。

そして、アービトレーション回路１１から送出された切
換信号によってアドレスセレクタ２をカウンタ４側に、
入力データセレクタ５を画像入力バスＩＦＢＩＮのデー
タバス７側に切り換える。

カウンタ４は、前もって初期化されており、ＲＡＭＩの
アドレスをθ番地Ａ１１（第５図参照）から指定する。

アービトレーション回路１１は、ＲＡＭ１のコントロー
ル信号を制御して指定アドレス０番地Ａ、に１画素の有
効な画像データＤ、を書き込ませる。

アービトレーション回路１１は、このＩＰｉ素の画像デ
ータＤ、の書き込み動作が完了したことを示す信号を検
出すると、カウンタ４にパルス信号を送出してそのカウ
ント値を＋１カウントアツプすることによりＲＡＭＩの
アドレスを１番地Ａ１に指定し、次の画像データの書き
込みに対して待機させる。

Ｔ７のタイミングにおいてもＴ、のタイミングの場合と
同様に、ＥＮＢ−ＩＮ信号“Ｈ”。

Ｖａｌｉｄ−＋ｗ信号″Ｈ”であるから、アービトレー
ション回路１１は、指定アドレス１番地Ａ１に有効な画
像データＤ？を書き込ませた後、カウンタ４のカウント
値を＋１カウントアツプする。

以下、Ｔｓ　＋　Ｔ９　＋　Ｔ＋＋の各タイミングにお
いても同じ条件であるため、ＲＡＭＩのアドレス２番地
Ａｔに画像データＤｓを、アドレス３番地Ａｓに画像デ
ータＤ、を、アドレス４番地Ａ４に画像データＤ１゜を
それぞれ書き込む。

Ｔ、のタイミングでは、Ｖａｌｉｄ−＋ｓ信号が“Ｌ″
に反転するから、画像データＤ、の書き込みは行わない
、Ｔ、、、Ｔ、、のタイミングにおいても画像データＤ
Ｉ！、Ｄ、、は無効であり、その書き込みは行わない。

Ｔ＋ａのタイミングで再びＶａｌｉｄ−＋Ｉｌ信号が”
Ｈｏとなり、ＥＮＢ−ＩＮ信号の“Ｈ”の状態が継続し
ているため、ＲＡＭＩのアドレス５番地Ａｓに有効な画
像データＤＩ４を書き込んだ後、カウンタ４のカウント
値を＋１カウントアツプする。

以下、Ｔ　１５１　Ｔ　＋　ｈ　Ｉ　Ｔ　＋　ｑの各タ
イミングにおいても同じ条件であるため、ＲＡＭＩのア
ドレス６番地Ａ、に画像データＩ）＋ｓを、アドレス信
号地Ａ１に画像データＤ、６を、アドレス８番地Ａｓに
画像データＤＩ？をそれぞれ書き込む。

以上のようにして第５図に示すように、ＲＡＭ１に対し
て、初期化されたアドレス０番地Ａ、からシーケンシャ
ルに有効な画像データを書き込んでいく、このシーケン
シャルな書き込み動作は、記憶ブロックＭ、におけるＲ
ＡＭＩの記憶状態がメモリフルとなるまで行われる。

カウンタ４のカウント値がＲＡＭＩの最大記憶容量数Ｎ
ｌに達しＲＡＭＩがメモリフルになると、このときカウ
ンタ４から出力されるアドレス信号がデコーダ１０にお
いてデコードされて書き込み／読み出し完了信号Ｓ　ｔ
ａｌｌが出力される。

その結果、ＥＮＢ−ＩＮ信号“Ｈ”かつＶａｌｉｄ−＋
ｕＮ信号Ｈｏ“の状態であってもアービトレーション回
路１１によるＲＡＭＩへの書き込み制御動作が禁止され
る。

一方、書き込み／読み出し完了信号ＳｔＮゎが転送回路
１３における第１ＡＮＤゲート１３ａに出力される。現
在は書き込みモード時であるので、フリツブフロップ１
２から第１ＡＮＤゲート１３ａに対して書き込みモード
信号ＳＩＮが出力されており、ＥＮＢ−＋ｕ信号も第１
ＡＮＤゲート１３ａに出力されているから、第１ＡＮＤ
ゲート１３ａが導通し、ＯＲゲート１３ｃを介してＥＮ
Ｂ−＋ｓ信号がラッチ回路１５に入力される。

そして、ラッチ回路１５はＥＮＢ−ＩＮ信号を１クロツ
クサイクル遅延させてＥＮＢ−ｏｕｔ信号を出力する。

このＥＮＢ−０ＬＩ？信号は、記憶ブロックＭ１にカス
ケード接続されている次段の記憶ブロックＭ２にとって
のＥＮＢ、、信号となる。

すなわち、記憶ブロックＭ、のＲＡＭＩがメモリフルの
状態となると、次段の記憶ブロックＭ。

におけるＲＡＭへの書き込み状態に自動的に移行するの
である。

記憶ブロックＭ、での書き込み動作も記憶ブロックＭ１
での書き込み動作と同様にシーケンシャルに行われる。

なお、書き込みモード時においては、フリップフロップ
１２からの読み出しモード信号ｓ　ｏｕｔが常に“Ｌ”
であるから、画像データの入出力状態切換回路１４にお
ける第３ＡＮＤゲート１４ｂの出力は“Ｌ”であり、出
力データセレクタ８におけるアクティブロウの３ステー
トバツフア８ｂは導通状態を維持し、アクティブハイの
３ステートバツフア８ａは遮断状態を維持している。

０））読み出しモード時 次に、画像データの読み出しモード時の動作を説明する
。

読み出しモードを選択すると、ＣＰＵ側のコントロール
バス１７からアービトレーション回路１１゜カウンタ４
．フリップフロップ１２に制御信号が送出され、それぞ
れが能動状態になる。

すなわち、アービトレーション回路１１は読み出し動作
状態に切り換えられ、カウンタ４はそのカウント値が初
期化される（ＲＡＭＩのアドレス０番地Ａ、の指定）、
また、フリップフロップ１２にはデータバス６を介して
読み出しモード信号Ｓ。ＵＴを出力させるための信号が
入力される。

ＲＡＭＩに格納されているすべての画像データの読み出
しが完了するまでは、デコーダ１０からの書き込み／読
み出し完了信号Ｓ　！Ｈ１ｌは“Ｌ”であるから、イン
バータ１４ａの出力は”Ｈ”である。

画像データの読み出し時にはＥ　Ｎ　Ｂ　−Ｉ　Ｎ信号
は“Ｈ”であり、読み出しモード信号Ｓ。ｕｔは常時的
にＨ″であるから、入出力状態切換回路１４における第
３ＡＮＤゲート１４ｂの出力は“Ｈ″となり、出力デー
タセレクタ８におけるアクティブハイの３ステートバツ
フア８ａは導通状態となる一方、アクティブロウの３ス
テートバツフア８ｂは遮断状態を維持することになる。

読み出しモード時においては、Ｖａｌｉｄ−＋ｎ信号は
ＲＡＭＩに格納されている画像データの読み出し指令信
号として機能する。Ｄａｔａ−＋２信号は、該当する記
憶ブロックが読み出し動作を行っているとき（ＥＮＢ、
□信号が“Ｈ”のとき）には意味をもたない信号となる
。

また、このＤａｔａ−０ＩＩＴ信号は、該当する記憶ブ
ロックが読み出し動作を行っているとき、すなわち、Ｅ
ＮＢ−ＩＮ信号が“Ｈ”のときには、ＲＡＭ１から読み
出した画像データをＣＫ−０ｕ７信号に同期化した信号
となる。

Ｖａｌｉｄ−ｏｕｔ信号は、読み出したＤａｔａ−ｏｕ
ｔ信号が有効であるか無効であるかを識別する信号とな
るが、ＲＡＭＩに書き込まれている画像データはすべて
有効であるので、画像データの読み出しが続（限りＶａ
ｌｉｄ−０Ｕ７信号は“Ｈ”を維持する。

ＥＮＢ−、、信号が“Ｌ”の場合、および、Ｖａｌｉｄ
−＋Ｎ信号が“Ｌ”の場合は読み出し動作は行わない。

ＥＮＢ−、、信号もＶａｌｉｄ−＋ｎ信号もともに”Ｈ
”となったとき、アービトレーション回路１１は、ＣＫ
−ＩＮ信号の立ち上がりのタイミングでこのＥＮＢ−Ｉ
Ｎ信号”Ｈ’　、　Ｖａｌｉｄ−１Ｎ信号“Ｈ”を検出
する。

そして、アービトレーション回路１１から送出された切
換信号によってアドレスセレクタ２をカウンタ４側に、
入力データセレクタ５を画像入力バスｆＦＢ、、のデー
タバス７側に切り換える。カウンタ４は、前もって初期
化されており、ＲＡＭＩのアドレスを０番地Ａ６　　（
第５図参照）から指定する。

アービトレーション回路１１は、ＲＡＭＩのコントロー
ル信号を制御して指定アドレスＯ番地Ａ０に格納されて
いる画像データＤ、（第５図参照）を読み出す。この画
像データＤ６の読み出しは、Ｖａｌｉｄ−４信号からＶ
ａｌｉｄ−ｏｕｔ信号への遅延時間内に完了する。

読み出された画像データＤ６は出力データセレクタ８の
３ステートバツフア８ａを介してＤａｔａ−ｏｕ〒信号
として画像出力バスＩＦＢｏｏｔから出力される。そし
て、Ｄａｔａ−０ｔ＋？信号にその有効・無効を示すＶ
ａｌｉｄ−０Ｕ７信号が同期をとって付与される＊　Ｖ
ａｌｉｄ−０ＬＩ？信号は前述のように“Ｈ”を維持す
る。

アービトレーション回路１１は、この１画素の画像デー
タＤ、の読み出し動作が完了したことを示す信号を検出
すると、カウンタ４にパルス信号を送出してそのカウン
ト値を＋１カウントアツプすることによりＲＡＭＩのア
ドレスを１番地ＡＩに指定し、次にその番地の画像デー
タの読み出しに対して待機させる。

次のＣＫ−＋Ｈ信号のタイミングにおいてＥ　Ｎ　Ｂ　
−Ｉ　Ｎ信号“Ｈ”　、　Ｖａｌｉｄ−＋ｓ信号”Ｈ”
の状態が継続していると、アービトレーション回路１１
は、指定アドレス１番地Ａ、に格納されている画像デー
タＤ、を読み出した後、カウンタ４のカラントイ直を＋
１カウントアツプする。

以上のようにして初期化されたアドレス０番地Ａ０から
画像データをシーケンシャルに読み出していく。

このシーケンシャルな読み出し動作は、記憶ブロックＭ
１におけるＲＡＭＩからの全画像データの読み出しが完
了するまで行われる。すなわち、ＲＡＭＩの最大記憶容
量数Ｎ１に対応する最終のアドレス番地Ａ２１に格納さ
れている画像データまで読み出す。

格納されている全画像データの読み出しが完了すると、
デコーダ１０から書き込み／読み出し完了信号Ｓ　！ｌ
ｌ＋１が出力され、ＥＮＢ−、、信号“Ｈ′かつＶａｌ
ｉｄ−■信号°“Ｈ”の状態であってもアービトレーシ
ョン回路１１によるＲＡＭＩからの読み出し制御動作が
禁止される。

一方、書き込み／読み出し完了信号５ｔｕｎが転送回路
１３における第２ＡＮＤゲート１３ｂに出力される。現
在は読み出しモード時であるからフリップフロップ１２
から第２ＡＮＤゲー）１３ｂに対して読み出しモード信
号５ＩｌｌＵＴが出力されており、Ｅ　Ｎ　Ｂ　−Ｉ　
Ｎ信号も第２ＡＮＤゲート１３ｂに出力されているから
、第２ＡＮＤゲー）１３ｂが導通し、ＯＲゲート１３ｃ
を介してＥＮＢ−＋Ｈ信号がラッチ回路１５に入力され
る。

そして、ラッチ回路１５はＥ　Ｎ　Ｂ−、、信号を１ク
ロツクサイクル遅延させてＥＮＢ−０Ｕ７信号を出力す
る。このＥＮＢ、、。ｕＴ倍信号、記憶ブロックＭ。

にカスケード接続されている次段の記憶ブロックＭ２に
とってのＥＮＢ−＋Ｈ信号となる。

また、書き込み／読み出し完了信号Ｓ□。は入出力状態
切換回路１４のインバータ１４ａに出力され、インバー
タ１４ａを反転して出力データセレクタ８における第３
ＡＮＤゲート１４ｂを反転し、その出力を“Ｌ″とする
。

したがって、アクティブハイの３ステートバツフア８ａ
が遮断されるとともに、アクティブロウの３ステートバ
ツフア８ｂが導通状態に切り換えられる。

すなわち、記憶ブロックＭ、のＲＡＭＩからの全画像デ
ータの読み出しが完了すると、次段の記憶ブロックＭ２
におけるＲＡＭからの読み出し状態に自動的に移行する
のである。

記憶ブロックＭ、での読み出し動作も記憶ブロックＭ＋
での読み出し動作と同様にシーケンシャルに行われる。

読み出しモード時、ＥＮＢ、、信号がＬ″であるときは
、第３ＡＮＤゲート１４ｂの出力は“Ｌ”となり、その
記憶ブロックは前段の記憶ブロックから送られて（るＤ
ａｔａ−＋ｎ信号を後段の記憶ブロックへラッチ回路１
５を介してＤ　ａ　ｔ　ａ−０ＬＩＴ信号として出力す
る。

なお、上記実施例は、画像処理用のデータ記憶装置とし
て記述したが、本発明はこれに限定されるものでなく、
どのような種類のデータを扱ってもよいものであり、特
にデータ量の大きい場合に有効なものである。

また、上記実施例では、１画素のデータの書き込み動作
または読み出し動作の完了ごとにカウンタ４を＋１カウ
ントアツプする構成としたが、逆に一１カウントダウン
するように構成してもよい。

〈発明の効果〉 本発明によれば、次の効果が発揮される。

１つの記憶ブロックにおけるＲＡＭの全記憶容量に対す
るデータの書き込み完了あるいはそのＲＡＭからの全デ
ータの読み出し完了に伴ってデータの書き込み／読み出
し指令を、カスケード接続された次段の記憶ブロックに
自動転送する構成としたため、記憶ブロックのカスケー
ド接続という簡単な対応のみでデータ記憶装置の総記憶
容量を自由に拡張することできる。

また、従来例のように外部にメモリセレクタ回路を設け
る必要性を解消し、記憶容量の増加に際してセレクト信
号ラインの増設を不要化するとともにセレクト信号の切
り換え操作も不要化でき、経済的に実施することができ
る。

【図面の簡単な説明】

第１図ないし第３図は本発明を画像処理用のデータ記憶
装置として適用した場合の実施例に係り、第１図は画像
処理用のデータ記憶装置の１つの記憶ブロックを示す回
路構成図、第２図は第１図の記憶ブロックとその次段に
カスケードに接続された記憶ブロックとの接続状態を示
すブロック図、第３図は画像入力バスの各信号と画像出
力バスの各信号とのタイミングを示すタイムチャート、
第４図は画像データの書き込みモード時の動作説明に供
するタイムチャート、第５図はＲＡＭのメモリテーブル
、第６図は従来の画像処理用のデータ記憶装置のブロッ
ク図である。 １・・・ＲＡＭ ４・・・カウンタ １３・・・転送回路 Ｍｔ　、Ｍｚ・・・記憶ブロック ＥＮＢ−ＩＮ・・・入力側の 書き込み／読み出し許可信号 ＥＮＢ−０Ｕ？・・・出力側の 書き込み／読み出し許可信号 Ｄａｔａ−＋ｗ・・・入力の画像データ信号Ｄａｔａ−
０ｕ７・・・出力の画像データ信号出願人　大日本スク
リーン製造株式会社代理人　弁理士　　　杉　谷　　　
勉

Claims (1)

【特許請求の範囲】
1. （１）書き込み／読み出し許可信号の入力時にデータを
   書き込み／読み出しするＲＡＭと、 このＲＡＭにアドレス信号を与えるとともにその指定ア
   ドレスでの書き込み／読み出しの１動作の完了ごとにカ
   ウントするカウンタと、 このカウンタのカウント値がＲＡＭの最大記憶容量数に
   達したときに、カスケード接続されている次段の記憶ブ
   ロックに対して書き込み／読み出し許可信号を転送する
   手段 とを備えたデータ記憶装置。