JPH08329670A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 入出力の切り換え時にダミーサイクルが発生
せず、高速動作が可能な半導体装置を提供する。 【構成】 制御信号バス１３０から入力されたタイミン
グクロックＣＬＫに基づきデータバス１５０からのデー
タ入力およびデータバス１５０へのデータ出力を行う半
導体装置において、タイミングクロックＣＬＫの立上り
タイミングに基づいてデータバス１５０へのデータ出力
を行う出力データ保持部データ１１３，１２３と、タイ
ミングクロックＣＬＫの立下りタイミングに基づいてデ
ータバス１５０からのデータ入力を行う入力データ保持
部１１４，１２４と、出力データ保持部１１３，１２３
によるデータ出力動作中に入力データ保持部１１４，１
２４によるデータ入力動作が割り込んだ場合に、出力デ
ータ保持部１１３，１２３の出力端子をハイインピーダ
ンスするデータバス制御部１１６，１２６とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関するも
のであり、より詳細には、制御信号バスから入力された
タイミング信号に基づいてデータバスからのデータ入力
および前記データバスへのデータ出力を行う半導体装置
に関するものである。

【０００２】

【従来の技術】従来の半導体装置の一構成例について、
図５を用いて説明する。

【０００３】図５において、演算制御装置５１０および
記憶装置５２０は、それぞれ、制御信号バス５３０、ア
ドレスバス５４０およびデータバス５５０と接続されて
いる。

【０００４】演算制御装置５１０および記憶装置５２０
において、制御信号保持部５１１，５２１は、制御バス
５３０から入力した制御信号（タイミングクロックＣＬ
Ｋ、チップイネーブル信号／ＣＥ、ライトイネーブル信
号／ＷＥ等）を入力し、ラッチする。また、アドレス保
持部５１２，５２２は、アドレスバス５４０からアドレ
ス信号を入力し、ラッチする。また、出力データ保持部
５１３，５２３は、データバス５５０に出力するデータ
を、ラッチする。入力データ保持部５１４，５２４は、
データバス５５０から入力したデータを、ラッチする。
さらに、タイミング制御部５１５，５２５は、制御信号
保持部５１１，５２１が入力した制御信号に基づいて、
出力データ保持部５１３，５２３および入力データ保持
部５１４，５２４の動作を制御する。

【０００５】演算制御装置５１０の演算制御回路部５１
６は、入力データ保持部５１４を介してデータバス５５
０から入力し、このデータを用いて演算処理を行う。ま
た、演算結果を、出力データ保持部５１３を介して、デ
ータバス５５０に出力する。

【０００６】記憶装置５２０の記憶回路部５２６は、入
力データ保持部５１４を介してデータバス５５０からデ
ータを入力し、このデータを記憶する。また、記憶デー
タを、出力データ保持部５１３を介して、データバス５
５０に出力する。

【０００７】次に、図５に示した半導体装置の入出力動
作（／ＷＥが非同期式の場合）について、記憶装置５２
０の場合を例にとって説明する。図６は、記憶装置５２
０の入出力動作を示すタイミングチャートである。

【０００８】まず、記憶装置５２０のデータ出力（読み
出し動作）について説明する。記憶装置５２０のデータ
出力は、チップイネーブル信号／ＣＥがローレベルで、
且つ、ライトイネーブル信号／ＷＥがハイレベルの場合
に行われる。

【０００９】図６に示したように、チップイネーブル信
号／ＣＥがローレベルになると（ライトイネーブル信号
／ＷＥはハイレベルのままであるものとする）、アドレ
ス保持部５２２は、タイミングクロックＣＬＫの立上り
エッジＥ₀ を用いて、アドレスバス５４０からアドレス
データＡ０を入力する。これにより、このアドレスに記
憶されたデータが記憶回路部５２６から読み出される
（図示せず）。そして、タイミングクロックＣＬＫの次
の立上りエッジＥ₁ を用いて、出力データ保持部５２３
にラッチされる。ラッチされたデータは、その後、この
出力データ保持部５２３からデータバス５５０に出力さ
れる（図６の出力データＱ０）。

【００１０】一方、記憶装置５２０のデータ入力（書き
込み動作）は、チップイネーブル信号／ＣＥがローレベ
ルで、且つ、ライトイネーブル信号／ＷＥがローレベル
の場合に行われる。

【００１１】図６に示したように、チップイネーブル信
号／ＣＥがローレベルになると、アドレス保持部５２２
は、タイミングクロックＣＬＫの立上りエッジＥ₄ を用
いて、アドレスバス５４０からアドレスデータＡ４を入
力する。また、このとき、ライトイネーブル信号／ＷＥ
もローレベルとなるので、入力データ保持部５２４はデ
ータバス５５０上のデータＤ４をそのまま入力してラッ
チする。

【００１２】なお、演算制御装置５１０も、同様の動作
で入出力を行う。

【００１３】

【発明が解決しようとする課題】上述したように、記憶
装置５２０からデータを出力させる際には、出力データ
を出力データ保持部５２３にいったんラッチさせる必要
があり、さらに、ラッチされたデータが出力データ保持
部５２３から出力されるまでに一定時間が必要である。
このため、制御信号（チップイネーブル信号／ＣＥおよ
びライトイネーブル信号／ＷＥ）が取り込まれてからデ
ータが出力されるまでには、タイミング的には、２サイ
クル分のずれが発生する。これに対して、記憶装置５２
０にデータを入力する際には、制御信号を入力した直後
にデータバス５５０上のデータを取り込むだけでよいの
で、データ出力時のようなサイクルのずれは発生しな
い。

【００１４】このため、図６に示したようにデータの出
力と入力とを切り換える際に、２サイクルのダミーサイ
クルが必要となってしまう。したがって、データの入出
力が頻繁に切り換えられるような動作においては、ダミ
ーサイクルが多くなり、動作速度が遅くなってしまう。

【００１５】このような欠点は、図５に示した演算制御
装置５１０等、記憶装置以外の半導体装置でも生じる。

【００１６】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、入出力の切り換え時にダミー
サイクルが発生せず、高速動作が可能な半導体装置を提
供することを目的とする。

【００１７】

【課題を解決するための手段】本発明に係る半導体装置
は、制御信号バスから入力されたタイミング信号に基づ
き、データバスからのデータ入力および前記データバス
へのデータ出力を行う半導体装置において、前記タイミ
ング信号の立上りタイミングまたは立下りタイミングの
一方に基づいて前記データバスへのデータ出力動作を行
うデータ出力手段と、前記タイミング信号の立上りタイ
ミングまたは立下りタイミングの他方に基づいて前記デ
ータバスからのデータ入力動作を行うデータ入力手段
と、前記データ出力手段によるデータ出力動作中に前記
データ入力手段によるデータ入力動作が割り込んだ場合
に、前記データ出力手段の出力端子をハイインピーダン
スするデータバス制御手段と、を備えたことを特徴とす
る。

【００１８】

【作用】本発明に係る半導体装置は、データ出力手段の
動作タイミングを立上りタイミングまたは立下りタイミ
ングの一方とし、データ入力手段の動作タイミングを立
上りタイミングまたは立下りタイミングの他方とし、且
つ、データ入力動作の割り込み時にデータ出力手段の出
力端子をハイインピーダンスにすることにより、入出力
の切り換え時にダミーサイクルが発生しないようにした
ものである。

【００１９】

【実施例】以下、本発明一実施例について、図面を用い
て説明する。 （実施例１）まず、実施例１に係る半導体装置（請求項
１に対応する）について、図１および図２を用いて説明
する。

【００２０】図１は、本実施例に係る半導体装置の構成
を示すブロック図である。図１において、演算制御装置
１１０および記憶装置１２０は、それぞれ、制御信号バ
ス１３０、アドレスバス１４０およびデータバス１５０
に接続されている。

【００２１】演算制御装置１１０および記憶装置１２０
において、制御信号保持部１１１，１２１は、制御バス
１３０から入力した制御信号（タイミングクロックＣＬ
Ｋ、チップイネーブル信号／ＣＥ、ライトイネーブル信
号／ＷＥ等）を入力する。このとき、タイミングクロッ
クＣＬＫおよびチップイネーブル信号／ＣＥはラッチさ
れるが、ライトイネーブル信号／ＷＥはラッチされずに
そのまま入力される。また、アドレス保持部１１２，１
２２は、アドレスバス１４０からアドレス信号を入力
し、タイミングクロックＣＬＫの立上がりエッジでラッ
チする。出力データ保持部１１３，１２３（本発明の
「データ出力手段」に相当する）は、データバス１５０
に出力するデータを、タイミングクロックＣＬＫの立上
がりエッジでラッチし、さらに、このクロックＣＬＫの
立上がりエッジで出力する。入力データ保持部１１４，
１２４（本発明の「データ入力手段」に相当する）は、
データバス１５０から入力するデータを、タイミングク
ロックＣＬＫの立下がりエッジでラッチする。タイミン
グ制御部１１５，１２５は、制御信号保持部１１１，１
２１が入力した制御信号に基づいて、出力データ保持部
１１３，１２３および入力データ保持部１１４，１２４
の動作を制御する。

【００２２】データバス制御部１１６，１２６は、入力
データ保持部１１４，１２４がデータ入力を行っている
ときは、出力データ保持部１１３，１２３の出力端子
（図示せず）をハイインピーダンスする。また、出力デ
ータ保持部１１３，１２３がデータ出力を行っていると
きは、入力データ保持部１１４，１２４の入力端子をハ
イインピーダンスにする。

【００２３】演算制御装置１１０の演算制御回路部１１
７は、従来の半導体装置（図５参照）と同様、入力デー
タ保持部１１４を介してデータバス１５０から入力され
たデータを用いて演算処理を行い、或いは、演算結果を
出力データ保持部１１３を介してデータバス１５０に出
力する。

【００２４】また、記憶装置１２０の記憶回路部１２７
も、従来の半導体装置と同様、入力データ保持部１１４
を介してデータバス１５０から入力されたデータを記憶
し、或いは、記憶データを出力データ保持部１１３を介
してデータバス１５０に出力する。

【００２５】図２は、記憶装置１２０の入出力動作（／
ＷＥが非同期式の場合）を示すタイミングチャートであ
る。

【００２６】記憶装置１２０の出力動作（読み出し動
作）は、従来の半導体装置の場合（図６参照）とほぼ同
様であり、チップイネーブル信号／ＣＥがローレベルに
なると（ライトイネーブル信号／ＷＥはハイレベルのま
まである）、最初のタイミングクロックＣＬＫの立上り
エッジＥ₀ で、アドレス保持部１２２が、アドレスバス
１４０からアドレスデータＡ０を入力する。これによ
り、アドレスＡ０に記憶されたデータが、記憶回路部１
２６から読み出される。

【００２７】次に、タイミングクロックＣＬＫの立上り
エッジＥ₁ で、記憶回路部１２６から読み出されたデー
タが、出力データ保持部１２３にラッチされる（図示せ
ず）。また、これと同時に、アドレス保持部１２２が、
アドレスバス１４０からアドレスデータＡ１を入力す
る。

【００２８】そして、一定時間経過後に、タイミングク
ロックＣＬＫの立上りエッジＥ₂ で、出力データ保持部
１２３にラッチされた出力データＱ０が、データバス１
５０に出力される。

【００２９】その後、タイミングクロックＣＬＫの立上
りエッジＥ₂ で、記憶回路部１２６から読み出されたア
ドレスＡ１の記憶データが出力データ保持部１２３にラ
ッチされ、これと同時に、アドレス保持部１２２がアド
レスバス１４０からアドレスデータＡ２を入力する。

【００３０】以下同様にして、チップイネーブル信号／
ＣＥがローレベル且つライトイネーブル信号／ＷＥがハ
イレベルである限り、データ出力動作が繰り返される。

【００３１】ここで、このようなデータ出力動作中に、
ライトイネーブル信号／ＷＥがローレベルになってデー
タ入力動作が割り込んだ場合には、半導体装置は以下の
ように動作する。

【００３２】データ入力動作においても、アドレス保持
部１２２は、データ出力動作の場合と同様、チップイネ
ーブル信号／ＣＥがローレベルになったときに、アドレ
スバス１４０からアドレスデータＡ４を入力する。ま
た、このときの入力タイミングもデータ出力動作の場合
と同様であり、タイミングクロックＣＬＫの立上りエッ
ジ（図２のＥ₄ ）を用いる。

【００３３】次に、ライトイネーブル信号／ＷＥもロー
レベルとなると、タイミングクロックＣＬＫの立下りエ
ッジＥ₄ ′で、データバス制御部１２６が出力データ保
持部１２３の出力端子をハイインピーダンスにするとと
もに、入力データ保持部１２４がデータバス１５０上の
データを入力してラッチする。このとき、出力データ保
持部１２３には、タイミングクロックＣＬＫの立上りエ
ッジＥ₃ で取り込んだアドレスデータＡ３に対応する出
力データがラッチされるが、出力データ保持部１２３の
出力端子をハイインピーダンスになっているので、出力
されない。

【００３４】そして、入力データ保持部１２４によるデ
ータ入力が終了して、データバス制御部１２６が出力デ
ータ保持部１２３の出力端子をローインピーダンスに戻
すと、この出力データ保持部１２３から、アドレスデー
タＡ３に対応する出力データが出力される。

【００３５】このとき、入力データ保持部１２４にラッ
チされている入力データが、記憶回路部１２７のアドレ
スＡ４に格納される。

【００３６】その後、上述と同様の動作により、データ
出力が再び繰り返される。

【００３７】演算処理装置１１０の入出力動作も、記憶
装置１２０の場合とほぼ同様であるので、説明を省略す
る。

【００３８】このように、本実施例の半導体装置によれ
ば、データの出力と入力とを切り換える際にダミーサイ
クルが発生しないので、データ入出力動作の高速化が可
能となる。

【００３９】なお、本実施例では、入力データ保持部１
２４をタイミングクロックＣＬＫの立下りエッジで動作
するように構成し、他の各部はクロックＣＬＫの立上り
エッジで動作するように構成したが、その逆、すなわ
ち、入力データ保持部１２４をタイミングクロックＣＬ
Ｋの立上りエッジで動作するように構成し、他の各部は
クロックＣＬＫの立下りエッジで動作するように構成し
てもよいことはもちろんである。

【００４０】また、図１および図２では、／ＷＥが非同
期式の半導体装置の場合を例にとって説明したが、／Ｗ
Ｅが同期式の半導体装置に適用することも可能である。

【００４１】／ＷＥが同期式の半導体装置の構成も、図
１に示した／ＷＥが非同期式の半導体装置とほぼ同様で
ある。ただし、同期式の場合、制御バス１３０から入力
された制御信号（タイミングクロックＣＬＫ、チップイ
ネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ）
は、制御信号保持部１１１，１２１に入力されたとき
に、すべてラッチされる。

【００４２】図３は、記憶装置１２０を同期式とした場
合の入出力動作を示すタイミングチャートである。この
場合の入出力動作は、ＷＥが非同期式の場合（図２参
照）とほぼ同様であるが、ライトイネーブル信号／ＷＥ
がラッチされることにより、この信号／ＷＥも他の制御
信号ＣＬＫ，／ＣＥと同じタイミングで制御信号保持部
１２１に取り込ませることができる。

【００４３】（実施例２）次に、実施例２に係る半導体
装置（請求項２に対応する）について、図４を用いて説
明する。

【００４４】本実施例では、同期式の半導体装置の場合
を例にとって説明する。本実施例に係る半導体装置の構
成も、図１とほぼ同様である。

【００４５】ただし、本実施例では、データバス制御部
１１６，１２６が、出力データ保持部１１３，１２３に
よるデータ出力が行われるたびに、出力データ保持部１
１３，１２３の出力端子を一定時間ハイインピーダンス
にするように、構成されている。

【００４６】なお、本実施例の半導体装置は同期式であ
るので、制御バス１３０から入力された制御信号（タイ
ミングクロックＣＬＫ、チップイネーブル信号／ＣＥ、
ライトイネーブル信号／ＷＥ）は、制御信号保持部１１
１，１２１に入力されたときに、すべてラッチされる。

【００４７】図４は、本実施例に係る記憶装置１２０の
入出力動作を示すタイミングチャートである。この場合
の入出力動作は、実施例１に係る同期式半導体装置の動
作（図３参照）とほぼ同様であるが、データ出力が行わ
れるたびに出力データ保持部１１３，１２３の出力端子
が一定時間ハイインピーダンスにされる点で、図３の場
合と異なる。すなわち、データバス制御部１１６，１２
６は、ライトイネーブル信号／ＷＥの信号値とは無関係
に、タイミングクロックＣＬＫの立上がりエッジから時
間ｔ₁ 経過後に出力データ保持部１１３，１２３の出力
端子をハイインピーダンスにし、さらに、時間ｔ₂ 経過
後にローインピーダンスに戻す。

【００４８】なお、本実施例に係る演算処理装置１１０
の入出力動作も、記憶装置１２０の場合とほぼ同様であ
るので、説明を省略する。

【００４９】このような半導体装置によっても、データ
の出力と入力とを切り換える際にダミーサイクルが発生
しないようにすることができ、データ入出力動作の高速
化が可能となる。

【００５０】なお、本実施例においても、入力データ保
持部１２４をタイミングクロックＣＬＫの立上りエッジ
で動作するように構成し、他の各部はクロックＣＬＫの
立下りエッジで動作するように構成してもよいことは、
もちろんである。

【００５１】

【発明の効果】以上詳細に説明したように、本発明によ
れば、入出力の切り換え時にダミーサイクルが発生しな
い半導体装置、すなわち高速動作が可能な半導体装置を
提供することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の構成を示すブロック
図である。

【図２】実施例１に係る半導体装置の入出力動作の一例
を示すタイミングチャートである。

【図３】実施例１に係る半導体装置の入出力動作の他の
例を示すタイミングチャートである。

【図４】実施例２に係る半導体装置の入出力動作を示す
タイミングチャートである。

【図５】従来の半導体装置の構成を示すブロック図であ
る。

【図６】従来の半導体装置の入出力動作を示すタイミン
グチャートである。

【符号の説明】

１１０ 演算制御装置 １２０ 記憶装置 １１１，１２１ 制御信号保持部 １１２，１２２ アドレス保持部 １１３，１２３ 出力データ保持部 １１４，１２４ 入力データ保持部 １１５，１２５ タイミング制御部 １１６，１２６ データバス制御部 １３０ 制御信号バス １４０ アドレスバス １５０ データバス

Claims (2)

【特許請求の範囲】
1. 【請求項１】制御信号バスから入力されたタイミング信
   号およびアドレスバスから入力されたアドレスデータに
   基づいて、データバスからのデータ入力および前記デー
   タバスへのデータ出力を行う半導体装置において、 前記タイミング信号の立上りタイミングまたは立下りタ
   イミングの一方に基づいて前記データバスへのデータ出
   力動作を行うデータ出力手段と、 前記タイミング信号の立上りタイミングまたは立下りタ
   イミングの他方に基づいて前記データバスからのデータ
   入力動作を行うデータ入力手段と、 前記データ出力手段による前記データ出力動作中に前記
   データ入力手段による前記データ入力動作が割り込んだ
   場合に、前記データ出力手段の出力端子をハイインピー
   ダンスするデータバス制御手段と、 を備えたことを特徴とする半導体装置。
2. 【請求項２】前記データバス制御手段が、前記データ出
   力手段による前記データ出力動作が行われるたびに、こ
   のデータ出力手段の出力端子を一定時間ハイインピーダ
   ンスにすることを特徴とする請求項１に記載の半導体装
   置。