KR0166000B1

KR0166000B1 - 속도 등급이 제한되지 않은 동기 dram을 갖는 반도체 메모리 장치

Info

Publication number: KR0166000B1
Application number: KR1019950032081A
Authority: KR
Inventors: 야스히로 다까이
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1994-09-28
Filing date: 1995-09-27
Publication date: 1999-02-01
Also published as: JP2616567B2; EP0704849A3; EP0704849B1; DE69524348D1; KR960012021A; EP0704849A2; JPH0896574A; US5550784A; DE69524348T2

Abstract

여기 개시된 반도체 메모리의 장치는 파이프라인의 제1스테이지(36)에 있는 버스트 카운트(2), 파이프라인의 제2스테이지(37)에 있는 열 스위치 래치부(4), 및 제3스테이지(38)에 있는 출력 데이터 래치 회로(8)을 포함하고 있다. CAS 대기시간이 2인 동작 모드에서, 버스트 카운터(2)의 제어 신호로서는 클럭 신호가 출력되고, 열 스위치 래치부(4)의 제어 신호로서는 모드 신호에 의해 고레벨로 고정된 놀리합 OR(11)이 출력된다. 이반체 장치는 또한 지연 회로(13)과 출력 제어기 (14,15,16)을 포함하고 있다. 데이터 출력 회로는 출력 데이터 래치 회로(8)의 제어 신호로서 모드 신호의 반전 신호와 클럭 신호의 놀리곱AND(15), 및 모드 신호의 놀리곱 AND(14)와 지연회로(13)을 통해 지연된 신호의 논리합 OR(16)을 공급하도록 배열되어 있다. 이와같이 구성된 동기 DRAM에 있어서, CAS 대기시간이 2인 동작 모드에서의 속도 등급은 제한되지 않는다.

Description

속도 등급의 제한되지 않은 동기 DRAM을 갖는 반도체 메로리 장치

제1a도는 CAS 대기시간이 3인 경우 종래 기술의 동기 DRAM의 동작을 설명하는 타이밍도.

제1b도는 CAS 대기시간이 2인 경우 종래 기술의 동기 DRAM의 동작을 설명하는 타이밍도.

제1c도는 종래 기술의 범용 DRAM의 동작을 설명하기 위한 제1a도 및 제1b도의 타이밍도에 대응하는 타이밍도.

제2도는 종래 기술의 반도체 메모리 장치의 개략도.

제3a도는 CAS 대기시간이 3인 경우 종래 기술예의 동작을 설명하는 타이밍도.

제3b도는 CAS 대기시간이 2인 경우 종래 기술예의 동작을 설명하는 타이밍도.

제4도는 본 발명의 실시예에 개략도.

제5a도는 CAS 대기시간이 3인 경우 동작을 설명하는 타이밍도.

제5b도는 CAS 대기시간이 2인 경우 동작을 설명하는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

2 : 버스트 카운터 3 : 열 디코더

4 : 열 스위치 래치부 5 : 메모리 블럭

6,7 : 데이터 증폭기 8 : 출력 데이터 래치 회로

9 : 출력 버퍼 10 : 버퍼

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부 클럭에 동기되어 있는 동기DRAM, 동기 SRAM의 속도 등급(speed grade)이 열 어드레tm 스트로브(column address)(CAS) 대기시간이 2인 경우에 향상되는 반도체 메모리 장치에 관한 것이다.

이와 같이 형태의 종래 기술의 몇몇 반도체 장치들이 NEC 기술 보고서 제47권 제3호 1994, 76-77페이지에 나타나있다. 제1a도 및 제1b도는 상기 문헌에 있는 동기 DRAM 동작의 타이밍도이고, 제1a도는 CAS 대기시간이 3인 경우에 대한 것이고, 제1b도는 CAS 대기시간이 2인 경우에 대한 것이다. 제1c도는 제1a도 및 제1b도의 타이밍도에 대응하는 범용 DRAM의 동작의 타이밍도이다. 제1a도 내지 제1c도를 참조하면, 외부신호를, 예를들어 명령 신호(COMMAND) 및 외부 어드레스 신호(ADD)는 저레벨에서 고레벨로의 클럭 신호의 상승 타이밍에 동기하여 래치되며, 래치된 신호들을 각 명령들로서 인식되도록 디코드된다.

용어 CAS 대기시간은 여기에서는 열 어드레스의 지정(READ 명령 입력)으로부터 지정된 어드레스 데이터의 출력때까지 필요한 클럭 사이클의 수를 말한다. 예를들어, 제1a도를 참조하면, READ 명령 입력을 동기하기 위한 클럭 신호의 클럭사이클 C4이후에 2 클럭 사이클 지연된 클럭 사이클 C6에서, 내부 어드레스 신호 A1의 데이터는 제1출력 데이터로서 출력되고 메모리 시스템은 3 클럭 사이클 지연된 클럭 사이클 C7의 상승 타이밍에서 이 데이터를 래치하여 출력하게 되며 따라서 3의 CAS 대기시간을 제공하게 된다. 차후의 클럭 사이클 C8 내지 C10에서는 내부카운터, 즉 버스트 카운터에서 발생된 내부 어드레스 A2 내지 A4의 테이타가 출력된다.

제1b도의 경우, READ 명령과 동기하기 위한 클럭 신호가 클럭 신호가 클럭 사이클 C3이후에 2 클럭 사이클 지연된 클럭 사이클 C5에서 어드레TM A1의 데이터는 출력되고 2의 CAS 대기시간을 제공하게 된다.

동기 DRAM에서 열 어드레스 신호(ROW)와 활성 명령(ACT)는 클럭 신호의 클럭 사이클 C1에 동기하여 공급된다는 사실은 범용 DRAM에서 고레벨에서 저레벨로 클럭사이클 C1의 행 어드레스 스트로브(Row Address Strobe)(RAS) 반전 신호에 해당하며, 열 어드레스 신호를 취출하기 위한 워드 라인(word line)이 선택되고 이에 따라 메모리 셀 데이터는 센스 중폭기에서 증폭된다.

클럭 사이클 C1에 동기하여 외부 어드레스 신호 A1 및 READ 명령의 공급은 범용 DRAM에서 외부 어드레스 신호 A1의 공급 및 클럭 사이클 C4에서 고레벨에서 저레벨로 CAS 반전 신호의 반전에 대응하여, 어드레스 A1 데이터는 제1c도에 도시된 바와 같이 판독된다.

클럭 사이클 c13에 돌기한 프리차아지(precharge) 명령(PRE)의 공급은 범용 DRAM에서는 클럭 사이클 c13에서 저레벨에서 고레벨로 RAS 반전 신호의 반전에 대응한다.

현재의 범용 DRAM의 일반적인 동작 속도를 나타내는 속도 등급(speed grade)은 -60이다. 이등급에서, 외부 어드레스 신호 입력으로부터 메모리 셀에 저장된 데이터의 출력 버퍼로부터의 출력까지의 시간, 즉 어드레스 억세스 시간은 30 nsec 이다. 반면에, 동기 DRAM의 경우에는 READ 명령의 공급으로부터 출력 버퍼로부터의 메모리 셀의 출력까지의 내부 동작은 범용 DRAM의 어드레스 억세스 시간에서의 동작에 대응한다.

이와같이, CAS 대기시간이 3인 경우, 30 nsec동안의 내부 동작은 3 클럭 사이클동안 수행된다. 이것은 최소 클럭 사이클 주기가 10 nsec이고, 최대 주파수가 100MHz인 것을 의미한다.

예를들어, 15 nsec의 최소 클럭 사이클로, 즉 67MHz의 비교적 낮은 주파수로 동기 DRAM을 동작시키는 것이 요망되는 경우를 생각해 볼 때, 이는 3 클럭이 45 nsec에 해당하게 된다. 상기한 바와 같이, 동기 DRAM의 내부에서, 동작 속도에 관해서는 최소 클럭 사이클이 10 nsec이고, 3개의 클럭은 30 nsec에 해당한다. 그러므로, 45nsec보다 더 긴 시간은 고려의 대상이 아니다.

그러므로, 동작 모드가 내부 어드레스 신호 A1의 데이터가 그 다음 클럭(즉, 첫 번째 클럭)부터 READ 명령이 공급된 타이밍에서의 클럭 사이클에서 출력되기 시작하도록 설정되어 있을 경우, 즉 모드가 2의 CAS 대기시간으로 설정되어 있는 경우에는 최소 클럭 사이클은 15 nsec가 되고 2 클럭은 30 nsec가 된다. 이와같이 최대 주파수는 67MHz이다. 따라서, 시스템 효율을 증가시킬 수 있게 된다.

3의 CAS 대기시간을 갖는 100MHz 동작과 2의 CAS 대기시간을 갖는 67MHz 동작을 장치에서의 내부 동작으로 가정하는 경우, 이들은 실질상 동일한 내부 동작속도에 있게 된다.

환언하면, CAS 대기 시간이 3인 경우 3클럭 사이클은 3 x 10 = 30 nsec 에 해당하는 반면, 2 클럭 사이클의 CAS 대기 시간인 경우에는 2 x 15 = 30 nsec에 해당한다.

제2도는 반도체 메모리 장치의 종래 기술의 일예의 개략도이다. 이 메모리 장치는 3-스테이지 파이프라인 시스템을 채용하고 있으며 외부 어드레스 신호의 공급으로부터 출력 버퍼로부터의 메모리 데이터 출력까지의 신호의 흐름, 즉 어드레스 억세스 버스는 3개의 래치 회로에 의해 분할되어 있다.

이 반도체 메모리 장치는 입력 단자(17)로부터 공급된 외부 어드레스 신호를 수신하기 위한 입력 버퍼(1)과 : 버퍼(10)을 거쳐 단자(18)로부터 공급된 클럭 신호에 동기하여 외부 어드레스 신호 출력을 래치하여 이에 따라 내부 어드레스 A1,A2,A3.....를 발생하기 위한 버스트 카운터(2)와: 버스트 카운트(2)의 데이타 출력을 디코드하기 위한 것으로서 NAMD 게이트(31a,31b....)를 포함하는 열 디코더(3)과: 클럭 신호와 내부적으로 공급된 모드 신호(19)의 논리합(OR 동작)을 취하기 위한 OR 게이트(11)로부터 출력된 제어 신호에 동기하여 열 디코더 출력을 래치하기 위한 것으로서 스위치(41a)와 인버터(42a,43a)를 각각 가지고 있는 복수의 래치요소를 포함하고 있는 열 스위치 래치부(4)와: 메모리 블록(5)와: 메모리 블록(5)를 구성하고 있으며 열 선택 신호(23)이 그에 결합되어 있는 트래지스터(51a)와 한 센스 증폭기 출력이 게이트에서 그에 결합되어 있는 트랜지스터(52a)를 갖는 직렬회로, 및 열 선택 신호가 그에 결합되어 있는 트랜디스터(51b)와 다른 센스 증폭기 출력이 게이트에서 그에 결합되어 있는 트랜지스터(52b)를 가지고 있으면서 상기 직렬 회로와 전원 공급 전위VDD와 접지 전위사이에 접속되어 있는 다른 직력회로를 포함하고 있는 열 선택기(column selector)와: 디스트 라인 쌍(pair digit lines)(30,31)로부터 공급된 셀 데이터를 증폭하기 위한 센스 증폭기(53)과: 디지트 라인(30,31)교차하는 워드 라인(29)의 교차점에 제공되어 있는 셀(54)와: 셀 데아타를 전송하기 위한 것으로서 부하 요소(34,35)에 의해 각각 전원공급 전위VDD풀업(pull up)되어 있는 판독 버스(25,26)과: 판독버스(25,26)상의 셀 데이터를 증폭하기 위한 데이터 증폭기(6,7)과: 버퍼(50)을 통해 클럭 신호 단자(18)로부터 공급된 클럭 신호에 동기하여 판독/기록 버스(32,33)상에 공급된 셀 데이터를 래치하기 위한 출력 데이터 래치 회로(8): 및 출력 단자(20)을 통하여 외부로 출력 데이터를 출력하기 위한 출력 버퍼(9)를 구비하고 있다.

열 디코더(3) 열 스위치 래치부(4) 및 메모리 블록(5)는 설명을 용이하게 하기 위하여 단지 부분적으로만 도시되어 있다.

상기 구조의 도해에 있어서, 버스트 카운터(2)로부터 열 스위치 래치부(4)에 이르는 부분은 파이프라인의 제1스테이지(36)으로 도시되어 있고, 열 스위치 래치부(4)로부터 출력 데이터 래치 회로(8)에 이르는 부분은 파이프라인의 제2스테이지(37)로서 도시되어 있으며, 출력 데이터 래치 회로(8)로부터 출력 단자(20)에 이르는 부분은 파이프라인의 제3스테이지(38)로서 도시되어 있다.

제3a도 및 제3b도는 상기 제2도의 구조의 동작을 설명하기 위한 타이밍도로서, 제3a도는 CAS 대기시간이 3인 경우에 대한 것이고, 제3b도는 CAS 대기시간이 2인 경우에 대한 것이다.

파이프라인의 제1스테이지(36)에 있어서, 클럭 신호의 클럭 신호의 클럭 사이클 C1에서 버스트 카운터(2)는 외부 어드레스 신호A1을 래치하여 열 디코더(3)에서 디코드되는 내부 어드레스 신호 A1,A2,A3....를 발생하여 출력한다.

CAS 대기시간이 3이고 모드 신호(19)가 저레벨에 있는 경우, 파이프라인의 제2스테이지(37)에서는 그 다음 클럭 사이클 C2에서 열 디코더(3)의 출력이 제어 신호 라인(27)상의 클럭 신호에 동기하여 래치되며, 고레벨에 있는 이 래치된 출력신호에 의해 메모리 블록(5)의 트랜지스터(51a,51b)가 선택된다.

이때에 활성 명령 및 행 어드레스(ROW)(둘다 도시안된)에 의해 선택된 워드라인(29)는 메모리 셀 데이터가 디지트 라인 쌍(30,31)상으로 판독 될 수 있도록 해준다. 이렇게 판돈된 데이터는 센스 증폭기(53)에서 증폭되어 디지트 라인쌍(30,31)중 하나를 고레벨로 되고 다른 하나를 저레벨로 된다. 이 고레벨에 의해 예를들어 트랜지스터(52a)는 작동되고 그 다음에 트랜지스터(51a,51b)가 작동된다. 활성 트랜지스터(51a)가 접속되어 있는 판독 버스(25)는 저레벨로 된다.

비활성 트랜지스터(51b)가 접속되어있는 판독 버스(26)은 고레벨로 되는데 그 이유는 부하 요소(34)에 의해 전원 전위 VDD로 풀업되기 때문이다. 이들 데이터는 출력 래치 회로(8)로 공급되도록 데이타 증폭기(6,7)에 의해 증폭된다.

그 다음에, 파이프라인의 제3스테이지에 있어서, 그 다음 클럭신호에 C3에서 출력 래치 회로(8)은 제어 신호 라인(28)상의 클럭 신호에 동기하여 공급된 데이터를 래치하여 래치된 데이터를 출력 버퍼(9)를 통하여 외부로 출력한다.

CAS 대기시간이 2인 경우에, 동작은 상기한 바와같이 2 클럭 사이클로 완료한다. 이를 위해, 모드 신호(19)는 OR 게이트(11)의 출력을 고레벨로 강제적으로 고정하기 위하여 고레벨로 되며, 파이프라인의 제2스테이지는 래치되지 않고 데이타가 반전에 의해서만 출력되는 상태로 된다. 즉 , 파이프라인의 제1및 제2스테이지는 서로 결합되어 있으며 한 클럭 사이클로 동작하고 따라서 2의 CAS 대기시간을 실현하게 된다.

상기의 반도체 메모리 장치에는, 파이프라인의 제1스테이지, 제2스테이지 및 제3스테이지의 신호 처리 시간 또는 용량은 각각 약 7,10 및 10nsec이다. 이와같이 CAS 대기시간이 3인 경우, 모든 파이프라인 스테이지의 동작을 달성하는데 필요한 최소 클럭 사이클은 10nsec이다. 즉 대응하는 최대 주파수는 100MHz이다.

CAS 대기시간이 2인 경우, 파이프라인의 제1및 제2스테이지는 한 클럭 사이클 동작동안 서로 결합되어 있다. 이와같이 이 경우에 모든 파이프라인 스테이지의 동작에 필요한 최소 클럭 사이클은 7 + 10 = 17 nsec이고, 대응하는 최대 주파수는 59MHz이다.

상기한 바와같이, 현재의 범용 DRAM의 일반적인 동작 속도를 나타내는 속도 등급이 -60인 경우, 외부 어드레스 신호의 입력으로부터 메모리 셀에 저장된 데이터를 출력 버퍼로부터 출력하게 될 때까지의 시간, 즉 어드레스 억세스 시간은 30nsec이다. 반면에, READ 명령을 공급으로부터 메모리 셀 데이터를 출력 버퍼로부터 출력하는 때까지의 동기 DRAM의 내부 동작의 범용 DRAM에서 어드레스 억세스 시간에서의 범용 DRAM의 동작에 해당한다.

그러므로, 범용 DRAM에서와 같이 동기 DRAM을 15nsec의 최소 클럭 사이클로, 즉 그에 대응하는 67MHz의 비교적 낮은 주파수로 동작시키는 것이 요망되는 경우에 비해서, CAS 대기시간이 2인 경우에 최소 클럭 사이클은 17nsec이고, 최대 주파수는 59MHz이다. 그러므로 동작 속도는 동일한 속도 등급으로 극도록 감소된다.

환언하면, 2의 CAS 대기 시간은 속도 등급의 상한을 경정하며, 따라서 약 15%정도의 동작 속도 열화가 야기되고 이에 따라 소망의 속도 등급을 얻기가 불가능하다.

종래 기술에 내재하는 상기 단점을 고려하여 고안된 본 발명의 목적은 CAS대기 시간이 2인 경우에 동작 속도 상한을 개선 시킬 수 있는 동기 DRAM을 제공하는 것이다.

본 발명의 한 특징에 따르면, 외부 어드레스 신호를 래치하여 소정의 클럭주기를 갖는 제1클럭신호에 동기하여 내부 어드레스 신호를 발생시키는 버스트카운터: 내부 어드레스 신호를 디코드하기 위한 열 디코더: 내부적으로 공급된 모드 신호가 활성인 경우에는 제1클럭 신호의 공급이 차단되는 데이터-쓰루 상태를 취하고, 모드 신호가 비활성인 겨우에는 제1클럭 신호에 동기하여 열 디코더의 출력을 래치하는 열스위치 래치부: 및 판독 명령의 제어하에서 열 스위치 래치부의 출력에 의해 지정된 메모리 데아타를 판독하여 제1클럭 신호에 동기하여 판독된 데이터를 래치하기 위한 출력 데이터 래치 회로를 구비하고 있으며, 모드 신호가 비활성인 겨우에는 버스트 카운터의 래치 타이밍으로부터 N(N은 2 이상의 정수)클럭 사이클후의 제1클럭 신호에 동기하여 내부 어드레스 신호에 의해 지정된 데이터를 판독하고 판독된 데이터는 출력 데이터 래치 회로로부터 출력되도록 제1동작 모드가 설정되고, 제1클럭 신호보다 더 긴 사이클 주기를 갖는 제2클럭 신호가 제1클럭 신호 대신 에 공급되고 또한 모드 신호가 비활성인 경우에는, 버스트 카운터의 래치 타이밍으로부터 N-1클럭 사이클후의 제2클럭 신호에 동기하여 내부 어드레스 신호에 의해 지정된 데이터를 판독하고 데이터는 출력 데이터 래치 회로로부터 출력되도록 제2동작 모드가 설정되어 있는 반도체 메모리 장치가 제공되어 있는데, 상기 반도체 메모리 장치는 제2동작 모드하에서 소정의 기간만큼 제2클럭 신호를 지연시키기 위한 지연 회로: 및 지연 회로에 의해 지연된 제2클럭 신호에 동기하여 출격 데이터 래치 회로로부터 출력되는 데이터를 제어하기 위한 출력 제어 수단을 구비하고 있다.

본 발명에 따른 반도체 메모리 장치는 제1동작 모드로 설정될 수 있으며, 이 모드에서는 제1클럭 신호에 응답하여 외부 어드레스 신호를 래치하여 판독 명령의 제어하에서 내부 어드레스 신호에 의해 지정된 메모리 데이터를 판독하여 제1클럭 신호의 래치 타이밍으로부터 N(N은 2이상의 정수) 클럭후의 제1클럭 신호에 동기하여 판독된 데이터를 출력 데이터 래치로부터 출력하기 위한 내부 어드레스 신호를 발생시키며, 또한 제2동작 모드로 설정될 수 있으며, 이 모드에서는 제1클럭 신호를 대신하여 제1클럭 신호보다 더 긴 사이클의 제2클럭 신호에 응답하여 외부 어드레스 신호를 래치하여판독 명령의 제어하에서 내부 어드레스 신호에 의해 지정된 메모리 데이터를 판독하여 외부 어드레스 신호의 래치 타이밍으로부터 N-1 클럭후의 제2클럭 신호에 동기하여 판독된 데이터를 출력 데이터 래치로부터 출력하기 위한 내부 어드레스 신호를 발생시키며, 이 장치는 또한 제2동작 모드에서 소정의 기간 만큼 제2클럭 신호를 지연시키기 위한 수단을 더 구비하고 있고 출력 데이터 래치는 지연된 신호에 응답하여 데이터를 출력하게 된다. 이와같이, 동기 DRAM또는 동기 SRAM의 동작 속도 등급의 상한에 어떤 제한도 없이 제2동 작모드를 실행할 수 있다.

본 발명의 상기한 목적, 특징 및 잇점과 다른 목적, 특징 및 잇점들은 첨부된 도면과 관련하여 이하에 설명된 본 발명의 양호한 실시예의 설명으로부터 분명하게 하게 될 것이다.

본 발명의 일실시예를 도면을 참조하면서 설명하기로 한다.

제4도는 본 발명에 따른 반도체 메모리 장치의 일실시예의 개략도를 나타낸 것이다. 이 실시예는 CAS 대기시간(latency)이 2인 경우에 범용 DRAM의 경우와 같이 동일한 속도 등급(speed grade)을 제공하기 위하여 출력 데이터 래치 제어 신호 공급 타이밍이 지연 회로에 의해 지연된다는 점에서 상기한 종래예와 다르다.

제4도를 참조하면, 이 반도체 메모리 장치에서 외부 어드레스 신호 입력 단자(17)은 버스트 카운터(2)의 데이터 입력 단자에 접속되어 있는 출력 단자를 갖는 입력 버퍼(1)에 접속되어 있다. 입력 단자(18)로부터 버퍼(10)을 거쳐 클럭 신호를 공급받는 제어 라인(21)은 버스트 카운터(2)의 제어 신호 입력 단자에 접속되어 있다. 버스트 카운터(2)의 데이타 출력 단자는 내부 어드레스 신호라인(22)를 거쳐 열 디코더(column decoder)의 NAND게이트(31a,31b)의 입력 단자에 접속되어 있다. 열 디코더(3)의 출력 단자는 열 스위치 래치부(4)의 스위치(41a)의 데이터 입력 단자에 접속되어 있다. 내부적으로 공급된 모드 신호(19)와 단자(18)로부터 공급된 클럭 신호의 논리합을 취하기 위한 OR 게이트(11)의 출력은 제어 신어 라인(27)을 거쳐 열 스위치 래치부(4)의 제어 신호 입력 단자에 접속되어 있다.

열 스위치 래치부(4)는 소정의 수의 래치 회로를 표함하고 있으며, 그 각각은 제어 신호 입력 단자를 갖는 스위치(41a), 데이터 입력 단자와 데이터 출력 단자사이에서 상기 스위치(41a)와 직렬 접속되어 있는(cascade conndeted) 인버터(42a), 및 상기 인버터(42a)와 병렬 접속되어 있고 그에 반대 극성을 갖는 인버터(43a)를 가지고 있다.

열스위치 래치부(4)의 출력 단자는 열 선택 신호 라인 (23)을 거쳐 메모리 블록(5)의 트랜지스터(51a,51b)의 게이트에 접속되어 있다. 메모리 블록(5)는 판독버스(25)와 접지 전위사이에서 직렬 접속되어 있는 트랜지스터(51a,52b)를포함하고 있다. 센스 증폭기(53)은 각각의 트랜지스터(52a,52b)의 게이트에 접속되어 있는 한쌍의 출력 단자를 가지고 있다. 센스 증폭기(53)의 한쌍의 입력 단자는 한쌍의 디지트 라인(digit line)(30,31)에 접속 되어 있다. 셀(54)는 한쌍의 디지트 라인(30,31)에 교차하는 워드 라인(29)의 교차점에 배치되어 있다.

판독 버스(25,26)은 각각의 부하 요소(load element)(34,35)에 의해 전원 공급 전압 VDD 풀업(pull up)되어 데이터 증폭기(6)에 접속되어 있다. 데이터 증폭기(6)의 출력 단자는 판독/기록 버스(32,33)을 거쳐 출력 데이터 래치 회로(8)의 데이터 입력 단자에 접속된 출력 라인을 갖는 데이터 증폭기(7)의 데이터 입력 단자에 접속되어 있다.

한 입력 단자는 지연 회로(13)를 통해 클럭 신호 입력 단자(19)에 접속되어 있고 다른 입력 단자는 모드 신호 입력 단자에 접속되어 있는 AND 게이트(14)의 출력과, 한 입력 단자는 클럭 신호 입력 단자(18)에 접속되어 있고 다른 입력 단자는 인버터(12)를 거쳐 모드 신호의 신호라인(19)에 접속되어 있는 AND 게이트 (15)의 출력의 논리합을 취하기 위한 OR 게이트(16)의 출력 단자는 출력 데이터 래치회로(8)의 제어 신호 입력 단자에 접속되어 있다.

출력 데이터 래치 회로(8)은 버퍼(9)를 통하여 데이터 출력 단자(20)에 접속되어 있는 출력 라인을 가지고 있다.

열 디코더(3), 열 스위치 래치부(4) 및 메모리 블록(5)는 설명을 용이하게 하기 위해 단지 부분적으로만 도시되어 있다.

상기 구조의 도해에 있어서, 버스트 카운터(2)로부터 열 스위치 래치부(4)에 이르는 부분은 파이프라인의 제1스테이지(36)으로서 도시되어 있고, 열 스위치 래치부(4)에서부터 출력 데이터 래치 회로(8)에 이르는 부분은 파이프라인의 제2스테이지(37)로서 도시되어 있으며. 출력 데이터 래치 회로(8)로부터 출력단자(20)에 이르는 부분은 파이프라인의 제3스테이지(38)로서 도시되어 있다.

제5a도 및 제5b도는 상기 제4도 구조의 동작을 설명하기 위한 타이밍도로서 제5a도는 CAS 대기시간이 3인 경우에 대한 것이고, 제5b도는 CAS 대기시간이 2인 경우에 대한 것이다.

파이프라인의 제1스테이지(36)에 있어서, 클럭 신호의 클럭 사이클 C1에서는 버스트 카운터(2)는 외부 어드레스 신호 A1을 래치하여 내부 어드레스 신호 A1,A2,A3.....를 발생 및 출력하게 되고 이 어드레스 신호들은 열 디코더(3)에서 디코드 된 다음에 열 스위치 래치부(4)에 공급된다.

CAS 대기시간이 3인 경우, 모드 신호는 저레벨로 설정되어 OR게이트(11)은 공급된 클럭 신호를 제어 신호 라인(27)에 직접 출력한다. 이와같이, 파이프라인의 제2스테이지에 있어서, 그 다음에 클럭 사이클 C2에서는 열 스위치 래치부(4)는 클럭 신호에 동기하여 열 디코더(3)의 출력을 래치하여 고레벨에 있는 이 래치된 출력신호에 의해 메모리 블록(5)의 트랜지스터(51a,51b)가 선택된다.

이때에, 메모리 셀(54)내의 데이터는 활성 명령 및 행 어드레스(ROW)(둘다 도시안됨)에 따라 워드 라인(29)를 거쳐 한쌍의 디지트 라인(30,31)로 판독된다. 이 판독된 메모리 셀 데이터는 센스 증폭기(53)에 의헤 증폭되어 한쌍의 디지트라인(30,31)중 하나를 고레벨로 하고 다른 것을 저레벨로 하게 된다. 고레벨인 경우, 예를들어 트랜지스터(52a)가 작동된 다음에 트랜지스터(51a,51b)가 열 스위치 래치부(4)로부터 출력된 열 선택 신호(23)에 의해 작동되며, 이와같이 트랜지수터(51a)가 그에 접속되어 있는 판독 버스(25)가 저레벨로 된다.

반면에, 저레벨의 비트 라인(31)에 접속되어 있는 트랜지스터(52b)는 작동 되지 않으며, 이와같이 트랜지스터(51b)가 그에 접속되어 있는 판독버스(26)은 고레벨로 되는데 그 이유는 판독 버스는 부하 요소(35)에 의해 전원 공급 전위 VDD로 풀업되어 있기 때문이다.

판독 버스(25,26)으로 판독된 셀 테이타는 데이터 증폭기(6,7)에 의해 증폭된 다음에 출력 래치 회로(8)에 공급된다.

그 다음에, 파이프라인의 제3스테이지(38)에 있어서, 그 다음 클럭 사이클 C3에서는 모드 신호(19)가 제레벨에 있기 때문에, 인버터(12)의 고레벨 출력이 AND게이트(15)의 한 입력 단자에 공급되고, 이와 같이 다른 입력 단자에 공급된 클럭신호는 OR 게이트(16)의 한 입력 단자에 직접 출력된다. 모드 신호(19)가 저레벨에 있기 때문에, AND 게이트(14)의 출력은 저레벨에 고정되고 따라서 OR게이트(16)은 클럭 신호를 제어 신호 라인(28)로 전송하게 된다. 클럭 신호에 동기하여, 출력 래치 회로(8)은 공급된 셀 데이터를 래치하고 출력 버퍼(9) 및 데이터 출력 단자(20)을 거쳐 데이타를 외부로 출력하기 시작한다.

CAS 대기시간이 2인 경우, 파이프라인의 제1스테이지(36)에 있어서 CAS 대기시간이 3인 경우와 동일한 동작이 클럭 신호의 클럭 사이클 C1에서 외부 어드레스 신호 A1의 래치의 결과 버스트 카운터(2)로부터 발생된 내부어드레스 신호 A1,A2,A3....가 열 디코더(3)에서 디코더되어 열 스위치 래치부(4)로 공급된 때까지 수행된다.

CAS대기 시간이 2이 경우에는 상기한 바와 같이 2 클럭 사이클로 동작이 완료된다. 모드 신호(19)를 고레벨로 변경함으로써, OR 게이트(11)의 출력은 강제적으로 고레벨로 변경되며 이 고레벨로 열 스위치 래치부(4)의 제어 신호 입력 단자는 고레벨로 고정되며 따라서 파이프라인의 제2스테이지의 래치 동작없이 단지 데이터를 역으로 출력하는 상태만을 야기하게 된다.

바꾸어 말하면, 파이프라인의 제1및 제2스테이지는 그의 한 클럭 사이클동작 동안에 서로 결합되게 되고 이에 따라 CAS 대기시간이 2인 경우 파이프라인의 제1및 제2스테이지 클럭 사이클 C1에서 동작되고 따라서 클럭 사이클 C1의 종료 타이밍에 이르기까지 트랜지스터(51a,51b)가 선택되어 메모리 셀을 규정하게 되고 그안에 있는 데이터는 이와같이 센스 증폭기(53)에서 증폭되고 증폭된 데이터는 판독버스(25,26)으로 출력된다. 데이타는 또한 데이터 증폭기(6,7)에서 증폭된 다음에 출력 데이터 래치 회로(8)로 공급된다.

반면에, 파이프라인의 제3스테이지에서 출력 데이터 래치 회로(8)에서는, 모드 신호(19)가 고레벨레에 있기 때문에 인버터는 AND 게이트(15)의 한 입력 단자에 저레벨 출력을 제공하게 된다. 이 신호는 다른 입력 단자에 공급된 클럭 신호에 의해 영향을 받지 않기 때문에, AND 게이트(15)의 출력은 저레벨로 고정되어 OR 게이트(16)의 한 입력 단자에의 입력은 레벨이 고정된다. AND 게이트(14)의 출력은 OR 게이트(16)의 다른 입력 단자에 공급되는 반면, 소정의 지연 시간, 예를들어 4nsec의 설계 지연시간만큼 지연회로(13)에서 지연되었던 클럭 신호는 다른 입력 단자에 공급되며 4 nsec만큼 지연된 이 클럭 신호는 AND 게이트(14)의 출력 단자에 직접 공급된다.

OR 게이트(16)은 상기한 지연된 클럭 신호를 제어 신호 라인(28)에 전송한다. 그 다음 클럭 사이클 C2의 타이밍에서, 출력 래치 회로(8)은 지연된 클럭 신호에 동기하여 공급된 셀 데이터를 래치하여, 래치된 데이터를 출력 버터(9) 및 데이터 출력 단자(20)을 통하여 외부에 출력하기 시작한다.

CAS 대기시간이 2인 경우, 상기한 바와 같이 4nsec의 지연시간은 가상 동작 속도(virtual operation speed)가 제1및 제2사이클에서 각각 13 및 14nsec가 되도록 클럭 신호를 설계한다는 것을 의미한다. 바꾸어 말하면, 동기 DRAM의 동작 속도 용량은 상기한 바와 같이 파이프라인의 제1내지 제3스테이지에서 각각 7,10 및 10nsec이고 따라서 제5b도의 클럭 신호(18)의 클럭 사이클 C1과 C2의합은 27nsec이다. 제1및 제2스테이지가 직접 서로 결합되어 있는 경우에, 클럭 사이클은 17nsec이다. 그러나, 출력 데이터 래치 회로(8)의 제어 신호 입력 단자에 공급된 클럭 신호는 4nsec만큼 지연되어 있기 때문에, 버스트 카운터(2)의 제어신호 입력 단자에 공급된 클럭 신호의 클럭 사이클 C1의 저레벨에서 고레벨로 의 상승 타이밍으로부터 출력 데이타 래치 회로(8)의 제어 신호 입력 단자에 공급된 클럭 신호(28)의 클럭 사이클 C2의 상승 타이밍까지의 시간 기간은 17nsec -4nsec = 13nsec,로 간주할 수 있다.

반면에, 제3스테이지에서 버스트 카운터(2)의 제어 신호 입력 단자에 공급된 클럭 신호의 클럭 사이클 C2의 저레벨에서 고레벨로의 상승 타이밍으로부터 출력 데이터 래치 회로(8)의 제어 신호 입력 단자에 공급된 클럭 신호의 클럭 사이클 C3의 상승 타이밍까지의 시간 기간은 10nsec+4nsec = 14nsec로 간주할 수 있다.

이와같이 최대 주파수는 71MHz이고, 그렇지 않은 겨우 CAS 대기시간을 2로 설정함으로써 생길 수도 있는 속도 등급의 상한에 어딴 제한 요건도 부과되지 않으며, 따라서 -10의 속도 등급을 달성할 수 있다.

상기의 실시예가 CAS 대기시간이 3 및 2인 경우와 관련하여 기술되고 있지만, CAS 대기시간이 N(2보다 크거나 같은 정수) 및N-1로 설정될수 있는 경우에 속도 등급 개선을 위해 동일한 결과를 얻을 수 있다.

또한, 3-스테이지 파이프라인 시스템을 사용하는 동기 DRAM을 개시하고 있지 만, 본 발명의 주제가 데이터 출력 타이밍이기 때문에, 본 발명은 예를들어 2-비트 프리페치 시스템(2-bit pre-fetch system)의동기 DRAM에도 적용할 수 있다.

또한, 본 발명은 동기 DRAM 뿐만아니라 클럭에 동기하여 동작할 수 있는 반도체 메모리 장치, 예를들어 동기 SRAM에도 적용할 수 있다.

본 발명이 비록 양호한 실시예의 형태로 기재되이있지만, 사용된 용어들은 한정을 위한 것이 이니라 설명을 위한 것이고, 청구 범위에 의해 정의된 본 발명의 진정한 범위를 벗어나지 않고 첨부된 특허 청구의 범위의 권리 범위내에서 변경이 이루어 질수 있음을 알아야 한다.

Claims

외부 어드레스 신호(A1)을 래치하여 소정의 클럭 주기를 갖는 제1클럭 신호에 동기하여 내부 어드레스 신호(A1,A2,A3.....)를 발생시키는 버스트 카운터 (2) : 내부 어드레스 신호(A1,A2,A3....)를 디코드하기 위한 열 디코더 (3) : 내부적으로 공급된 모드 신호가 활성인 겨우에는 제1클럭 신호의 공급이 차단되는 데이터-쓰루(data-through)상태를 취하고, 모드 신호가 비활성인 경우에는 제1클럭 신호에 동기하여 열 디코더(3)의 출력을 래치하는 열 스위치 래치부 (4) : 및 판독 명령의 제어하에서 열 스위치 래치부(4)의 출력에 의해 지정된 메모리 데이터를 판독하여 제1클럭 신호에 동기하여 판독된 데이탈를 래치하기 위한 출력 데이터 래치 회로(8)를 구비하고 있으며, 모드 신호가 비활성인 경우에는 버스트 카운터(2)의 래치 타이밍으로부터 N(N은 2 이상의 정수) 클럭 사이클후의 제1클럭 신호에 동기하여 내부 어드레스 신호에 의해 지정된 데이터를 판독하여 판독된 데이터는 출력 데이터 래치 회로(8)로부터 출력되도록 설정된 제1동작모드와 제1클럭 신호보다 더 긴 사이클 주기를 갖는 제2클럭 신호가 제1클럭 신호 대신에 공급되고 또한 모드 신호가 비활성인 겨우에는 ,버스트 카운터(2)의 래치 타이밍으로부터 N-1 클럭 사이클후의 제2클럭 신호에 동기하여 내부 어드레스 신호에 의해 지동된 데이터를 판독하여 판독된 데이터는 출력 데이터 래치 회로로부터 출력되도록 설정된 제2동작모드를 갖는 반도체 메로미 장치에 있어서 상기 제2동작 모드하에서 소정의 기간만큼 상기 제2클럭 신호를 지연시키기위한 지연 회로(13) : 및 상기 지연 회로에 의해 지연된 상기 제2클럭 신호에 동기하여 상기 출력 데이터 래치 회로(8)로부터 출력되는 데이터를 제어하기 위한 출력 제어 수단(14,15,16)을 구비하고 있는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 출력 제어 수단은 상기 출력 데이터 래치 회로(8)이 제어 신호로서 상기 모드 신호의 반전 신호와 제2클럭 신호으 논리곱AND(15), 및 상기 모드 신호의 논리곱 AND(14)와 상기 지연 회로(13)을 통해 상기 제2클럭 신호를 지연시킨 결과로 얻어진 신호의 논리합 OR(16)을 공급하도록 배열되어 있는 것을 특징으로 하는 반도체 메모리 장치.
제 2항에 있어서 상기 지연 회로(13)은 상기와 같이 결정된 지연 시간이 상기 제1클럭 신호의 사이클과 상기 제2클럭 신호의 사이클간의 차이로서 결정된 시간을 초과하지 않도록 배열되어 있는 것을 특징으로하는 반도체 메모리 장치.