JP4253097B2 - 半導体記憶装置及びそのデータ読み出し方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及びそのデータ読み出し方法に関するもので、特にメモリセルアレイからのランダムなデータの読み出しと書き込みを、クロック信号に同期して高速に行う機能を有する高速サイクル（Fast Cycle）シンクロナスＤＲＡＭ（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送レートを実現するダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）のデータ読み出し方式に係るものである。
【０００２】
【従来の技術】
ＤＲＡＭのデータアクセスをＳＲＡＭ並に高速化し、高いクロック周波数（サイクルタイムｔＣＫ）による高いデータバンド幅（単位時間当たりのデータバイト数）を得るために、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）が発案され、既に４Ｍや１６ＭＤＲＡＭ世代より実用化されている。
【０００３】
最近では、このＳＤＲＡＭをさらに高速化するために、クロック信号の立ち上がりエッジと立ち下がりエッジの両方に同期させることにより、従来の２倍のデータ転送レートで動作するダブルデータレートＳＤＲＡＭが提案され、製品化が進められている。
【０００４】
ところで、データ転送レートを高速化するために、データバンド幅の向上が進む一方で、メモリコアにおけるセルデータのランダムアクセス、すなわち行（ロー）が変化した異なる行アドレス（Row Address）からのデータアクセスの高速化には、ＤＲＡＭ特有の破壊読み出しと増幅動作、さらに次のメモリコアのアクセスに先立つプリチャージ動作に一定の時間（コアレーテンシーと称する）を必要とするため、メモリコアのサイクルタイム（ランダムサイクルタイム＝ｔＲＣ）を大幅に高速化するのが困難であった。
【０００５】
この問題を解決するために、メモリコアのアクセスやプリチャージ動作もパイプライン化し、従来のＤＲＡＭのランダムサイクルタイムを１／２以下に短縮した、いわゆる高速サイクルＲＡＭ（ＦＣＲＡＭ）が提案され、従来ＳＲＡＭが用いられてきた、ランスイッチ（LAN Switch）やルーターなどの、ランダムデータを高速に転送するようなネットワークの分野を中心に、その製品化が始まろうとしている。
【０００６】
上記ＦＣＲＡＭにおけるデータ読み出しの基本システムについては、例えば特願平９−１４５４０６号、特願平９−２１５０４７号及び特願平９−３３２７３９号を基礎出願とする国際出願、国際公開番号ＷＯ９８／５６００４（藤岡ほか）に記載されている。
【０００７】
この発明は、上記国際出願において定義されているＦＣＲＡＭのデータ読み出し動作に改良を加えようとするもので、ローアクセス命令とカラムアクセス命令の与え方に関する改良である。
【０００８】
まず、上記国際出願に開示されたＦＣＲＡＭにおけるデータ読み出しの基本システムとその動作について図１３乃至図１７により簡単に説明する。ここで、図１３乃至図１５はそれぞれ、国際公開番号ＷＯ９８／５６００４の図４乃至図６に相当するものである。
【０００９】
図１３は、ＦＣＲＡＭにおけるランダムサイクルタイムｔＲＣの高速化の原理図であり、ロー系のパイプライン動作を示している。図１４は、上記パイプライン動作を実現するための、内部動作の詳細なタイミングチャートである。また、図１５は、セルフプリチャージによるローアクセスの高速化を示すタイミングチャートである。図１６はＦＣＲＡＭで定義された、読み出し時のコマンド入力方法の例を示している。図１７は、上記国際出願に記載されたデータ読み出し方式によるコマンドの状態図である。
【００１０】
なお、図１４及び図１５において、ＷＬはワード線の電位、ＢＬｎ，／ＢＬｎはビット線対の電位、ＳＡＥはビット線センスアンプのイネーブル信号、ＣＳＬはカラムアドレスに従って選択され、ビット線センスアンプによって増幅されたビット線対ＢＬｎ，／ＢＬｎのデータを周辺データバスに転送する信号（カラム選択線の電位）、ＥＱＬはビット線対のプリチャージ及びイコライズ信号、ＡＣＴはローアクセスコマンド、ＲＤはカラムアクセスコマンドである。また、図１６において、ＢＡ０〜ＢＡ３はバンクアドレス（Bank Address）、Ａ０〜Ａ１０はアドレス（Address）、ＵＡはアッパーアドレス（Upper Address）、ＬＡ０〜ＬＡ９はロワーアドレス（Lower Address）であり、これらロワーアドレスＬＡ０〜ＬＡ９のうち、ＬＡ１とＬＡ０はバーストアドレス（burst address）である。更に、図１７において、ＤＥＳＬはディセレクト（Deselect）、ＰＯＷＥＲＤＯＷＮはパワーダウン、ＭＯＤＥ ＲＥＧＩＳＴＥＲはモードレジスタ、ＷＲＩＴＥはライト、ＩＤＬＥは５０％のアダーラッチ、ＲＥＡＤはリード、ＡＵＴＯ−ＲＥＦＲＥＳＨはオートリフレッシュ、ＳＥＬＦ−ＲＥＦＲＥＳＨはセルフリフレッシュ、ＰＤＥＮはパワーダウンコマンド、ＰＤＥＸはパワーダウン解除コマンド、ＭＲＳはモードレジスタセットコマンド、ＡＣＴはローアクティブコマンド（第１のコマンド）、ＲＤはリードのカラムアクセスコマンド（第２のコマンド）、ＲＥＦはオートリフレッシュコマンド、ＷＲはライトのカラムアクセスコマンド、ＳＥＬＦはセルフリフレッシュコマンド、ＳＥＬＦＸはセルフリフレッシュ解除コマンドである。
【００１１】
図１３に示されているように、メモリセルアレイからのランダムなデータ読み出しの高速化を図るためには、
（１）コマンドデコーダと周辺回路動作、
（２）センスアンプ動作、
（３）データ出力動作、
の３ステージをパイプライン化することが考えられる。この際、ＤＲＡＭではステージ（２）、厳密に言うと、図１４のタイミングチャートに示すように、「ワード線選択サイクル」＋「センスアンプ駆動サイクル」＋「リセットサイクル」（センスアンプサイクル）に最も長い時間が必要となる。この時間を最小にするためには、ローアドレスをデコードして、選択されたワード線ＷＬに接続されたメモリセルＭＣから読み出されたデータを、ビット線センスアンプＳ／Ａで差動増幅し、更にリストア動作を終了した後、従来のＳＤＲＡＭのように複数のカラムアドレスに対して、カラム選択線ＣＳＬによりカラム選択ゲートを連続的に開いてバーストアクセスを行うのではなく、リストア動作を終了した後、必要なバースト長分のデータを、ＳＤＲＡＭよりも多い、複数個のカラム選択ゲートを一度に開くことでビット線センスアンプＳ／Ａに読み出し、直ちにセンスアンプ動作（ステージ（２））を終了して、データ出力動作（ステージ（３））を行いながら、リセット（プリチャージ）サイクルを最短で行うことが必要である。
【００１２】
このような動作を実現するためには、図１５のタイミングチャートに示すような動作が必要となる。この図１５に示す動作の特徴は、ローアクセスコマンドＡＴＣと、カラムアクセスコマンドＲＤ（この場合リードを示す）を１つのパケットとしてＦＣＲＡＭに与えることにある。連続するクロック入力パルスにそれぞれ応答することにより、コマンド間隔が最小となり、それぞれのコマンドサイクルの高速化に有効である。ローアクセスコマンドＡＣＴとカラムアクセスコマンドＲＤを２つの連続したクロックに同期して取り込むことで、カラムアクセスコマンドＲＤと同時に取り込むカラムアドレスＣＡｉを、より早いタイミングで取り込むことが可能となり、カラム選択線ＣＳＬを早く選択することができる。また、副次的な効果として、カラムアドレスＣＡｉの一部を、センスアンプ分割のためのアドレスとして使用することが可能となり、従来のＤＲＡＭに比べて、動作させるセンスアンプ数を限定するので、ステージ（２）を高速化することにも貢献する。
【００１３】
上述した読み出し方式は、図１７に示すように、ディセレクト状態（スタンドバイ状態）から、第１のコマンドＡＣＴの入力によってローアドレスをラッチし、ロー系の周辺回路の動作を開始させる。次に、第２のコマンドＲＤ（リードのカラムアクセスコマンド）または／ＷＲ（ライトのカラムアクセスコマンド）によって、カラムアドレスＣＡｉの一部をセンスアンプのデコードのためのローアドレスに回し、これによって限定されたメモリコアのアクセスを開始する。そして、アクセス終了後には、上記ディセレクト状態に自動的に復帰する。
【００１４】
しかしながら、上述したコマンド方式には次のような問題点がある。すなわち、ローアクセスコマンドＡＣＴは、コマンドのデコードと周辺回路の動作を開始するためにのみ与えられるため、上記ステージ（２），（３）の動作は１サイクル後のカラムアクセスコマンドＲＤ（この場合リード）が入力されるまでは開始できない。このため、ランダムサイクルタイムｔＲＣはローアクセスコマンドＡＣＴ−ＡＴＣ間、あるいはカラムアクセスコマンドＲＤ−ＲＤ間で定義されるので問題なく短縮できるが、ローアクセスコマンドＡＣＴからのデータアクセス、すなわちランダムアクセスタイムｔＲＡＣは、必ず１クロックサイクル余分にかかってしまう。
【００１５】
この時の対策として、上記国際出願では、ローアクセスコマンドＡＣＴとカラムアクセスコマンドＲＤを同時に入力する方式を提案している。しかしながら、この対策はコマンドのデコードが非常に複雑になり、内部回路のロジック構成も増加するため、ランダムアクセスタイムｔＲＡＣの前半において余分な遅れ時間を生じる可能性がある。また、コマンドのデコードを複雑にすることは、そのままデバイスの入力ピンの増加を招くことが多く、パッケージサイズの増大、ひいてはコストの増加を招くという可能性がある。
【００１６】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、メモリセルアレイからのランダムなデータ読み出しの高速化を図るために、ローアクセスコマンドと、カラムアクセスコマンドとを１つのパケットとして与えると、ローアクセスコマンドからのデータアクセス、すなわちランダムアクセスタイムが必ず１クロックサイクル余分にかかるという問題があった。
【００１７】
この問題を解決するために、ローアクセスコマンドとカラムアクセスコマンドを同時に入力する方式が提案がされているが、コマンドのデコードが複雑化したり、内部回路のロジック構成が増加するため、ランダムアクセスタイムの前半において余分な遅れ時間を生じる可能性があるという問題があった。しかも、デバイスの入力ピンの増加によるパッケージサイズの増大やコストの増加を招く可能性もある。
【００１８】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ランダムアクセスタイムを低下させることなく、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置及びそのデータ読み出し方法を提供することにある。
【００１９】
また、この発明の他の目的は、コマンドデコードの複雑化や、内部回路のロジック構成の増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置を提供することにある。
【００２０】
更に、この発明の別の目的は、ピン数の増加やパッケージサイズの増大によるコストの増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】
この発明の半導体記憶装置は、第１及び第２のコマンドを入力し、メモリセルアレイからのランダムなデータの読み出しと書き込みをクロック信号に同期して行う半導体記憶装置であって、コントローラと、前記コントローラにより制御され前記第１のコマンドをデコードするアッパー側のデコーダと、前記コントローラにより制御され前記第２のコマンドをデコードするロワー側のデコーダとを含むコマンドデコーダを備え、連続する２つのクロックサイクルで、前記第１のコマンドとデータ読み出しのための前記第２のコマンドとを１つのパケットとして受け取るようにして成り、前記コマンドデコーダは、前記第１のコマンドで読み出しか書き込みかの定義を行うとともに、前記メモリセルアレイのアッパー側のデコードアドレスを取り込むための制御を行い、前記第２のコマンドで前記メモリセルアレイのロワー側のデコードアドレスを取り込む制御を行うものであり、前記第１のコマンドが与えられてから、ワード線を選択し、読み出したデータの増幅を行い、前記第２のコマンドが与えられるとカラム選択線を選択し、前記第１のコマンドが与えられてから読み出したデータを増幅するまでの一定時間が前記クロック信号のサイクルタイムよりも長い時に、前記カラム選択線が選択されて活性化する時刻が前記一定時間の経過後になるように、ゲーティング信号によって前記カラム選択線の活性化を制御する手段を備える。
【００２２】
また、下記（ａ），（ｂ）のような特徴を備えている。
【００２３】
（ａ）前記メモリセルアレイのアッパー側のデコードアドレスの一部を、既存のコントロールピンをアドレスピンに転用して入力する。
【００２４】
（ｂ）前記既存のコントロールピンは、ＳＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭにおけるライトイネーブルピンと、カラムアドレスストローブピンである。
【００３０】
上記のような構成によれば、第１のコマンドで読み出しか書き込みかを確定するので、ローアドレスの取り込みと同時に、周辺回路の動作開始のみならず、メモリコアの動作も開始でき、従来のように第２のコマンドからメモリコアの動作開始を判断するよりもランダムアクセスの開始が早くなり、ランダムアクセスタイムが自動的に１クロックサイクル早くなる。
【００３１】
また、第１のコマンドで読み出しか書き込みかが確定するので、第２のコマンドではメモリセルアレイにおけるロワー側のデコードアドレスを取り込むだけでよい。従って、カラム選択線を選択してデータを出力する過程が従来よりも早くなり、ランダムアクセスタイムの高速化を実現でき、データを早期に周辺に転送終了することで、ワード線の選択解除からビット線対のプリチャージの前倒し、すなわちランダムサイクルタイムの高速化も実現できる。
【００３２】
しかも、前記メモリセルアレイのアッパー側のデコードアドレスの一部を、既存のコントロールピンをアドレスピンに転用して入力すれば、ピン数の増加やパッケージサイズの増大によるコストの増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる。このコントロールピンとしては、ＳＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭの場合には、ライトイネーブルピンと、カラムアドレスストローブピンが好適である。
【００３３】
更に、ゲーティング信号によってカラム選択線の活性化を制御すれば、サイクルタイムが短い場合に、安定したセンス動作を待ってからセルデータを出力ピンに読み出すことができる。
【００３４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１及び図２はそれぞれ、この発明の実施の形態に係る半導体記憶装置について説明するためのもので、図１はＦＣＲＡＭ（ＳＤＲ／ＤＤＲ−ＳＤＲＡＭ）のコマンドの状態図、図２はそのファンクションテーブルである。すなわち、図１に示すように、待機状態（ＳＴＡＮＤＢＹ）の次の第１のコマンド入力において、ローアドレスを取り込み、周辺のロー系回路の動作を開始する従来のローアクセスコマンドＡＣＴの代わりに、リードコマンド（Read with Auto-close）ＲＤＡあるいはライトコマンド（Write with Auto-close）ＷＲＡを直接与える。図２に示したファンクションテーブルから明らかなように、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭに設けられているチップ選択ピン／ＣＳを“Ｌ”レベルにしたときにコマンド入力を受け付け、リードとライトのコマンドの区別は、コマンドの種類を定義するＦＮピンというピンを追加し、このピンに与えられた信号のレベルにより行う。この例では、リードであればＦＮピンを“Ｈ”レベルにセット、ライトであれば“Ｌ”レベルにセットする。
【００３５】
また、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭでは、第２のコマンドで与えられていた、センスアンプの分割デコード用のローアドレスも本発明では第１コマンドで与えることができる。但し、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭで用いる、標準パッケージのピン数に制限があるため、既存のコントロールピンをアドレスピンとして転用し、ピン数の増加を抑えている。この例では、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭにおける、／ＷＥ（ライトイネーブル）ピンと、／ＣＡＳ（カラムアドレスストローブ）ピンをアドレスピンＡ１３，Ａ１４ピンとして転用している。これにより、センスアンプのデコードを増やし、活性化するセンスアンプの数を限定するという長所を損なうことはない。
【００３６】
この方式に基づくＦＣＲＡＭのパッケージのピン割当てを図３に示す。この例は、ＪＥＤＥＣで標準化された６６ピンのＴＳＯＰパッケージであり、従来の／ＷＥ，／ＣＡＳピンから同時に第１のコマンドのクロックの立ち上がりエッジに与えられたローアドレスＲＡ０−ｉ（もはやロー／カラムという区別は不要なので、図３では第１のコマンドで取り込むアドレスをアッパーアドレスＵＡ、第２のコマンドで取り込むアドレスをロワーアドレスＬＡと称している）を取り込み、第１のコマンドがリードであればこの行アドレスに従ってワード線ＷＬを選択し、メモリセルＭＣからのデータをビット線対ＢＬｎ，／ＢＬｎに読み出し、これをビット線センスアンプＳ／Ａで増幅する。第１のコマンド入力によってここまでの動作が完了する。なお、図３において、／ＷＥと／ＣＡＳはアドレス入力によって変化する。また、ＵＤＭとＬＤＭはＮＣによって変化する。／ＲＡＳはＦＮによって変化する。
【００３７】
続いて、上記リードコマンドＲＤＡまたはライトコマンドＷＲＡの入力から１クロックサイクル後に、第２のコマンドとしてロワーアドレスラッチ（Lower Address Latch）コマンドＬＡＬ、モードレジスタセット（Mode Register Set）コマンドＭＲＳ、及びオートリフレッシュ（Auto-Refresh）コマンドＲＥＦを与える。この際、第１のコマンドによって、リードが確定しており、後はカラムアドレスを与えてデータを出力するだけなので、複雑なコマンドセットは不要である。
【００３８】
図１ではチップ選択ピン／ＣＳを“Ｈ”レベルにセットして、アドレスピンからカラムアドレスＣＡ０−ｊ（ロワーアドレスＬＡ）を取り込んだ例を示した。これによって、第２のコマンドは、カラムアドレスを取り込むだけで済み、これに対応したカラム選択線ＣＳＬを選択し、第１のコマンドからビット線センスアンプＳ／Ａで増幅されたデータをＭＤＱ線対に転送し、再度ＤＱリードバッファＤＱＲＢで増幅し、最後に出力ピンＤＱからデータを出力する。
【００３９】
上述したような動作を実現するコマンドデコーダは、例えば図４乃至図６に示すように、コントローラ、第１のコマンド用のデコーダ及び第２のコマンド用のデコーダで構成する。図４は、コマンドデコーダの動作を制御するためのコントローラの具体的な構成例を示す回路図である。図５はアッパー側のコマンドデコーダ、図６はロワー側のコマンドデコーダの具体的な構成例を示す回路図である。
【００４０】
図４に示す如く、コントローラは、クロックドインバータ１１〜１６、インバータ１７〜２７、ノアゲート２８及びナンドゲート２９〜３２等で構成されている。外部入力クロックを内部でバッファリングした信号ＣＬＫＩＮで制御されるクロックドインバータ１１の入力端には、外部入力／ＣＳを内部でバッファリングした信号ｂＣＳＩＮが供給される。このクロックドインバータ１１の出力端には、インバータ１７の入力端が接続され、インバータ１７の出力端はノアゲート２８及びナンドゲート２９の一方の入力端にそれぞれ接続される。このノアゲート２８の出力端には、インバータ１８の入力端が接続される。信号ＣＬＫＩＮで制御されるクロックドインバータ１２の出力端は上記インバータ１７の入力端に接続され、入力端は上記インバータ１７の出力端に接続される。
【００４１】
また、インバータ１９の入力端には信号ＣＬＫＩＮが供給され、このインバータ１７の出力端には上記ノアゲート２８の他方の入力端及びインバータ２０の入力端が接続される。上記インバータ２０の出力端は、ナンドゲート２９の他方の入力端に接続される。このナンドゲート２９の出力端には、インバータ２１の入力端が接続されている。そして、上記インバータ１８の出力端から信号ｂＣＳＬＴＣが出力され、上記インバータ２１の出力端から信号ＮＯＰＬＴＣが出力されるようになっている。
【００４２】
上記ナンドゲート３０の入力端にはそれぞれ、ＲＤＡコマンドが入力されたことを表す信号ｂＣＯＬＡＣＴＲＵ、及びＷＲＡコマンドが入力されたことを表す信号ｂＣＯＬＡＣＴＷＵが供給される。このナンドゲート３０の出力端には、信号ｂＣＫ（外部入力クロックを内部でバッファリングした信号ＣＬＫＩＮの反転信号と同等）で制御されるクロックドインバータ１３の入力端が接続されている。上記クロックドインバータ１３の出力端にはインバータ２２の入力端、及び信号ＣＫ（外部入力クロックを内部でバッファリングした信号ＣＬＫＩＮと同等）で制御されるクロックドインバータ１４の出力端が接続される。上記インバータ２２の出力端には、信号ＣＫで制御されるクロックドインバータ１４，１５の入力端がそれぞれ接続される。上記クロックドインバータ１５の出力端にはインバータ２３の入力端及び信号ｂＣＫで制御されるクロックドインバータ１６の出力端が接続される。上記インバータ２３の出力端には、インバータ２３の入力端及びクロックドインバータ１６の入力端がそれぞれ接続される。上記インバータ２４の出力端には、インバータ２５の入力端が接続され、このインバータ２５の出力端にはインバータ２６の入力端が接続される。そして、インバータ２６の出力端から信号ｂＡＣＴＵＤＳＢが出力されるようになっている。
【００４３】
更に、上記ナンドゲート３１の一方の入力端には信号ｂＣＯＬＡＣＴＲＵが供給され、他方の入力端にはナンドゲート３２の出力端が接続される。このナンドゲート３２の一方の入力端には信号ｂＣＯＬＡＣＴＷＵが供給され、他方の入力端には上記ナンドゲート３２の出力端が接続される。そして、上記ナンドゲート３１の出力端から信号ＦＣＲＥＡＤが出力され、入力端が上記ナンドゲート３１の出力端に接続されたインバータ２７の出力端から信号ＰＣＷＲＩＴＥが出力される。
【００４４】
図５に示すように、アッパー側のコマンドデコーダは、インバータ４１〜４５、ナンドゲート４６及びノアゲート４７等から構成されている。インバータ４１，４２の入力端にはそれぞれ、外部入力／ＣＡＳ（ＦＮ）を内部でバッファリングし、半クロックラッチした信号ｂＣＳＬＴＣ及び外部入力／ＲＡＳ（ＦＮ）を内部でバッファリングし、半クロックラッチした信号ｂＲＡＳＬＴＣがそれぞれ供給される。ナンドゲート４６の第１の入力端には上記インバータ４１の出力端が接続され、第２の入力端には上記インバータ４２の出力端が接続され、第３の入力端には上記コントローラからの信号ｂＡＣＴＵＤＳＢが供給される。このナンドゲート４６の出力端にはインバータ４３の入力端が接続され、インバータ４３の出力端にはインバータ４４の入力端が接続される。上記ノアゲート４７の第１の入力端には上記コントローラからの信号ｂＡＣＴＵＤＳＢが供給され、第２の入力端にはインバータ４２の出力端が接続され、第３の入力端には上記信号ｂＣＳＬＴＣが供給される。このノアゲート４７の出力端には、インバータ４５の入力端が接続される。そして、上記インバータ４４の出力端から出力される信号ｂＣＯＬＡＣＴＷＵがコントローラに供給され、上記インバータ４５の出力端から出力される信号ｂＣＯＬＡＣＴＲＵがコントローラに供給される。なお、図５に示す回路では、ランダムアクセスタイムｔＲＡＣを高速化するために、各信号をノアゲート４７で受けることにより段数を削減している。
【００４５】
一方、ロワー側のコマンドデコーダは、図６に示すように、ノアゲート５１，５２、インバータ５３〜６１及びナンドゲート６２〜６５等から構成されている。ノアゲート５１の入力端には、コントローラから出力される信号ｂＡＣＴＵＤＳＢ及び信号ＰＣＷＲＩＴＥが供給される。また、ノアゲート５２の入力端には、コントローラから出力される信号ｂＡＣＴＵＤＳＢ及び信号ＰＣＲＥＡＤが供給される。ナンドゲート６２の一方の入力端には上記コントローラから出力される信号ＮＯＰＬＴＣが供給され、他方の入力端には上記ノアゲート５１の出力端が接続される。ナンドゲート６３の一方の入力端には上記コントローラから出力される信号ＮＯＰＬＴＣが供給され、他方の入力端には上記ノアゲート５２の出力端が接続される。ナンドゲート６４の一方の入力端にはインバータ５３の出力端が接続され、他方の入力端には上記ノアゲート５１の出力端が接続される。ナンドゲート６５の一方の入力端にはインバータ５３の出力端が接続され、他方の入力端には上記ノアゲート５２の出力端が接続される。上記各ナンドゲート６２〜６５の出力端には、インバータ５４〜５７の入力端がそれぞれ接続される。これらインバータ５４〜５７の出力端には、インバータ５８〜６１の入力端がそれぞれ接続される。そして、上記インバータ５８の出力端からリードコマンドＲＤＡの次のクロックサイクルでロワーアドレスラッチコマンドＬＡＬが入力されたことを表す信号ｂＣＯＬＡＣＴＲ、上記インバータ５９の出力端からライトコマンドＷＲＡの次のクロックサイクルでコマンドＬＡＬが入力されたことを表す信号ｂＣＯＬＡＣＴＷ、上記インバータ６０の出力端からコマンドＲＤＡの次のクロックサイクルでコマンドＭＲＳが入力されたことを表す信号ｂＭＳＥＴ、上記インバータ６１の出力端からコマンドＷＲＡの次のクロックサイクルでコマンドＲＥＦが入力されたことを表す信号ｂＲＥＦＲがそれぞれ出力されるようになっている。
【００４６】
次に、上記のような構成において、図７のタイミングチャートにより動作を説明する。まず、第１のコマンド入力では、／ＣＳピンの電位ＶＢＣＳと／ＲＡＳピンの電位ＶＢＲＡＳの状態に応じて信号ｂＣＳＬＴＣと信号ｂＲＡＳＬＴＣが遷移し、信号ｂＣＯＬＡＣＴＷＵもしくは信号ｂＣＯＬＡＣＴＲＵ（図７では前者）が“Ｌ”レベルになる。この時、コントローラ内の信号ＦＣＷＲＩＴＥか信号ＦＣＲＥＡＤのうち対応する側が“Ｈ”レベルとなる。また、第１コマンドが入力されてからのクロック信号の立ち下がりから、信号ｂＡＣＴＵＤＳＢが１クロックサイクルだけ“Ｌ”レベルになって、次の第２のコマンドを受け付け可能とする。また、信号ＮＯＰＬＴＣは、クロック信号の立ち上がりのタイミングで信号ｂＣＳＩＮが“Ｈ”レベル、すなわちＮＯＰ（No Operation）であることを検知する信号であり、図７のタイミングチャートに示すように、第２のコマンド入力でコマンドＬＡＬが入力された場合には、信号ＮＯＰＬＴＣが“Ｈ”レベルになり、且つ信号ｂＡＣＴＵＤＳＢが“Ｌ”レベル、信号ＦＣＷＲＩＴＥが“Ｈ”レベル（＝ＲＣＲＥＡＤが“Ｌ”レベル）の３つの条件で信号ｂＣＯＬＡＣＴＷが、また信号ＦＣＲＥＡＤが“Ｈ”レベルであれば信号ｂＣＯＬＡＣＴＲがそれぞれ“Ｌ”レベルになって、リード／ライト別にコマンドＬＡＬが入力されたことを検知することができる。更に、第２のコマンド入力でコマンドＲＥＦ、もしくはコマンドＭＲＳ（これらの違いは第１のコマンドがコマンドＷＲＡかコマンドＲＤＡかによる）が入力された場合には、信号ｂＣＳＬＴＣが“Ｌ”レベルになって、且つ信号ｂＡＣＴＵＤＳＢが“Ｌ”レベル、またＦＣＲＥＡＤ／ＦＣＷＲＩＴＥの状態に応じて信号ｂＲＥＦＲと信号ｂＭＳＥＴが“Ｌ”レベルになる。また、同時にこの場合には、チップ選択ピン／ＣＳが“Ｌ”レベルであることから第１のコマンド用のコマンドデコーダが動作しないように、信号ｂＡＣＴＵＤＳＢを入力して動作を停止させている。
【００４７】
上記のような構成によれば、下記（Ａ），（Ｂ）のような効果が得られる。
【００４８】
（Ａ）第１のコマンドでリード／ライトを確定するので、ローアドレスの取り込みと同時に、周辺回路の動作開始のみならず、メモリコアの動作も開始でき、従来のように第２のコマンドからメモリコアの動作開始を判断するよりもランダムアクセス開始が早くなり、ランダムアクセスタイムｔＲＡＣが自動的に１サイクル早くなる。
【００４９】
（Ｂ）第１のコマンドでリード／ライトが確定するので、第２のコマンドではロワーアドレスＬＡを取り込むだけでよい。従って、カラム選択線ＣＳＬを選択してデータを出力する過程は従来よりも早くなり、ランダムアクセスタイムｔＲＡＣの高速化と、データを早期に周辺に転送終了することで、ワード線ＷＬのリセットからビット線ＢＬのプリチャージの前倒し、すなわちランダムサイクルタイムｔＲＣの高速化の両方が実現できる。
【００５０】
なお、図１では、第２のコマンドはチップ選択ピン／ＣＳが“Ｈ”レベルでロワーアドレスＬＡをラッチする他に、チップ選択ピン／ＣＳを“Ｌ”レベルにした場合には、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭにあるモードレジスタセットコマンドＭＲＳと、オートリフレッシュサイクルコマンドＲＥＦが定義されている。これらは、この発明には直接関係がないので、詳細な説明は省略する。
【００５１】
上述した一連の動作は、サイクルタイムｔＣＫに依存して２つに大別される。１つは、サイクルタイムｔＣＫが比較的長い場合である。もしも、第１のコマンドがリードであって、アッパーアドレスＵＡに従ってワード線ＷＬを選択し、メモリセルＭＣからのデータをビット線対ＢＬｎ，／ＢＬｎに読み出し、これをビット線センスアンプＳ／Ａで増幅するまでの一定時間ＴｓｅｎｓｅよりもサイクルタイムｔＣＫが充分に長い場合（Ｔｓｅｎｓｅ＜ｔＣＫ）には、図８（ａ）に示す通りカラム選択線ＣＳＬの立ち上がりが一定時間Ｔｓｅｎｓｅよりも後になるので、ビット線対ＢＬ，／ＢＬのデータはＭＤＱ線対にデータを転送するのに充分な量であり特に問題はない。
【００５２】
一方、サイクルタイムｔＣＫが短くなると、図８（ｂ）に示すようにＴｓｅｎｓｅよりもサイクルタイムｔＣＫが短い場合（Ｔｓｅｎｓｅ＞ｔＣＫ）となる場合が出てくる。この場合、ビット線センスアンプＳ／Ａによるメモリセルのデータの増幅は不充分であり、第２のコマンドの入力からカラム選択線ＣＳＬを直ぐに選択すると、ＭＤＱ線対との急速な容量分割が行われ、最悪の場合にはセルデータが破壊する可能性がある。そこで、内部において、サイクルタイムｔＣＫが短い場合、一定時間Ｔｓｅｎｓｅだけ待ってからカラム選択線ＣＳＬを立ち上げるような、いわゆるゲーティング（Gating）信号を設け、カラム選択線ＣＳＬのタイミングを実質的に後ろにシフトし、ビット線センスアンプによるセルデータの増幅時間を確保している。
【００５３】
図９は、サイクルタイムｔＣＫに応じた、第１のコマンド（リード）におけるランダムアクセスタイムｔＲＡＣの定義例を示している。この例では、サイクルタイムｔＣＫ＝７．５ｎｓ（１３３ＭＨｚ）において、ランダムアクセスタイムｔＲＡＣが最短（３クロック＝２２．５ｎｓ）となるように設定されており、ゲーティング信号ＣＥＮＢは第１のコマンドから約１０ｎｓ、第２のコマンドから約２．５ｎｓ後でイネーブルとなるように設定されている。上記時間Ｔｓｅｎｓｅにはおよそ１２．５ｎｓを要し、第２のコマンドのクロックエッジとゲーティング信号ＣＥＮＢの立ち上がりを受けてカラム選択線ＣＳＬが立ち上がり、以降は上記の動作に基づいてデータを出力する。
【００５４】
図１０（ａ），（ｂ）はそれぞれ、上記ゲーティング信号ＣＥＮＢを発生する回路の具体的な構成例を示し、図１０（ｃ）はカラムデコーダの具体的な構成例を示している。図１０（ａ）は、ＲＣ遅延回路を用いたゲーティング信号発生回路であり、Ｐチャネル型ＭＯＳトランジスタ７１、抵抗７２、Ｎチャネル型ＭＯＳトランジスタ７３、キャパシタ７４、及びインバータ７５，７６，７７等から構成されている。上記ＭＯＳトランジスタ７１の電流通路、抵抗７２及びＭＯＳトランジスタ７３の電流通路は電源と接地点間に直列接続される。上記ＭＯＳトランジスタ７１，７３のゲートには、ビット線センスアンプの動作をイネーブルにする信号（センスアンプイネーブル信号）ＳＡＥが供給される。上記キャパシタ７２の一方の電極は、上記ＭＯＳトランジスタ７１と抵抗７２との接続点に接続され、他方の電極は接地される。上記インバータ７５の入力端は、上記ＭＯＳトランジスタ７１と抵抗７２との接続点に接続され、出力端はインバータ７６の入力端に接続される。上記インバータ７６の出力端には、インバータ７７の入力端が接続され、このインバータ７７の出力端からゲーティング信号ＣＥＮＢを出力する。
【００５５】
また、図１０（ｂ）に示すゲーティング信号発生回路は、ｔ段（偶数段）縦続接続されたインバータ８１，８２，…，８ｔで構成され、最終段のインバータ８ｔからゲーティング信号ＣＥＮＢを出力するようになっている。
【００５６】
カラムデコーダは、図１０（ｃ）に示すように、ナンドゲート９１とインバータ９２で構成されている。上記ナンドゲート９１の入力端には、カラムアドレス信号ＣＡｉ（ＬＡｉ），ＣＡｊ（ＬＡｊ），…，ＣＡｚ（ＬＡｚ）及び上記図１０（ａ）または図（ｂ）に示したゲーティング信号発生回路から出力されるゲーティング発生信号ＣＥＮＢが供給される。このナンドゲート９１の出力信号は、インバータ９２に供給され、このインバータ９２の出力端からカラム選択信号ＣＳＬｎが出力されるようになっている。
【００５７】
上記のような構成において、第１のコマンド入力からメモリコアアクセスの動作が行われ、ワード線の選択後、ビット線センスアンプの動作をイネーブルにする信号（センスアンプイネーブル信号）ＳＡＥが立ち上がる。このセンスアンプイネーブル信号ＳＡＥの立ち上がりからビット線センス動作に相当する時間遅延されて、ゲーティング信号ＣＥＮＢが“Ｈ”レベルになる。第２のコマンドから開始されるカラム選択線ＣＳＬのクリティカルパスの途中、例えば図１０（ａ）〜（ｃ）に示した例ではカラムデコーダにゲーティング信号ＣＥＮＢを供給してその動作を制御している。このように、ゲーティング信号ＣＥＮＢと第２のコマンド入力後のクロックエッジとの論理積（ＡＮＤ）によってカラム選択線ＣＳＬを立ち上げることで、サイクルタイムｔＣＫが短い場合に安定したセンス動作を待ってからセルデータを出力ピンに読み出し、サイクルタイムｔＣＫが長い場合は、単純に第２のコマンドのクロックエッジからカラム選択線ＣＳＬを立ち上げ、データを出力するようにできる。
【００５８】
これにより、先の国際出願のように、ローアクセスコマンドＡＣＴからのデータアクセス、すなわちランダムアクセスタイムｔＲＡＣは、必ず１クロックサイクル余分にかかることもない。しかも、ローアクセスコマンドＡＣＴとカラムアクセスコマンドＲＤを同時に入力する場合に生ずる、コマンドデコードが非常に複雑になることによる内部回路のロジックの増加もなく、デバイスの入力ピンの増加もない。また、ランダムアクセスタイムｔＲＡＣの前半において懸念される余分な遅れ時間もない。更に、コマンドを複雑化することはないので、パッケージサイズの増大、ひいてはコストの増加を招くこともなくなる。
【００５９】
図１１及び図１２には、従来の方式とこの発明の方式とを総合的に比較したタイミングチャートを示す。図１１は従来の方式であり、クロック信号の立ち上がりに同期してローアクセスコマンドＡＣＴとアッパーアドレスＵＡを入力してロー系の周辺回路を動作させ、次のクロック信号の立ち上がりに同期してカラムアクセスコマンドＲＤとロワーアドレスＬＡを入力してワード線ＷＬの選択とセンスアンプの駆動を行い、その後、リセットとデータ転送を行っている。
【００６０】
これに対し、図１２に示すこの発明の方式では、クロック信号の立ち上がりに同期してリードコマンドＲＤＡ（あるいはライトコマンドＷＲＡ）とアッパーアドレスＵＡを入力してロー系の周辺回路の動作、ワード線選択、及びセンスアンプの駆動を行い、次のクロック信号の立ち上がりに同期してロワーアドレスＬＡを入力してリセットとデータ転送を行っている。
【００６１】
上記図１１と図１２のタイミングチャートを比較すれば明らかなように、この発明によれば、ランダムアクセスタイムｔＲＡＣを低下させることなく、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる。
【００６２】
【発明の効果】
以上説明したように、この発明によれば、ランダムアクセスタイムを低下させることなく、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置及びそのデータ読み出し方法が得られる。
【００６３】
また、コマンドデコードの複雑化や内部回路のロジック構成の増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置が得られる。
【００６４】
更に、ピン数の増加やパッケージサイズの増大によるコストの増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体記憶装置について説明するためのもので、ＦＣＲＡＭのコマンドの状態図。
【図２】図１に示したコマンドのファンクションについて説明するための図。
【図３】ＦＣＲＡＭのパッケージのピン割当てを示す図。
【図４】コマンドデコーダの動作を制御するためのコントローラの具体的な構成例を示す回路図。
【図５】アッパー側のコマンドデコーダの具体的な構成例を示す回路図。
【図６】ロワー側のコマンドデコーダの具体的な構成例を示す回路図。
【図７】図４乃至図６に示したコマンドデコーダの動作について説明するためのタイミングチャート。
【図８】この発明の実施の形態に係る半導体記憶装置のメモリセルアレイからのランダムなデータ読み出し動作について説明するためのタイミングチャート。
【図９】サイクルタイムに応じた第１のコマンド（リード）におけるランダムアクセスタイムの定義例を示すタイミングチャート。
【図１０】ゲーティング信号発生回路とカラムデコーダの具体的な構成例を示す回路図。
【図１１】従来とこの発明の半導体記憶装置の総合的な動作を比較して説明するためのもので、従来の半導体記憶装置のランダムなデータ読み出し動作を示すタイミングチャート。
【図１２】従来とこの発明の半導体記憶装置の総合的な動作を比較して説明するためのもので、この発明の実施の形態に係る半導体記憶装置のランダムなデータ読み出し動作を示すタイミングチャート。
【図１３】従来の半導体記憶装置（ＦＣＲＡＭ）におけるランダムサイクルタイムの高速化の原理について説明するためのもので、ロー系のパイプライン動作を示す図。
【図１４】図１３に示したパイプライン動作を実現するための、内部動作の詳細なタイミングチャート。
【図１５】従来のＦＣＲＡＭにおける改良されたパイプライン動作を実現するための、内部動作の詳細なタイミングチャート。
【図１６】従来のＦＣＲＡＭで定義された、読み出し時のコマンド入力方法の例を示す図。
【図１７】従来のＦＣＲＡＭにおけるコマンドの状態図。
【符号の説明】
ｔＣＫ…サイクルタイム
ｔＲＣ…ランダムサイクルタイム
ｔＲＡＣ…ランダムアクセスタイム
ＣＳＬ…カラム選択線
ＣＡｉ…カラムアドレス
ＵＡ…アッパーアドレス
ＬＡ…ロワーアドレス
ＣＥＮＢ…ゲーティング信号
ＳＡＥ…センスアンプイネーブル信号
ＡＣＴ…ローアクセスコマンド
ＲＤ…リードのカラムアクセスコマンド
／ＷＲ…ライトのカラムアクセスコマンド
ＲＤＡ…リードコマンド
ＷＲＡ…ライトコマンド
ＬＡＬ…ロワーアドレスラッチコマンド
ＭＲＳ…モードレジスタセットコマンド
ＲＥＦ…オートリフレッシュコマンド
／ＷＥ…ライトイネーブルピン
／ＣＡＳ…カラムアドレスストローブピン
【発明の属する技術分野】
この発明は、半導体記憶装置及びそのデータ読み出し方法に関するもので、特にメモリセルアレイからのランダムなデータの読み出しと書き込みを、クロック信号に同期して高速に行う機能を有する高速サイクル（Fast Cycle）シンクロナスＤＲＡＭ（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送レートを実現するダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）のデータ読み出し方式に係るものである。
【０００２】
【従来の技術】
ＤＲＡＭのデータアクセスをＳＲＡＭ並に高速化し、高いクロック周波数（サイクルタイムｔＣＫ）による高いデータバンド幅（単位時間当たりのデータバイト数）を得るために、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）が発案され、既に４Ｍや１６ＭＤＲＡＭ世代より実用化されている。
【０００３】
最近では、このＳＤＲＡＭをさらに高速化するために、クロック信号の立ち上がりエッジと立ち下がりエッジの両方に同期させることにより、従来の２倍のデータ転送レートで動作するダブルデータレートＳＤＲＡＭが提案され、製品化が進められている。
【０００４】
ところで、データ転送レートを高速化するために、データバンド幅の向上が進む一方で、メモリコアにおけるセルデータのランダムアクセス、すなわち行（ロー）が変化した異なる行アドレス（Row Address）からのデータアクセスの高速化には、ＤＲＡＭ特有の破壊読み出しと増幅動作、さらに次のメモリコアのアクセスに先立つプリチャージ動作に一定の時間（コアレーテンシーと称する）を必要とするため、メモリコアのサイクルタイム（ランダムサイクルタイム＝ｔＲＣ）を大幅に高速化するのが困難であった。
【０００５】
この問題を解決するために、メモリコアのアクセスやプリチャージ動作もパイプライン化し、従来のＤＲＡＭのランダムサイクルタイムを１／２以下に短縮した、いわゆる高速サイクルＲＡＭ（ＦＣＲＡＭ）が提案され、従来ＳＲＡＭが用いられてきた、ランスイッチ（LAN Switch）やルーターなどの、ランダムデータを高速に転送するようなネットワークの分野を中心に、その製品化が始まろうとしている。
【０００６】
上記ＦＣＲＡＭにおけるデータ読み出しの基本システムについては、例えば特願平９−１４５４０６号、特願平９−２１５０４７号及び特願平９−３３２７３９号を基礎出願とする国際出願、国際公開番号ＷＯ９８／５６００４（藤岡ほか）に記載されている。
【０００７】
この発明は、上記国際出願において定義されているＦＣＲＡＭのデータ読み出し動作に改良を加えようとするもので、ローアクセス命令とカラムアクセス命令の与え方に関する改良である。
【０００８】
まず、上記国際出願に開示されたＦＣＲＡＭにおけるデータ読み出しの基本システムとその動作について図１３乃至図１７により簡単に説明する。ここで、図１３乃至図１５はそれぞれ、国際公開番号ＷＯ９８／５６００４の図４乃至図６に相当するものである。
【０００９】
図１３は、ＦＣＲＡＭにおけるランダムサイクルタイムｔＲＣの高速化の原理図であり、ロー系のパイプライン動作を示している。図１４は、上記パイプライン動作を実現するための、内部動作の詳細なタイミングチャートである。また、図１５は、セルフプリチャージによるローアクセスの高速化を示すタイミングチャートである。図１６はＦＣＲＡＭで定義された、読み出し時のコマンド入力方法の例を示している。図１７は、上記国際出願に記載されたデータ読み出し方式によるコマンドの状態図である。
【００１０】
なお、図１４及び図１５において、ＷＬはワード線の電位、ＢＬｎ，／ＢＬｎはビット線対の電位、ＳＡＥはビット線センスアンプのイネーブル信号、ＣＳＬはカラムアドレスに従って選択され、ビット線センスアンプによって増幅されたビット線対ＢＬｎ，／ＢＬｎのデータを周辺データバスに転送する信号（カラム選択線の電位）、ＥＱＬはビット線対のプリチャージ及びイコライズ信号、ＡＣＴはローアクセスコマンド、ＲＤはカラムアクセスコマンドである。また、図１６において、ＢＡ０〜ＢＡ３はバンクアドレス（Bank Address）、Ａ０〜Ａ１０はアドレス（Address）、ＵＡはアッパーアドレス（Upper Address）、ＬＡ０〜ＬＡ９はロワーアドレス（Lower Address）であり、これらロワーアドレスＬＡ０〜ＬＡ９のうち、ＬＡ１とＬＡ０はバーストアドレス（burst address）である。更に、図１７において、ＤＥＳＬはディセレクト（Deselect）、ＰＯＷＥＲＤＯＷＮはパワーダウン、ＭＯＤＥ ＲＥＧＩＳＴＥＲはモードレジスタ、ＷＲＩＴＥはライト、ＩＤＬＥは５０％のアダーラッチ、ＲＥＡＤはリード、ＡＵＴＯ−ＲＥＦＲＥＳＨはオートリフレッシュ、ＳＥＬＦ−ＲＥＦＲＥＳＨはセルフリフレッシュ、ＰＤＥＮはパワーダウンコマンド、ＰＤＥＸはパワーダウン解除コマンド、ＭＲＳはモードレジスタセットコマンド、ＡＣＴはローアクティブコマンド（第１のコマンド）、ＲＤはリードのカラムアクセスコマンド（第２のコマンド）、ＲＥＦはオートリフレッシュコマンド、ＷＲはライトのカラムアクセスコマンド、ＳＥＬＦはセルフリフレッシュコマンド、ＳＥＬＦＸはセルフリフレッシュ解除コマンドである。
【００１１】
図１３に示されているように、メモリセルアレイからのランダムなデータ読み出しの高速化を図るためには、
（１）コマンドデコーダと周辺回路動作、
（２）センスアンプ動作、
（３）データ出力動作、
の３ステージをパイプライン化することが考えられる。この際、ＤＲＡＭではステージ（２）、厳密に言うと、図１４のタイミングチャートに示すように、「ワード線選択サイクル」＋「センスアンプ駆動サイクル」＋「リセットサイクル」（センスアンプサイクル）に最も長い時間が必要となる。この時間を最小にするためには、ローアドレスをデコードして、選択されたワード線ＷＬに接続されたメモリセルＭＣから読み出されたデータを、ビット線センスアンプＳ／Ａで差動増幅し、更にリストア動作を終了した後、従来のＳＤＲＡＭのように複数のカラムアドレスに対して、カラム選択線ＣＳＬによりカラム選択ゲートを連続的に開いてバーストアクセスを行うのではなく、リストア動作を終了した後、必要なバースト長分のデータを、ＳＤＲＡＭよりも多い、複数個のカラム選択ゲートを一度に開くことでビット線センスアンプＳ／Ａに読み出し、直ちにセンスアンプ動作（ステージ（２））を終了して、データ出力動作（ステージ（３））を行いながら、リセット（プリチャージ）サイクルを最短で行うことが必要である。
【００１２】
このような動作を実現するためには、図１５のタイミングチャートに示すような動作が必要となる。この図１５に示す動作の特徴は、ローアクセスコマンドＡＴＣと、カラムアクセスコマンドＲＤ（この場合リードを示す）を１つのパケットとしてＦＣＲＡＭに与えることにある。連続するクロック入力パルスにそれぞれ応答することにより、コマンド間隔が最小となり、それぞれのコマンドサイクルの高速化に有効である。ローアクセスコマンドＡＣＴとカラムアクセスコマンドＲＤを２つの連続したクロックに同期して取り込むことで、カラムアクセスコマンドＲＤと同時に取り込むカラムアドレスＣＡｉを、より早いタイミングで取り込むことが可能となり、カラム選択線ＣＳＬを早く選択することができる。また、副次的な効果として、カラムアドレスＣＡｉの一部を、センスアンプ分割のためのアドレスとして使用することが可能となり、従来のＤＲＡＭに比べて、動作させるセンスアンプ数を限定するので、ステージ（２）を高速化することにも貢献する。
【００１３】
上述した読み出し方式は、図１７に示すように、ディセレクト状態（スタンドバイ状態）から、第１のコマンドＡＣＴの入力によってローアドレスをラッチし、ロー系の周辺回路の動作を開始させる。次に、第２のコマンドＲＤ（リードのカラムアクセスコマンド）または／ＷＲ（ライトのカラムアクセスコマンド）によって、カラムアドレスＣＡｉの一部をセンスアンプのデコードのためのローアドレスに回し、これによって限定されたメモリコアのアクセスを開始する。そして、アクセス終了後には、上記ディセレクト状態に自動的に復帰する。
【００１４】
しかしながら、上述したコマンド方式には次のような問題点がある。すなわち、ローアクセスコマンドＡＣＴは、コマンドのデコードと周辺回路の動作を開始するためにのみ与えられるため、上記ステージ（２），（３）の動作は１サイクル後のカラムアクセスコマンドＲＤ（この場合リード）が入力されるまでは開始できない。このため、ランダムサイクルタイムｔＲＣはローアクセスコマンドＡＣＴ−ＡＴＣ間、あるいはカラムアクセスコマンドＲＤ−ＲＤ間で定義されるので問題なく短縮できるが、ローアクセスコマンドＡＣＴからのデータアクセス、すなわちランダムアクセスタイムｔＲＡＣは、必ず１クロックサイクル余分にかかってしまう。
【００１５】
この時の対策として、上記国際出願では、ローアクセスコマンドＡＣＴとカラムアクセスコマンドＲＤを同時に入力する方式を提案している。しかしながら、この対策はコマンドのデコードが非常に複雑になり、内部回路のロジック構成も増加するため、ランダムアクセスタイムｔＲＡＣの前半において余分な遅れ時間を生じる可能性がある。また、コマンドのデコードを複雑にすることは、そのままデバイスの入力ピンの増加を招くことが多く、パッケージサイズの増大、ひいてはコストの増加を招くという可能性がある。
【００１６】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、メモリセルアレイからのランダムなデータ読み出しの高速化を図るために、ローアクセスコマンドと、カラムアクセスコマンドとを１つのパケットとして与えると、ローアクセスコマンドからのデータアクセス、すなわちランダムアクセスタイムが必ず１クロックサイクル余分にかかるという問題があった。
【００１７】
この問題を解決するために、ローアクセスコマンドとカラムアクセスコマンドを同時に入力する方式が提案がされているが、コマンドのデコードが複雑化したり、内部回路のロジック構成が増加するため、ランダムアクセスタイムの前半において余分な遅れ時間を生じる可能性があるという問題があった。しかも、デバイスの入力ピンの増加によるパッケージサイズの増大やコストの増加を招く可能性もある。
【００１８】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ランダムアクセスタイムを低下させることなく、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置及びそのデータ読み出し方法を提供することにある。
【００１９】
また、この発明の他の目的は、コマンドデコードの複雑化や、内部回路のロジック構成の増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置を提供することにある。
【００２０】
更に、この発明の別の目的は、ピン数の増加やパッケージサイズの増大によるコストの増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】
この発明の半導体記憶装置は、第１及び第２のコマンドを入力し、メモリセルアレイからのランダムなデータの読み出しと書き込みをクロック信号に同期して行う半導体記憶装置であって、コントローラと、前記コントローラにより制御され前記第１のコマンドをデコードするアッパー側のデコーダと、前記コントローラにより制御され前記第２のコマンドをデコードするロワー側のデコーダとを含むコマンドデコーダを備え、連続する２つのクロックサイクルで、前記第１のコマンドとデータ読み出しのための前記第２のコマンドとを１つのパケットとして受け取るようにして成り、前記コマンドデコーダは、前記第１のコマンドで読み出しか書き込みかの定義を行うとともに、前記メモリセルアレイのアッパー側のデコードアドレスを取り込むための制御を行い、前記第２のコマンドで前記メモリセルアレイのロワー側のデコードアドレスを取り込む制御を行うものであり、前記第１のコマンドが与えられてから、ワード線を選択し、読み出したデータの増幅を行い、前記第２のコマンドが与えられるとカラム選択線を選択し、前記第１のコマンドが与えられてから読み出したデータを増幅するまでの一定時間が前記クロック信号のサイクルタイムよりも長い時に、前記カラム選択線が選択されて活性化する時刻が前記一定時間の経過後になるように、ゲーティング信号によって前記カラム選択線の活性化を制御する手段を備える。
【００２２】
また、下記（ａ），（ｂ）のような特徴を備えている。
【００２３】
（ａ）前記メモリセルアレイのアッパー側のデコードアドレスの一部を、既存のコントロールピンをアドレスピンに転用して入力する。
【００２４】
（ｂ）前記既存のコントロールピンは、ＳＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭにおけるライトイネーブルピンと、カラムアドレスストローブピンである。
【００３０】
上記のような構成によれば、第１のコマンドで読み出しか書き込みかを確定するので、ローアドレスの取り込みと同時に、周辺回路の動作開始のみならず、メモリコアの動作も開始でき、従来のように第２のコマンドからメモリコアの動作開始を判断するよりもランダムアクセスの開始が早くなり、ランダムアクセスタイムが自動的に１クロックサイクル早くなる。
【００３１】
また、第１のコマンドで読み出しか書き込みかが確定するので、第２のコマンドではメモリセルアレイにおけるロワー側のデコードアドレスを取り込むだけでよい。従って、カラム選択線を選択してデータを出力する過程が従来よりも早くなり、ランダムアクセスタイムの高速化を実現でき、データを早期に周辺に転送終了することで、ワード線の選択解除からビット線対のプリチャージの前倒し、すなわちランダムサイクルタイムの高速化も実現できる。
【００３２】
しかも、前記メモリセルアレイのアッパー側のデコードアドレスの一部を、既存のコントロールピンをアドレスピンに転用して入力すれば、ピン数の増加やパッケージサイズの増大によるコストの増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる。このコントロールピンとしては、ＳＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭの場合には、ライトイネーブルピンと、カラムアドレスストローブピンが好適である。
【００３３】
更に、ゲーティング信号によってカラム選択線の活性化を制御すれば、サイクルタイムが短い場合に、安定したセンス動作を待ってからセルデータを出力ピンに読み出すことができる。
【００３４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１及び図２はそれぞれ、この発明の実施の形態に係る半導体記憶装置について説明するためのもので、図１はＦＣＲＡＭ（ＳＤＲ／ＤＤＲ−ＳＤＲＡＭ）のコマンドの状態図、図２はそのファンクションテーブルである。すなわち、図１に示すように、待機状態（ＳＴＡＮＤＢＹ）の次の第１のコマンド入力において、ローアドレスを取り込み、周辺のロー系回路の動作を開始する従来のローアクセスコマンドＡＣＴの代わりに、リードコマンド（Read with Auto-close）ＲＤＡあるいはライトコマンド（Write with Auto-close）ＷＲＡを直接与える。図２に示したファンクションテーブルから明らかなように、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭに設けられているチップ選択ピン／ＣＳを“Ｌ”レベルにしたときにコマンド入力を受け付け、リードとライトのコマンドの区別は、コマンドの種類を定義するＦＮピンというピンを追加し、このピンに与えられた信号のレベルにより行う。この例では、リードであればＦＮピンを“Ｈ”レベルにセット、ライトであれば“Ｌ”レベルにセットする。
【００３５】
また、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭでは、第２のコマンドで与えられていた、センスアンプの分割デコード用のローアドレスも本発明では第１コマンドで与えることができる。但し、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭで用いる、標準パッケージのピン数に制限があるため、既存のコントロールピンをアドレスピンとして転用し、ピン数の増加を抑えている。この例では、ＳＤＲ／ＤＤＲ−ＳＤＲＡＭにおける、／ＷＥ（ライトイネーブル）ピンと、／ＣＡＳ（カラムアドレスストローブ）ピンをアドレスピンＡ１３，Ａ１４ピンとして転用している。これにより、センスアンプのデコードを増やし、活性化するセンスアンプの数を限定するという長所を損なうことはない。
【００３６】
この方式に基づくＦＣＲＡＭのパッケージのピン割当てを図３に示す。この例は、ＪＥＤＥＣで標準化された６６ピンのＴＳＯＰパッケージであり、従来の／ＷＥ，／ＣＡＳピンから同時に第１のコマンドのクロックの立ち上がりエッジに与えられたローアドレスＲＡ０−ｉ（もはやロー／カラムという区別は不要なので、図３では第１のコマンドで取り込むアドレスをアッパーアドレスＵＡ、第２のコマンドで取り込むアドレスをロワーアドレスＬＡと称している）を取り込み、第１のコマンドがリードであればこの行アドレスに従ってワード線ＷＬを選択し、メモリセルＭＣからのデータをビット線対ＢＬｎ，／ＢＬｎに読み出し、これをビット線センスアンプＳ／Ａで増幅する。第１のコマンド入力によってここまでの動作が完了する。なお、図３において、／ＷＥと／ＣＡＳはアドレス入力によって変化する。また、ＵＤＭとＬＤＭはＮＣによって変化する。／ＲＡＳはＦＮによって変化する。
【００３７】
続いて、上記リードコマンドＲＤＡまたはライトコマンドＷＲＡの入力から１クロックサイクル後に、第２のコマンドとしてロワーアドレスラッチ（Lower Address Latch）コマンドＬＡＬ、モードレジスタセット（Mode Register Set）コマンドＭＲＳ、及びオートリフレッシュ（Auto-Refresh）コマンドＲＥＦを与える。この際、第１のコマンドによって、リードが確定しており、後はカラムアドレスを与えてデータを出力するだけなので、複雑なコマンドセットは不要である。
【００３８】
図１ではチップ選択ピン／ＣＳを“Ｈ”レベルにセットして、アドレスピンからカラムアドレスＣＡ０−ｊ（ロワーアドレスＬＡ）を取り込んだ例を示した。これによって、第２のコマンドは、カラムアドレスを取り込むだけで済み、これに対応したカラム選択線ＣＳＬを選択し、第１のコマンドからビット線センスアンプＳ／Ａで増幅されたデータをＭＤＱ線対に転送し、再度ＤＱリードバッファＤＱＲＢで増幅し、最後に出力ピンＤＱからデータを出力する。
【００３９】
上述したような動作を実現するコマンドデコーダは、例えば図４乃至図６に示すように、コントローラ、第１のコマンド用のデコーダ及び第２のコマンド用のデコーダで構成する。図４は、コマンドデコーダの動作を制御するためのコントローラの具体的な構成例を示す回路図である。図５はアッパー側のコマンドデコーダ、図６はロワー側のコマンドデコーダの具体的な構成例を示す回路図である。
【００４０】
図４に示す如く、コントローラは、クロックドインバータ１１〜１６、インバータ１７〜２７、ノアゲート２８及びナンドゲート２９〜３２等で構成されている。外部入力クロックを内部でバッファリングした信号ＣＬＫＩＮで制御されるクロックドインバータ１１の入力端には、外部入力／ＣＳを内部でバッファリングした信号ｂＣＳＩＮが供給される。このクロックドインバータ１１の出力端には、インバータ１７の入力端が接続され、インバータ１７の出力端はノアゲート２８及びナンドゲート２９の一方の入力端にそれぞれ接続される。このノアゲート２８の出力端には、インバータ１８の入力端が接続される。信号ＣＬＫＩＮで制御されるクロックドインバータ１２の出力端は上記インバータ１７の入力端に接続され、入力端は上記インバータ１７の出力端に接続される。
【００４１】
また、インバータ１９の入力端には信号ＣＬＫＩＮが供給され、このインバータ１７の出力端には上記ノアゲート２８の他方の入力端及びインバータ２０の入力端が接続される。上記インバータ２０の出力端は、ナンドゲート２９の他方の入力端に接続される。このナンドゲート２９の出力端には、インバータ２１の入力端が接続されている。そして、上記インバータ１８の出力端から信号ｂＣＳＬＴＣが出力され、上記インバータ２１の出力端から信号ＮＯＰＬＴＣが出力されるようになっている。
【００４２】
上記ナンドゲート３０の入力端にはそれぞれ、ＲＤＡコマンドが入力されたことを表す信号ｂＣＯＬＡＣＴＲＵ、及びＷＲＡコマンドが入力されたことを表す信号ｂＣＯＬＡＣＴＷＵが供給される。このナンドゲート３０の出力端には、信号ｂＣＫ（外部入力クロックを内部でバッファリングした信号ＣＬＫＩＮの反転信号と同等）で制御されるクロックドインバータ１３の入力端が接続されている。上記クロックドインバータ１３の出力端にはインバータ２２の入力端、及び信号ＣＫ（外部入力クロックを内部でバッファリングした信号ＣＬＫＩＮと同等）で制御されるクロックドインバータ１４の出力端が接続される。上記インバータ２２の出力端には、信号ＣＫで制御されるクロックドインバータ１４，１５の入力端がそれぞれ接続される。上記クロックドインバータ１５の出力端にはインバータ２３の入力端及び信号ｂＣＫで制御されるクロックドインバータ１６の出力端が接続される。上記インバータ２３の出力端には、インバータ２３の入力端及びクロックドインバータ１６の入力端がそれぞれ接続される。上記インバータ２４の出力端には、インバータ２５の入力端が接続され、このインバータ２５の出力端にはインバータ２６の入力端が接続される。そして、インバータ２６の出力端から信号ｂＡＣＴＵＤＳＢが出力されるようになっている。
【００４３】
更に、上記ナンドゲート３１の一方の入力端には信号ｂＣＯＬＡＣＴＲＵが供給され、他方の入力端にはナンドゲート３２の出力端が接続される。このナンドゲート３２の一方の入力端には信号ｂＣＯＬＡＣＴＷＵが供給され、他方の入力端には上記ナンドゲート３２の出力端が接続される。そして、上記ナンドゲート３１の出力端から信号ＦＣＲＥＡＤが出力され、入力端が上記ナンドゲート３１の出力端に接続されたインバータ２７の出力端から信号ＰＣＷＲＩＴＥが出力される。
【００４４】
図５に示すように、アッパー側のコマンドデコーダは、インバータ４１〜４５、ナンドゲート４６及びノアゲート４７等から構成されている。インバータ４１，４２の入力端にはそれぞれ、外部入力／ＣＡＳ（ＦＮ）を内部でバッファリングし、半クロックラッチした信号ｂＣＳＬＴＣ及び外部入力／ＲＡＳ（ＦＮ）を内部でバッファリングし、半クロックラッチした信号ｂＲＡＳＬＴＣがそれぞれ供給される。ナンドゲート４６の第１の入力端には上記インバータ４１の出力端が接続され、第２の入力端には上記インバータ４２の出力端が接続され、第３の入力端には上記コントローラからの信号ｂＡＣＴＵＤＳＢが供給される。このナンドゲート４６の出力端にはインバータ４３の入力端が接続され、インバータ４３の出力端にはインバータ４４の入力端が接続される。上記ノアゲート４７の第１の入力端には上記コントローラからの信号ｂＡＣＴＵＤＳＢが供給され、第２の入力端にはインバータ４２の出力端が接続され、第３の入力端には上記信号ｂＣＳＬＴＣが供給される。このノアゲート４７の出力端には、インバータ４５の入力端が接続される。そして、上記インバータ４４の出力端から出力される信号ｂＣＯＬＡＣＴＷＵがコントローラに供給され、上記インバータ４５の出力端から出力される信号ｂＣＯＬＡＣＴＲＵがコントローラに供給される。なお、図５に示す回路では、ランダムアクセスタイムｔＲＡＣを高速化するために、各信号をノアゲート４７で受けることにより段数を削減している。
【００４５】
一方、ロワー側のコマンドデコーダは、図６に示すように、ノアゲート５１，５２、インバータ５３〜６１及びナンドゲート６２〜６５等から構成されている。ノアゲート５１の入力端には、コントローラから出力される信号ｂＡＣＴＵＤＳＢ及び信号ＰＣＷＲＩＴＥが供給される。また、ノアゲート５２の入力端には、コントローラから出力される信号ｂＡＣＴＵＤＳＢ及び信号ＰＣＲＥＡＤが供給される。ナンドゲート６２の一方の入力端には上記コントローラから出力される信号ＮＯＰＬＴＣが供給され、他方の入力端には上記ノアゲート５１の出力端が接続される。ナンドゲート６３の一方の入力端には上記コントローラから出力される信号ＮＯＰＬＴＣが供給され、他方の入力端には上記ノアゲート５２の出力端が接続される。ナンドゲート６４の一方の入力端にはインバータ５３の出力端が接続され、他方の入力端には上記ノアゲート５１の出力端が接続される。ナンドゲート６５の一方の入力端にはインバータ５３の出力端が接続され、他方の入力端には上記ノアゲート５２の出力端が接続される。上記各ナンドゲート６２〜６５の出力端には、インバータ５４〜５７の入力端がそれぞれ接続される。これらインバータ５４〜５７の出力端には、インバータ５８〜６１の入力端がそれぞれ接続される。そして、上記インバータ５８の出力端からリードコマンドＲＤＡの次のクロックサイクルでロワーアドレスラッチコマンドＬＡＬが入力されたことを表す信号ｂＣＯＬＡＣＴＲ、上記インバータ５９の出力端からライトコマンドＷＲＡの次のクロックサイクルでコマンドＬＡＬが入力されたことを表す信号ｂＣＯＬＡＣＴＷ、上記インバータ６０の出力端からコマンドＲＤＡの次のクロックサイクルでコマンドＭＲＳが入力されたことを表す信号ｂＭＳＥＴ、上記インバータ６１の出力端からコマンドＷＲＡの次のクロックサイクルでコマンドＲＥＦが入力されたことを表す信号ｂＲＥＦＲがそれぞれ出力されるようになっている。
【００４６】
次に、上記のような構成において、図７のタイミングチャートにより動作を説明する。まず、第１のコマンド入力では、／ＣＳピンの電位ＶＢＣＳと／ＲＡＳピンの電位ＶＢＲＡＳの状態に応じて信号ｂＣＳＬＴＣと信号ｂＲＡＳＬＴＣが遷移し、信号ｂＣＯＬＡＣＴＷＵもしくは信号ｂＣＯＬＡＣＴＲＵ（図７では前者）が“Ｌ”レベルになる。この時、コントローラ内の信号ＦＣＷＲＩＴＥか信号ＦＣＲＥＡＤのうち対応する側が“Ｈ”レベルとなる。また、第１コマンドが入力されてからのクロック信号の立ち下がりから、信号ｂＡＣＴＵＤＳＢが１クロックサイクルだけ“Ｌ”レベルになって、次の第２のコマンドを受け付け可能とする。また、信号ＮＯＰＬＴＣは、クロック信号の立ち上がりのタイミングで信号ｂＣＳＩＮが“Ｈ”レベル、すなわちＮＯＰ（No Operation）であることを検知する信号であり、図７のタイミングチャートに示すように、第２のコマンド入力でコマンドＬＡＬが入力された場合には、信号ＮＯＰＬＴＣが“Ｈ”レベルになり、且つ信号ｂＡＣＴＵＤＳＢが“Ｌ”レベル、信号ＦＣＷＲＩＴＥが“Ｈ”レベル（＝ＲＣＲＥＡＤが“Ｌ”レベル）の３つの条件で信号ｂＣＯＬＡＣＴＷが、また信号ＦＣＲＥＡＤが“Ｈ”レベルであれば信号ｂＣＯＬＡＣＴＲがそれぞれ“Ｌ”レベルになって、リード／ライト別にコマンドＬＡＬが入力されたことを検知することができる。更に、第２のコマンド入力でコマンドＲＥＦ、もしくはコマンドＭＲＳ（これらの違いは第１のコマンドがコマンドＷＲＡかコマンドＲＤＡかによる）が入力された場合には、信号ｂＣＳＬＴＣが“Ｌ”レベルになって、且つ信号ｂＡＣＴＵＤＳＢが“Ｌ”レベル、またＦＣＲＥＡＤ／ＦＣＷＲＩＴＥの状態に応じて信号ｂＲＥＦＲと信号ｂＭＳＥＴが“Ｌ”レベルになる。また、同時にこの場合には、チップ選択ピン／ＣＳが“Ｌ”レベルであることから第１のコマンド用のコマンドデコーダが動作しないように、信号ｂＡＣＴＵＤＳＢを入力して動作を停止させている。
【００４７】
上記のような構成によれば、下記（Ａ），（Ｂ）のような効果が得られる。
【００４８】
（Ａ）第１のコマンドでリード／ライトを確定するので、ローアドレスの取り込みと同時に、周辺回路の動作開始のみならず、メモリコアの動作も開始でき、従来のように第２のコマンドからメモリコアの動作開始を判断するよりもランダムアクセス開始が早くなり、ランダムアクセスタイムｔＲＡＣが自動的に１サイクル早くなる。
【００４９】
（Ｂ）第１のコマンドでリード／ライトが確定するので、第２のコマンドではロワーアドレスＬＡを取り込むだけでよい。従って、カラム選択線ＣＳＬを選択してデータを出力する過程は従来よりも早くなり、ランダムアクセスタイムｔＲＡＣの高速化と、データを早期に周辺に転送終了することで、ワード線ＷＬのリセットからビット線ＢＬのプリチャージの前倒し、すなわちランダムサイクルタイムｔＲＣの高速化の両方が実現できる。
【００５０】
なお、図１では、第２のコマンドはチップ選択ピン／ＣＳが“Ｈ”レベルでロワーアドレスＬＡをラッチする他に、チップ選択ピン／ＣＳを“Ｌ”レベルにした場合には、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭにあるモードレジスタセットコマンドＭＲＳと、オートリフレッシュサイクルコマンドＲＥＦが定義されている。これらは、この発明には直接関係がないので、詳細な説明は省略する。
【００５１】
上述した一連の動作は、サイクルタイムｔＣＫに依存して２つに大別される。１つは、サイクルタイムｔＣＫが比較的長い場合である。もしも、第１のコマンドがリードであって、アッパーアドレスＵＡに従ってワード線ＷＬを選択し、メモリセルＭＣからのデータをビット線対ＢＬｎ，／ＢＬｎに読み出し、これをビット線センスアンプＳ／Ａで増幅するまでの一定時間ＴｓｅｎｓｅよりもサイクルタイムｔＣＫが充分に長い場合（Ｔｓｅｎｓｅ＜ｔＣＫ）には、図８（ａ）に示す通りカラム選択線ＣＳＬの立ち上がりが一定時間Ｔｓｅｎｓｅよりも後になるので、ビット線対ＢＬ，／ＢＬのデータはＭＤＱ線対にデータを転送するのに充分な量であり特に問題はない。
【００５２】
一方、サイクルタイムｔＣＫが短くなると、図８（ｂ）に示すようにＴｓｅｎｓｅよりもサイクルタイムｔＣＫが短い場合（Ｔｓｅｎｓｅ＞ｔＣＫ）となる場合が出てくる。この場合、ビット線センスアンプＳ／Ａによるメモリセルのデータの増幅は不充分であり、第２のコマンドの入力からカラム選択線ＣＳＬを直ぐに選択すると、ＭＤＱ線対との急速な容量分割が行われ、最悪の場合にはセルデータが破壊する可能性がある。そこで、内部において、サイクルタイムｔＣＫが短い場合、一定時間Ｔｓｅｎｓｅだけ待ってからカラム選択線ＣＳＬを立ち上げるような、いわゆるゲーティング（Gating）信号を設け、カラム選択線ＣＳＬのタイミングを実質的に後ろにシフトし、ビット線センスアンプによるセルデータの増幅時間を確保している。
【００５３】
図９は、サイクルタイムｔＣＫに応じた、第１のコマンド（リード）におけるランダムアクセスタイムｔＲＡＣの定義例を示している。この例では、サイクルタイムｔＣＫ＝７．５ｎｓ（１３３ＭＨｚ）において、ランダムアクセスタイムｔＲＡＣが最短（３クロック＝２２．５ｎｓ）となるように設定されており、ゲーティング信号ＣＥＮＢは第１のコマンドから約１０ｎｓ、第２のコマンドから約２．５ｎｓ後でイネーブルとなるように設定されている。上記時間Ｔｓｅｎｓｅにはおよそ１２．５ｎｓを要し、第２のコマンドのクロックエッジとゲーティング信号ＣＥＮＢの立ち上がりを受けてカラム選択線ＣＳＬが立ち上がり、以降は上記の動作に基づいてデータを出力する。
【００５４】
図１０（ａ），（ｂ）はそれぞれ、上記ゲーティング信号ＣＥＮＢを発生する回路の具体的な構成例を示し、図１０（ｃ）はカラムデコーダの具体的な構成例を示している。図１０（ａ）は、ＲＣ遅延回路を用いたゲーティング信号発生回路であり、Ｐチャネル型ＭＯＳトランジスタ７１、抵抗７２、Ｎチャネル型ＭＯＳトランジスタ７３、キャパシタ７４、及びインバータ７５，７６，７７等から構成されている。上記ＭＯＳトランジスタ７１の電流通路、抵抗７２及びＭＯＳトランジスタ７３の電流通路は電源と接地点間に直列接続される。上記ＭＯＳトランジスタ７１，７３のゲートには、ビット線センスアンプの動作をイネーブルにする信号（センスアンプイネーブル信号）ＳＡＥが供給される。上記キャパシタ７２の一方の電極は、上記ＭＯＳトランジスタ７１と抵抗７２との接続点に接続され、他方の電極は接地される。上記インバータ７５の入力端は、上記ＭＯＳトランジスタ７１と抵抗７２との接続点に接続され、出力端はインバータ７６の入力端に接続される。上記インバータ７６の出力端には、インバータ７７の入力端が接続され、このインバータ７７の出力端からゲーティング信号ＣＥＮＢを出力する。
【００５５】
また、図１０（ｂ）に示すゲーティング信号発生回路は、ｔ段（偶数段）縦続接続されたインバータ８１，８２，…，８ｔで構成され、最終段のインバータ８ｔからゲーティング信号ＣＥＮＢを出力するようになっている。
【００５６】
カラムデコーダは、図１０（ｃ）に示すように、ナンドゲート９１とインバータ９２で構成されている。上記ナンドゲート９１の入力端には、カラムアドレス信号ＣＡｉ（ＬＡｉ），ＣＡｊ（ＬＡｊ），…，ＣＡｚ（ＬＡｚ）及び上記図１０（ａ）または図（ｂ）に示したゲーティング信号発生回路から出力されるゲーティング発生信号ＣＥＮＢが供給される。このナンドゲート９１の出力信号は、インバータ９２に供給され、このインバータ９２の出力端からカラム選択信号ＣＳＬｎが出力されるようになっている。
【００５７】
上記のような構成において、第１のコマンド入力からメモリコアアクセスの動作が行われ、ワード線の選択後、ビット線センスアンプの動作をイネーブルにする信号（センスアンプイネーブル信号）ＳＡＥが立ち上がる。このセンスアンプイネーブル信号ＳＡＥの立ち上がりからビット線センス動作に相当する時間遅延されて、ゲーティング信号ＣＥＮＢが“Ｈ”レベルになる。第２のコマンドから開始されるカラム選択線ＣＳＬのクリティカルパスの途中、例えば図１０（ａ）〜（ｃ）に示した例ではカラムデコーダにゲーティング信号ＣＥＮＢを供給してその動作を制御している。このように、ゲーティング信号ＣＥＮＢと第２のコマンド入力後のクロックエッジとの論理積（ＡＮＤ）によってカラム選択線ＣＳＬを立ち上げることで、サイクルタイムｔＣＫが短い場合に安定したセンス動作を待ってからセルデータを出力ピンに読み出し、サイクルタイムｔＣＫが長い場合は、単純に第２のコマンドのクロックエッジからカラム選択線ＣＳＬを立ち上げ、データを出力するようにできる。
【００５８】
これにより、先の国際出願のように、ローアクセスコマンドＡＣＴからのデータアクセス、すなわちランダムアクセスタイムｔＲＡＣは、必ず１クロックサイクル余分にかかることもない。しかも、ローアクセスコマンドＡＣＴとカラムアクセスコマンドＲＤを同時に入力する場合に生ずる、コマンドデコードが非常に複雑になることによる内部回路のロジックの増加もなく、デバイスの入力ピンの増加もない。また、ランダムアクセスタイムｔＲＡＣの前半において懸念される余分な遅れ時間もない。更に、コマンドを複雑化することはないので、パッケージサイズの増大、ひいてはコストの増加を招くこともなくなる。
【００５９】
図１１及び図１２には、従来の方式とこの発明の方式とを総合的に比較したタイミングチャートを示す。図１１は従来の方式であり、クロック信号の立ち上がりに同期してローアクセスコマンドＡＣＴとアッパーアドレスＵＡを入力してロー系の周辺回路を動作させ、次のクロック信号の立ち上がりに同期してカラムアクセスコマンドＲＤとロワーアドレスＬＡを入力してワード線ＷＬの選択とセンスアンプの駆動を行い、その後、リセットとデータ転送を行っている。
【００６０】
これに対し、図１２に示すこの発明の方式では、クロック信号の立ち上がりに同期してリードコマンドＲＤＡ（あるいはライトコマンドＷＲＡ）とアッパーアドレスＵＡを入力してロー系の周辺回路の動作、ワード線選択、及びセンスアンプの駆動を行い、次のクロック信号の立ち上がりに同期してロワーアドレスＬＡを入力してリセットとデータ転送を行っている。
【００６１】
上記図１１と図１２のタイミングチャートを比較すれば明らかなように、この発明によれば、ランダムアクセスタイムｔＲＡＣを低下させることなく、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる。
【００６２】
【発明の効果】
以上説明したように、この発明によれば、ランダムアクセスタイムを低下させることなく、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置及びそのデータ読み出し方法が得られる。
【００６３】
また、コマンドデコードの複雑化や内部回路のロジック構成の増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置が得られる。
【００６４】
更に、ピン数の増加やパッケージサイズの増大によるコストの増加を抑制しつつ、メモリセルアレイからのランダムなデータ読み出しの高速化が図れる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体記憶装置について説明するためのもので、ＦＣＲＡＭのコマンドの状態図。
【図２】図１に示したコマンドのファンクションについて説明するための図。
【図３】ＦＣＲＡＭのパッケージのピン割当てを示す図。
【図４】コマンドデコーダの動作を制御するためのコントローラの具体的な構成例を示す回路図。
【図５】アッパー側のコマンドデコーダの具体的な構成例を示す回路図。
【図６】ロワー側のコマンドデコーダの具体的な構成例を示す回路図。
【図７】図４乃至図６に示したコマンドデコーダの動作について説明するためのタイミングチャート。
【図８】この発明の実施の形態に係る半導体記憶装置のメモリセルアレイからのランダムなデータ読み出し動作について説明するためのタイミングチャート。
【図９】サイクルタイムに応じた第１のコマンド（リード）におけるランダムアクセスタイムの定義例を示すタイミングチャート。
【図１０】ゲーティング信号発生回路とカラムデコーダの具体的な構成例を示す回路図。
【図１１】従来とこの発明の半導体記憶装置の総合的な動作を比較して説明するためのもので、従来の半導体記憶装置のランダムなデータ読み出し動作を示すタイミングチャート。
【図１２】従来とこの発明の半導体記憶装置の総合的な動作を比較して説明するためのもので、この発明の実施の形態に係る半導体記憶装置のランダムなデータ読み出し動作を示すタイミングチャート。
【図１３】従来の半導体記憶装置（ＦＣＲＡＭ）におけるランダムサイクルタイムの高速化の原理について説明するためのもので、ロー系のパイプライン動作を示す図。
【図１４】図１３に示したパイプライン動作を実現するための、内部動作の詳細なタイミングチャート。
【図１５】従来のＦＣＲＡＭにおける改良されたパイプライン動作を実現するための、内部動作の詳細なタイミングチャート。
【図１６】従来のＦＣＲＡＭで定義された、読み出し時のコマンド入力方法の例を示す図。
【図１７】従来のＦＣＲＡＭにおけるコマンドの状態図。
【符号の説明】
ｔＣＫ…サイクルタイム
ｔＲＣ…ランダムサイクルタイム
ｔＲＡＣ…ランダムアクセスタイム
ＣＳＬ…カラム選択線
ＣＡｉ…カラムアドレス
ＵＡ…アッパーアドレス
ＬＡ…ロワーアドレス
ＣＥＮＢ…ゲーティング信号
ＳＡＥ…センスアンプイネーブル信号
ＡＣＴ…ローアクセスコマンド
ＲＤ…リードのカラムアクセスコマンド
／ＷＲ…ライトのカラムアクセスコマンド
ＲＤＡ…リードコマンド
ＷＲＡ…ライトコマンド
ＬＡＬ…ロワーアドレスラッチコマンド
ＭＲＳ…モードレジスタセットコマンド
ＲＥＦ…オートリフレッシュコマンド
／ＷＥ…ライトイネーブルピン
／ＣＡＳ…カラムアドレスストローブピン
Claims (3)
- 第１及び第２のコマンドを入力し、メモリセルアレイからのランダムなデータの読み出しと書き込みをクロック信号に同期して行う半導体記憶装置であって、
コントローラと、前記コントローラにより制御され前記第１のコマンドをデコードするアッパー側のデコーダと、前記コントローラにより制御され前記第２のコマンドをデコードするロワー側のデコーダとを含むコマンドデコーダを備え、
連続する２つのクロックサイクルで、前記第１のコマンドとデータ読み出しのための前記第２のコマンドとを１つのパケットとして受け取るようにして成り、
前記コマンドデコーダは、
前記第１のコマンドで読み出しか書き込みかの定義を行うとともに、前記メモリセルアレイのアッパー側のデコードアドレスを取り込むための制御を行い、
前記第２のコマンドで前記メモリセルアレイのロワー側のデコードアドレスを取り込む制御を行うものであり、
前記第１のコマンドが与えられてから、ワード線を選択し、読み出したデータの増幅を行い、前記第２のコマンドが与えられるとカラム選択線を選択し、
前記第１のコマンドが与えられてから読み出したデータを増幅するまでの一定時間が前記クロック信号のサイクルタイムよりも長い時に、前記カラム選択線が選択されて活性化する時刻が前記一定時間の経過後になるように、ゲーティング信号によって前記カラム選択線の活性化を制御する手段を備える
ことを特徴とする半導体記憶装置。 - 前記メモリセルアレイのアッパー側のデコードアドレスの一部を、既存のコントロールピンをアドレスピンに転用して入力することを特徴とする請求項１に記載の半導体記憶装置。
- 前記既存のコントロールピンは、ＳＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭにおけるライトイネーブルピンと、カラムアドレスストローブピンであることを特徴とする請求項２に記載の半導体記憶装置。
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