KR100416796B1 - 반도체 메모리 장치의 명령어 디코더 및 디코딩 방법 - Google Patents

반도체 메모리 장치의 명령어 디코더 및 디코딩 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 명령어 디코더 및 디코딩 방법을 공개한다. 그 장치는 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 제2상태의 반전 로우 어드레스 스트로우브 신호가 인가되면 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 리드 신호를 발생하는 리드 신호 발생회로, 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 반전 로우 어드레스 스트로우브 신호가 인가되면 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 라이트 신호를 발생하는 라이트 신호 발생회로, 제1상태의 제어신호에 응답하여 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 전송하는 제1스위치, 및 제1상태의 제어신호에 응답하여 반전 칩 선택신호, 반전 로우 어드레스 스트로우브 신호, 및 제1스위치로부터 출력되는 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 디코딩하고, 제2상태의 제어신호에 응답하여 반전 칩 선택신호와 리드 및 라이트 신호들을 디코딩하여 내부 명령 신호들을 발생하는 제1디코더로 구성되어 있다. 따라서, 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치 및/또는 패스트 사이클 랜덤 억세스 메모리 장치로 동작하는 경우에 외부로부터 인가되는 명령 신호들을 디코딩하여 내부적인 명령 신호들을 발생할 수 있다.

Description

반도체 메모리 장치의 명령어 디코더 및 디코딩 방법{Command decoder of a semiconductor memory device and decoding method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 명령어 디코더 및 디코딩 방법에 관한 것이다.
종래의 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치(DDR SDRAM; Double Data Rate Synchronous Dynamic Random Access Memory Device)의 명령어 디코더는 클럭신호(CLK)의 상승 엣지에서 외부로부터 인가되는 반전 칩 선택신호(CSB), 반전 로우 어드레스 스트로우브 신호(RASB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 및 반전 라이트 인에이블 신호(WEB)를 입력하고 디코딩하여 모드 설정 명령(MRS), 액티브 명령(ACTIVE), 프리차지 명령(PRECHARGE), 라이트 명령(WRITE), 리드 명령(READ), 및 리플레쉬 명령(REFRESH)을 발생한다.
도1은 종래의 더블 데이터 레이트 동기형 반도체 메모리 장치의 명령어 디코더의 동작을 설명하기 위한 동작 타이밍도로서, 클럭신호(CLK)의 상승 엣지에서 인가되는 신호들(CSB, RASB, CASB, WEB)사이에만 연관성이 있으며, 클럭신호(CLK)의 상승 엣지에서 인가되는 신호들(CSB, RASB, CASB, WEB)을 명령어 디코더가 디코딩한다.
클럭신호(CLK)의 상승 엣지에서, 외부로부터 "로우"레벨의 반전 칩 선택신호(CSB), 반전 로우 어드레스 스트로우브 신호(RASB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 및 반전 라이트 인에이블 신호(WEB)가 인가되면 명령어 디코더가 내부적으로 모드 설정 명령(MRS)를 발생한다.
클럭신호(CLK)의 상승 엣지에서, 외부로부터 "로우"레벨의 반전 칩 선택신호(CSB)와 반전 로우 어드레스 스트로우브 신호(RASB)가 인가되고, "하이"레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)와 반전 라이트 인에이블 신호(WEB)가 인가되면 명령어 디코더가 내부적으로 액티브 명령(ACTIVE)를 발생한다.
클럭신호(CLK)의 상승 엣지에서, 외부로부터 "로우"레벨의 반전 칩 선택신호(CSB), 반전 로우 어드레스 스트로우브 신호(RASB), 및 반전 라이트 인에이블 신호(WEB)가 인가되고, "하이"레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)가 인가되면 명령어 디코더가 내부적으로 프리차지 명령(PRECHARGE)를 발생한다.
클럭신호(CLK)의 상승 엣지에서, 외부로부터 "로우"레벨의 반전 칩 선택신호(CSB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 반전 라이트 인에이블 신호(WEB)가 인가되고, "하이"레벨의 반전 로우 어드레스 스트로우브 신호(RASB)가 인가되면 명령어 디코더가 내부적으로 라이트 명령(WRITE)를 발생한다.
클럭신호(CLK)의 상승 엣지에서, 외부로부터 "로우"레벨의 반전 칩 선택신호(CSB)와 반전 컬럼 어드레스 스트로우브 신호(CASB)가 인가되고, "하이"레벨의 반전 로우 어드레스 스트로우브 신호(RASB)와 반전 라이트 인에이블 신호(WEB)가 인가되면 명령어 디코더가 내부적으로 리드 명령(READ)를 발생한다.
클럭신호(CLK)의 상승 엣지에서, 외부로부터 "로우"레벨의 반전 칩선택신호(CSB), 반전 로우 어드레스 스트로우브 신호(RASB), 및 반전 컬럼 어드레스 스트로우브 신호(CASB)가 인가되고, "하이"레벨의 반전 라이트 인에이블 신호(WEB)가 인가되면 명령어 디코더가 내부적으로 리플레쉬 명령(REFRESH)를 발생한다.
아래의 표1은 종래의 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치의 외부 명령 신호들(CLK, CSB, RASB, CASB, WEB)의 상태에 따른 내부 명령 신호들(MRS, ACTIVE, PRECHARGE, WRITE, READ, REFRESH)의 발생을 나타내는 것이다.
상기 표1에서, L은 "로우"레벨을, H는 "하이"레벨을 각각 나타낸다.
따라서, 종래의 더블 데이터 레이트 동기형 동적 반도체 메모리 장치의 명령어 디코더는 그 회로 구성이 간단하다.
최근에 소개된 패스트 사이클 랜덤 억세스 메모리 장치(FCRAM; Fast Cycle Random Access Memory Device)의 명령어 디코더는 클럭신호(CLK)의 상승 엣지에서 외부로부터 인가되는 2사이클 동안의 반전 칩 선택신호(CSB)와 신호(FN)를 입력하고 디코딩하여 모드 설정 명령(MRS), 리드 명령(READ), 라이트 명령(WRITE), 및 리플레쉬 명령(REFRESH)를 발생한다.
도2는 종래의 패스트 사이클 랜덤 억세스 반도체 메모리 장치의 명령어 디코더의 동작을 설명하기 위한 동작 타이밍도로서, 연속적으로 인가되는 2사이클의 신호들(CSB, FN)사이에만 연관성이 있으며, 클럭신호(CLK)의 상승 엣지에서 연속적으로 인가되는 2개 사이클의 신호들(CSB, FN)을 명령어 디코더가 디코딩한다.
첫 번째 클럭신호(CLK)의 상승 엣지에서, "로우"레벨의 반전 칩 선택신호(CSB)와 "하이"레벨의 신호(FN)를 가지는 리드 명령(RDA)이 인가되고, 두 번째 클럭신호(CLK)의 상승 엣지에서, "로우"레벨의 반전 칩 선택신호(CSB)를 가진 모드 설정 명령(MRS)가 인가되면 명령어 디코더가 모드 설정 명령(MRS)을 발생한다.
첫 번째 클럭신호(CLK)의 상승 엣지에서, 리드 명령(RDA)이 인가되고, 두 번째 클럭신호(CLK)의 상승 엣지에서, "하이"레벨의 반전 칩 선택신호(CSB)를 가진 하위 어드레스 래치 명령(LAL)이 인가되면 명령어 디코더가 리드 명령(READ)을 발생한다.
첫 번째 클럭신호(CLK)의 상승 엣지에서, "로우"레벨의 반전 칩 선택신호(CSB)와 신호(FN)를 가지는 라이트 명령(WRA)이 인가되고, 두 번째 클럭신호(CLK)의 상승 엣지에서, "로우"레벨의 반전 칩 선택신호(CSB)를 가진 리플레쉬 명령(REF)가 인가되면 명령어 디코더가 리플레쉬 명령(REFRESH)을 발생한다.
첫 번째 클럭신호(CLK)의 상승 엣지에서, 라이트 명령(WRA)이 인가되고, 두번째 클럭신호(CLK)의 상승 엣지에서, 하위 어드레스 래치 명령(LAL)이 인가되면 명령어 디코더가 라이트 명령(WRITE)을 발생한다.
아래의 표2는 종래의 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치의 외부 명령 신호들(CLK, CSB, FN), 즉, RDA, MRS, WRA, LAL에 따른 내부 명령 신호들(MRS, ACTIVE, WRITE, READ, REFRESH)의 발생을 나타내는 것이다.
상기 표2에서, L은 "로우"레벨을, H는 "하이"레벨을, X는 돈 케어(don't care)를 각각 나타낸다. 그리고, RDA는 리드 신호를, WRA는 라이트 신호를, LAL은 하위 어드레스 래치 신호를, MRS는모드 설정 신호를 각각 나타낸다.
상술한 바와 같이 종래의 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치와 패스트 사이클 랜덤 억세스 메모리 장치의 명령어 디코더는 그 디코딩 방법이 서로 다르며, 이에 따라 그 회로 구성 또한 다르다.
최근에는 하나의 반도체 메모리 장치가 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치 및/또는 패스트 사이클 랜덤 억세스 메모리 장치로 동작가능한 반도체 메모리 장치가 개발되고 있으며, 이에 따라 두가지 장치로 동작가능한반도체 메모리 장치에 적합한 명령어 디코더가 개발될 필요가 있게 되었다.
그리고, 종래의 패스트 사이클 랜덤 억세스 메모리 장치의 명령어 디코딩 방법은 공개되어 있으나, 그 구체적인 회로 구성은 공개되어 있지 않았다.
본 발명의 제1목적은 더블 데이터 레이트 동기형 반도체 메모리 장치 및/또는 패스트 사이클 랜덤 억세스 메모리 장치로 동작가능한 반도체 메모리 장치의 명령어 디코더를 제공하는데 있다.
본 발명의 제2목적은 상기 제1목적을 달성하기 위한 반도체 메모리 장치의 명령어 디코딩 방법을 제공하는데 있다.
본 발명의 제3목적은 패스트 사이클 랜덤 억세스 메모리 장치의 명령어 디코더를 제공하는데 있다.
본 발명의 제4목적은 상기 제3목적을 달성하기 위한 반도체 메모리 장치의 명령어 디코딩 방법을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 명령어 디코더는 제1메모리 장치로 동작시에 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 제2상태의 반전 로우 어드레스 스트로우브 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 리드 신호를 발생하는 리드 신호 발생수단, 상기 제1메모리 장치로 동작시에 상기 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 상기 반전 칩 선택신호와 반전 로우 어드레스 스트로우브 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 라이트 신호를 발생하는 라이트 신호 발생수단, 제2메모리 장치로 동작시에 제1상태의 제어신호에 응답하여 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 전송하는 제1스위칭 수단, 및 상기 제2메모리 장치로 동작시에 제1상태의 상기 제어신호에 응답하여 상기 반전 칩 선택신호, 반전 로우 어드레스 스트로우브 신호, 및 상기 제1스위칭 수단으로부터 출력되는 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 디코딩하고, 상기 제1메모리 장치로 동작시에 제2상태의 상기 제어신호에 응답하여 상기 반전 칩 선택신호와 상기 리드 및 라이트 신호들을 디코딩하여 내부 명령 신호들을 발생하는 제1디코딩 수단을 구비하는 것을 특징으로 한다.
상기 제2목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 명령어 디코딩 방법은 제1메모리 장치로 동작시에 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 제2상태의 반전 로우 어드레스 스트로우브 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 리드 신호를 발생하고, 상기 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 반전 로우 어드레스 스트로우브 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 라이트 신호를 발생하고, 제2메모리 장치로 동작시에 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 전송하는 단계, 및 상기 제2메모리 장치로 동작시에 상기 반전 칩 선택신호, 반전로우 어드레스 스트로우브 신호, 및 상기 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 디코딩하고, 상기 제1메모리 장치로 동작시에 상기 반전 칩 선택신호와 상기 리드 및 라이트 신호들을 디코딩하여 내부 명령 신호들을 발생하는 제1디코딩 단계를 구비하는 것을 특징으로 한다.
상기 제3목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 명령어 디코더는 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 제2상태의 명령 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 리드 신호를 발생하는 리드 신호 발생수단, 상기 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 상기 반전 칩 선택신호와 명령 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 라이트 신호를 발생하는 라이트 신호 발생수단, 및 상기 반전 칩 선택신호와 상기 리드 및 라이트 신호들을 디코딩하여 내부 명령 신호들을 발생하는 디코딩 수단을 구비하는 것을 특징으로 한다.
상기 제4목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 명령어 디코딩 방법은 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 제2상태의 명령 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 리드 신호를 발생하고, 상기 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 명령 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에응답하여 제1상태에서 제2상태로 천이하는 라이트 신호를 발생하는 단계, 및 상기 반전 칩 선택신호와 상기 리드 및 라이트 신호들을 디코딩하여 내부 명령 신호들을 발생하는 디코딩 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 더블 데이터 레이트 동기형 반도체 메모리 장치의 명령어 디코더의 동작을 설명하기 위한 동작 타이밍도이다.
도2는 종래의 패스트 사이클 랜덤 억세스 반도체 메모리 장치의 명령어 디코더의 동작을 설명하기 위한 동작 타이밍도이다.
도3은 본 발명의 더블 데이터 레이트 동기형 동적 반도체 메모리 장치와 패스트 사이클 랜덤 억세스 반도체 메모리 장치로 동작가능한 반도체 메모리 장치의 명령어 디코더의 블록도이다.
도4는 도3에 나타낸 FCRD신호 발생회로의 실시예의 회로도이다.
도5는 도3에 나타낸 FCWR신호 발생회로의 실시예의 회로도이다.
도6은 도4 및 도5에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도7은 도3에 나타낸 디코더의 실시예의 회로도이다.
도8은 본 발명의 반도체 메모리 장치의 명령어 디코더의 다른 실시예의 블록도이다.
도9는 도8에 나타낸 디코더의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 명령어 디코더 및 이 장치의 명령어 디코딩 방법을 설명하면 다음과 같다.
먼저, 본 발명의 더블 데이터 레이트 동기형 동적 메모리 장치 및/또는 패스트 사이클 랜덤 억세스 메모리 장치로 동작가능한 반도체 메모리 장치의 명령어 디코더와 디코딩 방법을 설명한 후에, 패스트 사이클 랜덤 억세스 메모리 장치의 명령어 디코더와 디코딩 방법을 설명하기로 한다.
도3은 본 발명의 더블 데이터 레이트 동기형 동적 반도체 메모리 장치와 패스트 사이클 랜덤 억세스 반도체 메모리 장치로 동작가능한 반도체 메모리 장치의 명령어 디코더의 블록도로서, CSB버퍼(10), CLK버퍼(12), RASB(FN)버퍼(14), CASB(CA0)버퍼(16), WEB(CA1)버퍼(18), FCRD신호 발생회로(20), FCWR신호 발생회로(22), 디코더(24), 어드레스 버퍼들(26, 28), 컬럼 블록 선택신호 발생회로(30), CMOS전송 게이트들(C1 ~ C4), 및 인버터(I1)로 구성되어 있다.
도3에 나타낸 반도체 메모리 장치는 더블 데이터 레이트 동기형 동적 메모리 장치로 동작하는 경우에 외부의 CSB, RASB, CASB, WEB신호 인가 핀들(미도시)을 통하여 명령 신호들(CSB, RASB, CASB, WEB)이 인가되고, 패스트 사이클 랜덤 억세스 메모리 장치로 동작하는 경우에는 CSB, RASB 신호 인가 핀들(미도시)을 통하여 신호들(CSB, FN)이 인가되고, CASB, WEB신호 인가 핀들(미도시)로 하위 2비트의 어드레스가 인가되도록 구성되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
CSB버퍼(10)는 반전 칩 선택신호(CSB)를 버퍼하여 신호(PCS)를 발생한다. CLK버퍼(14)는 클럭신호(CLK)를 버퍼하여 신호(PCLK)를 발생한다. 이때, 발생되는 클럭신호(PCLK)는 클럭신호(CLK)의 상승 엣지에 응답하여 상승 천이하고, 짧은 시간 후에 하강 천이하는 숏 펄스(short pulse)이다. RASB(FN)버퍼(14)는 더블 데이터 레이트 동기형 동적 반도체 메모리 장치로 동작하는 경우에 반전 로우 어드레스 스트로우브 신호(RASB)를 버퍼하여 신호(PRAS)를 발생하고, 패스트 사이클 랜덤 억세스 반도체 메모리 장치로 동작하는 경우에는 신호(FN)를 버퍼하여 신호(PFN)를 발생한다. 즉, 패스트 사이클 랜덤 억세스 반도체 메모리 장치로 동작하는 경우에 신호(FN)는 반전 로우 어드레스 스트로우브 신호 인가 핀(미도시)을 통하여 입력된다. CASB버퍼(16)는 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치의 경우에는 반전 컬럼 어드레스 스트로우브 신호(CASB)를 버퍼하여 신호(PCAS)를 발생하고, 패스트 사이클 랜덤 억세스 메모리 장치의 경우에는 어드레스(CA0)를 버퍼하여 신호(PCA0)를 발생한다. WEB(CA0)버퍼(18)는 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치의 경우에는 반전 라이트 인에이블 신호(WEB)를 버퍼하여 신호(PWE)를 발생하고, 패스트 사이클 랜덤 억세스 메모리 장치의 경우에는 어드레스(CA1)를 버퍼하여 신호(PCA1)를 발생한다. FCRD신호 발생회로(20)는 첫 번째 외부 명령 인가 사이클에서 "로우"레벨의 신호(PCS)와 "하이"레벨의 신호(PFN)가 인가되면 클럭신호(PCLK)의 하강 엣지에서 "하이"레벨로 천이하고, 신호들(FCRD, FCWR)에 응답하여 다음 클럭신호(PCLK)의 하강 엣지에서 "로우"레벨로 천이하는 신호(FCRD)를 발생한다. FCWR신호 발생회로(22)는 첫 번째 외부 명령 인가 사이클에서 "로우"레벨의 신호들(PCS, PFN)이 인가되면 클럭신호(PCLK)의 하강 엣지에서 "하이"레벨로 천이하고, 신호들(FCRD, FCWR)에 응답하여 다음 클럭신호(PCLK)의 하강 엣지에서 "로우"레벨로 천이하는 신호(FCWR)를 발생한다. CMOS전송 게이트들(C1, C2)은 "로우"레벨의 제어신호(CON)에 응답하여 신호들(PCAS, PWE)을 디코더(24)로 전송한다. 디코더(24)는 제어신호(CON)에 응답하여 더블 데이터 레이트 동기형 동적 반도체 메모리 장치로 동작하는 경우에는 신호들(PCS, FCRD, PFN, FCWR)을 디코딩하여 내부 명령 신호들(MRS, ACTIVE, WRITE, READ, REFRESH)을 발생하고, 패스트 사이클 랜덤 억세스 반도체 메모리 장치로 동작하는 경우에는 신호들(PCS, PRAS, PCAS, PWE)을 디코딩하여 내부 명령 신호들(MRS, ACTIVE, PRECHARGE, WRITE, READ, REFRESH)을 발생한다. CMOS전송 게이트들(C3, C4)은 "하이"레벨의 제어신호(CON)에 응답하여 신호들(PCA0, PCA1)을 전송한다. 어드레스 버퍼들(26, 28)은 CMOS전송 게이트들(C3, C4) 각각으로부터 전송되는 신호들(PCA0, PCA1)을 버퍼하여 출력한다. 컬럼 블록 선택신호 발생회로(30)는 어드레스 버퍼들(26, 28)로부터 출력되는 신호들을 디코딩하여 메모리 셀 어레이(미도시)의 컬럼 블록들을 선택하기 위한 선택신호들(Y0, Y1, Y2, Y3)을 발생한다.
도3에서, 제어신호(CON)가 "로우"레벨이면 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치의 명령어 디코더로 동작하게 되고, "하이"레벨이면 패스트 사이클 랜덤 억세스 메모리 장치의 명령어 디코더로 동작하게 된다.
도3에서, 어드레스 버퍼들(26, 28) 및 컬럼 블록 선택신호 발생회로(30)는 패스트 사이클 랜덤 억세스 메모리 장치로 동작시에 외부로부터 인가되는 2비트의 하위 컬럼 어드레스를 디코딩하여 메모리 셀 어레이의 컬럼 블록을 선택하기 위한 선택신호들(Y0, Y1, Y2, Y3)을 발생한다. 패스트 사이클 랜덤 억세스 메모리 장치는 로우 어드레스와 하위 2비트의 컬럼 어드레스를 함께 입력한다. 그래서, 메모리 셀 어레이의 로우 메모리 셀 어레이 블록들을 선택하기 위한 로우 블럭 선택신호들과 컬럼 메모리 셀 어레이 블록들을 선택하기 위한 컬럼 블록 선택신호들(Y0, Y1, Y2, Y3)을 조합함에 의해서 선택되는 블록내의 해당 워드 라인만 선택한다. 이와같은 내용은 미국 특허 공보 제6,108,243호에 공개되어 있으므로 자세한 설명은 생략하기로 한다.
도3에서, 본 발명의 반도체 메모리 장치는 제어신호(CON)를 메탈 옵션 또는 본딩 옵션에 의해서 하나의 레벨로 고정함으로써 장치가 더블 데이터 레이트 동기형 동적 억세스 메모리 장치 또는 패스트 사이클 랜덤 억세스 메모리 장치로 동작하게 할 수 있다. 또 다른 방법으로는, 반도체 메모리 장치에 일반적으로 구비되는 모드 설정 레지스터를 사용하여 패키지 상태에서 제어신호(CON)의 레벨을 "하이"레벨 또는 "로우"레벨로 설정하는 것이 가능함으로써 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치로 동작하게 할 수도 있고, 패스트 사이클 랜덤 억세스 메모리 장치로 동작하게 할 수도 있다. 제어신호(CON)의 레벨은 일반적으로 공지된 기술을 이용하여 하나의 레벨로 고정하거나, 두가지 레벨중의 하나의 레벨로 설정하는 것이 가능하다.
도4는 도3에 나타낸 FCRD신호 발생회로의 실시예의 회로도로서, NOR게이트(NOR1), NAND게이트(NA1), 인버터들(I2 ~ I13), 및 CMOS전송 게이트들(C5 ~ C7)로 구성되어 있다. 도4에서, 인버터들(I5, I6), 인버터들(I7, I8), 및 인버터들(I10, I11) 각각은 래치들(L1, L2, L3)을 구성한다.
도4에 나타낸 회로의 기능을 설명하면 다음과 같다.
인버터(I2)는 신호(PCS)를 반전한다. NOR게이트(NOR1)는 신호들(FCRD, FCWR)을 비논리합한다. NAND게이트(NA1)는 신호(PCS), 인버터(I2)의 출력신호, 및 NOR게이트(NOR1)의 출력신호를 비논리곱한다. 인버터(I3)는 신호(PCLK)를 반전한다. 인버터(I4)는 인버터(I3)의 출력신호를 반전한다. CMOS전송 게이트(C5)는 "로우"레벨의 신호(PCLK)에 응답하여 NAND게이트(NA1)의 출력신호를 노드(a)로 전송한다. 래치(L1)는 노드(a)의 신호를 반전하고 래치한다. CMOS전송 게이트(C6)는 "로우"레벨의 신호(PCLK)에 응답하여 래치(L1)의 출력신호를 노드(b)로 전송한다. 인버터(I9)는 신호(PVCCH)를 반전한다. NMOS트랜지스터(N1)는 인버터(I9)의 "하이"레벨의 출력신호에 응답하여 노드(a)를 "로우"레벨로 만든다. 신호(PVCCH)는 파워 업시에 "로우"레벨을 유지하다가 소정 시간 후에 "하이"레벨로 유지되는 신호이다. NMOS트랜지스터(N1)는 파워 업시에 노드(a)를 "로우"레벨로 리셋한다. 래치(L2)는 노드(b)의 신호를 반전하고 래치한다. CMOS전송 게이트(C7)는 "로우"레벨의 신호(PCLK)에 응답하여 래치(L2)의 출력신호를 노드(c)로 전송한다. 래치(L3)는 노드(c)의 신호를 반전하고 래치한다. 인버터들(I12, I13)은 래치(L3)의 출력신호를버퍼하여 신호(FCRD)를 발생한다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
파워 업시에, 신호(PCVCCH)가 "로우"레벨이므로 NMOS트랜지스터(N1)가 온되어 노드(b)로 "로우"레벨의 신호를 발생한다. 래치(L2)는 노드(b)의 "로우"레벨의 신호를 반전하고 래치하여 "하이"레벨의 신호를 발생한다. CMOS전송 게이트(C7)는 "로우"레벨의 클럭신호(PCLK)에 응답하여 래치(L2)로부터 출력되는 "하이"레벨의 신호를 노드(c)로 전송한다. 래치(L3)는 노드(c)의 "하이"레벨의 신호를 반전하고 래치하여 "로우"레벨의 신호를 발생한다. 인버터들(I12, I13)은 "로우"레벨의 신호를 버퍼하여 "로우"레벨의 신호(FCRD)를 발생한다. NOR게이트(NOR1)는 "로우"레벨의 신호들(FCWR, FCRD)에 응답하여 "하이"레벨의 신호를 발생한다.
첫 번째 외부 명령 인가 사이클에서, "로우"레벨의 반전 칩 선택신호(PCS)와 "하이"레벨의 신호(FN)가 인가되면, NAND게이트(NA1)는 "로우"레벨의 신호를 발생한다. CMOS전송 게이트들(C5, C7)은 "로우"레벨의 클럭신호(PCLK)에 응답하여 노드들(a, c)로 "로우"레벨, "하이"레벨의 신호를 각각 전송한다. 래치들(L1, L3)은 노드들(a, c)의 "로우"레벨, "하이"레벨의 신호를 반전하고 래치하여 "하이"레벨, "로우"레벨의 신호를 각각 발생한다. CMOS전송 게이트(C6)는 "하이"레벨의 클럭신호(PCLK)에 응답하여 래치(L1)로부터 출력되는 "하이"레벨의 신호를 노드(b)로 전송한다. 래치(L2)는 노드(b)의 "하이"레벨의 신호를 반전하고 래치하여 "로우"레벨의 신호를 발생한다. CMOS전송 게이트들(C5, C7)은 "로우"레벨의 클럭신호(PCLK)에 응답하여 NAND게이트(NA1)와 래치(L2)로부터 전송되는 "로우"레벨의 신호들을 각각 노드들(a, c)로 전송한다. 래치(L3)는 노드(c)의 "로우"레벨의 신호를 반전하고 래치하여 "하이"레벨의 신호를 발생한다. 인버터들(I12, I13)은 "하이"레벨의 신호를 버퍼하여 "하이"레벨의 신호(FCRD)를 발생한다.
NOR게이트(NOR1)는 "하이"레벨의 신호(FCRD)에 응답하여 "로우"레벨의 신호를 발생한다. NAND게이트(NA1)는 NOR게이트(NOR1)의 "로우"레벨의 신호에 응답하여 "하이"레벨의 신호를 발생한다. CMOS전송 게이트들(C5, C7)은 "로우"레벨의 클럭신호(PCLK)에 응답하여 온되어 "하이"레벨, "로우"레벨의 신호를 각각 노드들(a, c)로 전송한다. 래치들(L1, L3)은 "하이"레벨, "로우"레벨의 신호를 반전하고 래치하고 "로우"레벨, "하이"레벨의 신호를 각각 발생한다. COMS전송 게이트(C6)는 "하이"레벨의 클럭신호(PCLK)에 응답하여 "로우"레벨의 신호를 노드(b)로 전송한다. 래치(L2)는 노드(b)의 "로우"레벨의 신호를 반전하고 래치하여 "하이"레벨의 신호를 발생한다. 이때, 신호(FCRD)는 "하이"레벨을 유지한다. CMOS전송 게이트들(C5, C7)은 "로우"레벨의 클럭신호(PCLK)에 응답하여 "하이"레벨의 신호를 노드들(a, c)로 각각 전송한다. 래치들(L1, L3)은 "하이"레벨의 신호를 반전하고 래치하여 "로우"레벨의 신호를 각각 발생한다. 인버터들(I12, I13)은 "로우"레벨의 신호를 버퍼하여 "로우"레벨의 신호(FCRD)를 발생한다.
도4에 나타낸 FCRD신호 발생회로는 첫 번째 사이클에서 리드 명령(RDA)이 인가되면 클럭신호(PCLK)의 하강 엣지에서 "하이"레벨로 천이하는 신호(FCRD)를 발생하고, 신호들(FCWR, FCRD)에 응답하여 다음 클럭신호(PCLK)의 하강 엣지에서 "로우"레벨로 천이하는 신호(FCRD)를 발생한다.
도5는 도3에 나타낸 FCWR신호 발생회로의 실시예의 회로도로서, NOR게이트(NOR2), NAND게이트(NA2), CMOS전송 게이트들(C8, C9, C10), 및 인버터들(I14 ~ I26)로 구성되어 있다. 도5에서, 인버터들(I18, I19), 인버터들(I20, I21), 및 인버터들(I23, I24) 각각은 래치들(L4, L5, L6)을 구성한다.
도5에 나타낸 FCWR신호 발생회로의 구성은 도4에 나타낸 FCRD신호 발생회로의 구성과 동일하나, 신호(FN)를 반전하기 위한 인버터(I15)가 추가되어 구성되는 것이 상이하다. 즉, 도4에 나타낸 NAND게이트(NA1)는 신호(PCS)의 반전된 신호와 신호(PFN)가 입력되도록 구성되어 있으나, 도5에 나타낸 NAND게이트(NA1)는 신호들(PCS, PFN)의 반전된 신호들이 입력되도록 구성되어 있다.
도5에 나타낸 회로의 동작은 도4에 나타낸 회로의 동작을 참고로 하면 쉽게 이해될 것이다.
NAND게이트(NA2)는 "로우"레벨의 신호들(PCS, PFN)이 인가되고, 신호들(FCRD, FCWR)이 모두 "로우"레벨이면 "로우"레벨의 신호를 발생한다. 그 이후의 다른 구성 요소들의 동작은 도4에 나타낸 회로의 동작과 동일하다.
즉, 도4에 나타낸 FCWR신호 발생회로는 첫 번째 사이클에서 라이트 명령(WRA)이 인가되면 클럭신호(PCLK)의 하강 엣지에서 "하이"레벨로 천이하는 신호(FCWR)를 발생하고, 신호들(FCRD, FCWR)에 응답하여 다음 클럭신호(PCLK)의 하강 엣지에서 "로우"레벨로 천이하는 신호(FCWR)를 발생한다.
도6은 도4 및 도5에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 연속적으로 인가되는 2개의 사이클의 신호들(CSB, FN)사이의 연관성이 있을 뿐 다른 신호들과의 연관성은 없다.
도6에서, 클럭신호(PCLK)의 "로우"레벨에서 "로우"레벨의 신호(PCS)와 "하이"레벨의 신호(PFN)를 가진 리드 명령(RDA)이 인가되면 클럭신호(PCLK)의 하강 엣지에서 "하이"레벨로 천이하는 신호(FCRD)를 발생하고, 다음 클럭신호(PCLK)의 하강 엣지에서 "로우"레벨로 천이하는 신호(FCRD)를 발생한다. 즉, 첫 번째 사이클에서 리드 명령(RDA)이 인가되면 클럭신호(PCLK)의 하강 엣지에 응답하여 한 주기동안 "하이"레벨의 신호(FCRD)를 발생한다.
그리고, 클럭신호(PCLK)의 "로우"레벨에서 "로우"레벨의 신호들(PCS, PFN)을 가진 라이트 명령(WRA)이 인가되면 클럭신호(PCLK)의 하강 엣지에서 "하이"레벨로 천이하는 신호(FCWR)를 발생하고, 다음 클럭신호(PCLK)의 하강 엣지에서 "로우"레벨로 천이하는 신호(FCWR)를 발생한다. 즉, 첫 번째 사이클에서 라이트 명령(WRA)이 인가되면 클럭신호(PCLK)의 하강 엣지에 응답하여 한 주기동안 "하이"레벨의 신호(FCWR)를 발생한다.
도6의 타이밍도를 이용하여 패스트 사이클 랜덤 억세스 반도체 메모리 장치로 동작하는 경우의 본 발명의 디코더의 디코딩 방법을 설명하면 다음과 같다.
첫 번째 외부 명령을 인가하기 위한 클럭신호(CLK)의 상승 엣지에서, "로우"레벨의 신호들(PCS, FCRD, FCWR)이 인가되면 액티브 명령(ACTIVE)을 발생하고. 두 번째 외부 명령을 인가하기 위한 클럭신호(CLK)의 상승 엣지에서, "로우"레벨의 신호들(PCS, FCWR)과 "하이"레벨의 신호(FCRD)가 인가되면 모드 설정 명령(MRS)을 발생하고, "하이"레벨의 신호들(PCS, FCRD)과 "로우"레벨의 신호(FCWR)가 인가되면 리드 명령(READ)을 발생한다. 그리고, 두 번째 외부 명령을 인가하기 위한 클럭신호(CLK)의 상승 엣지에서 "로우"레벨의 신호들(PCS, FCRD)과 "하이"레벨의 신호(FCWR)가 인가되면 리플레쉬 명령(REFRESH)을 발생하고, "하이"레벨의 신호들(PCS, FCWR)과 "로우"레벨의 신호(FCRD)가 인가되면 라이트 명령(WRITE)을 발생한다.
즉, 본 발명의 반도체 메모리 장치의 명령어 디코더는 반도체 메모리 장치가 패스트 사이클 랜덤 억세스 메모리 장치로 동작하는 경우에 첫 번째 외부 명령 인가 사이클에서 리드 명령(RDA) 또는 라이트 명령(WRA)이 인가되면 더블 데이터 레이트 동기형 랜덤 억세스 메모리 장치의 액티브 명령(ACTIVE)으로 발생하고, 리드 명령(RDA) 후에 두 번째 외부 명령 인가 사이클에서 하위 어드레스 래치 명령(LAL)이 인가되면 리드 명령(READ)을 발생하고, 라이트 명령(WRA) 후에 두 번째 외부 명령 인가 사이클에서 하위 어드레스 래치 명령(LAL)이 인가되면 라이트 명령(WRITE)을 발생한다.
도3에 나타낸 바와 같이 디코더(24)는 더블 데이터 레이트 동기형 동적 반도체 메모리 장치로 동작하는 경우에는 신호들(PCS, PRAS, PCAS, PWE)을 디코딩하여 내부 명령 신호들(MRS, ACTIVE, PRECHARGE, WRITE, READ, REFRESH)을 발생하고, 패스트 사이클 랜덤 억세스 반도체 메모리 장치로 동작하는 경우에는 신호들(PCS, FCRD, FCWR)을 디코딩하여 내부 명령 신호들(MRS, ACTIVE, WRITE, READ, REFRESH)을 발생한다.
즉, 본 발명의 반도체 메모리 장치가 더블 데이터 레이트 동기형 동적 반도체 메모리 장치로 동작하는 경우의 디코더의 디코딩 방법은 상기 표1을 변형하여 아래의 표3과 같이 나타낼 수 있다.
상기 표3에서, L은 "로우"레벨을, H는 "하이"레벨을 각각 나타낸다.
그리고, 본 발명의 반도체 메모리 장치가 패스트 사이클 랜덤 억세스 반도체 메모리 장치로 동작하는 경우의 디코더의 디코딩 방법은 아래의 표4와 같이 나타낼 수 있다.
상기 표4에서, L은 "로우"레벨을, H는 "하이"레벨을 각각 나타낸다.
도7은 도3에 나타낸 디코더의 실시예의 회로도로서, 인버터들(I27 ~ I44), NAND게이트들(NA3 ~ NA13), 및 CMOS전송 게이트들(C11 ~ C21)로 구성되어 있다.
도7에서, NAND게이트(NA3)와 인버터(I33)로부터 NAND게이트(NA13)와 인버터(I43)까지의 회로는 AND게이트들(AND1 ~ AND11)을 각각 구성한다.
도7에 나타낸 회로의 기능을 설명하면 다음과 같다.
인버터(I27)는 신호(PCS)를 반전한다. 인버터(I28)는 신호(PRAS)를 반전한다. 인버터(I29)는 신호(PCAS)를 반전한다. 인버터(I30)는 신호(PWE)를 반전한다. 인버터(I31)는 신호(FCRD)를 반전한다. 인버터(I32)는 신호(FCWR)를 반전한다. AND게이트(AND1)는 인버터들(I27, I28, I29, I30)의 출력신호들을 논리곱한다. AND게이트(AND2)는 인버터들(I27, I32)의 출력신호와 신호(FCRD)를 논리곱한다. AND게이트(AND3)는 인버터들(I27, I28)의 출력신호들과 신호들(PCAS, PWE)을 논리곱한다. AND게이트(AND4)는 인버터들(I27, I31, I32)의 출력신호들을 논리곱한다. AND게이트(AND5)는 인버터들(I27, I29, I30)의 출력신호들과 신호(PRAS)를 논리곱한다. AND게이트(AND6)는 신호들(PCS, FCWR)과 인버터(I31)의 출력신호를 논리곱한다. AND게이트(AND7)는 인버터들(I27, I29)의 출력신호들과 신호들(PRAS, PWE)을 논리곱한다. AND게이트(AND8)는 신호들(PCS, FCRD)과 인버터(I32)의 출력신호를 논리곱한다. AND게이트(AND9)는 인버터들(I27, I28, I29)의 출력신호들과 출력신호(PWE)를 논리곱한다. AND게이트(AND10)는 인버터들(I27, I31)의 출력신호들과 신호(FCWR)을 논리곱한다. AND게이트(AND11)는 인버터들(I27, I28, I30)의 출력신호들과 신호(PCAS)를 논리곱한다.
CMOS전송 게이트들(C11, C13, C15, C17, C19, C21)은 "로우"레벨의 제어신호(CON)에 응답하여 AND게이트들(AND1, AND3, AND5, AND7, AND9, AND11)의 출력신호들을 신호들(MRS, ACTIVE, WRITE, READ, REFRESH, PRECHARGE)로 출력한다. CMOS전송 게이트들(C11, C13, C15, C17, C19, C21)은 "하이"레벨의 제어신호(CON)에 응답하여 AND게이트들(AND2, AND4, AND6, AND8, AND10)의 출력신호들을 신호들(MRS, ACTIVE, WRITE, READ, REFRESH)로 출력한다.
즉, 더블 데이터 레이트 동기형 동적 반도체 메모리 장치로 동작하는 경우에는 AND게이트(AND1)가 "하이"레벨의 인버터들(I27 ~ I32)의 출력신호들을 논리곱하여 "하이"레벨의 모드 설정 명령(MRS)를 발생한다. AND게이트(AND3)는 "하이"레벨 인버터들(I26, I27)의 출력신호들과 "하이"레벨의 신호들(PCAS, PWE)을 논리곱하여 "하이"레벨의 액티브 명령(ACTIVE)를 발생한다. 이와같은 방법으로 신호들(PCS, FCRD, FCWR)을 디코딩하여 다른 내부 명령 신호들(WRITE, READ, REFRESH, PRECHARGE)을 발생한다.
그리고, 패스트 사이클 랜덤 억세스 반도체 메모리 장치로 동작하는 경우에는 AND게이트(AND2)가 "하이"레벨의 인버터들(I27, I32)의 출력신호들과 "하이"레벨의 신호(FCRD)를 논리곱하여 "하이"레벨의 모드 설정 명령(MRS)를 발생한다. AND게이트(AND4)는 "하이"레벨의 인버터들(I27, I31, I32)의 출력신호들을 논리곱하여 "하이"레벨의 액티브 명령(ACTIVE)를 발생한다. 이와같은 방법으로 신호들(PCS, FCRD, FCWR)을 디코딩하여 내부 명령 신호들(WRITE, READ, REFRESH)을 발생한다.
상술한 바와 같은 본 발명의 반도체 메모리 장치의 명령어 디코더는 더블 데이터 레이트 동기형 동적 반도체 메모리 장치 및/또는 패스트 사이클 랜덤 억세스 메모리 장치로 동작 가능한 반도체 메모리 장치에 적용되어 외부로부터 인가되는 명령 신호들을 디코딩하여 내부적인 명령 신호들을 발생한다.
이제, 상술한 본 발명의 명령어 디코더 및 이 장치의 디코딩 방법을 이용한 본 발명의 패스트 사이클 랜덤 억세스 메모리 장치의 명령어 디코더 및 이 장치의 디코딩 방법을 설명하기로 한다.
도8은 본 발명의 반도체 메모리 장치의 명령어 디코더의 다른 실시예의 블록도로서, CSB버퍼(10), CLK버퍼(12), FN버퍼(14), FCRD신호 발생회로(20), FCWR신호 발생회로(22), 및 디코더(24')로 구성되어 있다.
도8에 나타낸 명령어 디코더는 도3에 나타낸 블록들중 패스트 사이클 랜덤 억세스 메모리 장치로 동작하는 경우에 필요한 블록들만을 도시한 것으로, 도3에 나타낸 블록들과 동일한 블록들은 동일 번호로 나타내었다. 단지, 디코더의 구성만 달라지므로 번호 24를 번호 24'으로 나타내었다.
도8에 나타낸 블록들과 동일한 블록들의 동작은 상술한 동작 설명을 참고로 하면 쉽게 이해될 것이다.
도9는 도8에 나타낸 디코더의 실시예의 회로도로서, 인버터들(I27, I31, I32, I34, I36, I38, I40, I42), 및 NAND게이트들(NA4, NA6, NA8, NA10, NA12)로 구성되어 있다.
도9에 나타낸 디코더는 도7에 나타낸 디코더의 구성중 패스트 사이클 랜덤억세스 메모리 장치로 동작하는 경우에 필요한 구성들만을 나타낸 것으로, 도7에 나타낸 구성과 동일한 구성 요소들은 동일한 부호로 나타내었다.
도9에 나타낸 디코더의 구성 요소들 각각의 기능 및 동작은 상술한 도7의 설명을 참고로 하면 쉽게 이해될 것이다.
즉, 도9에 나타낸 디코더는 표4에 나타낸 바와 같은 동작을 수행한다. "로우"레벨의 신호들(PCS, FCWR)이 인가되면 모드 설정 명령(MRS)를 발생하고, "로우"레벨의 신호들(PCS, FCRD, FCWR)이 인가되면 액티브 명령(ACTIVE)를 발생하고, "하이"레벨의 신호들(PCS, FCWR)과 "로우"레벨의 신호(FCRD)가 인가되면 라이트 명령(WRITE)을 발생한다. 그리고, "하이"레벨의 신호들(PCS, FCRD)과 "로우"레벨의 신호(FCWR)가 인가되면 리드 명령(READ)을 발생하고, "로우"레벨의 신호들(PCS, FCRD)과 "하이"레벨의 신호(FCWR)가 인가되면 리플레쉬 명령(REFRESH)을 발생한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 명령어 디코더 및 이 장치의 명령어 디코딩 방법은 반도체 메모리 장치가 더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치 및/또는 패스트 사이클 랜덤 억세스 메모리 장치로 동작하는 경우에 외부로부터 인가되는 명령 신호들을 디코딩하여 내부적인 명령 신호들을 발생할 수 있다.

Claims (21)

  1. 제1메모리 장치로 동작시에 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 제2상태의 반전 로우 어드레스 스트로우브 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 리드 신호를 발생하는 리드 신호 발생수단;
    상기 제1메모리 장치로 동작시에 상기 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 상기 반전 칩 선택신호와 반전 로우 어드레스 스트로우브 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 라이트 신호를 발생하는 라이트 신호 발생수단;
    제2메모리 장치로 동작시에 제1상태의 제어신호에 응답하여 상기 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 전송하는 제1스위칭 수단; 및
    상기 제2메모리 장치로 동작시에 제1상태의 상기 제어신호에 응답하여 상기 반전 칩 선택신호, 반전 로우 어드레스 스트로우브 신호, 및 상기 제1스위칭 수단으로부터 출력되는 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 디코딩하고, 상기 제1메모리 장치로 동작시에 제2상태의 상기 제어신호에 응답하여 상기 반전 칩 선택신호와 상기 리드 및 라이트 신호들을 디코딩하여 내부 명령 신호들을 발생하는 제1디코딩 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  2. 제1항에 있어서, 상기 반도체 메모리 장치의 명령어 디코더는
    상기 제1메모리 장치로 동작시에 상기 제2상태의 제어신호에 응답하여 상기 반전 컬럼 어드레스 스트로우브 신호와 상기 반전 라이트 인에이블 신호를 어드레스 신호로 발생하는 제2스위칭 수단; 및
    상기 어드레스 신호를 디코딩하는 제2디코딩 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  3. 제1항에 있어서, 상기 제1메모리 장치는
    패스트 사이클 랜덤 엑세스 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  4. 제1항에 있어서, 상기 제2메모리 장치는
    더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  5. 제1항에 있어서, 상기 리드 신호 발생수단은
    상기 반전 칩 선택신호를 반전한 신호, 상기 반전 로우 어드레스 스트로우브 신호, 및 상기 리드 신호와 라이트 신호를 비논리합한 신호를 비논리곱하는 제1비논리곱 게이트;
    상기 클럭신호의 제1상태에 응답하여 상기 제1비논리곱 게이트의 출력신호를 전송하는 제1전송 게이트;
    상기 제1전송 게이트의 출력신호를 반전하고 래치하는 제1래치;
    상기 클럭신호의 제2상태에 응답하여 상기 제1래치의 출력신호를 전송하는 제2전송 게이트;
    상기 제2전송 게이트의 출력신호를 반전하고 래치하는 제2래치;
    상기 클럭신호의 제1상태에 응답하여 상기 제2래치의 출력신호를 전송하는 제3전송 게이트; 및
    상기 제3전송 게이트의 출력신호를 반전하고 래치하여 상기 리드 신호를 발생하는 제3래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  6. 제1항에 있어서, 상기 라이트 신호 발생수단은
    상기 반전 칩 선택신호를 반전한 신호, 상기 반전 로우 어드레스 스트로우브 신호를 반전한 신호, 및 상기 리드 신호와 라이트 신호를 비논리합한 신호를 비논리곱하는 제2비논리곱 게이트;
    상기 클럭신호의 제1상태에 응답하여 상기 제1비논리곱 게이트의 출력신호를 전송하는 제4전송 게이트;
    상기 제4전송 게이트의 출력신호를 반전하고 래치하는 제4래치;
    상기 클럭신호의 제2상태에 응답하여 상기 제1래치의 출력신호를 전송하는제5전송 게이트;
    상기 제5전송 게이트의 출력신호를 반전하고 래치하는 제5래치;
    상기 클럭신호의 제1상태에 응답하여 상기 제5래치의 출력신호를 전송하는 제6전송 게이트; 및
    상기 제6전송 게이트의 출력신호를 반전하고 래치하여 상기 라이트 신호를 발생하는 제6래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  7. 제1항에 있어서, 상기 제1디코딩 수단은
    제1상태의 상기 반전 칩 선택신호, 상기 반전 로우 어드레스 스트로우브 신호, 상기 반전 컬럼 어드레스 스트로우브 신호, 및 상기 반전 라이트 인에이블 신호가 인가되면 제1상태의 상기 제어신호에 응답하고, 제1상태의 상기 반전 칩 선택신호와 라이트 신호, 및 제2상태의 상기 라이트 신호가 인가되면 제2상태의 상기 제어신호에 응답하여 모드 설정 명령을 발생하는 제1디코더;
    제1상태의 상기 반전 칩 선택신호와 반전 로우 어드레스 스트로우브 신호, 및 제2상태의 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호가 인가되면 제1상태의 상기 제어신호에 응답하고, 제1상태의 상기 반전 칩 선택신호, 리드 신호, 및 라이트 신호가 인가되면 제2상태의 상기 제어신호에 응답하여 액티브 명령을 발생하는 제2디코더;
    제1상태의 상기 반전 칩 선택신호, 반전 컬럼 어드레스 스트로우브 신호, 및반전 라이트 인에이블 신호와 제2상태의 상기 반전 로우 어드레스 스트로우브 신호가 인가되면 제1상태의 상기 제어신호에 응답하고, 제1상태의 상기 리드 신호, 및 제2상태의 상기 반전 칩 선택신호와 라이트 신호가 인가되면 제2상태의 상기 제어신호에 응답하여 라이트 명령을 발생하는 제3디코더;
    제1상태의 상기 반전 칩 선택신호와 반전 컬럼 어드레스 스트로우브 신호, 및 제2상태의 상기 반전 로우 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호가 인가되면 제1상태의 상기 제어신호에 응답하고, 제2상태의 상기 반전 칩 선택신호와 리드 신호, 및 제1상태의 상기 라이트 신호가 인가되면 제2상태의 제어신호에 응답하여 리드 명령을 발생하는 제4디코더; 및
    제1상태의 상기 반전 칩 선택신호, 반전 로우 어드레스 스트로우브 신호와 반전 컬럼 어드레스 스트로우브 신호, 및 제2상태의 상기 반전 라이트 인에이블 신호가 인가되면 제1상태의 상기 제어신호에 응답하고, 제1상태의 상기 반전 칩 선택신호와 리드 신호, 및 제2상태의 상기 라이트 신호가 인가되면 제2상태의 제어신호에 응답하여 리플레쉬 명령을 발생하는 제5디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  8. 제7항에 있어서, 상기 제1디코딩 수단은
    제1상태의 상기 반전 칩 선택신호와 반전 로우 어드레스 스트로우브 신호, 및 반전 라이트 인에이블 신호, 및 제2상태의 반전 컬럼 어드레스 스트로우브 신호가 인가되면 상기 제1상태의 제어신호에 응답하여 프리차지 명령을 발생하는 제6디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  9. 제1메모리 장치로 동작시에 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 제2상태의 반전 로우 어드레스 스트로우브 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 리드 신호를 발생하고, 상기 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 반전 로우 어드레스 스트로우브 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 라이트 신호를 발생하고, 제2메모리 장치로 동작시에 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 전송하는 제1단계; 및
    상기 제2메모리 장치로 동작시에 상기 반전 칩 선택신호, 반전 로우 어드레스 스트로우브 신호, 및 상기 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호를 디코딩하고, 상기 제1메모리 장치로 동작시에 상기 반전 칩 선택신호와 상기 리드 및 라이트 신호들을 디코딩하여 내부 명령 신호들을 발생하는 제2단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 방법.
  10. 제9항에 있어서, 상기 제1단계는
    상기 제1메모리 장치로 동작시에 상기 반전 컬럼 어드레스 스트로우브 신호와 상기 반전 라이트 인에이블 신호를 하위 어드레스 신호로 발생하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 방법.
  11. 제9항에 있어서, 상기 제2단계는
    상기 하위 어드레스 신호를 디코딩하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 방법.
  12. 제9항에 있어서, 상기 제1메모리 장치는
    패스트 사이클 랜덤 엑세스 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 방법.
  13. 제9항에 있어서, 상기 제2메모리 장치는
    더블 데이터 레이트 동기형 동적 랜덤 억세스 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 방법.
  14. 제9항에 있어서, 상기 제1디코딩 단계는
    상기 제1메모리 장치로 동작시에 제1상태의 상기 반전 칩 선택신호, 상기 반전 로우 어드레스 스트로우브 신호, 상기 반전 컬럼 어드레스 스트로우브 신호, 및 상기 반전 라이트 인에이블 신호가 인가되고, 상기 제2메모리 장치로 동작시에 제1상태의 상기 반전 칩 선택신호와 라이트 신호, 및 제2상태의 상기 리드 신호가 인가되면 모드 설정 명령을 발생하고,
    상기 제2메모리 장치로 동작시에 제1상태의 상기 반전 칩 선택신호와 반전 로우 어드레스 스트로우브 신호, 및 제2상태의 상기 반전 컬럼 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호가 인가되고, 상기 제1메모리 장치로 동작시에 제1상태의 상기 제어신호에 응답하고, 제1상태의 상기 반전 칩 선택신호, 리드 신호, 및 라이트 신호가 인가되면 액티브 명령을 발생하고,
    상기 제2메모리 장치로 동작시에 제1상태의 상기 반전 칩 선택신호, 상기 반전 컬럼 어드레스 스트로우브 신호, 및 상기 반전 라이트 인에이블 신호와 제2상태의 상기 반전 로우 어드레스 스트로우브 신호가 인가되고, 상기 제1메모리 장치로 동작시에 제1상태의 상기 리드 신호, 및 제2상태의 상기 반전 칩 선택신호와 라이트 신호가 인가되면 라이트 명령을 발생하고,
    상기 제2메모리 장치로 동작시에 제1상태의 상기 반전 칩 선택신호와 반전 컬럼 어드레스 스트로우브 신호, 및 제2상태의 상기 반전 로우 어드레스 스트로우브 신호와 반전 라이트 인에이블 신호가 인가되고, 상기 제1메모리 장치로 동작시에 제1상태의 상기 제어신호에 응답하고, 제2상태의 상기 반전 칩 선택신호와 리드 신호, 및 제1상태의 상기 라이트 신호가 인가되면 리드 명령을 발생하고,
    상기 제2메모리 장치로 동작시에 제1상태의 상기 반전 칩 선택신호, 반전 로우 어드레스 스트로우브 신호와 반전 컬럼 어드레스 스트로우브 신호, 및 제2상태의 상기 반전 라이트 인에이블 신호가 인가되고, 상기 제1메모리 장치로 동작시에 제1상태의 상기 제어신호에 응답하고, 제1상태의 상기 반전 칩 선택신호와 리드 신호, 및 제2상태의 상기 라이트 신호가 인가되면 리플레쉬 명령을 발생하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 방법.
  15. 제14항에 있어서, 상기 제1디코딩 단계는
    상기 제2메모리 장치로 동작시에 제1상태의 상기 반전 칩 선택신호와 반전 로우 어드레스 스트로우브 신호, 및 반전 라이트 인에이블 신호, 및 제2상태의 반전 컬럼 어드레스 스트로우브 신호가 인가되면 프리차지 명령을 더 발생하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 방법.
  16. 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 제2상태의 명령 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 리드 신호를 발생하는 리드 신호 발생수단;
    상기 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 상기 반전 칩 선택신호와 명령 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 라이트 신호를 발생하는 라이트 신호 발생수단; 및
    상기 반전 칩 선택신호와 상기 리드 및 라이트 신호들을 디코딩하여 내부 명령 신호들을 발생하는 디코딩 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  17. 제16항에 있어서, 상기 리드 신호 발생수단은
    상기 반전 칩 선택신호를 반전한 신호, 상기 명령 신호, 및 상기 리드 신호와 라이트 신호를 비논리합한 신호를 비논리곱하는 제1비논리곱 게이트;
    상기 클럭신호의 제1상태에 응답하여 상기 제1비논리곱 게이트의 출력신호를 전송하는 제1전송 게이트;
    상기 제1전송 게이트의 출력신호를 반전하고 래치하는 제1래치;
    상기 클럭신호의 제2상태에 응답하여 상기 제1래치의 출력신호를 전송하는 제2전송 게이트;
    상기 제2전송 게이트의 출력신호를 반전하고 래치하는 제2래치;
    상기 클럭신호의 제1상태에 응답하여 상기 제2래치의 출력신호를 전송하는 제3전송 게이트; 및
    상기 제3전송 게이트의 출력신호를 반전하고 래치하여 상기 리드 신호를 발생하는 제3래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  18. 제16항에 있어서, 상기 라이트 신호 발생수단은
    상기 반전 칩 선택신호를 반전한 신호, 상기 명령 신호를 반전한 신호, 및 상기 리드 신호와 라이트 신호를 비논리합한 신호를 비논리곱하는 제2비논리곱 게이트;
    상기 클럭신호의 제1상태에 응답하여 상기 제1비논리곱 게이트의 출력신호를 전송하는 제4전송 게이트;
    상기 제4전송 게이트의 출력신호를 반전하고 래치하는 제4래치;
    상기 클럭신호의 제2상태에 응답하여 상기 제1래치의 출력신호를 전송하는 제5전송 게이트;
    상기 제5전송 게이트의 출력신호를 반전하고 래치하는 제5래치;
    상기 클럭신호의 제1상태에 응답하여 상기 제5래치의 출력신호를 전송하는 제6전송 게이트; 및
    상기 제6전송 게이트의 출력신호를 반전하고 래치하여 상기 라이트 신호를 발생하는 제6래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  19. 제16항에 있어서, 상기 디코딩 수단은
    제1상태의 상기 반전 칩 선택신호와 라이트 신호, 및 제2상태의 상기 리드 신호가 인가되면 모드 설정 명령을 발생하는 제1디코더;
    제1상태의 상기 반전 칩 선택신호, 리드 신호, 및 라이트 신호가 인가되면 액티브 명령을 발생하는 제2디코더;
    제1상태의 상기 리드 신호, 및 제2상태의 상기 반전 칩 선택신호와 라이트 신호가 인가되면 라이트 명령을 발생하는 제3디코더;
    제2상태의 상기 반전 칩 선택신호와 리드 신호, 및 제1상태의 상기 라이트신호가 인가되면 리드 명령을 발생하는 제4디코더; 및
    제1상태의 상기 반전 칩 선택신호와 리드 신호, 및 제2상태의 상기 라이트 신호가 인가되면 리플레쉬 명령을 발생하는 제5디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코더.
  20. 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 제2상태의 명령 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 리드 신호를 발생하고, 상기 클럭신호의 제1상태에서 제2상태로의 천이에 응답하여 제1상태의 반전 칩 선택신호와 명령 신호가 인가되면 상기 클럭신호의 제2상태에서 제1상태로의 천이에 응답하여 제1상태에서 제2상태로 천이하는 라이트 신호를 발생하는 단계; 및
    상기 반전 칩 선택신호와 상기 리드 및 라이트 신호들을 디코딩하여 내부 명령 신호들을 발생하는 디코딩 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 방법.
  21. 제20항에 있어서, 상기 디코딩 단계는
    제1상태의 상기 반전 칩 선택신호와 라이트 신호, 및 제2상태의 상기 리드 신호가 인가되면 모드 설정 명령을 발생하고,
    제1상태의 상기 반전 칩 선택신호, 리드 신호, 및 라이트 신호가 인가되면 액티브 명령을 발생하고,
    제1상태의 상기 리드 신호, 및 제2상태의 상기 반전 칩 선택신호와 라이트 신호가 인가되면 라이트 명령을 발생하고,
    제2상태의 반전 칩 선택신호와 리드 신호, 및 제1상태의 라이트 신호가 인가되면 리드 명령을 발생하고,
    제1상태의 상기 반전 칩 선택신호와 리드 신호, 및 제2상태의 상기 라이트 신호가 인가되면 리플레쉬 명령을 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 명령어 디코딩 방법.
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