JP2000137982A - 高速ランダムアクセス可能なメモリデバイス - Google Patents
高速ランダムアクセス可能なメモリデバイスInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
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- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2281—Timing of a read operation
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- G11C2207/229—Timing of a write operation
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Abstract
(57)【要約】 （修正有）
【課題】ランダムアクセス動作を高速化したＦＣＲＡＭ
において、同一ワード線上のメモリセルに対し、高速に
読出しまたは書込みを行う。 【解決手段】コマンドデコードを行う第１のステージ
と、センスアンプの活性化を行う第２のステージと、デ
ータの入出力を行う第３のステージとがパイプライン構
成をなし、センスアンプと第３のステージ間で複数のデ
ータをパラレルに転送するＦＣＲＡＭにおいて、通常の
リードまたはライトコマンドに応答し、センスアンプと
第３のステージ間でデータをパラレル転送後に、センス
アンプを非活性化してリセット動作を行う。第２のリー
ドまたはライトコマンドに応答し、センスアンプと第３
のステージ間でデータをパラレル転送後に、センスアン
プの活性化を継続しリセット動作を行わない。そして、
センスアンプの活性化を省略し、活性化状態を継続中の
センスアンプに対して高速に複数のデータのパラレル転
送を行う。
において、同一ワード線上のメモリセルに対し、高速に
読出しまたは書込みを行う。 【解決手段】コマンドデコードを行う第１のステージ
と、センスアンプの活性化を行う第２のステージと、デ
ータの入出力を行う第３のステージとがパイプライン構
成をなし、センスアンプと第３のステージ間で複数のデ
ータをパラレルに転送するＦＣＲＡＭにおいて、通常の
リードまたはライトコマンドに応答し、センスアンプと
第３のステージ間でデータをパラレル転送後に、センス
アンプを非活性化してリセット動作を行う。第２のリー
ドまたはライトコマンドに応答し、センスアンプと第３
のステージ間でデータをパラレル転送後に、センスアン
プの活性化を継続しリセット動作を行わない。そして、
センスアンプの活性化を省略し、活性化状態を継続中の
センスアンプに対して高速に複数のデータのパラレル転
送を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ランダムアドレス
サイクルを短くすることができるファーストサイクルＲ
ＡＭ、ＦＣＲＡＭ（Fast Cycle Randum access Memo
ry, 富士通株式会社により商標登録出願中）に関し、特
にコラムアクセスモードとランダムアクセスモードとを
切り換え可能にしたＦＣＲＡＭに関する。
サイクルを短くすることができるファーストサイクルＲ
ＡＭ、ＦＣＲＡＭ（Fast Cycle Randum access Memo
ry, 富士通株式会社により商標登録出願中）に関し、特
にコラムアクセスモードとランダムアクセスモードとを
切り換え可能にしたＦＣＲＡＭに関する。
【０００２】
【従来の技術】従来のＤＲＡＭは、ローアドレスに応答
してロー系の回路が動作してワード線及びセンスアンプ
が活性化してメモリセルからセンスアンプにデータが読
み出され、その後コラムアドレスに応答してコラム系の
回路が動作して選択されたセンスアンプからのデータが
出力される。そして、データの出力が完了してから、ロ
ー系の回路、コラム系の回路のリセット動作が行われ
る。従って、一般に、必要なデータの出力が完了するま
でワード線とセンスアンプの活性化状態を維持する必要
があり、ローアドレスの変更を伴うランダムアクセス動
作のサイクルタイム（ランダムアドレスサイクルタイ
ム）を短くすることができない。
してロー系の回路が動作してワード線及びセンスアンプ
が活性化してメモリセルからセンスアンプにデータが読
み出され、その後コラムアドレスに応答してコラム系の
回路が動作して選択されたセンスアンプからのデータが
出力される。そして、データの出力が完了してから、ロ
ー系の回路、コラム系の回路のリセット動作が行われ
る。従って、一般に、必要なデータの出力が完了するま
でワード線とセンスアンプの活性化状態を維持する必要
があり、ローアドレスの変更を伴うランダムアクセス動
作のサイクルタイム（ランダムアドレスサイクルタイ
ム）を短くすることができない。
【０００３】図２０は、従来のＤＲＡＭのページモード
での読み出し動作を示すタイミングチャート図である。
従来のＤＲＡＭのページモードでは、ローアドレススト
ローブ信号ＲＡＳに同期してローアドレスが供給され、
ローデコード動作が活性化され１本のワード線が活性化
されてセンスアンプがデータをラッチしている間に、コ
ラムアドレスストローブ信号ＣＡＳのトグル動作により
複数のデータを出力する。コラムアドレスストローブ信
号ＣＡＳのトグル動作毎にコラムアドレスが内部で生成
され、データが連続して出力される。従って、同一のワ
ード線に接続されるメモリセルのデータを、活性化状態
にあるセンスアンプ列から連続的に出力することで、見
掛け上の列アクセスタイムｔＲＡＣを短くする。
での読み出し動作を示すタイミングチャート図である。
従来のＤＲＡＭのページモードでは、ローアドレススト
ローブ信号ＲＡＳに同期してローアドレスが供給され、
ローデコード動作が活性化され１本のワード線が活性化
されてセンスアンプがデータをラッチしている間に、コ
ラムアドレスストローブ信号ＣＡＳのトグル動作により
複数のデータを出力する。コラムアドレスストローブ信
号ＣＡＳのトグル動作毎にコラムアドレスが内部で生成
され、データが連続して出力される。従って、同一のワ
ード線に接続されるメモリセルのデータを、活性化状態
にあるセンスアンプ列から連続的に出力することで、見
掛け上の列アクセスタイムｔＲＡＣを短くする。
【０００４】図２１は、従来のシンクロナスＤＲＡＭ
（ＳＤＲＡＭ）のバーストモードでの読み出し動作を示
すタイミングチャート図である。図２１は、バーストレ
ングスが２の場合である。この読み出し動作では、クロ
ックＣＬＯＣＫの立ち上がりエッジに同期して供給され
るアクティブコマンドＡＣＴＶに応答して、ローデコー
ダが活性化され１本のワード線が活性化される。そし
て、センスアンプが活性化されてデータをラッチしてい
る間に、リードコマンドＲＥＡＤに応答して、コラムデ
コーダが活性化されＣＡＳ系回路にデータがラッチさ
れ、そのデータが出力される。バーストレングスが２で
あるので、１つのリードコマンドＲＥＡＤに対して２つ
のデータが連続して出力される。そして、次のリードコ
マンドＲＥＡＤに応答して、更にそのコラムアドレスに
対するコラムデコーダの活性化、データのラッチ、デー
タ出力が連続して行われる。
（ＳＤＲＡＭ）のバーストモードでの読み出し動作を示
すタイミングチャート図である。図２１は、バーストレ
ングスが２の場合である。この読み出し動作では、クロ
ックＣＬＯＣＫの立ち上がりエッジに同期して供給され
るアクティブコマンドＡＣＴＶに応答して、ローデコー
ダが活性化され１本のワード線が活性化される。そし
て、センスアンプが活性化されてデータをラッチしてい
る間に、リードコマンドＲＥＡＤに応答して、コラムデ
コーダが活性化されＣＡＳ系回路にデータがラッチさ
れ、そのデータが出力される。バーストレングスが２で
あるので、１つのリードコマンドＲＥＡＤに対して２つ
のデータが連続して出力される。そして、次のリードコ
マンドＲＥＡＤに応答して、更にそのコラムアドレスに
対するコラムデコーダの活性化、データのラッチ、デー
タ出力が連続して行われる。
【０００５】シンクロナスＤＲＡＭの場合は、コラム系
回路内をパイプライン構造にすることで、連続するリー
ドコマンドのコラムデコードとデータラッチ動作を重ね
ることが可能になり、その分データ出力が高速化され
る。
回路内をパイプライン構造にすることで、連続するリー
ドコマンドのコラムデコードとデータラッチ動作を重ね
ることが可能になり、その分データ出力が高速化され
る。
【０００６】上記の２つの読み出し動作は、いずれの場
合でも、最初にローアドレスに対して、ワード線を活性
化し、センスアンプが活性化してそのデータを保持して
いる間に、同一ワード線上のデータをＣＡＳ系の動作を
繰り返すことにより複数のデータを高速に読み出す。ま
た、書き込み動作についても、基本的には、１本のワー
ド線を活性化し、そこに対して複数の書き込みデータを
センスアンプを介して書き込む。
合でも、最初にローアドレスに対して、ワード線を活性
化し、センスアンプが活性化してそのデータを保持して
いる間に、同一ワード線上のデータをＣＡＳ系の動作を
繰り返すことにより複数のデータを高速に読み出す。ま
た、書き込み動作についても、基本的には、１本のワー
ド線を活性化し、そこに対して複数の書き込みデータを
センスアンプを介して書き込む。
【０００７】従って、一般的なシステム内のキャッシュ
メモリなどに利用される場合は、上記の従来の読み出し
及び書き込み動作でも高速化を達成することができる。
しかし、スーパーコンピュータの主記憶や３次元グラフ
ィックス向けのようにデータ量が膨大な上に、任意の方
向にアドレスが飛ぶ場合には、メモリデバイスは頻繁に
ランダムアクセス動作を行う必要がある。かかるランダ
ムアクセス動作は、ワード線の活性化からデータ読み出
し後のワード線のリセット動作までの長時間の動作を要
し、高速化の弊害となる。
メモリなどに利用される場合は、上記の従来の読み出し
及び書き込み動作でも高速化を達成することができる。
しかし、スーパーコンピュータの主記憶や３次元グラフ
ィックス向けのようにデータ量が膨大な上に、任意の方
向にアドレスが飛ぶ場合には、メモリデバイスは頻繁に
ランダムアクセス動作を行う必要がある。かかるランダ
ムアクセス動作は、ワード線の活性化からデータ読み出
し後のワード線のリセット動作までの長時間の動作を要
し、高速化の弊害となる。
【０００８】そこで、本出願人は、ランダムアクセス動
作に対するサイクルタイムを短くすることができるファ
ーストサイクルＲＡＭ（ＦＣＲＡＭ）を提案した。例え
ば、日経エレクトロニクス１９９８年６月１５日号、１
６３−１７１頁、または、１９９８ ＳＹＭＰＯＳＩＵ
Ｍ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ DIGEST OFTEC
HNICAL PAPERS、２２−２５頁にて発表した。さらに、
本出願人は、１９９８年６月３日付で国際特許出願、Ｊ
Ｐ９８／０２４４３を行った。
作に対するサイクルタイムを短くすることができるファ
ーストサイクルＲＡＭ（ＦＣＲＡＭ）を提案した。例え
ば、日経エレクトロニクス１９９８年６月１５日号、１
６３−１７１頁、または、１９９８ ＳＹＭＰＯＳＩＵ
Ｍ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ DIGEST OFTEC
HNICAL PAPERS、２２−２５頁にて発表した。さらに、
本出願人は、１９９８年６月３日付で国際特許出願、Ｊ
Ｐ９８／０２４４３を行った。
【０００９】かかるメモリデバイスは、メモリ・コア部
のアーキテクチャが変更され、ランダム・アドレス・サ
イクル時間が大幅に短縮されている。その基本的な動作
は、リードＲＥＡＤまたはライトＷＲＩＴＥなどの１つ
のコマンドに応答して、ワード線の活性化、センスアン
プの活性化、データのラッチ及び出力、そしてリセット
動作の一連の動作を連続して行い、バーストレングス分
のデータを出力する。或いはバーストレングス分のデー
タを書き込む。従って、従来例の様にワード線とセンス
アンプの活性化状態を続けることはない。
のアーキテクチャが変更され、ランダム・アドレス・サ
イクル時間が大幅に短縮されている。その基本的な動作
は、リードＲＥＡＤまたはライトＷＲＩＴＥなどの１つ
のコマンドに応答して、ワード線の活性化、センスアン
プの活性化、データのラッチ及び出力、そしてリセット
動作の一連の動作を連続して行い、バーストレングス分
のデータを出力する。或いはバーストレングス分のデー
タを書き込む。従って、従来例の様にワード線とセンス
アンプの活性化状態を続けることはない。
【００１０】ＦＣＲＡＭでは、ランダムアドレスサイク
ル時間を短縮するために、センスアンプから１つの出力
端子に対してバーストレングス分の複数のデータを、Ｃ
ＡＳ系の回路に一度に転送し、更に、ワード線の活性化
及びセンスアンプの活性化を必要なサブセルマトリクス
部分だけに限定してセンスアンプ活性化及びリセット期
間を短くした。そして、コマンドデコード部分と、ロー
系回路部分と、コラム系回路部分とをパイプライン構造
にして、連続するランダムアクセス動作を、時間的に重
なり合うようにして行うようにした。
ル時間を短縮するために、センスアンプから１つの出力
端子に対してバーストレングス分の複数のデータを、Ｃ
ＡＳ系の回路に一度に転送し、更に、ワード線の活性化
及びセンスアンプの活性化を必要なサブセルマトリクス
部分だけに限定してセンスアンプ活性化及びリセット期
間を短くした。そして、コマンドデコード部分と、ロー
系回路部分と、コラム系回路部分とをパイプライン構造
にして、連続するランダムアクセス動作を、時間的に重
なり合うようにして行うようにした。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
提案されたＦＣＲＡＭでは、リードＲＥＡＤ、ライトＷ
ＲＩＴＥ及びリフレッシュＲＥＦＲＥＳＨの３つのコマ
ンドしか存在しない。また、別々のコマンドによるロー
系動作とコラム系動作の分離もない。従って、同一のワ
ード線上のデータを次々に読み出す場合でも、リードコ
マンドによりローデコード動作からリセット動作までの
一連の動作を繰り返して行う必要がある。その結果、例
えばデータの出力やデータの入力のレートが高くなって
も、アクセスタイム及びアクセスサイクルタイムを短く
することができない。また、上記のランダムアクセス動
作では、ページモードの様にセンスアンプに保持されて
いるデータからデータ出力を行う場合に比較して、アク
セスタイム及びアクセスサイクルタイムが遅くなってし
まう。
提案されたＦＣＲＡＭでは、リードＲＥＡＤ、ライトＷ
ＲＩＴＥ及びリフレッシュＲＥＦＲＥＳＨの３つのコマ
ンドしか存在しない。また、別々のコマンドによるロー
系動作とコラム系動作の分離もない。従って、同一のワ
ード線上のデータを次々に読み出す場合でも、リードコ
マンドによりローデコード動作からリセット動作までの
一連の動作を繰り返して行う必要がある。その結果、例
えばデータの出力やデータの入力のレートが高くなって
も、アクセスタイム及びアクセスサイクルタイムを短く
することができない。また、上記のランダムアクセス動
作では、ページモードの様にセンスアンプに保持されて
いるデータからデータ出力を行う場合に比較して、アク
セスタイム及びアクセスサイクルタイムが遅くなってし
まう。
【００１２】第２に、リード動作には１種類のリードコ
マンドしか存在しないので、リード動作において、同一
のワード線上のデータを連続して読み出すのか、異なる
ワード線上のデータを読み出すのかを、そのリードコマ
ンドから判別することができない。また、ライト動作に
おいても、同様である。
マンドしか存在しないので、リード動作において、同一
のワード線上のデータを連続して読み出すのか、異なる
ワード線上のデータを読み出すのかを、そのリードコマ
ンドから判別することができない。また、ライト動作に
おいても、同様である。
【００１３】そこで、本発明の目的は、従来提案されて
いるＦＣＲＡＭを更に改良した新規なＦＣＲＡＭを提供
することにある。
いるＦＣＲＡＭを更に改良した新規なＦＣＲＡＭを提供
することにある。
【００１４】更に、本発明の目的は、従来のＦＣＲＡＭ
にない新規な読み出しモードを有し、アクセスタイム及
びアクセスサイクルタイムを速くすることができるＦＣ
ＲＡＭを提供することにある。
にない新規な読み出しモードを有し、アクセスタイム及
びアクセスサイクルタイムを速くすることができるＦＣ
ＲＡＭを提供することにある。
【００１５】更に、本発明の目的は、従来のＦＣＲＡＭ
にない新規な書き込みモードを有し、アクセスタイム及
びアクセスサイクルタイムを速くすることができるＦＣ
ＲＡＭを提供することにある。
にない新規な書き込みモードを有し、アクセスタイム及
びアクセスサイクルタイムを速くすることができるＦＣ
ＲＡＭを提供することにある。
【００１６】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、コマンドデコードを行う第１のステージ
と、センスアンプの活性化を行う第２のステージと、デ
ータの入出力を行う第３のステージとがパイプライン構
成をなし、センスアンプと第３のステージとの間で複数
のデータをパラレルに転送するＦＣＲＡＭにおいて、通
常のリードまたはライトコマンドに応答して、センスア
ンプと第３のステージとの間でデータをパラレル転送し
た後に、自動的にセンスアンプを非活性化してリセット
動作を行う。そして、通常とは異なる第２のリードまた
はライトコマンドに応答して、センスアンプと第３のス
テージとの間でデータをパラレル転送した後に、センス
アンプの活性化を継続してリセット動作を行わない。そ
して、その後のリードまたはライトにおいては、センス
アンプの活性化を省略して、活性化状態を継続中のセン
スアンプに対してデータの転送を行う。こうすることに
より、同じワード線上のメモリセルに読み出しまたは書
き込みを継続する場合、その後のワード線とセンスアン
プの活性化動作を省略することができ、高速に複数のデ
ータのパラレル転送を行うことができ、実質的なサイク
ルタイムを短くすることができる。
に、本発明は、コマンドデコードを行う第１のステージ
と、センスアンプの活性化を行う第２のステージと、デ
ータの入出力を行う第３のステージとがパイプライン構
成をなし、センスアンプと第３のステージとの間で複数
のデータをパラレルに転送するＦＣＲＡＭにおいて、通
常のリードまたはライトコマンドに応答して、センスア
ンプと第３のステージとの間でデータをパラレル転送し
た後に、自動的にセンスアンプを非活性化してリセット
動作を行う。そして、通常とは異なる第２のリードまた
はライトコマンドに応答して、センスアンプと第３のス
テージとの間でデータをパラレル転送した後に、センス
アンプの活性化を継続してリセット動作を行わない。そ
して、その後のリードまたはライトにおいては、センス
アンプの活性化を省略して、活性化状態を継続中のセン
スアンプに対してデータの転送を行う。こうすることに
より、同じワード線上のメモリセルに読み出しまたは書
き込みを継続する場合、その後のワード線とセンスアン
プの活性化動作を省略することができ、高速に複数のデ
ータのパラレル転送を行うことができ、実質的なサイク
ルタイムを短くすることができる。
【００１７】本発明の別の例では、更に、通常とは異な
る第２のリードまたはライトコマンドに応答して、内部
でコラムアドレスをインクリメントする機能を有する。
そして、その内部でインクリメントされたコラムアドレ
スに対応するセンスアンプに対して、複数のデータのパ
ラレル転送を行う。
る第２のリードまたはライトコマンドに応答して、内部
でコラムアドレスをインクリメントする機能を有する。
そして、その内部でインクリメントされたコラムアドレ
スに対応するセンスアンプに対して、複数のデータのパ
ラレル転送を行う。
【００１８】或いは、本発明の別の例では、同じローア
ドレスを有するリードまたはライトコマンドが連続し
て、短いタイミングで供給される場合に、データ転送後
のセンスアンプの非活性化を含むリセット動作を行わな
いようにする。この方法では、特別の第２のリードまた
はライトコマンドを設定する必要がない。
ドレスを有するリードまたはライトコマンドが連続し
て、短いタイミングで供給される場合に、データ転送後
のセンスアンプの非活性化を含むリセット動作を行わな
いようにする。この方法では、特別の第２のリードまた
はライトコマンドを設定する必要がない。
【００１９】上記の目的を達成するために、本発明は、
コマンドデコードを行う第１のステージと、センスアン
プの活性化を行う第２のステージと、データの入出力を
行う第３のステージとがパイプライン構成をなし、前記
センスアンプと第３のステージとの間で複数のデータを
パラレルに転送するメモリデバイスにおいて、第１のリ
ードまたはライトコマンドに応答して、前記第２のステ
ージは、前記センスアンプと前記第３のステージとの間
でデータをパラレル転送した後に、前記センスアンプを
非活性化してリセット動作を行い、第２のリードまたは
ライトコマンドに応答して、前記第２のステージは、前
記センスアンプと前記第３のステージとの間でデータを
パラレル転送した後に、前記センスアンプの活性化を継
続して前記リセット動作を行わないことを特徴とする。
コマンドデコードを行う第１のステージと、センスアン
プの活性化を行う第２のステージと、データの入出力を
行う第３のステージとがパイプライン構成をなし、前記
センスアンプと第３のステージとの間で複数のデータを
パラレルに転送するメモリデバイスにおいて、第１のリ
ードまたはライトコマンドに応答して、前記第２のステ
ージは、前記センスアンプと前記第３のステージとの間
でデータをパラレル転送した後に、前記センスアンプを
非活性化してリセット動作を行い、第２のリードまたは
ライトコマンドに応答して、前記第２のステージは、前
記センスアンプと前記第３のステージとの間でデータを
パラレル転送した後に、前記センスアンプの活性化を継
続して前記リセット動作を行わないことを特徴とする。
【００２０】上記の発明によれば、第２のリードまたは
ライトコマンドを利用して、その後の同じワード線上の
メモリセルへの読み出しまたは書き込みを、新たなワー
ド線とセンスアンプの活性化を省略して行うことがで
き、高速化を図ることができる。
ライトコマンドを利用して、その後の同じワード線上の
メモリセルへの読み出しまたは書き込みを、新たなワー
ド線とセンスアンプの活性化を省略して行うことがで
き、高速化を図ることができる。
【００２１】上記の目的を達成するために、本発明は、
コマンドデコードを行う第１のステージと、センスアン
プの活性化を行う第２のステージと、データの入出力を
行う第３のステージとがパイプライン構成をなし、前記
センスアンプと第３のステージとの間で複数のデータを
パラレルに転送するメモリデバイスにおいて、第１のリ
ードまたはライトコマンドに応答して、前記第２のステ
ージは、前記センスアンプと前記第３のステージとの間
でデータをパラレル転送した後に、前記センスアンプを
非活性化してリセット動作を行い、第２のリードまたは
ライトコマンドに応答して、前記第２のステージは、前
記センスアンプと前記第３のステージとの間でデータを
パラレル転送した後に、前記センスアンプの活性化を継
続して前記リセット動作を行わず、コラムアドレスをイ
ンクリメントして当該インクリメントされたコラムアド
レスに対応するセンスアンプと前記第３のステージとの
間でデータをパラレル転送することを特徴とする。
コマンドデコードを行う第１のステージと、センスアン
プの活性化を行う第２のステージと、データの入出力を
行う第３のステージとがパイプライン構成をなし、前記
センスアンプと第３のステージとの間で複数のデータを
パラレルに転送するメモリデバイスにおいて、第１のリ
ードまたはライトコマンドに応答して、前記第２のステ
ージは、前記センスアンプと前記第３のステージとの間
でデータをパラレル転送した後に、前記センスアンプを
非活性化してリセット動作を行い、第２のリードまたは
ライトコマンドに応答して、前記第２のステージは、前
記センスアンプと前記第３のステージとの間でデータを
パラレル転送した後に、前記センスアンプの活性化を継
続して前記リセット動作を行わず、コラムアドレスをイ
ンクリメントして当該インクリメントされたコラムアド
レスに対応するセンスアンプと前記第３のステージとの
間でデータをパラレル転送することを特徴とする。
【００２２】上記の発明によれば、第２のリードまたは
ライトコマンドを利用して、コラムアドレスを供給する
ことなく、活性化状態を継続しているセンスアンプに対
して、次々に読み出しまたは書き込み動作を行うことが
でき、高速化を図ることができる。
ライトコマンドを利用して、コラムアドレスを供給する
ことなく、活性化状態を継続しているセンスアンプに対
して、次々に読み出しまたは書き込み動作を行うことが
でき、高速化を図ることができる。
【００２３】上記の目的を達成するために、本発明は、
コマンドデコードを行う第１のステージと、センスアン
プの活性化を行う第２のステージと、データの入出力を
行う第３のステージとがパイプライン構成をなし、前記
センスアンプと第３のステージとの間で複数のデータを
パラレルに転送するメモリデバイスにおいて、リードま
たはライトコマンドに応答して、前記第２のステージ
は、前記センスアンプと前記第３のステージとの間でデ
ータをパラレル転送した後に、前記センスアンプを非活
性化してリセット動作を行い、通常のコマンドサイクル
よりも短いタイミングで、同一のローアドレスを伴って
リードまたはライトコマンドが連続して供給された時
に、前記第２のステージは、前記直前のリードまたはラ
イトコマンドにかかわらず、前記センスアンプの活性化
を継続して前記リセット動作を行わないことを特徴とす
る。
コマンドデコードを行う第１のステージと、センスアン
プの活性化を行う第２のステージと、データの入出力を
行う第３のステージとがパイプライン構成をなし、前記
センスアンプと第３のステージとの間で複数のデータを
パラレルに転送するメモリデバイスにおいて、リードま
たはライトコマンドに応答して、前記第２のステージ
は、前記センスアンプと前記第３のステージとの間でデ
ータをパラレル転送した後に、前記センスアンプを非活
性化してリセット動作を行い、通常のコマンドサイクル
よりも短いタイミングで、同一のローアドレスを伴って
リードまたはライトコマンドが連続して供給された時
に、前記第２のステージは、前記直前のリードまたはラ
イトコマンドにかかわらず、前記センスアンプの活性化
を継続して前記リセット動作を行わないことを特徴とす
る。
【００２４】上記の発明によれば、特別のリードまたは
ライトコマンドを利用することなく、ローアドレスを同
じにして通常と異なるタイミングでリードまたはライト
コマンドを供給することで、センスアンプの活性化を維
持して高速なコラムアクセス動作をさせることができ
る。
ライトコマンドを利用することなく、ローアドレスを同
じにして通常と異なるタイミングでリードまたはライト
コマンドを供給することで、センスアンプの活性化を維
持して高速なコラムアクセス動作をさせることができ
る。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００２６】図１は、ＦＣＲＡＭのブロック図である。
外部クロックＣＬＯＣＫがクロック入力バッファ１０に
供給され、内部クロックｃｌｋが出力される。この内部
クロックｃｌｋに応答して、コントロール信号ＣＮＴ、
ローアドレスＲａｄｄ、コラムアドレスＣａｄｄが、そ
れぞれの入力バッファ１１，１２，１３に入力されラッ
チされる。また、同様に内部クロックｃｌｋに応答し
て、データ出力端子ＤＱからデータが出力され、データ
入力端子Ｄｉｎからデータが入力される。
外部クロックＣＬＯＣＫがクロック入力バッファ１０に
供給され、内部クロックｃｌｋが出力される。この内部
クロックｃｌｋに応答して、コントロール信号ＣＮＴ、
ローアドレスＲａｄｄ、コラムアドレスＣａｄｄが、そ
れぞれの入力バッファ１１，１２，１３に入力されラッ
チされる。また、同様に内部クロックｃｌｋに応答し
て、データ出力端子ＤＱからデータが出力され、データ
入力端子Ｄｉｎからデータが入力される。
【００２７】コントロール信号ＣＮＴは、コマンドデコ
ーダ１４に供給され、コマンドがデコードされる。ま
た、初期状態において、コントロール信号ＣＮＴに応答
して、ローアドレス端子Ｒａｄｄから供給される各種の
モード設定値がモードレジスタ１５にラッチされる。通
常動作において、コントロール信号ＣＮＴがコマンドデ
コーダ１４でデコードされ、そのデコード出力に応答し
て、ＲＡＳジェネレータ１６によりＲＡＳ活性化が検出
されると、コントロールユニット１７によりデコーダな
どの動作が制御される。具体的には、ワードデコーダ３
０、ビット線トランスファーゲートデコーダ３１、セン
スアンプ活性化回路３２、１／４デコーダ３３、コラム
デコーダ３４、コラム系コントロールユニット３５など
である。
ーダ１４に供給され、コマンドがデコードされる。ま
た、初期状態において、コントロール信号ＣＮＴに応答
して、ローアドレス端子Ｒａｄｄから供給される各種の
モード設定値がモードレジスタ１５にラッチされる。通
常動作において、コントロール信号ＣＮＴがコマンドデ
コーダ１４でデコードされ、そのデコード出力に応答し
て、ＲＡＳジェネレータ１６によりＲＡＳ活性化が検出
されると、コントロールユニット１７によりデコーダな
どの動作が制御される。具体的には、ワードデコーダ３
０、ビット線トランスファーゲートデコーダ３１、セン
スアンプ活性化回路３２、１／４デコーダ３３、コラム
デコーダ３４、コラム系コントロールユニット３５など
である。
【００２８】ローアドレス信号Ｒａｄｄは、入力バッフ
ァ１２によりラッチされ、ワードプリデコーダ１９によ
りプリデコードされる。そのプリデコードされた信号
が、ワードデコーダ３０，ビット線トランスファーゲー
トデコーダ３１、センスアンプ活性化回路３２、１／４
デコーダ３３、及びブロックデコーダ２０に供給され
る。また、コラムアドレスＣａｄｄは、入力バッファ１
３によりラッチされ、コラムプリデコーダ２２によりプ
リデコードされる。そのプリデコードされた信号が、セ
ンスアンプ活性化回路３２、１／４デコーダ３３、コラ
ムデコーダ３４、コラム系コントロールユニット３５、
及び読み出し側パラレル・シリアル変換回路３７、書き
込み側シリアル・パラレル変換回路４２に供給される。
ァ１２によりラッチされ、ワードプリデコーダ１９によ
りプリデコードされる。そのプリデコードされた信号
が、ワードデコーダ３０，ビット線トランスファーゲー
トデコーダ３１、センスアンプ活性化回路３２、１／４
デコーダ３３、及びブロックデコーダ２０に供給され
る。また、コラムアドレスＣａｄｄは、入力バッファ１
３によりラッチされ、コラムプリデコーダ２２によりプ
リデコードされる。そのプリデコードされた信号が、セ
ンスアンプ活性化回路３２、１／４デコーダ３３、コラ
ムデコーダ３４、コラム系コントロールユニット３５、
及び読み出し側パラレル・シリアル変換回路３７、書き
込み側シリアル・パラレル変換回路４２に供給される。
【００２９】ＦＣＲＡＭは、コントロール信号ＣＮＴを
デコードして動作モードを検出する第１ステージ１００
と、ローアドレス信号Ｒａｄｄをデコードしてワード線
及びセンスアンプを活性化し、リード・ライト用バッフ
ァ回路３６にデータをパラレルに出力するまでの第２ス
テージ２００と、リード・ライト用バッファ回路３６に
パラレルに出力されたデータをパラレル・シリアル変換
回路３７でシリアルデータに変換し、データ出力バッフ
ァ３８から出力するまでの第３ステージ３００とに分け
られる。第３ステージ３００には、書き込み用のデータ
をデータ入力バッファ４４に入力し、シリアル・パラレ
ル変換し、リード・ライト用バッファ回路にデータをパ
ラレルに供給するまでの回路も含まれる。第１、第２及
び第３ステージ１００，２００，３００は、パイプライ
ン構造を有し、それぞれのステージが独立して動作す
る。
デコードして動作モードを検出する第１ステージ１００
と、ローアドレス信号Ｒａｄｄをデコードしてワード線
及びセンスアンプを活性化し、リード・ライト用バッフ
ァ回路３６にデータをパラレルに出力するまでの第２ス
テージ２００と、リード・ライト用バッファ回路３６に
パラレルに出力されたデータをパラレル・シリアル変換
回路３７でシリアルデータに変換し、データ出力バッフ
ァ３８から出力するまでの第３ステージ３００とに分け
られる。第３ステージ３００には、書き込み用のデータ
をデータ入力バッファ４４に入力し、シリアル・パラレ
ル変換し、リード・ライト用バッファ回路にデータをパ
ラレルに供給するまでの回路も含まれる。第１、第２及
び第３ステージ１００，２００，３００は、パイプライ
ン構造を有し、それぞれのステージが独立して動作す
る。
【００３０】メモリコア４０内には、図示しない１トラ
ンジスタと１キャパシタからなるメモリセルがビット線
とサブワード線ＳＷＬとの交差位置に配置される。メモ
リコア４０は、後述する通り、ロー方向（図中横方向）
について複数のサブセルマトリクスに分割され、センス
アンプＳＡもそれぞれのサブセルマトリクス毎に設けら
れる。従って、サブセルマトリクスの選択には、コラム
アドレスが利用される。そして、メインワードデコーダ
３０がローアドレスに従ってメインワード線を選択し、
そのメインワード線に接続されるサブワード線のうち、
選択されたサブセルマトリクス内のサブワード線だけが
活性化される。同様に、選択されたサブセルマトリクス
内であって、選択されたサブワード線に対応するセンス
アンプだけがセンスアンプ活性化回路により活性化され
る。
ンジスタと１キャパシタからなるメモリセルがビット線
とサブワード線ＳＷＬとの交差位置に配置される。メモ
リコア４０は、後述する通り、ロー方向（図中横方向）
について複数のサブセルマトリクスに分割され、センス
アンプＳＡもそれぞれのサブセルマトリクス毎に設けら
れる。従って、サブセルマトリクスの選択には、コラム
アドレスが利用される。そして、メインワードデコーダ
３０がローアドレスに従ってメインワード線を選択し、
そのメインワード線に接続されるサブワード線のうち、
選択されたサブセルマトリクス内のサブワード線だけが
活性化される。同様に、選択されたサブセルマトリクス
内であって、選択されたサブワード線に対応するセンス
アンプだけがセンスアンプ活性化回路により活性化され
る。
【００３１】メモリコア４０内の読み出し時の動作は、
一般的なＤＲＡＭと同じである。即ち、メインワード線
に属し選択されたサブセルマトリクス内のサブワード線
が活性化される。活性化されたサブワード線上のメモリ
のデータが、ビット線に読み出され、センスアンプの活
性化に伴い増幅されラッチされる。センスアンプにラッ
チされたデータは、リード・ライト用バッファ３６にバ
ーストレングス分だけ並列に出力される。その後は、パ
ラレル・シリアル変換回路３７によりシリアルデータに
変換され、データ出力バッファ３８から連続して出力さ
れる。パラレル・シリアル変換回路３７は、データレイ
テンシカウンタ２４により制御されるタイミングで、変
換動作を行う。
一般的なＤＲＡＭと同じである。即ち、メインワード線
に属し選択されたサブセルマトリクス内のサブワード線
が活性化される。活性化されたサブワード線上のメモリ
のデータが、ビット線に読み出され、センスアンプの活
性化に伴い増幅されラッチされる。センスアンプにラッ
チされたデータは、リード・ライト用バッファ３６にバ
ーストレングス分だけ並列に出力される。その後は、パ
ラレル・シリアル変換回路３７によりシリアルデータに
変換され、データ出力バッファ３８から連続して出力さ
れる。パラレル・シリアル変換回路３７は、データレイ
テンシカウンタ２４により制御されるタイミングで、変
換動作を行う。
【００３２】第２ステージ２００、メモリコア４０及び
リードライトバッファ３６とで、１つのブロックが構成
される。通常、メモリデバイス内には複数のブロックが
設けられる。従って、各ブロック内にはブロックデコー
ダ２０が設けられ、ローアドレス信号に応じて、選択さ
れたか否かの信号を生成して、ワードデコーダ２０，ビ
ット線トランスファーゲートデコーダ３１、センスアン
プ活性化回路３２、１／４デコーダ３３に供給する。
リードライトバッファ３６とで、１つのブロックが構成
される。通常、メモリデバイス内には複数のブロックが
設けられる。従って、各ブロック内にはブロックデコー
ダ２０が設けられ、ローアドレス信号に応じて、選択さ
れたか否かの信号を生成して、ワードデコーダ２０，ビ
ット線トランスファーゲートデコーダ３１、センスアン
プ活性化回路３２、１／４デコーダ３３に供給する。
【００３３】図２は、ＦＣＲＡＭのメモリコア４０の構
成を示す回路図である。図１にて説明した通り、ＦＣＲ
ＡＭのメモリコア４０では、メインセルマトリクスＭＣ
Ｍがロー方向について、複数のサブセルマトリクスＳＣ
Ｍに分割される。図２には、２つのサブセルマトリクス
ＳＣＭが示される。それに伴い、コラムアドレスをもと
にサブセルマトリクス選択信号φＳＣＭが供給される。
また、コラム方向（図中縦方向）について、所定の本数
のメインワード線ＭＷＬ毎に、センスアンプＳＡＯ、Ｓ
ＡＥとが配置される。図２の例では、リラックスセンス
アンプが採用され、セルマトリクスの両側のセンスアン
プＳＡＯ，ＳＡＥとで、１つのセンスアンプを構成す
る。
成を示す回路図である。図１にて説明した通り、ＦＣＲ
ＡＭのメモリコア４０では、メインセルマトリクスＭＣ
Ｍがロー方向について、複数のサブセルマトリクスＳＣ
Ｍに分割される。図２には、２つのサブセルマトリクス
ＳＣＭが示される。それに伴い、コラムアドレスをもと
にサブセルマトリクス選択信号φＳＣＭが供給される。
また、コラム方向（図中縦方向）について、所定の本数
のメインワード線ＭＷＬ毎に、センスアンプＳＡＯ、Ｓ
ＡＥとが配置される。図２の例では、リラックスセンス
アンプが採用され、セルマトリクスの両側のセンスアン
プＳＡＯ，ＳＡＥとで、１つのセンスアンプを構成す
る。
【００３４】上記の構成について、図２中のメモリセル
ＭＣが選択された時の選択動作について説明する。メイ
ンワードデコーダ３０が、ローアドレスをデコードして
メインワード線ＭＷＬ（Ｓ）を活性化する。更に、メイ
ン１／４ワードデコーダ３３も、ローアドレスをデコー
ドしてメイン１／４デコード線φＭ１／４を活性化す
る。同時に、コラムアドレスをデコードしてサブセルマ
トリクス選択信号φＳＣＭ０が活性化される。メイン１
／４デコード線φＭ１／４は、活性化状態のサブセルマ
トリクス選択信号φＳＣＭ０が供給されているサブ１／
４デコーダ３９（Ｓ１／４）を介して、コラム方向（縦
方向）に配列されるサブワードデコーダＳ１に供給され
る。そして、活性状態のメインワード線ＭＷＬ（Ｓ）が
供給されているサブワードデコーダＳ１のみが、そのサ
ブワード線ＳＷＬ（Ｓ）を活性化する。この様に、ＦＣ
ＲＡＭのメモリコアでは、メインワード線ＭＷＬに接続
される複数のサブワード線ＳＷＬのうち、一部のサブワ
ード線のみが活性化される。その結果、ワード線活性化
に要する時間を短くすることができる。
ＭＣが選択された時の選択動作について説明する。メイ
ンワードデコーダ３０が、ローアドレスをデコードして
メインワード線ＭＷＬ（Ｓ）を活性化する。更に、メイ
ン１／４ワードデコーダ３３も、ローアドレスをデコー
ドしてメイン１／４デコード線φＭ１／４を活性化す
る。同時に、コラムアドレスをデコードしてサブセルマ
トリクス選択信号φＳＣＭ０が活性化される。メイン１
／４デコード線φＭ１／４は、活性化状態のサブセルマ
トリクス選択信号φＳＣＭ０が供給されているサブ１／
４デコーダ３９（Ｓ１／４）を介して、コラム方向（縦
方向）に配列されるサブワードデコーダＳ１に供給され
る。そして、活性状態のメインワード線ＭＷＬ（Ｓ）が
供給されているサブワードデコーダＳ１のみが、そのサ
ブワード線ＳＷＬ（Ｓ）を活性化する。この様に、ＦＣ
ＲＡＭのメモリコアでは、メインワード線ＭＷＬに接続
される複数のサブワード線ＳＷＬのうち、一部のサブワ
ード線のみが活性化される。その結果、ワード線活性化
に要する時間を短くすることができる。
【００３５】サブワード線ＳＷＬ（Ｓ）が活性化される
に伴い、ビット線トランスファーゲートデコーダ３１に
よりビット線トランスファ選択信号ＢＬＴＯ０とＢＬＴ
Ｅ０とが活性化され、活性化されたサブワード線ＳＷＬ
（Ｓ）と交差するビット線対ＢＬが、その両側のセンス
アンプＳＡＯ，ＳＡＥに接続される。また、センスアン
プも、センスアンプ活性化信号φＬＥとサブセルマトリ
クス選択信号φＳＣＭ０に応答して、図中斜線で印した
一部のセンスアンプＳＡＯ，ＳＡＥのみが活性化され
る。従って、センスアンプの活性化に要する時間も短く
なる。
に伴い、ビット線トランスファーゲートデコーダ３１に
よりビット線トランスファ選択信号ＢＬＴＯ０とＢＬＴ
Ｅ０とが活性化され、活性化されたサブワード線ＳＷＬ
（Ｓ）と交差するビット線対ＢＬが、その両側のセンス
アンプＳＡＯ，ＳＡＥに接続される。また、センスアン
プも、センスアンプ活性化信号φＬＥとサブセルマトリ
クス選択信号φＳＣＭ０に応答して、図中斜線で印した
一部のセンスアンプＳＡＯ，ＳＡＥのみが活性化され
る。従って、センスアンプの活性化に要する時間も短く
なる。
【００３６】活性化されたサブセルマトリクスＳＣＭｏ
内のセンスアンプのデータは、例えば４ビット単位でリ
ード・ライト・バッファ３６に出力される。即ち、供給
されたコラムアドレスがコラムデコーダ３４でデコード
され、図示しないコラム選択信号に応答して、４ビット
のデータがリード・ライト・バッファ３６にパラレル出
力される。そして、リード・ライト・バッファ３６にラ
ッチされた４ビットのデータが、更に、パラレル・シリ
アル変換回路３７に転送される。そして、設定されたバ
ーストレングスに応じて、必要な数のデータがシリアル
に変換されて、データ出力バッファ３８から出力され
る。
内のセンスアンプのデータは、例えば４ビット単位でリ
ード・ライト・バッファ３６に出力される。即ち、供給
されたコラムアドレスがコラムデコーダ３４でデコード
され、図示しないコラム選択信号に応答して、４ビット
のデータがリード・ライト・バッファ３６にパラレル出
力される。そして、リード・ライト・バッファ３６にラ
ッチされた４ビットのデータが、更に、パラレル・シリ
アル変換回路３７に転送される。そして、設定されたバ
ーストレングスに応じて、必要な数のデータがシリアル
に変換されて、データ出力バッファ３８から出力され
る。
【００３７】即ち、１つのデータ出力端子に関して、少
なくともバーストレングス分の複数のデータがパラレル
にセンスアンプからリード・ライト・バッファ３６に出
力される。従って、一括してバーストレングス分の複数
データがリード・ライト・バッファ３６に出力されたあ
とは、すぐにサブワード線を非活性にしてメモリセルの
セルトランジスタを閉じ、センスアンプを非活性にする
ことができ、次のサイクルのランダム・アクセス動作に
移行することができる。その結果、第３ステージ３００
でのパラレル・シリアル変換、データ出力動作が完了す
るのを待つことなく、第２ステージ２００は、次のワー
ド線とセンスアンプの活性化動作に移行することができ
る。その結果、第２ステージの動作サイクルは、バース
トレングスにかかわらず一定時間となり、自動リセット
を可能にする。
なくともバーストレングス分の複数のデータがパラレル
にセンスアンプからリード・ライト・バッファ３６に出
力される。従って、一括してバーストレングス分の複数
データがリード・ライト・バッファ３６に出力されたあ
とは、すぐにサブワード線を非活性にしてメモリセルの
セルトランジスタを閉じ、センスアンプを非活性にする
ことができ、次のサイクルのランダム・アクセス動作に
移行することができる。その結果、第３ステージ３００
でのパラレル・シリアル変換、データ出力動作が完了す
るのを待つことなく、第２ステージ２００は、次のワー
ド線とセンスアンプの活性化動作に移行することができ
る。その結果、第２ステージの動作サイクルは、バース
トレングスにかかわらず一定時間となり、自動リセット
を可能にする。
【００３８】図３は、パラレル・シリアル変換回路の構
成図である。上記した通り、パラレル・シリアル変換回
路３７は、設定されたバーストレングスに応じて、必要
が数のデータをシリアルに出力する。例えば、リード・
ライト・バッファ３６からパラレルに供給された４ビッ
トのデータは、２ビットのコラムアドレスとバーストレ
ングス１，２，４に対応して、それぞれ１ビット、２ビ
ット、４ビットをシリアルに出力する。
成図である。上記した通り、パラレル・シリアル変換回
路３７は、設定されたバーストレングスに応じて、必要
が数のデータをシリアルに出力する。例えば、リード・
ライト・バッファ３６からパラレルに供給された４ビッ
トのデータは、２ビットのコラムアドレスとバーストレ
ングス１，２，４に対応して、それぞれ１ビット、２ビ
ット、４ビットをシリアルに出力する。
【００３９】データバススイッチ４４０は、４つのデー
タバスＤＢ１〜４のデータを、コラムアドレスとバース
トレングスに応じてノードｄ１〜ｄ４に転送する。マス
タフリップフロップ４５０は、制御信号φ１０に応答し
てノードｄ１〜ｄ４のデータをラッチし、更に、スレー
ブフリップフロップ４６０は、制御信号φ１１に応答し
てマスタフリップフロップ４５０がラッチしたデータを
ラッチする。４−２変換部４７０は、４ビットのデータ
を、コラムアドレスとバーストレングスに応じて２ビッ
トづつノードｄｄ１，ｄｄ２に出力する。そして、２−
１変換部４８０は、ノードｄｄ１，ｄｄ２の２ビットの
データを、バーストレングスに応じて順次１ビットづつ
ラッチ・レベルシフタ回路４３０に供給する。
タバスＤＢ１〜４のデータを、コラムアドレスとバース
トレングスに応じてノードｄ１〜ｄ４に転送する。マス
タフリップフロップ４５０は、制御信号φ１０に応答し
てノードｄ１〜ｄ４のデータをラッチし、更に、スレー
ブフリップフロップ４６０は、制御信号φ１１に応答し
てマスタフリップフロップ４５０がラッチしたデータを
ラッチする。４−２変換部４７０は、４ビットのデータ
を、コラムアドレスとバーストレングスに応じて２ビッ
トづつノードｄｄ１，ｄｄ２に出力する。そして、２−
１変換部４８０は、ノードｄｄ１，ｄｄ２の２ビットの
データを、バーストレングスに応じて順次１ビットづつ
ラッチ・レベルシフタ回路４３０に供給する。
【００４０】バーストレングスが４の場合は、データバ
ススイッチ４４０のスイッチＳＷ１，２，３が同時に導
通し、４つのデータバスＤＢ１〜ＤＢ４がそのままノー
ドｄ１〜ｄ４に供給される。そして、マスタフリップフ
ロップ４５０，スレーブフリップフロップ４６０にラッ
チされる。そして、制御信号φ２１に応答してノードｄ
１のデータが出力レジスタ４２０にラッチされ、ノード
ｄ２のデータがフリップフロップ４０９にラッチされ
る。それに続いて、制御信号φ２２に応答して、フリッ
プフロップ４０９のデータが出力レジスタ４２１にラッ
チされ、ノードｄ３のデータがフリップフロップ４１０
にラッチされる。この時、制御信号φ３１に応答して、
出力レジスタ４２０の第１のデータ出力がノードｄｄ１
からスイッチＳＷ３１を介してラッチ・レベルシフタ回
路４３０に供給される。
ススイッチ４４０のスイッチＳＷ１，２，３が同時に導
通し、４つのデータバスＤＢ１〜ＤＢ４がそのままノー
ドｄ１〜ｄ４に供給される。そして、マスタフリップフ
ロップ４５０，スレーブフリップフロップ４６０にラッ
チされる。そして、制御信号φ２１に応答してノードｄ
１のデータが出力レジスタ４２０にラッチされ、ノード
ｄ２のデータがフリップフロップ４０９にラッチされ
る。それに続いて、制御信号φ２２に応答して、フリッ
プフロップ４０９のデータが出力レジスタ４２１にラッ
チされ、ノードｄ３のデータがフリップフロップ４１０
にラッチされる。この時、制御信号φ３１に応答して、
出力レジスタ４２０の第１のデータ出力がノードｄｄ１
からスイッチＳＷ３１を介してラッチ・レベルシフタ回
路４３０に供給される。
【００４１】更に、制御信号φ２３に応答して、フリッ
プフロップ４１０のデータが出力レジスタ４２２にラッ
チされ、ノードｄ４のデータがフリップフロップ４１１
にラッチされる。その時、制御信号φ３２に応答して、
出力レジスタ４２１の第２のデータ出力がノードｄｄ２
からスイッチＳＷ３２を介してラッチ・レベルシフタ回
路４３０に供給される。次に、制御信号φ２４に応答し
て、フリップフロップ４１１のデータが出力レジスタ４
２３にラッチされる。その時、制御信号φ３１に応答し
て、出力レジスタ４２２の第３の出力がノードｄｄ１か
らスイッチＳＷ３１を介してラッチ・レベルシフタ回路
４３０に出力される。そして、最後に、制御信号φ３２
に応答して、出力レジスタ４２３の第４のデータが、ノ
ードｄｄ２からスイッチＳＷ３２を介してラッチ・レベ
ルシフタ回路４３０に出力される。
プフロップ４１０のデータが出力レジスタ４２２にラッ
チされ、ノードｄ４のデータがフリップフロップ４１１
にラッチされる。その時、制御信号φ３２に応答して、
出力レジスタ４２１の第２のデータ出力がノードｄｄ２
からスイッチＳＷ３２を介してラッチ・レベルシフタ回
路４３０に供給される。次に、制御信号φ２４に応答し
て、フリップフロップ４１１のデータが出力レジスタ４
２３にラッチされる。その時、制御信号φ３１に応答し
て、出力レジスタ４２２の第３の出力がノードｄｄ１か
らスイッチＳＷ３１を介してラッチ・レベルシフタ回路
４３０に出力される。そして、最後に、制御信号φ３２
に応答して、出力レジスタ４２３の第４のデータが、ノ
ードｄｄ２からスイッチＳＷ３２を介してラッチ・レベ
ルシフタ回路４３０に出力される。
【００４２】次に、バーストレングスが２の場合につい
て説明する。バーストレングスが２の場合は、コラムア
ドレスによりデータバスＤＢ１，２かデータバスＤＢ
３，４かのいずれかが、ノードｄ１，ｄ２に出力され
る。そのため、コラムアドレスに応じて、スイッチＳＷ
１，２が導通、スイッチＳＷ３，ＳＷ１４，ＳＷ２４が
非導通する第１の状態か、スイッチＳＷ１，２が非導
通、スイッチＳＷ３，ＳＷ１４，ＳＷ２４が導通する第
２の状態かのいずれかの状態が選択される。第１の状態
であれば、データバスＤＢ１，２のデータがノードｄ
１，ｄ２に供給され、第２の状態であれば、データバス
ＤＢ３，４のデータがノードｄ１，ｄ２に供給される。
て説明する。バーストレングスが２の場合は、コラムア
ドレスによりデータバスＤＢ１，２かデータバスＤＢ
３，４かのいずれかが、ノードｄ１，ｄ２に出力され
る。そのため、コラムアドレスに応じて、スイッチＳＷ
１，２が導通、スイッチＳＷ３，ＳＷ１４，ＳＷ２４が
非導通する第１の状態か、スイッチＳＷ１，２が非導
通、スイッチＳＷ３，ＳＷ１４，ＳＷ２４が導通する第
２の状態かのいずれかの状態が選択される。第１の状態
であれば、データバスＤＢ１，２のデータがノードｄ
１，ｄ２に供給され、第２の状態であれば、データバス
ＤＢ３，４のデータがノードｄ１，ｄ２に供給される。
【００４３】その後、マスタフリップフロップ４５０，
スレーブフリップフロップ４６０でラッチされ、制御信
号φ２１に応答して、ノードｄ１のデータが出力レジス
タ４２０にラッチされ、ノードｄ２のデータがフリップ
フロップ４０９にラッチされる。次に、制御信号φ２２
に応答して、フリップフロップ４０９のデータが出力レ
ジスタ４２１にラッチされる。この時、制御信号φ３１
に応答して、出力レジスタ４２０の第１のデータがノー
ドｄｄ１からスイッチＳＷ３１を介してラッチ・レベル
シフタ回路４３０に出力される。その後、制御信号φ３
２に応答して、出力レジスタ４２１の第２のデータがノ
ードｄｄ２からスイッチＳＷ３２を介してラッチ・レベ
ルシフタ回路４３０に出力される。
スレーブフリップフロップ４６０でラッチされ、制御信
号φ２１に応答して、ノードｄ１のデータが出力レジス
タ４２０にラッチされ、ノードｄ２のデータがフリップ
フロップ４０９にラッチされる。次に、制御信号φ２２
に応答して、フリップフロップ４０９のデータが出力レ
ジスタ４２１にラッチされる。この時、制御信号φ３１
に応答して、出力レジスタ４２０の第１のデータがノー
ドｄｄ１からスイッチＳＷ３１を介してラッチ・レベル
シフタ回路４３０に出力される。その後、制御信号φ３
２に応答して、出力レジスタ４２１の第２のデータがノ
ードｄｄ２からスイッチＳＷ３２を介してラッチ・レベ
ルシフタ回路４３０に出力される。
【００４４】次に、バーストレングス１の場合について
説明する。この場合は、２ビットのコラムアドレスによ
り選択されたデータバスＤＢのデータが、データバスス
イッチ部４４０内のスイッチＳＷ１２，ＳＷ１３，ＳＷ
１４のいずれかを介してノードｄ１に供給される。その
後は、１ビットのデータがフリップフロップ４０１，４
０５，４２０と転送され、スイッチＳＷ３１を介してラ
ッチ・レベルシフタ回路４３０に供給される。
説明する。この場合は、２ビットのコラムアドレスによ
り選択されたデータバスＤＢのデータが、データバスス
イッチ部４４０内のスイッチＳＷ１２，ＳＷ１３，ＳＷ
１４のいずれかを介してノードｄ１に供給される。その
後は、１ビットのデータがフリップフロップ４０１，４
０５，４２０と転送され、スイッチＳＷ３１を介してラ
ッチ・レベルシフタ回路４３０に供給される。
【００４５】尚、図示しないが、バーストレングスが８
の場合は、２つのブロックからそれぞれ４ビットのデー
タを出力することで、８ビットのデータをシリアルに出
力することができる。
の場合は、２つのブロックからそれぞれ４ビットのデー
タを出力することで、８ビットのデータをシリアルに出
力することができる。
【００４６】図４は、ＦＣＲＡＭの読み出し動作のタイ
ミングチャート図である。ＦＣＲＡＭの特徴的な構成
は、第１に、ローアドレス及びコラムアドレスとコント
ロール信号の取り込み、及びコマンドデコード動作を行
う第１ステージと、ワード線とセンスアンプの活性化及
びリセットを行う第２ステージとを分けて、パイプライ
ン動作させるようにし、第２に、メモリコア内を複数の
サブセルマトリクスに分割し、コラムアドレスで選択さ
れたサブセルマトリクス内のサブワード線とセンスアン
プだけを活性化するようにし、第３に、バーストレング
ス分の複数のデータを一括してセンスアンプと第３ステ
ージとの間で転送することにある。
ミングチャート図である。ＦＣＲＡＭの特徴的な構成
は、第１に、ローアドレス及びコラムアドレスとコント
ロール信号の取り込み、及びコマンドデコード動作を行
う第１ステージと、ワード線とセンスアンプの活性化及
びリセットを行う第２ステージとを分けて、パイプライ
ン動作させるようにし、第２に、メモリコア内を複数の
サブセルマトリクスに分割し、コラムアドレスで選択さ
れたサブセルマトリクス内のサブワード線とセンスアン
プだけを活性化するようにし、第３に、バーストレング
ス分の複数のデータを一括してセンスアンプと第３ステ
ージとの間で転送することにある。
【００４７】図４に従って読み出し動作を以下に説明す
る。リードコマンドＲＥＡＤに同期して、ローアドレス
ＲａｄｄとコラムアドレスＣａｄｄとが非マルチプルで
同時に或いは短い時間の間に連続して供給される。第１
ステージ１００は、それらのアドレスとコントロール信
号を取り込み、コントロール信号をデコードする。デコ
ード結果に従って、第２ステージは、ローアドレスとコ
ラムアドレスをデコードして、ワード線の駆動（活性
化）とセンスアンプの駆動（活性化）を行う。上記の第
２の特徴点により、ワード線及びセンスアンプの活性化
動作は、高速化される。
る。リードコマンドＲＥＡＤに同期して、ローアドレス
ＲａｄｄとコラムアドレスＣａｄｄとが非マルチプルで
同時に或いは短い時間の間に連続して供給される。第１
ステージ１００は、それらのアドレスとコントロール信
号を取り込み、コントロール信号をデコードする。デコ
ード結果に従って、第２ステージは、ローアドレスとコ
ラムアドレスをデコードして、ワード線の駆動（活性
化）とセンスアンプの駆動（活性化）を行う。上記の第
２の特徴点により、ワード線及びセンスアンプの活性化
動作は、高速化される。
【００４８】第３ステージにおいて、センスアンプによ
り増幅されラッチされたデータは、ブロック内のデータ
バスを経由して、４ビット単位でリード・ライト・バッ
ファ３７に出力されラッチされる。そして、その４ビッ
トのデータは、パラレルにパラレル・シリアル変換回路
３７に出力される。パラレル・シリアル変換回路３７
は、設定されたバーストレングスに応じて必要な数のデ
ータをシリアルに出力する。図４の例では、バーストレ
ングスが２に設定されており、２ビットのデータがデー
タ出力端子ＤＱから出力される。
り増幅されラッチされたデータは、ブロック内のデータ
バスを経由して、４ビット単位でリード・ライト・バッ
ファ３７に出力されラッチされる。そして、その４ビッ
トのデータは、パラレルにパラレル・シリアル変換回路
３７に出力される。パラレル・シリアル変換回路３７
は、設定されたバーストレングスに応じて必要な数のデ
ータをシリアルに出力する。図４の例では、バーストレ
ングスが２に設定されており、２ビットのデータがデー
タ出力端子ＤＱから出力される。
【００４９】各ブロック内のリード・ライト・バッファ
３７から４ビットのデータがブロックに共通に設けられ
たパラレル・シリアル変換回路３７に出力されると、ブ
ロック内では自動的にリセット動作（プリチャージ動
作）に入る。即ち、ワード線を非活性化し、センスアン
プを非活性化し、ビット線やデータバス線の電位をリセ
ット（プリチャージ）する。かかるリセット（プリチャ
ージ）動作は、オートリセット回路１８により開始され
る。複数ビットのデータがパラレルに第３ステージのコ
ラム系の回路に出力されることで、バーストレングスに
かかわらずセンスアンプの活性化の期間を短くすること
ができる。従って、図２０及び図２１に示したように、
バーストレングス分のデータが全て出力されるまで、ワ
ード線やセンスアンプの活性化を継続する必要がなく、
次のリードコマンドに対するワード線やセンスアンプの
活性化動作に入ることができる。即ち、図４に示される
通り、最初のリードコマンドに対するワード線とセンス
アンプがリセットされた直後に、次のリードコマンドに
対するワード線とセンスアンプの活性化が開始される。
３７から４ビットのデータがブロックに共通に設けられ
たパラレル・シリアル変換回路３７に出力されると、ブ
ロック内では自動的にリセット動作（プリチャージ動
作）に入る。即ち、ワード線を非活性化し、センスアン
プを非活性化し、ビット線やデータバス線の電位をリセ
ット（プリチャージ）する。かかるリセット（プリチャ
ージ）動作は、オートリセット回路１８により開始され
る。複数ビットのデータがパラレルに第３ステージのコ
ラム系の回路に出力されることで、バーストレングスに
かかわらずセンスアンプの活性化の期間を短くすること
ができる。従って、図２０及び図２１に示したように、
バーストレングス分のデータが全て出力されるまで、ワ
ード線やセンスアンプの活性化を継続する必要がなく、
次のリードコマンドに対するワード線やセンスアンプの
活性化動作に入ることができる。即ち、図４に示される
通り、最初のリードコマンドに対するワード線とセンス
アンプがリセットされた直後に、次のリードコマンドに
対するワード線とセンスアンプの活性化が開始される。
【００５０】上記の様に、ＦＣＲＡＭの特徴的な構成に
より、サイクルタイムｔＲＣは、アクセスタイムｔＲＡ
Ｃよりも短くなる。即ち、第１ステージと第２ステージ
をパイプライン構成にすることで、次のサイクルのアド
レスとコントロール信号の取り込みとデコードを先行し
て始めることができ、メモリコアの改良とメモリコアか
らの複数ビットの一括出力によりワード線とセンスアン
プの活性化の期間を短くすることができる。その結果、
ランダム・アクセス動作に対しても短時間で行うことが
可能になる。
より、サイクルタイムｔＲＣは、アクセスタイムｔＲＡ
Ｃよりも短くなる。即ち、第１ステージと第２ステージ
をパイプライン構成にすることで、次のサイクルのアド
レスとコントロール信号の取り込みとデコードを先行し
て始めることができ、メモリコアの改良とメモリコアか
らの複数ビットの一括出力によりワード線とセンスアン
プの活性化の期間を短くすることができる。その結果、
ランダム・アクセス動作に対しても短時間で行うことが
可能になる。
【００５１】［第１の実施の形態例］図５は、第１の実
施の形態例のＦＣＲＡＭのブロック図である。図１のＦ
ＣＲＡＭのブロック図と同じ箇所には同じ引用番号を与
えた。図５のＦＣＲＡＭの構成で、図１と異なる点は、
ローアドレスＲａｄｄをラッチするローアドレスラッチ
回路５０が追加されたことにある。
施の形態例のＦＣＲＡＭのブロック図である。図１のＦ
ＣＲＡＭのブロック図と同じ箇所には同じ引用番号を与
えた。図５のＦＣＲＡＭの構成で、図１と異なる点は、
ローアドレスＲａｄｄをラッチするローアドレスラッチ
回路５０が追加されたことにある。
【００５２】第１の実施の形態例では、通常のリードコ
マンドに加えて、自動リセット動作をせずにワード線と
センスアンプの活性化状態を継続する第２のリードコマ
ンドを設定する。ここで、通常のリードコマンドをリー
ドＡとし、第２のリードコマンドをリードＢと定義す
る。リードＢコマンドでは、第２ステージでのオートリ
セット動作が行われずセンスアンプの活性化状態が継続
される。そして、次に供給される或いはその後供給され
るリードＡコマンドが、先行するリードＢコマンドによ
って保持されているセンスアンプ内のデータを出力した
後に、自動でリセット動作を行なう。それにより、リー
ドＢコマンドに続く次のリードコマンドでの第２ステー
ジでの動作時間を短くすることができる。
マンドに加えて、自動リセット動作をせずにワード線と
センスアンプの活性化状態を継続する第２のリードコマ
ンドを設定する。ここで、通常のリードコマンドをリー
ドＡとし、第２のリードコマンドをリードＢと定義す
る。リードＢコマンドでは、第２ステージでのオートリ
セット動作が行われずセンスアンプの活性化状態が継続
される。そして、次に供給される或いはその後供給され
るリードＡコマンドが、先行するリードＢコマンドによ
って保持されているセンスアンプ内のデータを出力した
後に、自動でリセット動作を行なう。それにより、リー
ドＢコマンドに続く次のリードコマンドでの第２ステー
ジでの動作時間を短くすることができる。
【００５３】図６は、第１の実施の形態例の読み出し動
作のタイミングチャート図である。図６には、リードＡ
コマンドＲＥＡＤＡ、リードＢコマンドＲＥＡＤＢ、そ
してリードＡコマンドＲＥＡＤＡが供給された場合の動
作が示される。リードＡコマンドが供給されると、通常
のリード動作が行われる。即ち、リードＡコマンドＲＥ
ＡＤＡが供給されると、パイプライン構成の第１ステー
ジ１００において、ローアドレス及びコラムアドレスが
取り込まれ、コントロール信号が取り込まれコマンドデ
コーダ１４でデコードされる。次に、第２ステージ２０
０において、ローアドレスがプリデコーダ１９で、コラ
ムアドレスがプリデコーダ２２でそれぞれプリデコード
され、更に、メインワードデコーダ３０，ビット線トラ
ンスファーゲートデコーダ３１，センスアンプ活性化回
路３２，１／４デコーダ回路３３、コラムデコーダ２４
などにより、サブワード線が活性化され、対応するセン
スアンプが活性化される。そして、第３ステージ３００
において、センスアンプＳＡからデータバスを介して４
ビット分のデータがリード・ライトバッファ３６に出力
され、更にパラレル・シリアル変換回路３７に出力され
る。図６の例は、バーストレングスが２の例である。そ
して、最後に２ビットのデータがデータ出力回路３８か
ら出力される。その時、第２ステージ２００では、ワー
ド線とセンスアンプの非活性化及びビット線、データバ
ス線のプリチャージなどのオートリセット動作が、デー
タを第３ステージに転送した直後に自動的に行われる。
作のタイミングチャート図である。図６には、リードＡ
コマンドＲＥＡＤＡ、リードＢコマンドＲＥＡＤＢ、そ
してリードＡコマンドＲＥＡＤＡが供給された場合の動
作が示される。リードＡコマンドが供給されると、通常
のリード動作が行われる。即ち、リードＡコマンドＲＥ
ＡＤＡが供給されると、パイプライン構成の第１ステー
ジ１００において、ローアドレス及びコラムアドレスが
取り込まれ、コントロール信号が取り込まれコマンドデ
コーダ１４でデコードされる。次に、第２ステージ２０
０において、ローアドレスがプリデコーダ１９で、コラ
ムアドレスがプリデコーダ２２でそれぞれプリデコード
され、更に、メインワードデコーダ３０，ビット線トラ
ンスファーゲートデコーダ３１，センスアンプ活性化回
路３２，１／４デコーダ回路３３、コラムデコーダ２４
などにより、サブワード線が活性化され、対応するセン
スアンプが活性化される。そして、第３ステージ３００
において、センスアンプＳＡからデータバスを介して４
ビット分のデータがリード・ライトバッファ３６に出力
され、更にパラレル・シリアル変換回路３７に出力され
る。図６の例は、バーストレングスが２の例である。そ
して、最後に２ビットのデータがデータ出力回路３８か
ら出力される。その時、第２ステージ２００では、ワー
ド線とセンスアンプの非活性化及びビット線、データバ
ス線のプリチャージなどのオートリセット動作が、デー
タを第３ステージに転送した直後に自動的に行われる。
【００５４】それに対して、リードＢコマンドＲＥＡＤ
Ｂが供給されると、第１ステージは、リードＡコマンド
と同様にコントロール信号やアドレスの取り込みとコン
トロール信号のデコードを行う。そして、第２ステージ
はワード線とセンスアンプの活性化、データの出力を行
うが、その後のオートリセット動作は行わないで、ワー
ド線とセンスアンプの活性化を継続する。第３ステージ
は、パラレルに出力されたデータを１ビットづつデータ
出力回路３８から出力する。
Ｂが供給されると、第１ステージは、リードＡコマンド
と同様にコントロール信号やアドレスの取り込みとコン
トロール信号のデコードを行う。そして、第２ステージ
はワード線とセンスアンプの活性化、データの出力を行
うが、その後のオートリセット動作は行わないで、ワー
ド線とセンスアンプの活性化を継続する。第３ステージ
は、パラレルに出力されたデータを１ビットづつデータ
出力回路３８から出力する。
【００５５】次に供給されるリードＡコマンドに応答し
て、第１ステージはコントロール信号やアドレスの取り
込みとコントロール信号のデコードを行う。そして、第
２ステージは、ローアドレスについてローアドレスラッ
チ回路５０にラッチされている１つ前の同じローアドレ
スを利用する。即ち、前のサイクルでの同じワード線の
活性化状態及びセンスアンプの活性化状態が利用され
る。そして、リードＡコマンドと同時に供給されるコラ
ムアドレスＣａｄｄが、プリデコードされ、デコードさ
れ、選択されたコラムに対応するセンスアンプのラッチ
データが、リード・ライトバッファ回路３６にパラレル
に出力されラッチされる。メモリコアからデータが出力
されると、第２ステージは、自動的にオートリセット動
作を行う。そして、第３ステージは、出力された２ビッ
トのデータを、１ビットづつ出力する。
て、第１ステージはコントロール信号やアドレスの取り
込みとコントロール信号のデコードを行う。そして、第
２ステージは、ローアドレスについてローアドレスラッ
チ回路５０にラッチされている１つ前の同じローアドレ
スを利用する。即ち、前のサイクルでの同じワード線の
活性化状態及びセンスアンプの活性化状態が利用され
る。そして、リードＡコマンドと同時に供給されるコラ
ムアドレスＣａｄｄが、プリデコードされ、デコードさ
れ、選択されたコラムに対応するセンスアンプのラッチ
データが、リード・ライトバッファ回路３６にパラレル
に出力されラッチされる。メモリコアからデータが出力
されると、第２ステージは、自動的にオートリセット動
作を行う。そして、第３ステージは、出力された２ビッ
トのデータを、１ビットづつ出力する。
【００５６】リードＢコマンドの次にリードＢコマンド
を供給することも可能である。その場合は、次のリード
Ｂコマンドでもオートリセット動作は行われず、ワード
線とセンスアンプの活性化状態が継続される。したがっ
て、連続して出力したいデータの数だけ、リードＢコマ
ンドを続けることで、所望の数のデータを連続して出力
することができる。
を供給することも可能である。その場合は、次のリード
Ｂコマンドでもオートリセット動作は行われず、ワード
線とセンスアンプの活性化状態が継続される。したがっ
て、連続して出力したいデータの数だけ、リードＢコマ
ンドを続けることで、所望の数のデータを連続して出力
することができる。
【００５７】上記の通り、リードＡコマンドでは第２ス
テージがオートリセット動作を行うことで、ランダムア
クセス動作の場合のサイクルタイムｔＲＣを短くする。
しかし、リードＢコマンドの場合は、第２ステージがオ
ートリセット動作を行わない。従って、後続のリードコ
マンドでは、同じワード線のデータをセンスアンプから
複数ビット並列に出力するコラムアクセスモードとな
る。コラムアクセスモードでは、第２ステージが、ワー
ド線とセンスアンプの活性化動作を新たに行わない。そ
して、前のサイクルで活性化されたセンスアンプが保持
するデータから、複数のデータがパラレルにリード・ラ
イトバッファ回路３６に出力される。従って、第２ステ
ージの動作期間が短くなることが理解される。
テージがオートリセット動作を行うことで、ランダムア
クセス動作の場合のサイクルタイムｔＲＣを短くする。
しかし、リードＢコマンドの場合は、第２ステージがオ
ートリセット動作を行わない。従って、後続のリードコ
マンドでは、同じワード線のデータをセンスアンプから
複数ビット並列に出力するコラムアクセスモードとな
る。コラムアクセスモードでは、第２ステージが、ワー
ド線とセンスアンプの活性化動作を新たに行わない。そ
して、前のサイクルで活性化されたセンスアンプが保持
するデータから、複数のデータがパラレルにリード・ラ
イトバッファ回路３６に出力される。従って、第２ステ
ージの動作期間が短くなることが理解される。
【００５８】ここで、従来例で説明したページモードや
バーストモード（図２０，２１）での動作との違いを説
明する。従来のページモードやバーストモードでは、セ
ンスアンプに保持されたデータが、次のサイクルに供給
されるコラムアドレスにより選択されて１ビット単位
で、出力回路に転送される。これに対して、第１の実施
の形態例では、リードＢコマンドの後のリードコマンド
では、センスアンプに保持されたデータが、次のサイク
ルに供給されるコラムアドレスにより選択されてバース
トレングス分の複数ビット単位で、出力回路に並列に転
送される。即ち、上記のコラムアクセスモード動作とな
る。従って、リードＢコマンドに続くリードコマンドで
のデータ出力を高速に行うことができる。更に、リード
Ｂコマンドに続くリードＡコマンド後の、ランダムアク
セス動作のサイクルタイムを速くすることができる。
バーストモード（図２０，２１）での動作との違いを説
明する。従来のページモードやバーストモードでは、セ
ンスアンプに保持されたデータが、次のサイクルに供給
されるコラムアドレスにより選択されて１ビット単位
で、出力回路に転送される。これに対して、第１の実施
の形態例では、リードＢコマンドの後のリードコマンド
では、センスアンプに保持されたデータが、次のサイク
ルに供給されるコラムアドレスにより選択されてバース
トレングス分の複数ビット単位で、出力回路に並列に転
送される。即ち、上記のコラムアクセスモード動作とな
る。従って、リードＢコマンドに続くリードコマンドで
のデータ出力を高速に行うことができる。更に、リード
Ｂコマンドに続くリードＡコマンド後の、ランダムアク
セス動作のサイクルタイムを速くすることができる。
【００５９】図１８は、本実施の形態例におけるタイミ
ング制御回路群の構成図である。また、図１９は、図６
の動作を行った時のタイミング制御回路群の動作タイミ
ングチャート図である。図１８のタイミング制御回路群
の対応する回路には、図５の各回路の引用番号が与えら
れる。図１８中、ＷＬジェネレータ１７ＡとＣＬジェネ
レータ１７Ｂは、図５におけるコントロールユニット１
７内の回路である。
ング制御回路群の構成図である。また、図１９は、図６
の動作を行った時のタイミング制御回路群の動作タイミ
ングチャート図である。図１８のタイミング制御回路群
の対応する回路には、図５の各回路の引用番号が与えら
れる。図１８中、ＷＬジェネレータ１７ＡとＣＬジェネ
レータ１７Ｂは、図５におけるコントロールユニット１
７内の回路である。
【００６０】コマンドデコーダ１４には、外部からコン
トロール信号ＣＮＴが供給される。コントロール信号Ｃ
ＮＴとして、上記のリードＡコマンドが供給された場合
は、コマンドデコーダ１４により信号Ａが活性化され
る。また、上記のリードＢコマンドが供給された場合
は、コマンドデコーダにより信号Ａに加えて信号Ｂも活
性化される。更に、リードＢコマンドの後に供給される
リードコマンドに対しては、信号Ｃが活性化され、リー
ドＢコマンドに後続するリードコマンドが、リードＡで
あれば信号Ａのみ活性化され、リードＢであれば信号
Ａ，Ｂが活性化される。
トロール信号ＣＮＴが供給される。コントロール信号Ｃ
ＮＴとして、上記のリードＡコマンドが供給された場合
は、コマンドデコーダ１４により信号Ａが活性化され
る。また、上記のリードＢコマンドが供給された場合
は、コマンドデコーダにより信号Ａに加えて信号Ｂも活
性化される。更に、リードＢコマンドの後に供給される
リードコマンドに対しては、信号Ｃが活性化され、リー
ドＢコマンドに後続するリードコマンドが、リードＡで
あれば信号Ａのみ活性化され、リードＢであれば信号
Ａ，Ｂが活性化される。
【００６１】上記のコマンドデコーダが生成する内部信
号Ａ，Ｂ，Ｃを利用して、ＲＡＳジェネレータ１６、ロ
ーアドレスラッチ回路５０等の動作が制御され、上記の
リードＡ、リードＢ、リードＡの順番にコマンドが供給
された場合の動作が行われる。
号Ａ，Ｂ，Ｃを利用して、ＲＡＳジェネレータ１６、ロ
ーアドレスラッチ回路５０等の動作が制御され、上記の
リードＡ、リードＢ、リードＡの順番にコマンドが供給
された場合の動作が行われる。
【００６２】図１９のタイミングチャートを参照して、
上記のリードＡ、リードＢ、リードＡの順番にコマンド
が供給された場合の動作を説明する。最初にリードＡコ
マンドが供給されると、コマンドデコーダ１４が、信号
Ａを活性化する。信号Ａの活性化に応答して、ＲＡＳジ
ェネレータ１６は、所定のタイミングでメモリコアの動
作開始信号φＳＴをＨレベルにする。このコア動作開始
信号φＳＴに応答して、ＷＬジェネレータ１７Ａは、所
定のタイミングでワード線活性化信号φＷＬをＨレベル
にする。ワード線活性化信号φＷＬは、例えばメインワ
ードデコーダ３０に供給され、ワード線ＷＬを活性化す
るタイミングを制御する。
上記のリードＡ、リードＢ、リードＡの順番にコマンド
が供給された場合の動作を説明する。最初にリードＡコ
マンドが供給されると、コマンドデコーダ１４が、信号
Ａを活性化する。信号Ａの活性化に応答して、ＲＡＳジ
ェネレータ１６は、所定のタイミングでメモリコアの動
作開始信号φＳＴをＨレベルにする。このコア動作開始
信号φＳＴに応答して、ＷＬジェネレータ１７Ａは、所
定のタイミングでワード線活性化信号φＷＬをＨレベル
にする。ワード線活性化信号φＷＬは、例えばメインワ
ードデコーダ３０に供給され、ワード線ＷＬを活性化す
るタイミングを制御する。
【００６３】ＷＬジェネレータ１７Ａは、所定のタイミ
ングで制御信号φＷＬ１をＬＥジェネレータ１７Ｂに与
える。ＬＥジェネレータ１７Ｂは、その制御信号φＷＬ
１に応答して、所定のタイミングでセンスアンプの活性
化を制御するセンスアンプ活性化信号φＳＡをＨレベル
にする。このセンスアンプ活性化信号φＳＡは、例えば
センスアンプ活性化回路３２に供給され、センスアンプ
を活性化するタイミングを制御する。
ングで制御信号φＷＬ１をＬＥジェネレータ１７Ｂに与
える。ＬＥジェネレータ１７Ｂは、その制御信号φＷＬ
１に応答して、所定のタイミングでセンスアンプの活性
化を制御するセンスアンプ活性化信号φＳＡをＨレベル
にする。このセンスアンプ活性化信号φＳＡは、例えば
センスアンプ活性化回路３２に供給され、センスアンプ
を活性化するタイミングを制御する。
【００６４】ＬＥジェネレータ１７Ｂは、センスアンプ
活性化のタイミングに合わせて、コラムゲート制御信号
φＣＬをＨレベルにし、センスアンプをデータバスに接
続するコラムゲートを開くタイミングを制御する。コラ
ムゲート制御信号φＣＬは、図１９に示される通り、一
定のパルス幅信号であり、例えばコラムデコーダ３４に
供給される。
活性化のタイミングに合わせて、コラムゲート制御信号
φＣＬをＨレベルにし、センスアンプをデータバスに接
続するコラムゲートを開くタイミングを制御する。コラ
ムゲート制御信号φＣＬは、図１９に示される通り、一
定のパルス幅信号であり、例えばコラムデコーダ３４に
供給される。
【００６５】本実施の形態例が適用されるＦＣＲＡＭで
は、メモリコアが設けられた第２ステージのデータが、
データバスを介してパラレルシリアル変換回路３７に供
給されると、メモリコアは自動的にプリチャージ動作に
入る。その為に、ＬＥジェネレータ１７Ｂは、コラムゲ
ート制御信号φＣＬを発生した後に、メモリコア動作終
了信号φENDをＨレベルにして、プリチャージジェネレ
ータ１８に供給する。プリチャージジェネレータ１８
は、それに応答して、ＲＡＳジェネレータ１６に供給す
るプリチャージ制御信号φPREをＨレベルにする。
は、メモリコアが設けられた第２ステージのデータが、
データバスを介してパラレルシリアル変換回路３７に供
給されると、メモリコアは自動的にプリチャージ動作に
入る。その為に、ＬＥジェネレータ１７Ｂは、コラムゲ
ート制御信号φＣＬを発生した後に、メモリコア動作終
了信号φENDをＨレベルにして、プリチャージジェネレ
ータ１８に供給する。プリチャージジェネレータ１８
は、それに応答して、ＲＡＳジェネレータ１６に供給す
るプリチャージ制御信号φPREをＨレベルにする。
【００６６】ＲＡＳジェネレータ１６は、このプリチャ
ージ制御信号φPREに応答して、コア動作開始信号φＳ
ＴをＬレベルにして、メモリコアに対してプリチャージ
動作に入るように制御する。ＷＬジェネレータ１７Ａ
は、それに応答して、ワード線活性化信号φＷＬをＬレ
ベルにし、ワード線を非活性化状態に制御する。更にそ
れに続いて、ＬＥジェネレータ１７Ｂは、センスアンプ
活性化信号φＳＡをＬレベルにして、センスアンプのプ
リチャージ動作を制御する。以上がオートプリチャージ
動作である。
ージ制御信号φPREに応答して、コア動作開始信号φＳ
ＴをＬレベルにして、メモリコアに対してプリチャージ
動作に入るように制御する。ＷＬジェネレータ１７Ａ
は、それに応答して、ワード線活性化信号φＷＬをＬレ
ベルにし、ワード線を非活性化状態に制御する。更にそ
れに続いて、ＬＥジェネレータ１７Ｂは、センスアンプ
活性化信号φＳＡをＬレベルにして、センスアンプのプ
リチャージ動作を制御する。以上がオートプリチャージ
動作である。
【００６７】次に、リードＢコマンドが供給される。リ
ードＢコマンドに応答して、コマンドデコーダ１４は、
信号Ａ，Ｂを共に活性化する。信号Ａに応答して、ＲＡ
Ｓジェネレータ１６、ＷＬジェネレータ１７Ａ及びＬＥ
ジェネレータ１７Ｂは、リードＡコマンドの場合と同様
に、コア動作開始信号φＳＴ、ワード線活性化信号φＷ
Ｌ、センスアンプ活性化信号φＳＡ、コラムゲート活性
化信号φＣＬ及び終了信号φENDを生成する。
ードＢコマンドに応答して、コマンドデコーダ１４は、
信号Ａ，Ｂを共に活性化する。信号Ａに応答して、ＲＡ
Ｓジェネレータ１６、ＷＬジェネレータ１７Ａ及びＬＥ
ジェネレータ１７Ｂは、リードＡコマンドの場合と同様
に、コア動作開始信号φＳＴ、ワード線活性化信号φＷ
Ｌ、センスアンプ活性化信号φＳＡ、コラムゲート活性
化信号φＣＬ及び終了信号φENDを生成する。
【００６８】また、ＲＡＳジェネレータ１６は、信号Ｂ
に応答して制御信号φＢ１をプリチャージジェネレータ
１８に与える。プリチャージジェネレータ１８は、この
制御信号φＢ１の受信に基づき、終了信号φENDに応答
して発生するプリチャージ制御信号φPREの発生を禁止
する。これにより、リードＡコマンドの時のオートプリ
チャージ動作は行われない。即ち、図１９の破線で示し
たオートプリチャージ動作は行われない。
に応答して制御信号φＢ１をプリチャージジェネレータ
１８に与える。プリチャージジェネレータ１８は、この
制御信号φＢ１の受信に基づき、終了信号φENDに応答
して発生するプリチャージ制御信号φPREの発生を禁止
する。これにより、リードＡコマンドの時のオートプリ
チャージ動作は行われない。即ち、図１９の破線で示し
たオートプリチャージ動作は行われない。
【００６９】更に、ローアドレスラッチ回路５０は、信
号Ｂに応答して、ローアドレスをラッチする。そして、
ローアドレスラッチ回路５０は、信号Ｂに応答して制御
信号φＢ２をプリデコーダ１９に供給し、その後はロー
アドレスラッチ回路５０からのローアドレスを有効化す
るように指示する。上記のオートプリチャージ動作の禁
止と相まって、メモリコアのワード線とセンスアンプの
活性化状態は、そのまま維持される。
号Ｂに応答して、ローアドレスをラッチする。そして、
ローアドレスラッチ回路５０は、信号Ｂに応答して制御
信号φＢ２をプリデコーダ１９に供給し、その後はロー
アドレスラッチ回路５０からのローアドレスを有効化す
るように指示する。上記のオートプリチャージ動作の禁
止と相まって、メモリコアのワード線とセンスアンプの
活性化状態は、そのまま維持される。
【００７０】次に、リードＡコマンドが供給される。リ
ードＢコマンド後のリードコマンドであるので、コマン
ドデコーダ１４は信号Ｃを活性化する。また、リードＡ
コマンドに対しては、コマンドデコーダ１４は信号Ａを
活性化する。このコマンドサイクルでは、ロー系の回路
の状態は維持されたままであり、ワード線活性化とセン
スアンプ活性化は前のコマンドサイクルの状態が維持さ
れている。従って、ＲＡＳジェネレータ１６は、コア動
作開始信号φＳＴを生成することなく、所定のタイミン
グで制御信号φＣ１をＬＥジェネレータ１７Ｂに供給す
る。
ードＢコマンド後のリードコマンドであるので、コマン
ドデコーダ１４は信号Ｃを活性化する。また、リードＡ
コマンドに対しては、コマンドデコーダ１４は信号Ａを
活性化する。このコマンドサイクルでは、ロー系の回路
の状態は維持されたままであり、ワード線活性化とセン
スアンプ活性化は前のコマンドサイクルの状態が維持さ
れている。従って、ＲＡＳジェネレータ１６は、コア動
作開始信号φＳＴを生成することなく、所定のタイミン
グで制御信号φＣ１をＬＥジェネレータ１７Ｂに供給す
る。
【００７１】ＬＥジェネレータ１７Ｂは、制御信号φＣ
１に応答して、通常よりも早いタイミングでコラムゲー
ト活性化信号φＣＬを生成する。これにより、活性化状
態にあるセンスアンプのデータのうち、リードＡコマン
ドと同時に供給されたコラムアドレスに対応するデータ
が、リードライトバッファ３６に出力される。そのデー
タは、第３ステージのパラレル・シリアル変換回路３７
を介して、出力端子ＤＱからクロックに同期してシリア
ルに出力される。
１に応答して、通常よりも早いタイミングでコラムゲー
ト活性化信号φＣＬを生成する。これにより、活性化状
態にあるセンスアンプのデータのうち、リードＡコマン
ドと同時に供給されたコラムアドレスに対応するデータ
が、リードライトバッファ３６に出力される。そのデー
タは、第３ステージのパラレル・シリアル変換回路３７
を介して、出力端子ＤＱからクロックに同期してシリア
ルに出力される。
【００７２】そして、ＬＥジェネレータ１７Ｂが終了信
号φENDを生成すると、プリチャージジェネレータ１８
は、プリチャージ制御信号φPREをＨレベルにする。リ
ードＡコマンドの場合は、信号Ｂが活性化されていない
ので、制御信号φＢ１は活性化されておらず、プリチャ
ージジェネレータ１８は、プリチャージ制御信号φPRE
を生成する。このプリチャージ制御信号φPREに応答し
て、上記したオートプリチャージ動作が行われる。
号φENDを生成すると、プリチャージジェネレータ１８
は、プリチャージ制御信号φPREをＨレベルにする。リ
ードＡコマンドの場合は、信号Ｂが活性化されていない
ので、制御信号φＢ１は活性化されておらず、プリチャ
ージジェネレータ１８は、プリチャージ制御信号φPRE
を生成する。このプリチャージ制御信号φPREに応答し
て、上記したオートプリチャージ動作が行われる。
【００７３】以上の通り、リードＢコマンド後のリード
Ａコマンドでは、従来のページモード動作と同様に、ワ
ード線とセンスアンプの活性化動作を行うことなくコラ
ムアドレスで指定されたデータの読み出し動作を行うこ
とができる。従って、図１９に示される通り、リードＢ
コマンド後のリードＡコマンドに対する、コマンドの供
給からコラムゲート制御信号φＣＬの発生までの時間ｔ
Ｂは、通常のリードＡコマンドに対する時間ｔＡよりも
短くなる。
Ａコマンドでは、従来のページモード動作と同様に、ワ
ード線とセンスアンプの活性化動作を行うことなくコラ
ムアドレスで指定されたデータの読み出し動作を行うこ
とができる。従って、図１９に示される通り、リードＢ
コマンド後のリードＡコマンドに対する、コマンドの供
給からコラムゲート制御信号φＣＬの発生までの時間ｔ
Ｂは、通常のリードＡコマンドに対する時間ｔＡよりも
短くなる。
【００７４】最後のリードＡコマンドの代わりにリード
Ｂコマンドが再度供給された場合は、信号Ａ，Ｂ，Ｃが
全て活性化される。この場合は、信号φＣによりワード
線とセンスアンプ活性化動作を行うことなく、制御信号
φＣ１により、コラムゲート制御信号φＣＬが生成さ
れ、ページモードによる高速読み出しが行われる。そし
て、信号Ｂにより制御信号φＢ１が生成され、プリチャ
ージジェネレータ１８によるプリチャージ制御信号φPR
Eの生成が禁止される。従って、オートプリチャージ動
作は行われずに、ワード線とセンスアンプの活性化状態
が次のコマンドサイクルまで維持される。このように、
リードＢコマンドを供給し続ける限り、ページモード動
作を繰り返すことができる。
Ｂコマンドが再度供給された場合は、信号Ａ，Ｂ，Ｃが
全て活性化される。この場合は、信号φＣによりワード
線とセンスアンプ活性化動作を行うことなく、制御信号
φＣ１により、コラムゲート制御信号φＣＬが生成さ
れ、ページモードによる高速読み出しが行われる。そし
て、信号Ｂにより制御信号φＢ１が生成され、プリチャ
ージジェネレータ１８によるプリチャージ制御信号φPR
Eの生成が禁止される。従って、オートプリチャージ動
作は行われずに、ワード線とセンスアンプの活性化状態
が次のコマンドサイクルまで維持される。このように、
リードＢコマンドを供給し続ける限り、ページモード動
作を繰り返すことができる。
【００７５】図４、６の例では、例えば１０ｎｓ周期の
クロックＣＬＯＣＫに対して、２クロック周期でリード
コマンドが供給される。この２クロック周期の２０ｎｓ
は、第２ステージがワード線とセンスアンプを活性化し
てオートリセットする場合に必要なサイクルタイムであ
る。そして、図６の例では、データ出力が１クロック周
期（１０ｎｓ）で行われる。しかしながら、データ出力
がそれの半分の周期（５ｎｓ）で行われる場合は、図６
中の破線で示される通り、データＤ１，Ｄ２が最初の１
０ｎｓの間で出力され、次の１０ｎｓ後に、データＤ
３，Ｄ４が出力される。従って、データＤ１，Ｄ２とデ
ータＤ３，Ｄ４との間に１０ｎｓのデータ出力の隙間が
生じることになる。
クロックＣＬＯＣＫに対して、２クロック周期でリード
コマンドが供給される。この２クロック周期の２０ｎｓ
は、第２ステージがワード線とセンスアンプを活性化し
てオートリセットする場合に必要なサイクルタイムであ
る。そして、図６の例では、データ出力が１クロック周
期（１０ｎｓ）で行われる。しかしながら、データ出力
がそれの半分の周期（５ｎｓ）で行われる場合は、図６
中の破線で示される通り、データＤ１，Ｄ２が最初の１
０ｎｓの間で出力され、次の１０ｎｓ後に、データＤ
３，Ｄ４が出力される。従って、データＤ１，Ｄ２とデ
ータＤ３，Ｄ４との間に１０ｎｓのデータ出力の隙間が
生じることになる。
【００７６】しかしながら、上記したリードＢコマンド
を利用することにより、次のサイクルのリードコマンド
において、ワード線とセンスアンプの活性化によるメモ
リセルからセンスアンプへのデータの読み出し動作を省
略するコラムアクセスモードとなるので、次のサイクル
のリードコマンドを、２０ｎｓではなくそれより短い例
えば１０ｎｓ後に与えることが可能になる。即ち、メモ
リコア４０からバーストレングス分のデータをパラレル
に出力することで、センスアンプから入出力回路３６，
３７へのデータの受け渡しの頻度が、１／バーストレン
グスと少なくなった。それに伴い、データ出力用のクロ
ック周期を１／バーストレングスとすることにより、デ
ータ出力をバーストレングス倍に速くすることが可能に
なる。
を利用することにより、次のサイクルのリードコマンド
において、ワード線とセンスアンプの活性化によるメモ
リセルからセンスアンプへのデータの読み出し動作を省
略するコラムアクセスモードとなるので、次のサイクル
のリードコマンドを、２０ｎｓではなくそれより短い例
えば１０ｎｓ後に与えることが可能になる。即ち、メモ
リコア４０からバーストレングス分のデータをパラレル
に出力することで、センスアンプから入出力回路３６，
３７へのデータの受け渡しの頻度が、１／バーストレン
グスと少なくなった。それに伴い、データ出力用のクロ
ック周期を１／バーストレングスとすることにより、デ
ータ出力をバーストレングス倍に速くすることが可能に
なる。
【００７７】図７は、第１の実施の形態例における高速
データ出力の読み出し動作のタイミングチャート図であ
る。この例は、バーストレングスが２の場合である。そ
して、外部クロックＣＬＯＣＫが図６の場合と同じ１０
ｎｓの周期であるのに対して、データの出力用のクロッ
クｃｋｄは、それの１／バーストレングス＝１／２倍の
５ｎｓの周期に設定される。その結果、データ出力回路
３８からの出力レートは、図６の場合の２倍となる。
データ出力の読み出し動作のタイミングチャート図であ
る。この例は、バーストレングスが２の場合である。そ
して、外部クロックＣＬＯＣＫが図６の場合と同じ１０
ｎｓの周期であるのに対して、データの出力用のクロッ
クｃｋｄは、それの１／バーストレングス＝１／２倍の
５ｎｓの周期に設定される。その結果、データ出力回路
３８からの出力レートは、図６の場合の２倍となる。
【００７８】図７では、リードＡコマンドの後に、１０
ｎｓ周期でリードＢコマンド、リードＢコマンド、リー
ドＢコマンドそしてリードＡコマンドが続いて供給さ
れ、それぞれのが２ビットづつのデータを出力し、合計
で、８ビットのデータＤ１〜Ｄ８が４０ｎｓの期間の間
に出力される。リードＢコマンドに応答して、第２ステ
ージは、オートリセット動作を行わずに、ローアドレス
をラッチし、ワード線とセンスアンプの活性化状態を継
続する。従って、後続する２つのリードＢコマンドと最
後のリードＡコマンドに対して、第２ステージは、ワー
ド線の駆動とセンスアンプの活性化を行う必要がなく、
コラムアドレスにより選択されたセンスアンプのデータ
を次々に転送する。そして、第３ステージは、転送され
たデータをパラレルシリアル変換し、データ用クロック
ｃｋｄに応答してデータ出力回路３８から高速にデータ
Ｄ１〜Ｄ８を出力する。従って、図７の例では、図６の
場合の２倍の速度でデータが出力される。
ｎｓ周期でリードＢコマンド、リードＢコマンド、リー
ドＢコマンドそしてリードＡコマンドが続いて供給さ
れ、それぞれのが２ビットづつのデータを出力し、合計
で、８ビットのデータＤ１〜Ｄ８が４０ｎｓの期間の間
に出力される。リードＢコマンドに応答して、第２ステ
ージは、オートリセット動作を行わずに、ローアドレス
をラッチし、ワード線とセンスアンプの活性化状態を継
続する。従って、後続する２つのリードＢコマンドと最
後のリードＡコマンドに対して、第２ステージは、ワー
ド線の駆動とセンスアンプの活性化を行う必要がなく、
コラムアドレスにより選択されたセンスアンプのデータ
を次々に転送する。そして、第３ステージは、転送され
たデータをパラレルシリアル変換し、データ用クロック
ｃｋｄに応答してデータ出力回路３８から高速にデータ
Ｄ１〜Ｄ８を出力する。従って、図７の例では、図６の
場合の２倍の速度でデータが出力される。
【００７９】最後のリードＡコマンドに応答して、デー
タＤ７，Ｄ８が出力されると、第２ステージは、自動的
にオートリセット動作を行う。
タＤ７，Ｄ８が出力されると、第２ステージは、自動的
にオートリセット動作を行う。
【００８０】バーストレングスが４に設定される場合
は、データ出力用のクロックｃｋｄを外部クロックＣＬ
ＯＣＫの１／４の周期にすることが可能である。バース
トレングス４の場合は、センスアンプＳＡから、メモリ
コア４０からリード・ライトバッファ回路３６、パラレ
ルシリアル回路３７へのデータの受け渡しを４ビット単
位で並列に行うことになる。従って、その４ビットのデ
ータは、外部クロックＣＬＯＣＫの１／４の周期のデー
タ出力用のクロックｃｋｄで高速に出力することが可能
になる。
は、データ出力用のクロックｃｋｄを外部クロックＣＬ
ＯＣＫの１／４の周期にすることが可能である。バース
トレングス４の場合は、センスアンプＳＡから、メモリ
コア４０からリード・ライトバッファ回路３６、パラレ
ルシリアル回路３７へのデータの受け渡しを４ビット単
位で並列に行うことになる。従って、その４ビットのデ
ータは、外部クロックＣＬＯＣＫの１／４の周期のデー
タ出力用のクロックｃｋｄで高速に出力することが可能
になる。
【００８１】以上の通り、データ出力用のクロックｃｋ
ｄの周期を短くすると、図７の左側のリードＡコマンド
が続く場合は、期間Ｔ１に示される出力データの隙間が
発生するのに対して、リードＢコマンドを利用すること
で、後続するリードコマンドの第２ステージの動作を短
くして期間Ｔ１の如き出力データの隙間をなくして、よ
り高速にデータを出力することができる。
ｄの周期を短くすると、図７の左側のリードＡコマンド
が続く場合は、期間Ｔ１に示される出力データの隙間が
発生するのに対して、リードＢコマンドを利用すること
で、後続するリードコマンドの第２ステージの動作を短
くして期間Ｔ１の如き出力データの隙間をなくして、よ
り高速にデータを出力することができる。
【００８２】図８は、第１の実施の形態例の高速データ
出力の読み出し動作のタイミングチャート図である。こ
の例も、バーストレングスが２の場合である。そして、
外部クロックＣＬＯＣＫが、図６の場合の１／バースト
レングス＝１／２倍の５ｎｓに設定される。図７の場合
と同様に、リードＢコマンドに続いて、リードＢコマン
ド、リードＢコマンド、そしてリードＡコマンドが供給
される。この場合も、リードＢコマンドに続くリードコ
マンドは、１０ｎｓ間隔で供給することができ、サイク
ルタイムを短くすることができる。
出力の読み出し動作のタイミングチャート図である。こ
の例も、バーストレングスが２の場合である。そして、
外部クロックＣＬＯＣＫが、図６の場合の１／バースト
レングス＝１／２倍の５ｎｓに設定される。図７の場合
と同様に、リードＢコマンドに続いて、リードＢコマン
ド、リードＢコマンド、そしてリードＡコマンドが供給
される。この場合も、リードＢコマンドに続くリードコ
マンドは、１０ｎｓ間隔で供給することができ、サイク
ルタイムを短くすることができる。
【００８３】図８の例では、外部クロックＣＬＯＣＫの
周期が図７の例よりも短くなっている。従って、図８の
場合は、クロックに同期して供給されるアドレスやデー
タのセットアップタイムやホールドタイムを短くするこ
とができ、メモリコントローラの負担を軽くすることが
できる。一方、図７の例では、外部クロックＣＬＯＣＫ
の周期が長いので、セットアップタイムやホールドタイ
ムが長く、メモリデバイス側の負担を軽くすることがで
きる。
周期が図７の例よりも短くなっている。従って、図８の
場合は、クロックに同期して供給されるアドレスやデー
タのセットアップタイムやホールドタイムを短くするこ
とができ、メモリコントローラの負担を軽くすることが
できる。一方、図７の例では、外部クロックＣＬＯＣＫ
の周期が長いので、セットアップタイムやホールドタイ
ムが長く、メモリデバイス側の負担を軽くすることがで
きる。
【００８４】図９は、第１の実施の形態例の書き込み動
作のタイミングチャート図である。この例は、上記の読
み出しの場合と同様に、通常の書き込み動作を行うライ
トコマンドに加えて、第２ステージが書き込み後に自動
で行うオートリセット（或いはオートプリチャージ）動
作を行わない第２のライトコマンドを設定する。通常の
書き込み動作を行わせるライトコマンドをライトＡコマ
ンドと、第２のライトコマンドをライトＢコマンドと定
義する。図９は、バーストレングスが２に設定されてい
る例である。
作のタイミングチャート図である。この例は、上記の読
み出しの場合と同様に、通常の書き込み動作を行うライ
トコマンドに加えて、第２ステージが書き込み後に自動
で行うオートリセット（或いはオートプリチャージ）動
作を行わない第２のライトコマンドを設定する。通常の
書き込み動作を行わせるライトコマンドをライトＡコマ
ンドと、第２のライトコマンドをライトＢコマンドと定
義する。図９は、バーストレングスが２に設定されてい
る例である。
【００８５】図９の例では、まず、通常の書き込み動作
を行うライトＡコマンドが供給される。このコマンドの
場合は、まず第３ステージ３００が、データ入力回路４
４でバーストレングス分のデータをシリアルに入力す
る。これらの２ビットのデータがリード・ライトバッフ
ァ回路３６にラッチされると、予め動作させておいたセ
ンスアンプに２ビットのデータを並列に転送する。尚、
第２ステージ２００の動作の前に、第１ステージ１００
が、コントロール信号やアドレスを取り込み、コマンド
デコードを完了する。そして、第２ステージ２００は、
アドレスをデコードし、ワード線を活性化し、センスア
ンプを活性化する。即ち、書き込みが行われないメモリ
セルに対する再書き込みの準備が完了した状態となる。
その後、シリアル・パラレル変換回路４２からリード・
ライトバッファ回路３６に、２ビットの入力データがパ
ラレルに転送され、更にセンスアンプに転送される。
を行うライトＡコマンドが供給される。このコマンドの
場合は、まず第３ステージ３００が、データ入力回路４
４でバーストレングス分のデータをシリアルに入力す
る。これらの２ビットのデータがリード・ライトバッフ
ァ回路３６にラッチされると、予め動作させておいたセ
ンスアンプに２ビットのデータを並列に転送する。尚、
第２ステージ２００の動作の前に、第１ステージ１００
が、コントロール信号やアドレスを取り込み、コマンド
デコードを完了する。そして、第２ステージ２００は、
アドレスをデコードし、ワード線を活性化し、センスア
ンプを活性化する。即ち、書き込みが行われないメモリ
セルに対する再書き込みの準備が完了した状態となる。
その後、シリアル・パラレル変換回路４２からリード・
ライトバッファ回路３６に、２ビットの入力データがパ
ラレルに転送され、更にセンスアンプに転送される。
【００８６】リード・ライトバッファ回路３６から活性
化状態にあるセンスアンプに対して、コラムアドレスに
よる選択に従って、２ビットの入力データが同時に書き
込まれる。そして、２ビットの入力データがメモリコア
４０に転送されると、第２ステージ２００は、自動的に
ワード線を非活性化し、センスアンプを非活性化し、プ
リチャージ動作を行う。
化状態にあるセンスアンプに対して、コラムアドレスに
よる選択に従って、２ビットの入力データが同時に書き
込まれる。そして、２ビットの入力データがメモリコア
４０に転送されると、第２ステージ２００は、自動的に
ワード線を非活性化し、センスアンプを非活性化し、プ
リチャージ動作を行う。
【００８７】ＦＣＲＡＭは、書き込みの場合も、ロー側
の回路を第１、第２ステージとパイプライン構造にし、
メモリコア内をサブセルマトリクスに分割してワード線
やセンスアンプの活性化を高速にし、センスアンプへの
データの転送を複数ビットで並列に行うようにし、そし
て、自動リセット機能をもたせることで、ランダムアク
セスにおける書き込みのサイクルタイムを短くする。
の回路を第１、第２ステージとパイプライン構造にし、
メモリコア内をサブセルマトリクスに分割してワード線
やセンスアンプの活性化を高速にし、センスアンプへの
データの転送を複数ビットで並列に行うようにし、そし
て、自動リセット機能をもたせることで、ランダムアク
セスにおける書き込みのサイクルタイムを短くする。
【００８８】第１の実施の形態例では、ライトＢコマン
ドＷＲＩＴＥＢを新たに設定し、ライトＢコマンドの場
合は、第２ステージが自動リセット動作を行わない。従
って、ワード線とセンスアンプの活性化状態は継続され
る。図９に示される通り、ライトＢコマンドの後に供給
されるライトＡコマンドでは、同じワード線上のメモリ
セルへの書き込みが行われる。そして、ライトＢコマン
ドでのワード線とセンスアンプの活性化状態が維持され
ているので、第２ステージ２００では、ワード線の活性
化とセンスアンプの活性化を省略することができ、第３
ステージ３００からの複数ビットの入力データのセンス
アンプへの転送を、ライトコマンドの供給から短時間後
に行うことができる。具体的には、コラムアドレスＣａ
ｄｄのデコード動作後に複数の入力データのセンスアン
プへの転送を行うことができる。
ドＷＲＩＴＥＢを新たに設定し、ライトＢコマンドの場
合は、第２ステージが自動リセット動作を行わない。従
って、ワード線とセンスアンプの活性化状態は継続され
る。図９に示される通り、ライトＢコマンドの後に供給
されるライトＡコマンドでは、同じワード線上のメモリ
セルへの書き込みが行われる。そして、ライトＢコマン
ドでのワード線とセンスアンプの活性化状態が維持され
ているので、第２ステージ２００では、ワード線の活性
化とセンスアンプの活性化を省略することができ、第３
ステージ３００からの複数ビットの入力データのセンス
アンプへの転送を、ライトコマンドの供給から短時間後
に行うことができる。具体的には、コラムアドレスＣａ
ｄｄのデコード動作後に複数の入力データのセンスアン
プへの転送を行うことができる。
【００８９】読み出し動作の場合と同様に、本実施の形
態例におけるライトＢコマンド後のライトコマンドでの
コラムアクセス動作は、バーストレングス分の複数の入
力データがメモリコア４０内のセンスアンプにパラレル
に転送される。この点で、従来のページモードやバース
トモードでの書き込み動作とは異なる。
態例におけるライトＢコマンド後のライトコマンドでの
コラムアクセス動作は、バーストレングス分の複数の入
力データがメモリコア４０内のセンスアンプにパラレル
に転送される。この点で、従来のページモードやバース
トモードでの書き込み動作とは異なる。
【００９０】ライトＢコマンドにおいて、図５に示した
ローアドレスラッチ回路５０がローアドレスをラッチ
し、次のライトコマンド時にロープリデコーダ１９にラ
ッチしたローアドレスを供給する。また、ライトＢコマ
ンドが検出されると、オートリセット回路１８により自
動プリチャージ動作が行われない。
ローアドレスラッチ回路５０がローアドレスをラッチ
し、次のライトコマンド時にロープリデコーダ１９にラ
ッチしたローアドレスを供給する。また、ライトＢコマ
ンドが検出されると、オートリセット回路１８により自
動プリチャージ動作が行われない。
【００９１】図１０は、第１の実施の形態例の高速デー
タ入力の書き込み動作のタイミングチャート図である。
この例では、外部クロックＣＬＯＣＫが１０ｎｓの周期
であるのに対して、データ入力用のクロックｃｋｄが、
それより１／バーストレングス＝１／２倍の周期に設定
される。その結果、通常の書き込みコマンドであるライ
トＡを連続して供給するときに発生する入力データの隙
間の期間Ｔ１を、ライトＢコマンドを利用することによ
り、なくすことができる。ＦＣＲＡＭは、バーストレン
グス分のデータを一括してメモリコア４０内に転送する
ことができるので、かかる高速のデータ入力用クロック
ｃｋｄを利用することで、高速に入力データを入力して
書き込みを行うことができる。
タ入力の書き込み動作のタイミングチャート図である。
この例では、外部クロックＣＬＯＣＫが１０ｎｓの周期
であるのに対して、データ入力用のクロックｃｋｄが、
それより１／バーストレングス＝１／２倍の周期に設定
される。その結果、通常の書き込みコマンドであるライ
トＡを連続して供給するときに発生する入力データの隙
間の期間Ｔ１を、ライトＢコマンドを利用することによ
り、なくすことができる。ＦＣＲＡＭは、バーストレン
グス分のデータを一括してメモリコア４０内に転送する
ことができるので、かかる高速のデータ入力用クロック
ｃｋｄを利用することで、高速に入力データを入力して
書き込みを行うことができる。
【００９２】ライトＢコマンドＷＲＩＴＥＢに続くライ
トコマンドとして、ライトＢコマンド、ライトＢコマン
ドそしてライトＡコマンドＷＲＩＴＥＡの３つが、外部
クロックＣＬＯＣＫの１０ｎｓの周期の間隔で、連続し
て供給される。そして、それぞれライトＢコマンドの後
のライトサイクルでは、第２ステージ２００が、新たに
ワード線の活性化とセンスアンプの活性化を行うことな
く、前のサイクルから活性化状態にあるセンスアンプに
バーストレングス分の書き込みデータを転送し、最後の
ライトＡコマンドに応答して自動リセットされる時に、
センスアンプ内の保持されているデータが、対応するメ
モリセルに書き込まれる。
トコマンドとして、ライトＢコマンド、ライトＢコマン
ドそしてライトＡコマンドＷＲＩＴＥＡの３つが、外部
クロックＣＬＯＣＫの１０ｎｓの周期の間隔で、連続し
て供給される。そして、それぞれライトＢコマンドの後
のライトサイクルでは、第２ステージ２００が、新たに
ワード線の活性化とセンスアンプの活性化を行うことな
く、前のサイクルから活性化状態にあるセンスアンプに
バーストレングス分の書き込みデータを転送し、最後の
ライトＡコマンドに応答して自動リセットされる時に、
センスアンプ内の保持されているデータが、対応するメ
モリセルに書き込まれる。
【００９３】図１１は、第１の実施の形態例の別の高速
データ入力の書き込み動作のタイミングチャート図であ
る。この例は、外部クロックＣＬＯＣＫが図１０の場合
よりも１／バーストレングス＝１／２倍の周期になって
いる点で、図１０の例と異なる。それ以外は、同じであ
る。外部クロックＣＬＯＣＫが高速になると、入力デー
タやアドレスのセットアップタイム及びホールドタイム
が短くなり、メモリコントローラの負担が軽くなるが、
メモリデバイス側の負担は重くなる。図１１の場合も、
ライトＢコマンドを利用することで、第２ステージ２０
０での自動リセット動作が行われず、後続のライトコマ
ンドでは、高速に書き込みデータをメモリコアに転送す
ることができる。従って、通常の書き込みコマンドであ
るライトＡコマンドを続ける場合に生じる、入力データ
の隙間の期間Ｔ１をなくすことができる。
データ入力の書き込み動作のタイミングチャート図であ
る。この例は、外部クロックＣＬＯＣＫが図１０の場合
よりも１／バーストレングス＝１／２倍の周期になって
いる点で、図１０の例と異なる。それ以外は、同じであ
る。外部クロックＣＬＯＣＫが高速になると、入力デー
タやアドレスのセットアップタイム及びホールドタイム
が短くなり、メモリコントローラの負担が軽くなるが、
メモリデバイス側の負担は重くなる。図１１の場合も、
ライトＢコマンドを利用することで、第２ステージ２０
０での自動リセット動作が行われず、後続のライトコマ
ンドでは、高速に書き込みデータをメモリコアに転送す
ることができる。従って、通常の書き込みコマンドであ
るライトＡコマンドを続ける場合に生じる、入力データ
の隙間の期間Ｔ１をなくすことができる。
【００９４】［第２の実施の形態例］第２の実施の形態
例では、通常の読み出し動作を行うリードコマンドに加
えて、バーストリードコマンドとバーストストップコマ
ンドを設定する。バーストリードコマンドに対して、第
２ステージは、ワード線及びセンスアンプの活性化状態
をそのまま維持して、バーストレングス分のクロック毎
にデータをメモリコアのセンスアンプから第３ステージ
に転送し続ける。その後、バーストストップコマンドが
供給されると、メモリコアから第３ステージにデータを
転送した後に、第２ステージの自動リセット動作を行
い、次の動作の受け入れ可能状態とする。従って、バー
ストリードコマンドに応答して、内部でコラムアドレス
がインクリメントされて、プリデコーダに供給される。
例では、通常の読み出し動作を行うリードコマンドに加
えて、バーストリードコマンドとバーストストップコマ
ンドを設定する。バーストリードコマンドに対して、第
２ステージは、ワード線及びセンスアンプの活性化状態
をそのまま維持して、バーストレングス分のクロック毎
にデータをメモリコアのセンスアンプから第３ステージ
に転送し続ける。その後、バーストストップコマンドが
供給されると、メモリコアから第３ステージにデータを
転送した後に、第２ステージの自動リセット動作を行
い、次の動作の受け入れ可能状態とする。従って、バー
ストリードコマンドに応答して、内部でコラムアドレス
がインクリメントされて、プリデコーダに供給される。
【００９５】また、通常の書き込み動作を行うライトコ
マンドに加えて、バーストライトコマンドとバーストス
トップコマンドを設定する。この場合も、バーストライ
トコマンドに対して、第２ステージはワード線とセンス
アンプの活性化状態を維持し、バーストレングス分のク
ロック毎にデータを第３ステージからメモリコアに転送
し続ける。その後、バーストストップコマンドが供給さ
れると、第３ステージからメモリコアにデータを転送し
た後に、第２ステージが自動リセット動作を行い、バー
ストレングス分のデータの書き込みが終了する。
マンドに加えて、バーストライトコマンドとバーストス
トップコマンドを設定する。この場合も、バーストライ
トコマンドに対して、第２ステージはワード線とセンス
アンプの活性化状態を維持し、バーストレングス分のク
ロック毎にデータを第３ステージからメモリコアに転送
し続ける。その後、バーストストップコマンドが供給さ
れると、第３ステージからメモリコアにデータを転送し
た後に、第２ステージが自動リセット動作を行い、バー
ストレングス分のデータの書き込みが終了する。
【００９６】図１２は、第２の実施の形態例のＦＣＲＡ
Ｍのブロック図である。図１２のブロック図は、図１の
ブロック図と同じ部分には同じ引用番号を与えた。図１
２のブロック図は、図１のブロックの構成に加えて、バ
ーストリードやバーストライトコマンドが供給された時
に、コラムアドレスを内部でインクリメントしてプリデ
コーダ２２に与えるコラムアドレス発生回路５２が追加
される。また、バーストリードやバーストライトコマン
ドに応答して、自動リセット回路１８は自動リセット
（プリチャージ）動作を行わない。そして、その後のバ
ーストストップコマンドに応答して、自動リセット回路
１８は自動リセット動作を行う。
Ｍのブロック図である。図１２のブロック図は、図１の
ブロック図と同じ部分には同じ引用番号を与えた。図１
２のブロック図は、図１のブロックの構成に加えて、バ
ーストリードやバーストライトコマンドが供給された時
に、コラムアドレスを内部でインクリメントしてプリデ
コーダ２２に与えるコラムアドレス発生回路５２が追加
される。また、バーストリードやバーストライトコマン
ドに応答して、自動リセット回路１８は自動リセット
（プリチャージ）動作を行わない。そして、その後のバ
ーストストップコマンドに応答して、自動リセット回路
１８は自動リセット動作を行う。
【００９７】図１３は、第２の実施の形態例の読み出し
動作のタイミングチャート図である。この例もバースト
レングスは２の例である。通常の読み出し動作に対応す
るリードコマンドＲＥＡＤの動作は、図４の場合と同じ
である。それに対して、バーストリードコマンドＢｕｒ
ｓｔＲＥＡＤが供給されると、最初に、供給されたコラ
ムアドレスに従ってセンスアンプが選択され、第３ステ
ージへ読み出しデータが転送される。そして、最初の転
送が行われる時刻ｔ１０からバーストレングス分の２ク
ロック後の時刻ｔ１１に、更に２ビットの読み出しデー
タが転送される。この時は、内部のコラムアドレス発生
回路５２により最初のコラムアドレスをインクリメント
して生成されたコラムアドレスによって、センスアンプ
の保持データが選択される。従って、バーストリードコ
マンドに応答して、第２ステージ２００内の自動リセッ
ト回路１８は、自動リセット動作を行わずに、センスア
ンプの活性化状態を継続する。
動作のタイミングチャート図である。この例もバースト
レングスは２の例である。通常の読み出し動作に対応す
るリードコマンドＲＥＡＤの動作は、図４の場合と同じ
である。それに対して、バーストリードコマンドＢｕｒ
ｓｔＲＥＡＤが供給されると、最初に、供給されたコラ
ムアドレスに従ってセンスアンプが選択され、第３ステ
ージへ読み出しデータが転送される。そして、最初の転
送が行われる時刻ｔ１０からバーストレングス分の２ク
ロック後の時刻ｔ１１に、更に２ビットの読み出しデー
タが転送される。この時は、内部のコラムアドレス発生
回路５２により最初のコラムアドレスをインクリメント
して生成されたコラムアドレスによって、センスアンプ
の保持データが選択される。従って、バーストリードコ
マンドに応答して、第２ステージ２００内の自動リセッ
ト回路１８は、自動リセット動作を行わずに、センスア
ンプの活性化状態を継続する。
【００９８】上記の通り、一旦バーストリードコマンド
が供給されると、ワード線とセンスアンプを活性化した
まま、内部でコラムアドレスが自動的に生成され、その
生成されたアドレスにより選択されるバーストレングス
分の複数のデータが、センスアンプからリード・ライト
バッファ回路３６にパラレルに転送される。この複数の
データの転送は、バーストストップコマンドＢｕｒｓｔ
ＳＴＯＰが供給されて、データがメモリコアから第３ス
テージ３００に転送されるまで続けられる。しかも、そ
の転送レートは、データ出力回路の制御クロックの周期
のバーストレングス倍の周期である。図１３の例では、
２クロック（２０ｎｓ）毎である。そして、バーストス
トップコマンドに応答して、自動リセット回路１８は、
ワード線とセンスアンプを非活性化し、プリチャージ動
作を行う。また、コラムアドレス発生回路５２のインク
リメント動作も停止する。
が供給されると、ワード線とセンスアンプを活性化した
まま、内部でコラムアドレスが自動的に生成され、その
生成されたアドレスにより選択されるバーストレングス
分の複数のデータが、センスアンプからリード・ライト
バッファ回路３６にパラレルに転送される。この複数の
データの転送は、バーストストップコマンドＢｕｒｓｔ
ＳＴＯＰが供給されて、データがメモリコアから第３ス
テージ３００に転送されるまで続けられる。しかも、そ
の転送レートは、データ出力回路の制御クロックの周期
のバーストレングス倍の周期である。図１３の例では、
２クロック（２０ｎｓ）毎である。そして、バーストス
トップコマンドに応答して、自動リセット回路１８は、
ワード線とセンスアンプを非活性化し、プリチャージ動
作を行う。また、コラムアドレス発生回路５２のインク
リメント動作も停止する。
【００９９】第２の実施の形態例の読み出し動作では、
バーストリードコマンドが供給されると、その後は内部
発生のコラムアドレスを利用して、同一のワード線上の
データがセンスアンプから次々に第３ステージの回路に
転送される。第２の実施の形態例では、バーストリード
コマンドが供給されると、第１ステージの動作と第２ス
テージのワード線とセンスアンプの活性化動作が不要と
なり、より速いレートでデータの読み出しを行うことが
できる。図示しないが、例えば、図７，８で示した通
り、データ用のクロックの周期を短くして、高速読み出
しを行うことができる。
バーストリードコマンドが供給されると、その後は内部
発生のコラムアドレスを利用して、同一のワード線上の
データがセンスアンプから次々に第３ステージの回路に
転送される。第２の実施の形態例では、バーストリード
コマンドが供給されると、第１ステージの動作と第２ス
テージのワード線とセンスアンプの活性化動作が不要と
なり、より速いレートでデータの読み出しを行うことが
できる。図示しないが、例えば、図７，８で示した通
り、データ用のクロックの周期を短くして、高速読み出
しを行うことができる。
【０１００】第２の実施の形態例におけるバーストリー
ドコマンドとバーストストップコマンドによる動作は、
第１の実施の形態例で示した図１８のタイミング制御回
路群により制御される。即ち、バーストリードコマンド
に応答して、コマンドデコーダ１４は信号Ａ，Ｂを活性
化する。この信号Ａに応答して、通常のワード線とセン
スアンプの活性化が行われて、コラム制御信号φＣＬに
よりデータの読み出しが行われる。それと共に、信号Ｂ
に応答して、コラムアドレスラッチ及び発生回路５２
が、コラムアドレスをラッチする。その後、コラムアド
レス発生回路５２は、ラッチしたコラムアドレスをイン
クリメントし、制御信号φＢ４と共にインクリメントし
たコラムアドレスC-Addをプリデコーダ２２に供給す
る。そして、インクリメントする毎にインクリメント信
号φＢ３をＬＥジェネレータ１７Ｂに供給し、コラムゲ
ート制御信号φＣＬの発生を促す。これにより、次々に
センスアンプからのデータが出力されるバーストモード
動作が行われる。
ドコマンドとバーストストップコマンドによる動作は、
第１の実施の形態例で示した図１８のタイミング制御回
路群により制御される。即ち、バーストリードコマンド
に応答して、コマンドデコーダ１４は信号Ａ，Ｂを活性
化する。この信号Ａに応答して、通常のワード線とセン
スアンプの活性化が行われて、コラム制御信号φＣＬに
よりデータの読み出しが行われる。それと共に、信号Ｂ
に応答して、コラムアドレスラッチ及び発生回路５２
が、コラムアドレスをラッチする。その後、コラムアド
レス発生回路５２は、ラッチしたコラムアドレスをイン
クリメントし、制御信号φＢ４と共にインクリメントし
たコラムアドレスC-Addをプリデコーダ２２に供給す
る。そして、インクリメントする毎にインクリメント信
号φＢ３をＬＥジェネレータ１７Ｂに供給し、コラムゲ
ート制御信号φＣＬの発生を促す。これにより、次々に
センスアンプからのデータが出力されるバーストモード
動作が行われる。
【０１０１】上記のバースト動作中、信号Ｂに応答して
生成される制御信号φＢ１により、プリチャージジェネ
レータ１８によるプリチャージ制御信号φPREの生成は
禁止され、ワード線とセンスアンプの活性化が維持され
る。
生成される制御信号φＢ１により、プリチャージジェネ
レータ１８によるプリチャージ制御信号φPREの生成は
禁止され、ワード線とセンスアンプの活性化が維持され
る。
【０１０２】やがて、バーストストップコマンドが供給
され、コマンドデコーダは、信号Ａを活性化したまま信
号Ｂを非活性化する。これにより、活性化状態のセンス
アンプからのデータの読み出しが行われた後に、プリチ
ャージジェネレータ１８によりプリチャージ信号φPRE
が生成され、オートプリチャージ動作が行われる。
され、コマンドデコーダは、信号Ａを活性化したまま信
号Ｂを非活性化する。これにより、活性化状態のセンス
アンプからのデータの読み出しが行われた後に、プリチ
ャージジェネレータ１８によりプリチャージ信号φPRE
が生成され、オートプリチャージ動作が行われる。
【０１０３】図１４は、第２の実施の形態例の書き込み
動作のタイミングチャート図である。この例も、バース
トレングスは２の例である。通常の書き込み動作に対応
するライトコマンドＷＲＩＴＥの動作は、図９のライト
Ａコマンドの場合と同じである。それに対して、バース
トライトコマンドＢｕｒｓｔＷＲＩＴＥが供給される
と、最初の第３ステージからメモリコア内のセンスアン
プへの書き込みデータの転送は、供給されたコラムアド
レスに従って選択されたセンスアンプに対して行われ
る。そして、最初の転送が行われる時刻ｔ１０からバー
ストレングス分の２クロック後の時刻ｔ１１に、更に２
ビットの書き込みデータが転送される。このデータの転
送は、内部のコラムアドレス発生回路５２により最初の
コラムアドレスをインクリメントして生成されたコラム
アドレスによって、選択されたセンスアンプに対して行
われる。更に、バーストライトコマンドに応答して、第
２ステージ２００内の自動リセット回路１８は、自動リ
セット動作を行わずに、センスアンプの活性化状態を継
続する。
動作のタイミングチャート図である。この例も、バース
トレングスは２の例である。通常の書き込み動作に対応
するライトコマンドＷＲＩＴＥの動作は、図９のライト
Ａコマンドの場合と同じである。それに対して、バース
トライトコマンドＢｕｒｓｔＷＲＩＴＥが供給される
と、最初の第３ステージからメモリコア内のセンスアン
プへの書き込みデータの転送は、供給されたコラムアド
レスに従って選択されたセンスアンプに対して行われ
る。そして、最初の転送が行われる時刻ｔ１０からバー
ストレングス分の２クロック後の時刻ｔ１１に、更に２
ビットの書き込みデータが転送される。このデータの転
送は、内部のコラムアドレス発生回路５２により最初の
コラムアドレスをインクリメントして生成されたコラム
アドレスによって、選択されたセンスアンプに対して行
われる。更に、バーストライトコマンドに応答して、第
２ステージ２００内の自動リセット回路１８は、自動リ
セット動作を行わずに、センスアンプの活性化状態を継
続する。
【０１０４】上記の通り、一旦バーストライトコマンド
が供給されると、ワード線とセンスアンプを活性化した
まま、内部でコラムアドレスが自動的に生成され、その
生成されたアドレスにより選択されたセンスアンプに、
バーストレングス分の複数のデータが、リード・ライト
バッファ回路３６から活性化状態のセンスアンプにパラ
レルに転送される。この複数のデータの転送は、バース
トストップコマンドＢｕｒｓｔＳＴＯＰが供給されて、
データが第３ステージ３００からメモリコア４０に転送
されるまで続けられる。しかも、その転送レートは、デ
ータ出力回路の制御クロックの周期のバーストレングス
倍の周期である。図１４の例では、２クロック（２０ｎ
ｓ）毎である。そして、バーストストップコマンドに応
答して、自動リセット回路１８は、ワード線とセンスア
ンプを非活性化し、プリチャージ動作を行う。また、コ
ラムアドレス発生回路５２のインクリメント動作も停止
する。
が供給されると、ワード線とセンスアンプを活性化した
まま、内部でコラムアドレスが自動的に生成され、その
生成されたアドレスにより選択されたセンスアンプに、
バーストレングス分の複数のデータが、リード・ライト
バッファ回路３６から活性化状態のセンスアンプにパラ
レルに転送される。この複数のデータの転送は、バース
トストップコマンドＢｕｒｓｔＳＴＯＰが供給されて、
データが第３ステージ３００からメモリコア４０に転送
されるまで続けられる。しかも、その転送レートは、デ
ータ出力回路の制御クロックの周期のバーストレングス
倍の周期である。図１４の例では、２クロック（２０ｎ
ｓ）毎である。そして、バーストストップコマンドに応
答して、自動リセット回路１８は、ワード線とセンスア
ンプを非活性化し、プリチャージ動作を行う。また、コ
ラムアドレス発生回路５２のインクリメント動作も停止
する。
【０１０５】第２の実施の形態例の書き込み動作では、
バーストライトコマンドが供給されると、その後は内部
発生のコラムアドレスを利用して、第３ステージの回路
から活性化状態のセンスアンプに複数データが次々に転
送される。第２の実施の形態例では、バーストライトコ
マンドが供給されると、第１ステージの動作と第２ステ
ージのワード線とセンスアンプの活性化動作が不要とな
り、より速いレートでデータの書き込みを行うことがで
きる。図示しないが、例えば、図１０，１１で示した通
り、データ用のクロックの周期を短くして、高速書き込
みを行うことができる。
バーストライトコマンドが供給されると、その後は内部
発生のコラムアドレスを利用して、第３ステージの回路
から活性化状態のセンスアンプに複数データが次々に転
送される。第２の実施の形態例では、バーストライトコ
マンドが供給されると、第１ステージの動作と第２ステ
ージのワード線とセンスアンプの活性化動作が不要とな
り、より速いレートでデータの書き込みを行うことがで
きる。図示しないが、例えば、図１０，１１で示した通
り、データ用のクロックの周期を短くして、高速書き込
みを行うことができる。
【０１０６】［第３の実施の形態例］上記の第１及び第
２の実施の形態例では、自動リセット動作をせずにセン
スアンプの活性化状態を継続してコラムアクセスモード
にするために、特別のコマンドを設定した。それに対し
て、第３の実施の形態例では、特別のコマンドを利用せ
ずに、リードコマンド或いはライトコマンドに続いて、
同じローアドレスを伴うリードコマンド或いはライトコ
マンドを与え、しかも、そのコマンドを与えるタイミン
グを通常のランダムアクセス動作のサイクルタイムより
速いタイミングで行うことで、メモリデバイス内部でコ
ラムアクセスモードに移行することを判断させる。その
ために、メモリデバイス内部に、ローアドレスをラッチ
し、連続するローアドレスを比較する回路を設ける。
２の実施の形態例では、自動リセット動作をせずにセン
スアンプの活性化状態を継続してコラムアクセスモード
にするために、特別のコマンドを設定した。それに対し
て、第３の実施の形態例では、特別のコマンドを利用せ
ずに、リードコマンド或いはライトコマンドに続いて、
同じローアドレスを伴うリードコマンド或いはライトコ
マンドを与え、しかも、そのコマンドを与えるタイミン
グを通常のランダムアクセス動作のサイクルタイムより
速いタイミングで行うことで、メモリデバイス内部でコ
ラムアクセスモードに移行することを判断させる。その
ために、メモリデバイス内部に、ローアドレスをラッチ
し、連続するローアドレスを比較する回路を設ける。
【０１０７】図１５は、第３の実施の形態例のＦＣＲＡ
Ｍのブロック図である。図１と同じ部分には同じ引用番
号を与えた。図１５に示される通り、ローアドレスＲａ
ｄｄをラッチするローアドレスラッチ回路５４と、連続
するローアドレスを比較するローアドレス比較回路５６
とが追加される。そして、ローアドレス比較回路５６の
比較結果は、コマンドデコーダ１４に供給され、コマン
ドデコーダ１４にて、その比較結果とリードコマンド或
いはライトコマンドが連続して供給されたか否かに応じ
て、自動リセット動作を禁止するか否かが判定される。
Ｍのブロック図である。図１と同じ部分には同じ引用番
号を与えた。図１５に示される通り、ローアドレスＲａ
ｄｄをラッチするローアドレスラッチ回路５４と、連続
するローアドレスを比較するローアドレス比較回路５６
とが追加される。そして、ローアドレス比較回路５６の
比較結果は、コマンドデコーダ１４に供給され、コマン
ドデコーダ１４にて、その比較結果とリードコマンド或
いはライトコマンドが連続して供給されたか否かに応じ
て、自動リセット動作を禁止するか否かが判定される。
【０１０８】図１６は、第３の実施の形態例の読み出し
動作のタイミングチャート図である。この例も、バース
トレングスが２の例である。図中、時刻ｔ３１でアドレ
スＡを伴うリードコマンドＲＥＡＤが供給される。それ
に応答して、第１ステージ１００ではコマンドデコード
が行われ、第２ステージ２００がワード線とセンスアン
プを活性化する。そして、バーストレングス分（２ビッ
ト）のデータＤ１，Ｄ２が、メモリコアからリード・ラ
イトバッファ回路３６にパラレルに転送される。
動作のタイミングチャート図である。この例も、バース
トレングスが２の例である。図中、時刻ｔ３１でアドレ
スＡを伴うリードコマンドＲＥＡＤが供給される。それ
に応答して、第１ステージ１００ではコマンドデコード
が行われ、第２ステージ２００がワード線とセンスアン
プを活性化する。そして、バーストレングス分（２ビッ
ト）のデータＤ１，Ｄ２が、メモリコアからリード・ラ
イトバッファ回路３６にパラレルに転送される。
【０１０９】そこで、ワード線が非活性化される前の速
いタイミングの時刻ｔ３２で、次のリードコマンドＲＥ
ＡＤが同じアドレスＡを伴って供給される。それに応答
して、ローアドレス比較回路５６が同じローアドレスで
あることを検出し、また、コマンドデコーダ１４が同じ
リードコマンドが供給されたことを検出する。その結
果、時刻ｔ３１で供給されたリードコマンドに対する自
動リセット動作が禁止され、ワード線とセンスアンプの
活性化状態が維持される。また、時刻ｔ３２のリードコ
マンドに対応したメモリコアからリード・ライトバッフ
ァ回路３６へのデータの転送は行われない。
いタイミングの時刻ｔ３２で、次のリードコマンドＲＥ
ＡＤが同じアドレスＡを伴って供給される。それに応答
して、ローアドレス比較回路５６が同じローアドレスで
あることを検出し、また、コマンドデコーダ１４が同じ
リードコマンドが供給されたことを検出する。その結
果、時刻ｔ３１で供給されたリードコマンドに対する自
動リセット動作が禁止され、ワード線とセンスアンプの
活性化状態が維持される。また、時刻ｔ３２のリードコ
マンドに対応したメモリコアからリード・ライトバッフ
ァ回路３６へのデータの転送は行われない。
【０１１０】そして、最初のリードコマンド（ｔ３１）
から通常のサイクルタイムである２０ｎｓ後の時刻ｔ３
３に、アドレスＢを伴ってリードコマンドＲＥＡＤが供
給されると、そのコラムアドレスに対応するセンスアン
プのデータＤ１，Ｄ２が、バーストレングス分（２ビッ
ト）だけパラレルにリード・ライトバッファ回路３６に
転送される。その場合、新たなワード線の活性化及びセ
ンスアンプの活性化は省略される。そして、リードコマ
ンド（ｔ３３）に対応する自動リセット動作が行われ
る。
から通常のサイクルタイムである２０ｎｓ後の時刻ｔ３
３に、アドレスＢを伴ってリードコマンドＲＥＡＤが供
給されると、そのコラムアドレスに対応するセンスアン
プのデータＤ１，Ｄ２が、バーストレングス分（２ビッ
ト）だけパラレルにリード・ライトバッファ回路３６に
転送される。その場合、新たなワード線の活性化及びセ
ンスアンプの活性化は省略される。そして、リードコマ
ンド（ｔ３３）に対応する自動リセット動作が行われ
る。
【０１１１】尚、図１６の時刻ｔ３４で供給されるリー
ドコマンドと時刻ｔ３５で供給されるリードコマンドと
が、同じローアドレスを伴う場合は、ローアドレス比較
回路５６によりローアドレスが一致した判定結果が出力
されるが、リードコマンドが通常間隔より短いタイミン
グで供給されていないので、それぞれのリードコマンド
（ｔ３４，ｔ３５）に対して自動リセット動作が行われ
る。
ドコマンドと時刻ｔ３５で供給されるリードコマンドと
が、同じローアドレスを伴う場合は、ローアドレス比較
回路５６によりローアドレスが一致した判定結果が出力
されるが、リードコマンドが通常間隔より短いタイミン
グで供給されていないので、それぞれのリードコマンド
（ｔ３４，ｔ３５）に対して自動リセット動作が行われ
る。
【０１１２】図１６の読み出し動作では、外部クロック
ＣＬＯＣＫが１０ｎｓ周期となっているが、図８の例で
示した様に外部クロックＣＬＯＣＫを５ｎｓの周期と高
速にして、リードコマンドも５ｎｓサイクルで供給する
ことで、同様に高速レートでデータを出力することが可
能になる。即ち、同じローアドレスを有するリードコマ
ンドを続けることで、第２ステージでのワード線とセン
スアンプの活性化の時間を節約して、コラムアクセス動
作により高速にデータを出力することができる。
ＣＬＯＣＫが１０ｎｓ周期となっているが、図８の例で
示した様に外部クロックＣＬＯＣＫを５ｎｓの周期と高
速にして、リードコマンドも５ｎｓサイクルで供給する
ことで、同様に高速レートでデータを出力することが可
能になる。即ち、同じローアドレスを有するリードコマ
ンドを続けることで、第２ステージでのワード線とセン
スアンプの活性化の時間を節約して、コラムアクセス動
作により高速にデータを出力することができる。
【０１１３】上記第３の実施の形態例における動作は、
図１８に示したタイミング制御回路群により制御され
る。アドレス比較回路５６からローアドレスが一致する
ことを検出する信号が供給されると、コマンドデコーダ
１４は、信号Ｂを活性化する。それに伴い、ＲＡＳジェ
ネレータ１６は制御信号φＢ１を活性化し、その後のオ
ートプリチャージ動作を禁止する。
図１８に示したタイミング制御回路群により制御され
る。アドレス比較回路５６からローアドレスが一致する
ことを検出する信号が供給されると、コマンドデコーダ
１４は、信号Ｂを活性化する。それに伴い、ＲＡＳジェ
ネレータ１６は制御信号φＢ１を活性化し、その後のオ
ートプリチャージ動作を禁止する。
【０１１４】次に、供給されるリードコマンドに応答し
て、コマンドデコーダ１４は、信号Ｃを活性化する。そ
して、そのリードコマンドと共に供給されるコラムアド
レスaddBに対応するコラムゲートが、制御信号φＣ１に
応答して生成されるコラムゲート制御信号φＣＬのタイ
ミングで開かれ、活性化状態のセンスアンプのデータが
リードライトバッファ３６に転送され、出力される。こ
のコラムゲートを開くタイミングは、ワード線やセンス
アンプの活性化を伴わないので、通常の動作よりも速い
タイミングにすることができる。
て、コマンドデコーダ１４は、信号Ｃを活性化する。そ
して、そのリードコマンドと共に供給されるコラムアド
レスaddBに対応するコラムゲートが、制御信号φＣ１に
応答して生成されるコラムゲート制御信号φＣＬのタイ
ミングで開かれ、活性化状態のセンスアンプのデータが
リードライトバッファ３６に転送され、出力される。こ
のコラムゲートを開くタイミングは、ワード線やセンス
アンプの活性化を伴わないので、通常の動作よりも速い
タイミングにすることができる。
【０１１５】このリードコマンドにおいてもローアドレ
スが一致した場合は、コマンドデコーダ１４は更に信号
Ｂを活性化する。それにより、オートプリチャージ動作
が禁止され、更にページモード動作が継続される。ロー
アドレスが一致しない場合は、ページモードの終了を意
味し、オートプリチャージ動作が行われる。
スが一致した場合は、コマンドデコーダ１４は更に信号
Ｂを活性化する。それにより、オートプリチャージ動作
が禁止され、更にページモード動作が継続される。ロー
アドレスが一致しない場合は、ページモードの終了を意
味し、オートプリチャージ動作が行われる。
【０１１６】図１７は、第３の実施の形態例における書
き込み動作のタイミングチャート図である。図１７に示
された書き込み動作は、図１６の読み出し動作と同様で
ある。即ち、同じローアドレスを伴って、通常のタイミ
ングよりも速いタイミングでライトコマンドＷＲＩＴＥ
が連続して供給された場合は、自動リセット動作を行わ
ずに、ワード線とセンスアンプは活性化状態を維持す
る。図１７中、時刻ｔ３１で供給されるアドレスＡを伴
うライトコマンドＷＲＩＴＥの後に、時刻ｔ３１で供給
される同じアドレスＡを伴うライトマスクＷＲＩＴＥが
供給されると、図１６の場合同様にして検出され、時刻
ｔ３１のライトコマンドに対応する自動リセット動作が
行われない。そして、時刻ｔ３２のライトコマンドに対
応する書き込みは行われずに、時刻ｔ３３のライトコマ
ンドに対応する書き込みが、同じワード線上の異なるコ
ラムのメモリセルに対して行われる。そして、その後自
動リセットが行われる。
き込み動作のタイミングチャート図である。図１７に示
された書き込み動作は、図１６の読み出し動作と同様で
ある。即ち、同じローアドレスを伴って、通常のタイミ
ングよりも速いタイミングでライトコマンドＷＲＩＴＥ
が連続して供給された場合は、自動リセット動作を行わ
ずに、ワード線とセンスアンプは活性化状態を維持す
る。図１７中、時刻ｔ３１で供給されるアドレスＡを伴
うライトコマンドＷＲＩＴＥの後に、時刻ｔ３１で供給
される同じアドレスＡを伴うライトマスクＷＲＩＴＥが
供給されると、図１６の場合同様にして検出され、時刻
ｔ３１のライトコマンドに対応する自動リセット動作が
行われない。そして、時刻ｔ３２のライトコマンドに対
応する書き込みは行われずに、時刻ｔ３３のライトコマ
ンドに対応する書き込みが、同じワード線上の異なるコ
ラムのメモリセルに対して行われる。そして、その後自
動リセットが行われる。
【０１１７】時刻ｔ３４とｔ３５で同じアドレスを伴う
ライトコマンドが連続して供給される場合、後続のライ
トコマンドが通常通りのタイミングで供給されるので、
それぞれのライトコマンドに対して自動リセット動作が
行われる。
ライトコマンドが連続して供給される場合、後続のライ
トコマンドが通常通りのタイミングで供給されるので、
それぞれのライトコマンドに対して自動リセット動作が
行われる。
【０１１８】第３の実施の形態例の書き込み動作の場合
も、第２ステージの動作が短縮される。従って、図１１
で示した様に、外部クロックを高速クロックにして、同
じローアドレスを伴うライトコマンドを５ｎｓ後に供給
することで、５ｎｓのサイクルで書き込みデータを供給
して書き込みを行うことができる。
も、第２ステージの動作が短縮される。従って、図１１
で示した様に、外部クロックを高速クロックにして、同
じローアドレスを伴うライトコマンドを５ｎｓ後に供給
することで、５ｎｓのサイクルで書き込みデータを供給
して書き込みを行うことができる。
【０１１９】尚、時刻ｔ３３で更に同じローアドレスを
伴うライトコマンドが供給される場合は、更に自動リセ
ットが行われずにセンスアンプの活性化状態が維持さ
れ、更にコラムアクセス動作を続けることができる。
伴うライトコマンドが供給される場合は、更に自動リセ
ットが行われずにセンスアンプの活性化状態が維持さ
れ、更にコラムアクセス動作を続けることができる。
【０１２０】
【発明の効果】以上説明した通り、本発明によれば、ラ
ンダムアドレス動作に対して短いサイクルタイムを提供
するＦＣＲＡＭにおいて、リードコマンド或いはライト
コマンドに対する自動リセット動作を行わずに、次のリ
ードコマンド或いはライトコマンドにおいてワード線と
センスアンプの活性化を行わずに、メモリコアと入出力
回路との間のデータの転送を高速に行うことができる。
従って、同一のワード線上のメモリセルへのリードまた
はライトを続ける場合に、高速動作を可能にする。その
場合、センスアンプの活性化を継続して、バーストレン
グス分のデータを一度にパラレルに転送することがで
き、従来のページモードやバーストモードに比較して
も、より高速な読み出し及び書き込みを行うことができ
る。
ンダムアドレス動作に対して短いサイクルタイムを提供
するＦＣＲＡＭにおいて、リードコマンド或いはライト
コマンドに対する自動リセット動作を行わずに、次のリ
ードコマンド或いはライトコマンドにおいてワード線と
センスアンプの活性化を行わずに、メモリコアと入出力
回路との間のデータの転送を高速に行うことができる。
従って、同一のワード線上のメモリセルへのリードまた
はライトを続ける場合に、高速動作を可能にする。その
場合、センスアンプの活性化を継続して、バーストレン
グス分のデータを一度にパラレルに転送することがで
き、従来のページモードやバーストモードに比較して
も、より高速な読み出し及び書き込みを行うことができ
る。
【０１２１】本発明によれば、ランダムアドレス動作を
高速化し、更に同一ワード線上のメモリセルへの読み出
し、書き込み動作も更に高速化できるＦＣＲＡＭを提供
することができる。
高速化し、更に同一ワード線上のメモリセルへの読み出
し、書き込み動作も更に高速化できるＦＣＲＡＭを提供
することができる。
【図１】ＦＣＲＡＭのブロック図である。
【図２】ＦＣＲＡＭのメモリコアの構成を示す回路図で
ある。
ある。
【図３】パラレル・シリアル変換回路の構成図である。
【図４】ＦＣＲＡＭの読み出し動作のタイミングチャー
ト図である。
ト図である。
【図５】第１の実施の形態例のＦＣＲＡＭのブロック図
である。
である。
【図６】第１の実施の形態例の読み出し動作のタイミン
グチャート図である。
グチャート図である。
【図７】第１の実施の形態例の高速データ出力の読み出
し動作のタイミングチャート図である。
し動作のタイミングチャート図である。
【図８】第１の実施の形態例の別の高速データ出力の読
み出し動作のタイミングチャート図である。
み出し動作のタイミングチャート図である。
【図９】第１の実施の形態例の書き込み動作のタイミン
グチャート図である。
グチャート図である。
【図１０】第１の実施の形態例の高速データ入力の書き
込み動作のタイミングチャート図である。
込み動作のタイミングチャート図である。
【図１１】第１の実施の形態例の別の高速データ入力の
書き込み動作のタイミングチャート図である。
書き込み動作のタイミングチャート図である。
【図１２】第２の実施の形態例のＦＣＲＡＭのブロック
図である。
図である。
【図１３】第２の実施の形態例の読み出し動作のタイミ
ングチャート図である。
ングチャート図である。
【図１４】第２の実施の形態例の書き込み動作のタイミ
ングチャート図である。
ングチャート図である。
【図１５】第３の実施の形態例のＦＣＲＡＭのブロック
図である。
図である。
【図１６】第３の実施の形態例の読み出し動作のタイミ
ングチャート図である。
ングチャート図である。
【図１７】第３の実施の形態例の書き込み動作のタイミ
ングチャート図である。
ングチャート図である。
【図１８】タイミング制御回路群の構成図である。
【図１９】図６の動作を行った時のタイミング制御回路
群の動作タイミングチャート図である。
群の動作タイミングチャート図である。
【図２０】従来のＤＲＡＭのページモードでの読み出し
動作を示すタイミングチャート図である。
動作を示すタイミングチャート図である。
【図２１】従来のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
のバーストモードでの読み出し動作を示すタイミングチ
ャート図である。
のバーストモードでの読み出し動作を示すタイミングチ
ャート図である。
１００ 第１のステージ ２００ 第２のステージ ３００ 第３のステージ ＳＡ センスアンプ ＲＥＡＤＡ 第１のリードコマンド ＲＥＡＤＢ 第２のリードコマンド ＷＲＩＴＥＡ 第１のライトコマンド ＷＲＩＴＥＢ 第２のライトコマンド ＢｕｒｓｔＲＥＡＤ 第２のリードコマンド ＢｕｒｓｔＷＲＩＴＥ 第２のライトコマンド ＢｕｒｓｔＳＴＯＰ 停止コマンド ３７ パラレルシリアル変換回路 ４２ シリアルパラレル変換回路 ５０ ローアドレスラッチ回路 ５２ コラムアドレス発生回路 ５６ ローアドレス比較回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 靖治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (12)
- 【請求項１】コマンドデコードを行う第１のステージ
と、センスアンプの活性化を行う第２のステージと、デ
ータの入出力を行う第３のステージとがパイプライン構
成をなし、前記センスアンプと第３のステージとの間で
複数のデータをパラレルに転送するメモリデバイスにお
いて、 第１のリードまたはライトコマンドに応答して、前記第
２のステージは、前記センスアンプと前記第３のステー
ジとの間でデータをパラレル転送した後に、前記センス
アンプを非活性化してリセット動作を行い、 第２のリードまたはライトコマンドに応答して、前記第
２のステージは、前記センスアンプと前記第３のステー
ジとの間でデータをパラレル転送した後に、前記センス
アンプの活性化を継続して前記リセット動作を行わない
ことを特徴とするメモリデバイス。 - 【請求項２】請求項１において、 前記第２のリードまたはライトコマンドの後に供給され
る前記第１または第２のリードまたはライトコマンドに
応答して、前記活性化状態を継続中のセンスアンプと前
記第３のステージとの間で、データがパラレル転送され
ることを特徴とするメモリデバイス。 - 【請求項３】請求項１において、 前記第２のリードまたはライトコマンドの後に供給され
る前記第１のリードまたはライトコマンドに応答して、
前記活性化状態を継続中のセンスアンプと前記第３のス
テージとの間でデータがパラレル転送された後に、前記
第２のステージは前記センスアンプを非活性化して前記
リセット動作を行うことを特徴とするメモリデバイス。 - 【請求項４】請求項１において、 前記第３のステージは、前記センスアンプからパラレル
に転送された複数のデータを、出力端子にシリアルに出
力するパラレルシリアル変換回路と、入力端子からシリ
アルに入力された複数のデータを前記センスアンプにパ
ラレルに出力するシリアルパラレル変換回路とを有する
ことを特徴とするメモリデバイス。 - 【請求項５】請求項１において、 更に、前記第１のリードまたはライトコマンドに伴って
供給されたローアドレスを保持するローアドレスラッチ
回路を有することを特徴とするメモリデバイス。 - 【請求項６】コマンドデコードを行う第１のステージ
と、センスアンプの活性化を行う第２のステージと、デ
ータの入出力を行う第３のステージとがパイプライン構
成をなし、前記センスアンプと第３のステージとの間で
複数のデータをパラレルに転送するメモリデバイスにお
いて、 第１のリードまたはライトコマンドに応答して、前記第
２のステージは、前記センスアンプと前記第３のステー
ジとの間でデータをパラレル転送した後に、前記センス
アンプを非活性化してリセット動作を行い、 第２のリードまたはライトコマンドに応答して、前記第
２のステージは、前記センスアンプと前記第３のステー
ジとの間でデータをパラレル転送した後に、前記センス
アンプの活性化を継続して前記リセット動作を行わず、
コラムアドレスをインクリメントして当該インクリメン
トされたコラムアドレスに対応するセンスアンプと前記
第３のステージとの間でデータをパラレル転送すること
を特徴とするメモリデバイス。 - 【請求項７】請求項６において、 前記第２のリードまたはライトコマンドの停止コマンド
に応答して、前記第２のステージは、前記インクリメン
トされたコラムアドレスに対応するセンスアンプと前記
第３のステージとの間でデータをパラレル転送した後
に、前記センスアンプを非活性化して前記リセット動作
を行うことを特徴とするメモリデバイス。 - 【請求項８】請求項６において、 前記第２ステージは、前記コラムアドレスをインクリメ
ントするコラムアドレス発生回路を有することを特徴と
するメモリデバイス。 - 【請求項９】請求項６において、 前記第３のステージは、前記センスアンプからパラレル
に転送された複数のデータを、出力端子にシリアルに出
力するパラレルシリアル変換回路と、入力端子からシリ
アルに入力された複数のデータを前記センスアンプにパ
ラレルに出力するシリアルパラレル変換回路とを有する
ことを特徴とするメモリデバイス。 - 【請求項１０】コマンドデコードを行う第１のステージ
と、センスアンプの活性化を行う第２のステージと、デ
ータの入出力を行う第３のステージとがパイプライン構
成をなし、前記センスアンプと第３のステージとの間で
複数のデータをパラレルに転送するメモリデバイスにお
いて、 リードまたはライトコマンドに応答して、前記第２のス
テージは、前記センスアンプと前記第３のステージとの
間でデータをパラレル転送した後に、前記センスアンプ
を非活性化してリセット動作を行い、 通常のコマンドサイクルよりも短いタイミングで、同一
のローアドレスを伴ってリードまたはライトコマンドが
連続して供給された時に、前記第２のステージは、前記
直前のリードまたはライトコマンドにかかわらず、前記
センスアンプの活性化を継続して前記リセット動作を行
わないことを特徴とするメモリデバイス。 - 【請求項１１】請求項１０において、 前記第１のステージは、連続して供給されるローアドレ
スを比較するローアドレス比較回路を有することを特徴
とするメモリデバイス。 - 【請求項１２】請求項１０において、 前記第３のステージは、前記センスアンプからパラレル
に転送された複数のデータを、出力端子にシリアルに出
力するパラレルシリアル変換回路と、入力端子からシリ
アルに入力された複数のデータを前記センスアンプにパ
ラレルに出力するシリアルパラレル変換回路とを有する
ことを特徴とするメモリデバイス。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22195799A JP4043151B2 (ja) | 1998-08-26 | 1999-08-05 | 高速ランダムアクセス可能なメモリデバイス |
| TW088114469A TW440842B (en) | 1998-08-26 | 1999-08-24 | High-speed random access memory device |
| US09/383,014 US6108243A (en) | 1998-08-26 | 1999-08-25 | High-speed random access memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24072298 | 1998-08-26 | ||
| JP10-240722 | 1998-08-26 | ||
| JP22195799A JP4043151B2 (ja) | 1998-08-26 | 1999-08-05 | 高速ランダムアクセス可能なメモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000137982A true JP2000137982A (ja) | 2000-05-16 |
| JP4043151B2 JP4043151B2 (ja) | 2008-02-06 |
Family
ID=26524596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22195799A Expired - Fee Related JP4043151B2 (ja) | 1998-08-26 | 1999-08-05 | 高速ランダムアクセス可能なメモリデバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6108243A (ja) |
| JP (1) | JP4043151B2 (ja) |
| TW (1) | TW440842B (ja) |
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| US7095644B2 (en) * | 2003-12-22 | 2006-08-22 | Unity Semiconductor Corporation | Conductive memory array having page mode and burst mode read capability |
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-
1999
- 1999-08-05 JP JP22195799A patent/JP4043151B2/ja not_active Expired - Fee Related
- 1999-08-24 TW TW088114469A patent/TW440842B/zh not_active IP Right Cessation
- 1999-08-25 US US09/383,014 patent/US6108243A/en not_active Expired - Lifetime
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