JP2003217279A - 分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 - Google Patents
分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 時間ｔＲＣを減らして高速動作とギャップレ
スでデータを出力することができる半導体メモリ装置の
提供並びに、半導体メモリ装置のメモリセルアクセス方
法の提供。 【解決手段】 この方法は共通のローアドレスによって
アクセスされうる複数個のメモリセル６１０を各々有す
る複数個のメモリブロック６４０、複数個のメモリブロ
ック６４０を各々有する複数個のメモリバンクを備えた
半導体メモリ装置のメモリセルアクセス方法において、
ギャップレス読出し／書込み動作を検出する段階と、第
１のギャップレス読出し／書込み動作期間に読出し／書
込まれる次のメモリブロック６４０のアドレスを予め取
得する段階、及びギャップレス読出し／書込み動作を完
了する時まで第１のギャップレス読出し／書込み動作後
にギャップレス読出し／書込まれるメモリブロックを有
するメモリバンクのプリチャージ動作を保留する段階で
なされてある。
スでデータを出力することができる半導体メモリ装置の
提供並びに、半導体メモリ装置のメモリセルアクセス方
法の提供。 【解決手段】 この方法は共通のローアドレスによって
アクセスされうる複数個のメモリセル６１０を各々有す
る複数個のメモリブロック６４０、複数個のメモリブロ
ック６４０を各々有する複数個のメモリバンクを備えた
半導体メモリ装置のメモリセルアクセス方法において、
ギャップレス読出し／書込み動作を検出する段階と、第
１のギャップレス読出し／書込み動作期間に読出し／書
込まれる次のメモリブロック６４０のアドレスを予め取
得する段階、及びギャップレス読出し／書込み動作を完
了する時まで第１のギャップレス読出し／書込み動作後
にギャップレス読出し／書込まれるメモリブロックを有
するメモリバンクのプリチャージ動作を保留する段階で
なされてある。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に分割されたセルアレーを有するダイナミック
ランダムアクセスメモリ（DRAM;dynamic random access
memory）装置及びこの装置のメモリセルアクセス方法
に関する。
係り、特に分割されたセルアレーを有するダイナミック
ランダムアクセスメモリ（DRAM;dynamic random access
memory）装置及びこの装置のメモリセルアクセス方法
に関する。
【０００２】
【従来の技術】一般的にＤＲＡＭのメモリセル内にデー
タを書き込んだりまたはメモリセルからデータを読出す
ためには３個の命令語が必要である。すなわち、アクテ
ィブ命令と、読出し／書込み命令と、プリチャージ命令
である。
タを書き込んだりまたはメモリセルからデータを読出す
ためには３個の命令語が必要である。すなわち、アクテ
ィブ命令と、読出し／書込み命令と、プリチャージ命令
である。
【０００３】アクティブ命令がローアドレスと一緒にメ
モリ装置内部に入力されるとワードラインが選択され
る。読出し／書込み命令がカラムアドレスと一緒に印加
されるとビットラインが選択されて、選択されたワード
ラインとビットラインとの間に連結されたメモリセル内
にデータが書込まれたりメモリセルからデータが読出さ
れる。プリチャージ命令が印加されると現在の読出し／
書込み動作が終了して次の読出し／書込み動作を準備す
るようになる。
モリ装置内部に入力されるとワードラインが選択され
る。読出し／書込み命令がカラムアドレスと一緒に印加
されるとビットラインが選択されて、選択されたワード
ラインとビットラインとの間に連結されたメモリセル内
にデータが書込まれたりメモリセルからデータが読出さ
れる。プリチャージ命令が印加されると現在の読出し／
書込み動作が終了して次の読出し／書込み動作を準備す
るようになる。
【０００４】ＤＲＡＭにおいて、高速のデータ伝送率を
得るために最近ではＤＲＡＭのコアを変更させるだけで
はなく、インタフェース性能を改善することにも重点が
置かれている。その結果として、ローアドレスが頻繁に
変わる場合、メモリアクセスタイムｔＲＣは大きく改善
されず、実効バンド幅は急激に落ちる。メモリアレーを
複数のバンクに分割することによって性能が多少改善さ
れるが、同一のバンク内でアドレス遷移が致命的な性能
低下を起こすという問題点がある。
得るために最近ではＤＲＡＭのコアを変更させるだけで
はなく、インタフェース性能を改善することにも重点が
置かれている。その結果として、ローアドレスが頻繁に
変わる場合、メモリアクセスタイムｔＲＣは大きく改善
されず、実効バンド幅は急激に落ちる。メモリアレーを
複数のバンクに分割することによって性能が多少改善さ
れるが、同一のバンク内でアドレス遷移が致命的な性能
低下を起こすという問題点がある。
【０００５】メモリアクセスタイムｔＲＣを減らすため
にファストサイクルランダムアクセスメモリ（FCRAM;fa
st cycle random access memory）が提案された。ＦＣ
ＲＡＭにおいて、メモリセルアレーは複数の小規模ブロ
ックに分けられて、各ブロックは独立して活性化され
る。分割されたブロック内の一つのワードラインに連結
されたセルの数が減るために選択されたワードラインの
活性化時間が縮まるようになる。
にファストサイクルランダムアクセスメモリ（FCRAM;fa
st cycle random access memory）が提案された。ＦＣ
ＲＡＭにおいて、メモリセルアレーは複数の小規模ブロ
ックに分けられて、各ブロックは独立して活性化され
る。分割されたブロック内の一つのワードラインに連結
されたセルの数が減るために選択されたワードラインの
活性化時間が縮まるようになる。
【０００６】図１は、従来技術によるＦＣＲＡＭのピン
構成を示す平面図である。図１に示したＦＣＲＡＭは電
源電圧ピンＶＣＣ、接地電圧ピンＧＮＤ、アドレスピン
Ａ１〜Ａ１２、ブロックアドレスピンＡ１３、Ａ１４、
バンクアドレスピンＢ０、データ入出力ピンＤＱ１〜Ｄ
Ｑ８、及び命令語ＣＭＤピンを含む。命令語ＣＭＤピン
を通してクロック信号ＣＬＫ、反転チップ選択信号ＣＳ
Ｂ、及び信号ＦＮを印加する。
構成を示す平面図である。図１に示したＦＣＲＡＭは電
源電圧ピンＶＣＣ、接地電圧ピンＧＮＤ、アドレスピン
Ａ１〜Ａ１２、ブロックアドレスピンＡ１３、Ａ１４、
バンクアドレスピンＢ０、データ入出力ピンＤＱ１〜Ｄ
Ｑ８、及び命令語ＣＭＤピンを含む。命令語ＣＭＤピン
を通してクロック信号ＣＬＫ、反転チップ選択信号ＣＳ
Ｂ、及び信号ＦＮを印加する。
【０００７】命令語ＣＭＤピンに読出し／書込み命令が
印加される場合、アドレスピンＡ１−Ａ１２を通してロ
ーアドレスが、バンクアドレスピンＢ０を通してバンク
アドレスが、ブロックアドレスピンＡ１３、Ａ１４を通
してブロックアドレス信号が図１のメモリ装置内に入力
される。
印加される場合、アドレスピンＡ１−Ａ１２を通してロ
ーアドレスが、バンクアドレスピンＢ０を通してバンク
アドレスが、ブロックアドレスピンＡ１３、Ａ１４を通
してブロックアドレス信号が図１のメモリ装置内に入力
される。
【０００８】命令語ＣＭＤピンに下位アドレスラッチ信
号が入力される場合、アドレスピンＡ１−Ａ１０を通し
てカラムアドレス信号が、アドレスピンＡ１２を通して
オフプリチャージ制御信号が、バンクアドレスピンＢ０
を通してバンクアドレス信号が各々図１のメモリ装置内
に入力される。
号が入力される場合、アドレスピンＡ１−Ａ１０を通し
てカラムアドレス信号が、アドレスピンＡ１２を通して
オフプリチャージ制御信号が、バンクアドレスピンＢ０
を通してバンクアドレス信号が各々図１のメモリ装置内
に入力される。
【０００９】図２は、従来のファストサイクル同期型動
的半導体メモリ装置の構成を示すブロック図であって、
４個のメモリセルアレーブロック３１−１〜３１−４を
各々備えた２個のメモリセルアレーバンク３０−１、３
０−２、命令語バッファ３２、命令語デコーダ３４、バ
ンクアドレスバッファ３６、ローアドレスバッファ３
８、プリチャージ制御信号発生回路４０、ブロックアド
レスバッファ４２、ブロック選択信号発生回路４４、カ
ラムアドレスバッファ４６、ローデコーダ４８−１、４
８−２、及びカラムデコーダ５０−１、５０−２で構成
されている。
的半導体メモリ装置の構成を示すブロック図であって、
４個のメモリセルアレーブロック３１−１〜３１−４を
各々備えた２個のメモリセルアレーバンク３０−１、３
０−２、命令語バッファ３２、命令語デコーダ３４、バ
ンクアドレスバッファ３６、ローアドレスバッファ３
８、プリチャージ制御信号発生回路４０、ブロックアド
レスバッファ４２、ブロック選択信号発生回路４４、カ
ラムアドレスバッファ４６、ローデコーダ４８−１、４
８−２、及びカラムデコーダ５０−１、５０−２で構成
されている。
【００１０】図２に示したブロック各々の機能を説明す
ると次のとおりである。
ると次のとおりである。
【００１１】命令語バッファ３２は、外部から印加され
るクロック信号ＣＬＫ、反転チップ選択信号ＣＢＳ、及
び信号ＦＮで構成された命令語ＣＭＤをバッファする。
るクロック信号ＣＬＫ、反転チップ選択信号ＣＢＳ、及
び信号ＦＮで構成された命令語ＣＭＤをバッファする。
【００１２】命令語デコーダ３４は、バッファされた命
令語ＣＭＤをデコーディングしてアクティブ命令ＡＣ
Ｔ、及び読出し／書込み命令ＲＤ／ＷＲを発生する。
令語ＣＭＤをデコーディングしてアクティブ命令ＡＣ
Ｔ、及び読出し／書込み命令ＲＤ／ＷＲを発生する。
【００１３】バンクアドレスバッファ３６は、アクティ
ブ命令ＡＣＴに応答してバンクアドレスＢ０をバッファ
してバンク選択信号ＢＡ、ＢＢを発生して、アクティブ
命令ＡＣＴに応答してローアドレスがバッファされる期
間に活性化されるバンクを選択して、読出し／書込み命
令ＲＤ／ＷＲに応答してカラムアドレスがバッファされ
る期間に読出し／書込み動作が実行されるバンクを選択
する。
ブ命令ＡＣＴに応答してバンクアドレスＢ０をバッファ
してバンク選択信号ＢＡ、ＢＢを発生して、アクティブ
命令ＡＣＴに応答してローアドレスがバッファされる期
間に活性化されるバンクを選択して、読出し／書込み命
令ＲＤ／ＷＲに応答してカラムアドレスがバッファされ
る期間に読出し／書込み動作が実行されるバンクを選択
する。
【００１４】ローアドレスバッファ３８は、アクティブ
命令ＡＣＴに応答してアドレスＡ１〜Ａ１２をバッファ
する。ローデコーダ４８−１、４８−２はローアドレス
バッファ３８から出力されるバッファされたローアドレ
スをデコーディングすることによって、バンクアドレス
バッファ３６から出力されるバンク選択信号ＢＡ、ＢＢ
の各々に応答してワードライン選択信号ＷＬ１−ＷＬｍ
を発生させる。
命令ＡＣＴに応答してアドレスＡ１〜Ａ１２をバッファ
する。ローデコーダ４８−１、４８−２はローアドレス
バッファ３８から出力されるバッファされたローアドレ
スをデコーディングすることによって、バンクアドレス
バッファ３６から出力されるバンク選択信号ＢＡ、ＢＢ
の各々に応答してワードライン選択信号ＷＬ１−ＷＬｍ
を発生させる。
【００１５】ブロックアドレスバッファ４２は、アクテ
ィブ命令ＡＣＴに応答してブロックアドレスＡ１３、Ａ
１４をバッファする。ブロック選択信号発生回路（ブロ
ックアドレスデコーダ）４４はアクティブ命令ＡＣＴに
応答して常時ブロック選択信号ＢＫ１−ＢＫ４を発生さ
せるためにブロックアドレスバッファ４２から出力され
てバッファされたブロックアドレスをデコードする。
ィブ命令ＡＣＴに応答してブロックアドレスＡ１３、Ａ
１４をバッファする。ブロック選択信号発生回路（ブロ
ックアドレスデコーダ）４４はアクティブ命令ＡＣＴに
応答して常時ブロック選択信号ＢＫ１−ＢＫ４を発生さ
せるためにブロックアドレスバッファ４２から出力され
てバッファされたブロックアドレスをデコードする。
【００１６】従って、一つのセルアレーブロック内のワ
ードラインは、アクティブ命令と一緒にピンＢ０を通し
て入力されたバンクアドレス信号、ピンＡ１−Ａ１２を
通して入力されたローアドレス信号、ピンＡ１３−Ａ１
４を通して入力されたブロックアドレス信号によって活
性化される。
ードラインは、アクティブ命令と一緒にピンＢ０を通し
て入力されたバンクアドレス信号、ピンＡ１−Ａ１２を
通して入力されたローアドレス信号、ピンＡ１３−Ａ１
４を通して入力されたブロックアドレス信号によって活
性化される。
【００１７】カラムアドレスバッファ４６は、読出し命
令に応答してアドレスＡ１−Ａ１０をバッファする。カ
ラムデコーダ５０−１と５０−２はバンクアドレスバッ
ファ３６から出力されるバンク選択信号ＢＡ、ＢＢに応
答してカラム選択信号Ｙ１−Ｙｎを発生させるためにカ
ラムアドレスをバッファする。
令に応答してアドレスＡ１−Ａ１０をバッファする。カ
ラムデコーダ５０−１と５０−２はバンクアドレスバッ
ファ３６から出力されるバンク選択信号ＢＡ、ＢＢに応
答してカラム選択信号Ｙ１−Ｙｎを発生させるためにカ
ラムアドレスをバッファする。
【００１８】プリチャージ制御信号発生回路４０は、オ
ートプリチャージ命令に応答してメモリセルアレーバン
ク３０−１、３０−２の各々のプリチャージ動作を実行
するためにオートプリチャージ制御信号ＰＲＥＡ、ＰＲ
ＥＢを各々発生する。オートプリチャージ命令はアドレ
スＡ１２をロジック“ハイ”に遷移させることによって
読出し命令と同時に発生する。一旦オートプリチャージ
命令が発生すれば、オートプリチャージ動作をする期間
に特定バンクに対して新しい命令を遂行できない。他の
ブロック内の同一のローアドレスに位置したメモリセル
のデータをアクセスしようとする場合でもも、“ハイ”
状態のプリチャージ命令は他の動作の実行を禁止する。
言い替えれば、他のブロックアドレスのようなローアド
レスを有するメモリセルアレーに対しても、プリチャー
ジ命令による現在の動作の終了前にはメモリコントロー
ラは新しい動作を開始することが出来ない。したがって
新しいブロックのローアドレスを活性化することにおい
て二番目の動作のための新しいアクティブ命令が最初の
動作が完了された後に初めて発生する。したがってメモ
リセルを複数のブロックセルアレーに分ける利点が減少
したり、失われたりする。
ートプリチャージ命令に応答してメモリセルアレーバン
ク３０−１、３０−２の各々のプリチャージ動作を実行
するためにオートプリチャージ制御信号ＰＲＥＡ、ＰＲ
ＥＢを各々発生する。オートプリチャージ命令はアドレ
スＡ１２をロジック“ハイ”に遷移させることによって
読出し命令と同時に発生する。一旦オートプリチャージ
命令が発生すれば、オートプリチャージ動作をする期間
に特定バンクに対して新しい命令を遂行できない。他の
ブロック内の同一のローアドレスに位置したメモリセル
のデータをアクセスしようとする場合でもも、“ハイ”
状態のプリチャージ命令は他の動作の実行を禁止する。
言い替えれば、他のブロックアドレスのようなローアド
レスを有するメモリセルアレーに対しても、プリチャー
ジ命令による現在の動作の終了前にはメモリコントロー
ラは新しい動作を開始することが出来ない。したがって
新しいブロックのローアドレスを活性化することにおい
て二番目の動作のための新しいアクティブ命令が最初の
動作が完了された後に初めて発生する。したがってメモ
リセルを複数のブロックセルアレーに分ける利点が減少
したり、失われたりする。
【００１９】図２のメモリ装置は、米国特許番号第６、
１０８、２４３号に詳細に記述されているのでこれを参
考とすれば容易に理解されよう。
１０８、２４３号に詳細に記述されているのでこれを参
考とすれば容易に理解されよう。
【００２０】図３は、図２に示した半導体メモリ装置で
同一のメモリセルアレーバンク内のメモリセルをアクセ
スする場合の読出し動作を説明するための動作タイミン
グ図として、バースト長が２であって、ＣＡＳ待ち時間
が２の場合のタイミング図である。
同一のメモリセルアレーバンク内のメモリセルをアクセ
スする場合の読出し動作を説明するための動作タイミン
グ図として、バースト長が２であって、ＣＡＳ待ち時間
が２の場合のタイミング図である。
【００２１】図３で、ＣＬＫはクロック信号を、ＣＭＤ
は命令語を、Ｂ０はバンクアドレスを指す。Ａ１〜Ａ１
１はアクティブ命令印加時にはローアドレスを、読出し
命令印加時にはカラムアドレスを示して、Ａ１２はアク
ティブ命令印加時にはローアドレスを、読出し命令印加
時にはオートプリチャージ制御信号を示して、ＤＱはデ
ータ出力信号を、アドレスＡ１３、Ａ１４はブロックア
ドレスを各々示す。
は命令語を、Ｂ０はバンクアドレスを指す。Ａ１〜Ａ１
１はアクティブ命令印加時にはローアドレスを、読出し
命令印加時にはカラムアドレスを示して、Ａ１２はアク
ティブ命令印加時にはローアドレスを、読出し命令印加
時にはオートプリチャージ制御信号を示して、ＤＱはデ
ータ出力信号を、アドレスＡ１３、Ａ１４はブロックア
ドレスを各々示す。
【００２２】図４は、図３に示したタイミング図による
メモリセルアレー内部の動作を図式化して示したもので
ある。
メモリセルアレー内部の動作を図式化して示したもので
ある。
【００２３】図３及び図４を利用して図２に示した半導
体メモリ装置でブロックアドレスが異なってローアドレ
スが同一のメモリセルに対する読出し動作を説明すると
次のとおりである。
体メモリ装置でブロックアドレスが異なってローアドレ
スが同一のメモリセルに対する読出し動作を説明すると
次のとおりである。
【００２４】すべての読出し命令ＲＤＡ及び下位アドレ
スラッチ命令ＬＡＬはクロック信号ＣＬＫの上昇エッジ
で入力される。
スラッチ命令ＬＡＬはクロック信号ＣＬＫの上昇エッジ
で入力される。
【００２５】最初の読出し動作で、バンクアドレスＢ
Ａ、ローアドレスＲＡ１、ブロックアドレスＢＫ１が最
初の読出し命令ＲＤＡと一緒に印加されると、メモリセ
ルアレーバンク３０−１のメモリセルアレーブロック３
１−１のワードラインが選択される。
Ａ、ローアドレスＲＡ１、ブロックアドレスＢＫ１が最
初の読出し命令ＲＤＡと一緒に印加されると、メモリセ
ルアレーバンク３０−１のメモリセルアレーブロック３
１−１のワードラインが選択される。
【００２６】最初の下位アドレスラッチ命令ＬＡＬと一
緒にバンクアドレスＢＡ、カラムアドレスＣＡ１、及び
“ハイ”レベルのオートプリチャージ制御信号Ａ１２が
印加されると、メモリセルアレーバンク３０−１のビッ
トラインが選択される。したがって、ワードライン
とビットラインとの間に連結されたメモリセルＭＣ１
からデータが読出される。そして、“ハイ”レベルのオ
ートプリチャージ制御信号Ａ１２に応答してメモリセル
アレーバンク３０−１に対するプリチャージ動作を遂行
する。
緒にバンクアドレスＢＡ、カラムアドレスＣＡ１、及び
“ハイ”レベルのオートプリチャージ制御信号Ａ１２が
印加されると、メモリセルアレーバンク３０−１のビッ
トラインが選択される。したがって、ワードライン
とビットラインとの間に連結されたメモリセルＭＣ１
からデータが読出される。そして、“ハイ”レベルのオ
ートプリチャージ制御信号Ａ１２に応答してメモリセル
アレーバンク３０−１に対するプリチャージ動作を遂行
する。
【００２７】後続する二番目の読出し動作は前記プリチ
ャージ動作が終了した後に開始される。
ャージ動作が終了した後に開始される。
【００２８】最初の読出し命令ＲＤＡと最初の下位アド
レスラッチ命令ＬＡＬが印加された後に同一のメモリセ
ルアレーバンク３０−１内の同一のワードラインを選択
する場合にも必ずメモリセルアレーバンク３０−１に対
するプリチャージ動作を完了しなければならない。した
がって、最初の読出し命令ＲＤＡが印加された後、時間
ｔＲＣほど遅延した後に２番目の読出し命令ＲＤＡが印
加される。
レスラッチ命令ＬＡＬが印加された後に同一のメモリセ
ルアレーバンク３０−１内の同一のワードラインを選択
する場合にも必ずメモリセルアレーバンク３０−１に対
するプリチャージ動作を完了しなければならない。した
がって、最初の読出し命令ＲＤＡが印加された後、時間
ｔＲＣほど遅延した後に２番目の読出し命令ＲＤＡが印
加される。
【００２９】二番目の読出し命令ＲＤＡと一緒にバンク
アドレスＢＡ、ローアドレスＲＡ２、及びブロックアド
レス（ＢＫ３）が印加されると、メモリセルアレーバン
ク３０−１のメモリセルアレーブロック３１−３のワー
ドラインが選択される。
アドレスＢＡ、ローアドレスＲＡ２、及びブロックアド
レス（ＢＫ３）が印加されると、メモリセルアレーバン
ク３０−１のメモリセルアレーブロック３１−３のワー
ドラインが選択される。
【００３０】二番目の下位アドレスラッチ命令ＬＡＬと
一緒にバンクアドレスＢＡ、カラムアドレスＣＡ１、及
び“ハイ”レベルのオートプリチャージ制御信号Ａ１２
が印加されると、メモリセルアレーバンク３０−１のビ
ットラインが選択される。したがって、ワードライン
とビットラインとの間に連結されたメモリセルＭＣ
２からデータが読出される。そして、“ハイ”レベルの
オートプリチャージ制御信号Ａ１２に応答してメモリセ
ルアレーバンク３０−１に対するプリチャージ動作を実
行する。
一緒にバンクアドレスＢＡ、カラムアドレスＣＡ１、及
び“ハイ”レベルのオートプリチャージ制御信号Ａ１２
が印加されると、メモリセルアレーバンク３０−１のビ
ットラインが選択される。したがって、ワードライン
とビットラインとの間に連結されたメモリセルＭＣ
２からデータが読出される。そして、“ハイ”レベルの
オートプリチャージ制御信号Ａ１２に応答してメモリセ
ルアレーバンク３０−１に対するプリチャージ動作を実
行する。
【００３１】各々の読出し命令ＲＤＡに応答して出力さ
れる２個ずつの出力データＱＡ１１、ＱＡ１２とＱＡ２
１、ＱＡ２２は読出し命令ＲＤが印加された後、２サイ
クル後に連続的に外部に出力される。メモリコントロー
ラは最初の読出し動作でデータＱＡ１１、ＱＡ１２が出
力された後に二番目の動作のデータＱＡ２１、ＱＡ２２
を読み出すために所定時間（タイムギャップ）待機す
る。
れる２個ずつの出力データＱＡ１１、ＱＡ１２とＱＡ２
１、ＱＡ２２は読出し命令ＲＤが印加された後、２サイ
クル後に連続的に外部に出力される。メモリコントロー
ラは最初の読出し動作でデータＱＡ１１、ＱＡ１２が出
力された後に二番目の動作のデータＱＡ２１、ＱＡ２２
を読み出すために所定時間（タイムギャップ）待機す
る。
【００３２】したがって、セルアレーを複数のブロック
セルアレーに分割する利点を維持して、システムの性能
を改善するためには他のブロックアドレスのようなロー
アドレスを有するメモリセルを連続的にアクセスするた
めにギャップレス動作（gapless operation）をさせる
ことが望ましい。
セルアレーに分割する利点を維持して、システムの性能
を改善するためには他のブロックアドレスのようなロー
アドレスを有するメモリセルを連続的にアクセスするた
めにギャップレス動作（gapless operation）をさせる
ことが望ましい。
【００３３】
【発明が解決しようとする課題】本発明の目的は時間ｔ
ＲＣを減らして高速動作を遂行することができる半導体
メモリ装置を提供することにある。
ＲＣを減らして高速動作を遂行することができる半導体
メモリ装置を提供することにある。
【００３４】本発明の他の目的はギャップレスでデータ
を出力することができる半導体メモリ装置を提供するこ
とにある。
を出力することができる半導体メモリ装置を提供するこ
とにある。
【００３５】本発明のさらに他の目的は前記目的と他の
目的を達成するための半導体メモリ装置のメモリセルア
クセス方法を提供することにある。
目的を達成するための半導体メモリ装置のメモリセルア
クセス方法を提供することにある。
【００３６】
【課題を解決するための手段】本発明による半導体メモ
リ装置のメモリセルアクセス方法は、異なるブロックの
連続読出しまたは書込み動作を検出する段階と、前記連
続読出しまたは書込み動作の最初の動作期間に、読出さ
れたり書込まれたりする次のメモリブロックのアドレス
を予め取得する段階と、前記最初の動作後に連続的に読
出されたりまたは書込まれたりするメモリブロックを有
するメモリバンクのプリチャージを、前記連続読出しま
たは書込み動作が終了するる時まで保留する段階とを含
む。
リ装置のメモリセルアクセス方法は、異なるブロックの
連続読出しまたは書込み動作を検出する段階と、前記連
続読出しまたは書込み動作の最初の動作期間に、読出さ
れたり書込まれたりする次のメモリブロックのアドレス
を予め取得する段階と、前記最初の動作後に連続的に読
出されたりまたは書込まれたりするメモリブロックを有
するメモリバンクのプリチャージを、前記連続読出しま
たは書込み動作が終了するる時まで保留する段階とを含
む。
【００３７】本発明による半導体メモリ装置は、共通の
ローアドレスとブロックローアドレスによってアクセス
される複数のメモリブロックと、前記複数のメモリブロ
ック内の各々の各メモリセルから読出されるデータをセ
ンシングするために、前記各メモリセルに対応するビッ
トライン及びセンス増幅器と、連続メモリアクセス動作
が最初のローアドレス及び最初のメモリブロックで最初
のメモリアクセス動作と一緒に遂行されて、次のメモリ
アクセス動作が最初のローアドレスと同一のローアドレ
スと前記最初のメモリブロックとは異なるブロックアド
レスとを有する二番目のメモリブロックで遂行される場
合に、最初のメモリアクセス動作の終了時にプリチャー
ジ信号の活性化を禁止するためのヒドンプリチャージ制
御回路とを含む。
ローアドレスとブロックローアドレスによってアクセス
される複数のメモリブロックと、前記複数のメモリブロ
ック内の各々の各メモリセルから読出されるデータをセ
ンシングするために、前記各メモリセルに対応するビッ
トライン及びセンス増幅器と、連続メモリアクセス動作
が最初のローアドレス及び最初のメモリブロックで最初
のメモリアクセス動作と一緒に遂行されて、次のメモリ
アクセス動作が最初のローアドレスと同一のローアドレ
スと前記最初のメモリブロックとは異なるブロックアド
レスとを有する二番目のメモリブロックで遂行される場
合に、最初のメモリアクセス動作の終了時にプリチャー
ジ信号の活性化を禁止するためのヒドンプリチャージ制
御回路とを含む。
【００３８】本発明による半導体メモリ装置は、一つの
グロ−バルワードラインを共有し、各々のブロックワー
ドラインを有する複数のメモリブロックで構成されたメ
モリセルアレーと、ブロックアドレスによって前記複数
のメモリブロック中の一つのメモリブロックを活性化す
るために同一のグロ−バルワードラインを有するブロッ
クアドレスを発生させるためにギャップレス連続読出し
動作を示す第１状態のギャップレス動作制御信号に応答
するブロックアドレス発生回路とを含み、前記活性化さ
れたメモリブロックはプリチャージ命令が発生する時ま
でアクセス可能である。
グロ−バルワードラインを共有し、各々のブロックワー
ドラインを有する複数のメモリブロックで構成されたメ
モリセルアレーと、ブロックアドレスによって前記複数
のメモリブロック中の一つのメモリブロックを活性化す
るために同一のグロ−バルワードラインを有するブロッ
クアドレスを発生させるためにギャップレス連続読出し
動作を示す第１状態のギャップレス動作制御信号に応答
するブロックアドレス発生回路とを含み、前記活性化さ
れたメモリブロックはプリチャージ命令が発生する時ま
でアクセス可能である。
【００３９】
【発明の実施の形態】以下、添付した図面を参考しなが
ら本発明の半導体メモリ装置及びこの装置のメモリセル
アクセス方法を説明すると、図面中で同一の図面符号は
同様の構成要素を指す。
ら本発明の半導体メモリ装置及びこの装置のメモリセル
アクセス方法を説明すると、図面中で同一の図面符号は
同様の構成要素を指す。
【００４０】図５は、２個のメモリセルアレーバンクと
８個のデータ入出力ピンを有する６４Ｍｂｉｔ半導体メ
モリ装置の外部ピンの構成を示す図である。図５に示し
た半導体メモリ装置の外部ピンは電源電圧ＶＣＣピン、
接地電圧ＧＮＤピン、アドレスＡ１〜Ａ１２ピン、ブロ
ックアドレスＡ１３、Ａ１４ピン、バンクアドレスＢ０
ピン、データ（ＤＱ１〜ＤＱ８）ピン及び命令語ＣＭＤ
ピンで構成される。命令語ＣＭＤピンはクロック信号Ｃ
ＬＫ、反転ローアドレスストローブ信号ＲＡＳＢ、反転
カラムアドレスストローブ信号ＣＡＳＢ、反転チップ選
択信号ＣＳＢ、及び反転書込みイネーブル信号ＷＥＢで
構成される。
８個のデータ入出力ピンを有する６４Ｍｂｉｔ半導体メ
モリ装置の外部ピンの構成を示す図である。図５に示し
た半導体メモリ装置の外部ピンは電源電圧ＶＣＣピン、
接地電圧ＧＮＤピン、アドレスＡ１〜Ａ１２ピン、ブロ
ックアドレスＡ１３、Ａ１４ピン、バンクアドレスＢ０
ピン、データ（ＤＱ１〜ＤＱ８）ピン及び命令語ＣＭＤ
ピンで構成される。命令語ＣＭＤピンはクロック信号Ｃ
ＬＫ、反転ローアドレスストローブ信号ＲＡＳＢ、反転
カラムアドレスストローブ信号ＣＡＳＢ、反転チップ選
択信号ＣＳＢ、及び反転書込みイネーブル信号ＷＥＢで
構成される。
【００４１】一つの動作で用いられるブロック及びバン
ク内のアクティブローを選択するためのアクティブ命令
はシステムクロック信号ＣＬＫの立上りエッジでロジッ
ク“ハイ”状態でＲＡＳＢ信号を印加することによって
発生する。
ク内のアクティブローを選択するためのアクティブ命令
はシステムクロック信号ＣＬＫの立上りエッジでロジッ
ク“ハイ”状態でＲＡＳＢ信号を印加することによって
発生する。
【００４２】読出し命令は、アクティブ命令によって選
択されたアクティブローからデータをアクセスするため
に用いられる。読出し命令はシステムクロックＣＬＫの
立上りエッジでロジック“ハイ”状態のＷＥＢと一緒に
ＣＳピンとＣＡＳピンにロジック“ロー”を印加するこ
とによって発生する。
択されたアクティブローからデータをアクセスするため
に用いられる。読出し命令はシステムクロックＣＬＫの
立上りエッジでロジック“ハイ”状態のＷＥＢと一緒に
ＣＳピンとＣＡＳピンにロジック“ロー”を印加するこ
とによって発生する。
【００４３】上記のメモリ装置は、内部的にヒドン（hi
dden）プリチャージ命令を発生させる。このヒドンプリ
チャージ命令は読出し命令期間にＡ１２ピンにロジック
“ハイ”を印加することによって発生する。ヒドンプリ
チャージ動作のためのバンクアドレス信号は読出し命令
期間にピンＡ１１を通して入力される。ギャップレス動
作は読出し命令に応答してＡ１２ピンにロジック“ロ
ー”を印加することによって実行される。
dden）プリチャージ命令を発生させる。このヒドンプリ
チャージ命令は読出し命令期間にＡ１２ピンにロジック
“ハイ”を印加することによって発生する。ヒドンプリ
チャージ動作のためのバンクアドレス信号は読出し命令
期間にピンＡ１１を通して入力される。ギャップレス動
作は読出し命令に応答してＡ１２ピンにロジック“ロ
ー”を印加することによって実行される。
【００４４】下の表１はギャップレス読出し動作（Gapl
ess read operation）の実行のためにアクティブ命令Ａ
ＣＴ、及び読出し／書込み命令ＲＤ／ＷＲに応答してア
ドレスピンに印加される信号を示す。
ess read operation）の実行のためにアクティブ命令Ａ
ＣＴ、及び読出し／書込み命令ＲＤ／ＷＲに応答してア
ドレスピンに印加される信号を示す。
【００４５】
【表１】
【００４６】表１から分かるように、最初の読出し動作
のためのアクティブ命令ＡＣＴ印加時にアドレスＡ１〜
Ａ１２ピンにローアドレス信号ＲＡ１−ＲＡ１２が入力
されて、バンクアドレスＢ０ピンにバンクアドレス信号
が入力されて、アドレスＡ１３、Ａ１４ピンにブロック
アドレス信号が入力される。
のためのアクティブ命令ＡＣＴ印加時にアドレスＡ１〜
Ａ１２ピンにローアドレス信号ＲＡ１−ＲＡ１２が入力
されて、バンクアドレスＢ０ピンにバンクアドレス信号
が入力されて、アドレスＡ１３、Ａ１４ピンにブロック
アドレス信号が入力される。
【００４７】最初の動作の読出し命令が印加されると、
カラムアドレス信号とバンクアドレス信号がアドレスピ
ンＡ１−Ａ１０とバンクアドレスピンＢ０を通して各々
入力される。連続的なギャップレスメモリアクセス動作
信号のためのフラグとして用いられるギャップレス動作
制御信号がアドレスピンＡ１２を通して入力される。ロ
ーアドレス信号ＲＡ１−ＲＡ１０とカラムアドレス信号
ＣＡ１−ＣＡ１０は同一のピンＡ１−Ａ１０に入力され
て多重化される。ローアドレス信号ＲＡ１２とギャップ
レス動作制御信号は同一のピンＡ１２に入力されて多重
化される。
カラムアドレス信号とバンクアドレス信号がアドレスピ
ンＡ１−Ａ１０とバンクアドレスピンＢ０を通して各々
入力される。連続的なギャップレスメモリアクセス動作
信号のためのフラグとして用いられるギャップレス動作
制御信号がアドレスピンＡ１２を通して入力される。ロ
ーアドレス信号ＲＡ１−ＲＡ１０とカラムアドレス信号
ＣＡ１−ＣＡ１０は同一のピンＡ１−Ａ１０に入力され
て多重化される。ローアドレス信号ＲＡ１２とギャップ
レス動作制御信号は同一のピンＡ１２に入力されて多重
化される。
【００４８】第１状態（例えばロジック“ロー”）のア
クティブギャップレス動作制御信号がアドレスピンＡ１
２に印加される場合、後続するギャップレス動作のため
の第２動作のためのブロックアドレスとバンクアドレス
がギャップレス動作モードの第１動作の読出し命令に応
答してアドレスピンＡ１３、Ａ１４、Ａ１１に入力され
る。第２動作のバンクアドレスと第１動作のローアドレ
ス信号ＲＡ１１は同一のピンＡ１１に印加されて多重化
される。
クティブギャップレス動作制御信号がアドレスピンＡ１
２に印加される場合、後続するギャップレス動作のため
の第２動作のためのブロックアドレスとバンクアドレス
がギャップレス動作モードの第１動作の読出し命令に応
答してアドレスピンＡ１３、Ａ１４、Ａ１１に入力され
る。第２動作のバンクアドレスと第１動作のローアドレ
ス信号ＲＡ１１は同一のピンＡ１１に印加されて多重化
される。
【００４９】一方、第２状態（例えばロジック“ハ
イ”）の非アクティブギャップレス動作制御信号が第１
動作の読出し命令時にアドレスピンＡ１２に印加される
場合、ヒドンプリチャージ動作がアドレスピンＡ１１を
通して入力されるバンクアドレスによって選択されたバ
ンクで実行されて、前記ヒドンプリチャージ動作期間に
前記選択されたバンクに対する他の命令の実行は禁止さ
れる。
イ”）の非アクティブギャップレス動作制御信号が第１
動作の読出し命令時にアドレスピンＡ１２に印加される
場合、ヒドンプリチャージ動作がアドレスピンＡ１１を
通して入力されるバンクアドレスによって選択されたバ
ンクで実行されて、前記ヒドンプリチャージ動作期間に
前記選択されたバンクに対する他の命令の実行は禁止さ
れる。
【００５０】図６は、本発明の望ましい実施形態による
メモリ装置を図示している。この半導体メモリ装置はメ
モリセルアレー６１０、命令発生回路６２０、アドレス
発生回路６３０、ブロックアドレス発生回路６４０、バ
ンクアドレス発生回路６５０、ヒドンプリチャージ回路
６６０を含んで構成される。
メモリ装置を図示している。この半導体メモリ装置はメ
モリセルアレー６１０、命令発生回路６２０、アドレス
発生回路６３０、ブロックアドレス発生回路６４０、バ
ンクアドレス発生回路６５０、ヒドンプリチャージ回路
６６０を含んで構成される。
【００５１】メモリセル６１０は、二個のバンク、すな
わちバンクＡ、バンクＢで構成されて、バンクＡ及びバ
ンクＢの各々は４個のブロックＢＫ１、ＢＫ２、ＢＫ
３、ＢＫ４に分けられる。
わちバンクＡ、バンクＢで構成されて、バンクＡ及びバ
ンクＢの各々は４個のブロックＢＫ１、ＢＫ２、ＢＫ
３、ＢＫ４に分けられる。
【００５２】命令発生回路６２０は、システムクロック
信号ＣＬＫ、ローアドレスストローブ信号ＲＡＳＢ、カ
ラムアドレスストローブ信号ＣＡＳＢ及びチップ選択信
号ＣＳＢの組合せによってアクティブ命令及び読出し命
令を発生させる。
信号ＣＬＫ、ローアドレスストローブ信号ＲＡＳＢ、カ
ラムアドレスストローブ信号ＣＡＳＢ及びチップ選択信
号ＣＳＢの組合せによってアクティブ命令及び読出し命
令を発生させる。
【００５３】アドレス発生回路６３０は、ローバッファ
６３１とローデコーダ６３２を含んで構成されて、第１
動作のアクティブ命令に応答してグロ−バルワードライ
ンを選択する。カラムアドレスバッファ６３３とカラム
アドレスデコーダ６３４は第１動作の読出し命令に応答
してカラムアドレスを選択する。
６３１とローデコーダ６３２を含んで構成されて、第１
動作のアクティブ命令に応答してグロ−バルワードライ
ンを選択する。カラムアドレスバッファ６３３とカラム
アドレスデコーダ６３４は第１動作の読出し命令に応答
してカラムアドレスを選択する。
【００５４】バンクアドレス発生回路６５０は、Ｃ−バ
ンク選択回路６５１とＮ−バンク選択回路６５２を含
む。Ｃ−バンク選択回路６５１はアクティブ命令と読出
し命令に応答して第１動作のためのバンクアドレスを発
生する。Ｎ−バンク選択回路６５２はアドレスピンＡ１
１からバンクアドレス信号の入力を受けて、第１動作の
読出し命令及びピンＡ１２に印加された第１状態を有す
るギャップレス動作制御信号に応答してギャップレス動
作モードの第２動作のためのバンクを選択する。
ンク選択回路６５１とＮ−バンク選択回路６５２を含
む。Ｃ−バンク選択回路６５１はアクティブ命令と読出
し命令に応答して第１動作のためのバンクアドレスを発
生する。Ｎ−バンク選択回路６５２はアドレスピンＡ１
１からバンクアドレス信号の入力を受けて、第１動作の
読出し命令及びピンＡ１２に印加された第１状態を有す
るギャップレス動作制御信号に応答してギャップレス動
作モードの第２動作のためのバンクを選択する。
【００５５】ブロックアドレス発生回路６４０は、ブロ
ックアドレスバッファ６４１とブロックデコーダ６４２
を含んで構成される。ブロックアドレスバッファ６４１
は前記アクティブ命令と前記読出し命令に応答してブロ
ックアドレス信号Ａ１３及びＡ１４の入力を受ける。
ックアドレスバッファ６４１とブロックデコーダ６４２
を含んで構成される。ブロックアドレスバッファ６４１
は前記アクティブ命令と前記読出し命令に応答してブロ
ックアドレス信号Ａ１３及びＡ１４の入力を受ける。
【００５６】読出し命令と一緒にピンＡ１２にロジック
“ロー”を印加する場合、すなわち表１に図示されたよ
うに第１状態を有するギャップレス動作制御信号を印加
する場合、ブロックアドレスバッファ６４１はピンＡ１
３、Ａ１４を通してブロックアドレス信号の入力を受け
て、ブロックアドレスデコーダ６４２は第１動作の読出
し命令に応答してブロックアドレスによって第２動作の
ためのブロックを選択する。
“ロー”を印加する場合、すなわち表１に図示されたよ
うに第１状態を有するギャップレス動作制御信号を印加
する場合、ブロックアドレスバッファ６４１はピンＡ１
３、Ａ１４を通してブロックアドレス信号の入力を受け
て、ブロックアドレスデコーダ６４２は第１動作の読出
し命令に応答してブロックアドレスによって第２動作の
ためのブロックを選択する。
【００５７】ヒドンプリチャージ回路６６０は、第１動
作の読出し命令に応答してピンＡ１１に入力されたバン
クアドレス信号によって選択されたバンクにヒドンプリ
チャージ命令を伝送する。ヒドンプリチャージ命令は当
業者によく知られたオートプリチャージ命令を発生させ
るために用いられる回路構成によって発生させることが
望ましい。
作の読出し命令に応答してピンＡ１１に入力されたバン
クアドレス信号によって選択されたバンクにヒドンプリ
チャージ命令を伝送する。ヒドンプリチャージ命令は当
業者によく知られたオートプリチャージ命令を発生させ
るために用いられる回路構成によって発生させることが
望ましい。
【００５８】図７は、第１ブロックアドレスと第２ブロ
ックアドレスがセルアレーをアクセスするために如何に
用いられているかを図示している。図示されているよう
に、複数のグロ−バルワードラインＧＷＬ０〜ＧＷＬＮ
（Ｎは整数を示す）がロー方向にメモリセルアレー７１
０を横断して配置されている。各グロ−バルワードライ
ンＧＷＬ０〜ＧＷＬＮは４個のブロックワードラインで
構成されていて、各ブロックワードラインは同一のロー
方向にブロックセルアレーを横断するように配置されて
いる。スイッチングトランジスタが各グロ−バルワード
ラインＧＷＬ０〜ＧＷＬＮ−１と各ブロックワードライ
ン７１１−ａ〜７１４−ａとの間に連結されている。ブ
ロックセルアレー内にあるブロックワードラインはバン
クアドレス信号、ローアドレス信号ＲＡ１〜ＲＡ１２、
ブロックアドレス信号と一緒に入力されるアクティブ命
令によって活性化される。ギャップレス動作モード期間
に、他のブロック内の同一のバンクアドレス及びローア
ドレスを有するワードラインが読出し命令に応答してブ
ロックアドレス信号によって活性化されうる。
ックアドレスがセルアレーをアクセスするために如何に
用いられているかを図示している。図示されているよう
に、複数のグロ−バルワードラインＧＷＬ０〜ＧＷＬＮ
（Ｎは整数を示す）がロー方向にメモリセルアレー７１
０を横断して配置されている。各グロ−バルワードライ
ンＧＷＬ０〜ＧＷＬＮは４個のブロックワードラインで
構成されていて、各ブロックワードラインは同一のロー
方向にブロックセルアレーを横断するように配置されて
いる。スイッチングトランジスタが各グロ−バルワード
ラインＧＷＬ０〜ＧＷＬＮ−１と各ブロックワードライ
ン７１１−ａ〜７１４−ａとの間に連結されている。ブ
ロックセルアレー内にあるブロックワードラインはバン
クアドレス信号、ローアドレス信号ＲＡ１〜ＲＡ１２、
ブロックアドレス信号と一緒に入力されるアクティブ命
令によって活性化される。ギャップレス動作モード期間
に、他のブロック内の同一のバンクアドレス及びローア
ドレスを有するワードラインが読出し命令に応答してブ
ロックアドレス信号によって活性化されうる。
【００５９】図８は、本発明の実施形態による半導体メ
モリ装置の第１及び第２読出し動作とギャップレス読出
し動作モードのタイミング図である。図示されたよう
に、図８はバースト長が２、ＣＡＳ（column address s
trobe）待ち時間が２の場合の半導体メモリ装置を図示
している。当業者であれば、本発明が異なるバースト長
が、例えば４または８で動作する場合もあるということ
が容易に理解されよう。
モリ装置の第１及び第２読出し動作とギャップレス読出
し動作モードのタイミング図である。図示されたよう
に、図８はバースト長が２、ＣＡＳ（column address s
trobe）待ち時間が２の場合の半導体メモリ装置を図示
している。当業者であれば、本発明が異なるバースト長
が、例えば４または８で動作する場合もあるということ
が容易に理解されよう。
【００６０】図９は、ギャップレス動作モードにおける
メモリセルアクセス動作を図示している。図８及び図９
を参照すると、アクティブ命令のＴ１で、前記メモリ装
置はピンＢ０からバンクアドレス信号ＢＡの入力を受け
て、クロック信号ＣＬＫの上昇エッジでローアドレス信
号ＲＡ１とブロックアドレス信号ＢＫ１の入力を受け
る。メモリセルアレーバンクＢＡのメモリセルアレーブ
ロックＢＫ１のブロックワードラインが活性化され
て、ブロックワードラインに属する各メモリセルのデ
ータが各々の対応するセンス増幅器（図示せず）によっ
て一時的に貯蔵される。時間ｔＲＣＤが経過した後にＴ
２で、バンクアドレス信号ＢＡ及びカラムアドレス信号
ＣＡ１と一緒に第１の読出し動作のための読出し命令が
前記メモリ装置に入力される。一方、第１の読出し命令
と一緒に、第２の動作のために、ピンＡ１２を通して第
１状態（例えばロジック“ロー”）を有するギャップレ
ス動作制御信号が、ピンＡ１３及びＡ１４を通してブロ
ックアドレス信号ＢＫ３が、ピンＡ１１を通してバンク
アドレス信号ＢＡが各々メモリ装置に入力される。
メモリセルアクセス動作を図示している。図８及び図９
を参照すると、アクティブ命令のＴ１で、前記メモリ装
置はピンＢ０からバンクアドレス信号ＢＡの入力を受け
て、クロック信号ＣＬＫの上昇エッジでローアドレス信
号ＲＡ１とブロックアドレス信号ＢＫ１の入力を受け
る。メモリセルアレーバンクＢＡのメモリセルアレーブ
ロックＢＫ１のブロックワードラインが活性化され
て、ブロックワードラインに属する各メモリセルのデ
ータが各々の対応するセンス増幅器（図示せず）によっ
て一時的に貯蔵される。時間ｔＲＣＤが経過した後にＴ
２で、バンクアドレス信号ＢＡ及びカラムアドレス信号
ＣＡ１と一緒に第１の読出し動作のための読出し命令が
前記メモリ装置に入力される。一方、第１の読出し命令
と一緒に、第２の動作のために、ピンＡ１２を通して第
１状態（例えばロジック“ロー”）を有するギャップレ
ス動作制御信号が、ピンＡ１３及びＡ１４を通してブロ
ックアドレス信号ＢＫ３が、ピンＡ１１を通してバンク
アドレス信号ＢＡが各々メモリ装置に入力される。
【００６１】メモリセルアレーバンクＢＡのメモリセル
アレーブロックＢＫ１のビットラインが選択されて、
対応するセンス増幅器に貯蔵されていたデータがＤＱに
出力される。このとき、メモリセルアレーバンクＢＫの
メモリセルアレーブロックＢＫ３のブロックワードライ
ンが第１状態を有する前記ギャップレス動作制御信号
に応答して選択される。
アレーブロックＢＫ１のビットラインが選択されて、
対応するセンス増幅器に貯蔵されていたデータがＤＱに
出力される。このとき、メモリセルアレーバンクＢＫの
メモリセルアレーブロックＢＫ３のブロックワードライ
ンが第１状態を有する前記ギャップレス動作制御信号
に応答して選択される。
【００６２】Ｔ３で、第２の動作のための読出し命令と
一緒にカラムアドレス信号ＣＡ２とバンクアドレス信号
ＢＡがクロック信号ＣＬＫの立上りエッジでメモリ装置
に入力される。第２状態（例えばロジック“ハイ”）を
有する前記ギャップレス動作制御信号がピンＡ１２に印
加されるので前記カラムアドレス信号とブロックアドレ
ス信号が無効となる。代わりに、ピンＡ１２に入力され
たバンクアドレス信号は、第２状態を有するギャップレ
ス動作制御信号がピンＡ１２に印加される時にバンクＡ
がプリチャージされるということを示す。
一緒にカラムアドレス信号ＣＡ２とバンクアドレス信号
ＢＡがクロック信号ＣＬＫの立上りエッジでメモリ装置
に入力される。第２状態（例えばロジック“ハイ”）を
有する前記ギャップレス動作制御信号がピンＡ１２に印
加されるので前記カラムアドレス信号とブロックアドレ
ス信号が無効となる。代わりに、ピンＡ１２に入力され
たバンクアドレス信号は、第２状態を有するギャップレ
ス動作制御信号がピンＡ１２に印加される時にバンクＡ
がプリチャージされるということを示す。
【００６３】メモリセルアレーバンクＢＡのメモリセル
アレーブロックＢＫ３のビットラインが選択されて対
応するセンス増幅器に貯蔵されたデータがＤＱに出力さ
れる。このとき、メモリ装置はヒドンプリチャージ命令
の入力を受ける。
アレーブロックＢＫ３のビットラインが選択されて対
応するセンス増幅器に貯蔵されたデータがＤＱに出力さ
れる。このとき、メモリ装置はヒドンプリチャージ命令
の入力を受ける。
【００６４】このようにして、４個のデータ出力グルー
プＱＡ１１〜ＱＡ１４（ブロック１）、…、ＱＡ４１〜
ＱＡ４４（ブロック４）は連続的に読出し命令が印加さ
れた後、２サイクル後に各読出し命令に応答してタイム
ギャップなく出力される。
プＱＡ１１〜ＱＡ１４（ブロック１）、…、ＱＡ４１〜
ＱＡ４４（ブロック４）は連続的に読出し命令が印加さ
れた後、２サイクル後に各読出し命令に応答してタイム
ギャップなく出力される。
【００６５】図１０は、バンクインタリーブモードでデ
ータが読み出される場合の、半導体メモリ装置のギャッ
プレス動作を示すタイミング図である。
ータが読み出される場合の、半導体メモリ装置のギャッ
プレス動作を示すタイミング図である。
【００６６】図１１は、図１０のタイミング図によるメ
モリセルアレーのメモリセルアクセス動作を記述するた
めのものであってメモリセルアレーのバンクＡとバンク
Ｂを図示している。
モリセルアレーのメモリセルアクセス動作を記述するた
めのものであってメモリセルアレーのバンクＡとバンク
Ｂを図示している。
【００６７】図１０で奇数番号目のタイミングＴ１、Ｔ
３、Ｔ５は、バンクＡに対するギャップレス動作モード
の最初及び３番目の動作であって、偶数番号目のタイミ
ングＴ２、Ｔ４、Ｔ６は、バンクＢに対するギャップレ
ス動作モードの二番目及び四番目の動作である。
３、Ｔ５は、バンクＡに対するギャップレス動作モード
の最初及び３番目の動作であって、偶数番号目のタイミ
ングＴ２、Ｔ４、Ｔ６は、バンクＢに対するギャップレ
ス動作モードの二番目及び四番目の動作である。
【００６８】図１０及び図１１を参照すると、タイミン
グＴ１とＴ２で、バンクＡとバンクＢの第１の読出し動
作及び第３の読出し動作のアクティブ命令がメモリ装置
内に入力される。とのブロックワードラインが活性
化されて、各ブロックワードラインに属する各セルのデ
ータが各々の対応するセンス増幅器に一時的に貯蔵され
る。
グＴ１とＴ２で、バンクＡとバンクＢの第１の読出し動
作及び第３の読出し動作のアクティブ命令がメモリ装置
内に入力される。とのブロックワードラインが活性
化されて、各ブロックワードラインに属する各セルのデ
ータが各々の対応するセンス増幅器に一時的に貯蔵され
る。
【００６９】タイミングＴ１から時間ｔＲＣＤが経過し
た後にタイミングＴ３で、メモリ装置は第１の動作の読
出し命令と一緒にピンＢ０からバンクアドレスＢＡとピ
ンＡ１〜Ａ１０からカラムアドレスＣＡ１の入力を受け
る。前記メモリ装置はまたピンＡ１１からバンクアドレ
スＢＢの入力を受けて、ピンＡ１３〜Ａ１４からバンク
ＢのブロックアドレスＢＫ１の入力を受けて、第１の動
作の読出し命令と一緒に予め第３の動作のためにピンＡ
１２から第１状態を有するギャップレス動作制御信号の
入力を受ける。したがって、メモリセルアレーバンクＢ
ＡのメモリセルアレーブロックＢＫ１のビットライン
が選択されて各センス増幅器（図示せず）に貯蔵された
データがＤＱと判読される。同時に、メモリセルアレー
バンクＢＢのメモリセルアレーブロックＢＫ１のブロッ
クワードラインがピンＡ１２に印加された第１状態の
ギャップレス動作制御信号に応答して選択される。
た後にタイミングＴ３で、メモリ装置は第１の動作の読
出し命令と一緒にピンＢ０からバンクアドレスＢＡとピ
ンＡ１〜Ａ１０からカラムアドレスＣＡ１の入力を受け
る。前記メモリ装置はまたピンＡ１１からバンクアドレ
スＢＢの入力を受けて、ピンＡ１３〜Ａ１４からバンク
ＢのブロックアドレスＢＫ１の入力を受けて、第１の動
作の読出し命令と一緒に予め第３の動作のためにピンＡ
１２から第１状態を有するギャップレス動作制御信号の
入力を受ける。したがって、メモリセルアレーバンクＢ
ＡのメモリセルアレーブロックＢＫ１のビットライン
が選択されて各センス増幅器（図示せず）に貯蔵された
データがＤＱと判読される。同時に、メモリセルアレー
バンクＢＢのメモリセルアレーブロックＢＫ１のブロッ
クワードラインがピンＡ１２に印加された第１状態の
ギャップレス動作制御信号に応答して選択される。
【００７０】タイミングＴ２から時間ｔＲＣＤが経過し
たタイミングＴ４で、メモリ装置は二番目の動作の読出
し命令と一緒に、ピンＢ０からバンクアドレス信号ＢＢ
とピンＡ１−Ａ１０からカラムアドレス信号ＣＢ１の入
力を受ける。また前記メモリ装置はバンクアドレス信号
ＢＡ、バンクＡのブロックアドレス信号ＢＫ３と二番目
の動作の読出し命令と一緒に予め第４の動作のためにピ
ンＡ１２から第１状態のギャップレス動作制御信号の入
力を受ける。
たタイミングＴ４で、メモリ装置は二番目の動作の読出
し命令と一緒に、ピンＢ０からバンクアドレス信号ＢＢ
とピンＡ１−Ａ１０からカラムアドレス信号ＣＢ１の入
力を受ける。また前記メモリ装置はバンクアドレス信号
ＢＡ、バンクＡのブロックアドレス信号ＢＫ３と二番目
の動作の読出し命令と一緒に予め第４の動作のためにピ
ンＡ１２から第１状態のギャップレス動作制御信号の入
力を受ける。
【００７１】メモリセルアレーバンクＢのメモリセルア
レーブロックＢＫ１のビットラインが選択されて、各
対応するセンス増幅器に貯蔵されたデータがＤＱと判読
される。同時にメモリセルアレーバンクＡのメモリセル
アレーブロックＢＫ３のブロックワードラインがピン
Ａ１２に印加された第１状態のギャップレス動作制御信
号に応答して選択される。
レーブロックＢＫ１のビットラインが選択されて、各
対応するセンス増幅器に貯蔵されたデータがＤＱと判読
される。同時にメモリセルアレーバンクＡのメモリセル
アレーブロックＢＫ３のブロックワードラインがピン
Ａ１２に印加された第１状態のギャップレス動作制御信
号に応答して選択される。
【００７２】Ｔ５で、メモリ装置は第３の動作の読出し
命令と一緒に、ピンＢ０からバンクアドレス信号ＢＡと
ピンＡ１−Ａ１０からカラムアドレス信号ＣＡ２の入力
を受ける。また、メモリ装置はピンＡ１１からバンクア
ドレス信号ＢＢの入力を受けて、バンクＢのブロックア
ドレス信号ＢＫ３の入力を受けて、第３の動作の読出し
命令と一緒に予め第４の動作のためにピンＡ１２から第
１状態のギャップレス動作制御信号の入力を受ける。
命令と一緒に、ピンＢ０からバンクアドレス信号ＢＡと
ピンＡ１−Ａ１０からカラムアドレス信号ＣＡ２の入力
を受ける。また、メモリ装置はピンＡ１１からバンクア
ドレス信号ＢＢの入力を受けて、バンクＢのブロックア
ドレス信号ＢＫ３の入力を受けて、第３の動作の読出し
命令と一緒に予め第４の動作のためにピンＡ１２から第
１状態のギャップレス動作制御信号の入力を受ける。
【００７３】メモリセルアレーバンクＡのメモリセルア
レーブロックＢＫ３のビットラインが選択されて、各
対応するセンス増幅器に貯蔵されたデータがＤＱと判読
される。同時にメモリセルアレーバンクＢのメモリセル
アレーブロックＢＫ３のブロックワードラインがピン
Ａ１２に印加された第１状態のギャップレス動作制御信
号に応答して選択される。
レーブロックＢＫ３のビットラインが選択されて、各
対応するセンス増幅器に貯蔵されたデータがＤＱと判読
される。同時にメモリセルアレーバンクＢのメモリセル
アレーブロックＢＫ３のブロックワードラインがピン
Ａ１２に印加された第１状態のギャップレス動作制御信
号に応答して選択される。
【００７４】第４の動作のための読出し命令のタイミン
グＴ６で、メモリ装置はクロック信号ＣＬＫの立上りエ
ッジでバンクアドレス信号ＢＢとカラムアドレス信号の
入力を受ける。ピンＡ１１に入力されたバンクアドレス
信号ＢＡはピン１２から第２状態のギャップレス動作制
御信号が印加される場合バンクＡがプリチャージされる
ということを示す。
グＴ６で、メモリ装置はクロック信号ＣＬＫの立上りエ
ッジでバンクアドレス信号ＢＢとカラムアドレス信号の
入力を受ける。ピンＡ１１に入力されたバンクアドレス
信号ＢＡはピン１２から第２状態のギャップレス動作制
御信号が印加される場合バンクＡがプリチャージされる
ということを示す。
【００７５】メモリセルアレーバンクＢＢのメモリセル
アレーブロックＢＫ３のビットラインが選択されて、
各対応するセンス増幅器に貯蔵されたデータがＤＱと判
読される。このとき、メモリ装置は読出し命令と一緒に
バンクＢＡのためのヒドンプリチャージ命令の入力を受
ける。このようにして、第１及び第３の読出し動作のギ
ャップレス動作が終了する。
アレーブロックＢＫ３のビットラインが選択されて、
各対応するセンス増幅器に貯蔵されたデータがＤＱと判
読される。このとき、メモリ装置は読出し命令と一緒に
バンクＢＡのためのヒドンプリチャージ命令の入力を受
ける。このようにして、第１及び第３の読出し動作のギ
ャップレス動作が終了する。
【００７６】以上のように、本発明の望ましい実施形態
を参照して説明したが、当業者であれば特許請求の範囲
に記載された本発明の思想及び領域から逸脱しない範囲
で、本発明から多様な修正及び変更等が可能であるとい
う点が理解されるであろう。また、当業者であれば上述
のメモリセルアクセス方法を、書込み動作にも適用する
ことができる。
を参照して説明したが、当業者であれば特許請求の範囲
に記載された本発明の思想及び領域から逸脱しない範囲
で、本発明から多様な修正及び変更等が可能であるとい
う点が理解されるであろう。また、当業者であれば上述
のメモリセルアクセス方法を、書込み動作にも適用する
ことができる。
【００７７】
【発明の効果】上に記述したように、同一のグロ−バル
ワードラインに対する読出しまたは書込み動作が実行さ
れる場合、現在動作中のメモリセルアレーブロックのビ
ットラインのみならず次に動作するメモリセルアレーブ
ロックのワードラインが一緒に選択されるので、メモリ
アクセスタイムが縮まる。また現在活性化されたバンク
とは異なるバンクに対してヒドンプリチャージ動作を
（現在活性化されたバンクの）読出し命令と一緒に実行
するので、インタリーブモードでプリチャージのために
バンクを変える時間を縮めることができる。したがって
本発明によるとヒドンプリチャージ動作とインタリーブ
読出し動作がさらに効率的でギャップレスした方法で実
行される。
ワードラインに対する読出しまたは書込み動作が実行さ
れる場合、現在動作中のメモリセルアレーブロックのビ
ットラインのみならず次に動作するメモリセルアレーブ
ロックのワードラインが一緒に選択されるので、メモリ
アクセスタイムが縮まる。また現在活性化されたバンク
とは異なるバンクに対してヒドンプリチャージ動作を
（現在活性化されたバンクの）読出し命令と一緒に実行
するので、インタリーブモードでプリチャージのために
バンクを変える時間を縮めることができる。したがって
本発明によるとヒドンプリチャージ動作とインタリーブ
読出し動作がさらに効率的でギャップレスした方法で実
行される。
【図１】分割されたセルアレーを有する６４Ｍｂｉｔ
ＤＲＡＭのピン構成を示す図である。
ＤＲＡＭのピン構成を示す図である。
【図２】従来のファストサイクル同期型動的半導体メモ
リ装置の構成を示すブロック図である。
リ装置の構成を示すブロック図である。
【図３】図２に示した半導体メモリ装置の同一のメモリ
セルアレーバンク内のメモリセルをアクセスする場合の
読出し動作を説明するための動作タイミング図である。
セルアレーバンク内のメモリセルをアクセスする場合の
読出し動作を説明するための動作タイミング図である。
【図４】図３に示したタイミング図によるメモリセルア
レー内部の動作を図式化して示したものである。
レー内部の動作を図式化して示したものである。
【図５】本発明の実施形態による半導体メモリ装置のピ
ン構成を示す図である。
ン構成を示す図である。
【図６】本発明の望ましい実施形態によるメモリ装置の
ブロック図である。
ブロック図である。
【図７】メモリバンクにおける図６のブロックアドレス
の使用について示す図である。
の使用について示す図である。
【図８】本発明の実施形態による半導体メモリ装置の読
出し動作を示すタイミング図である。
出し動作を示すタイミング図である。
【図９】メモリセルアクセス動作を示す図である。
【図１０】本発明による半導体メモリ装置でデータがイ
ンタリーブモードで読出される時の半導体メモリ装置の
読出し動作を示したタイミング図である。
ンタリーブモードで読出される時の半導体メモリ装置の
読出し動作を示したタイミング図である。
【図１１】図１０のタイミング図によるメモリセルアレ
ーのメモリセルアクセス動作及びメモリセルアレーの二
個のバンクを示す図である。
ーのメモリセルアクセス動作及びメモリセルアレーの二
個のバンクを示す図である。
Claims (27)
- 【請求項１】 共通のローアドレスによってアクセスさ
れる複数のメモリセルを含む複数のメモリブロックを有
する半導体メモリ装置のメモリセルにアクセスする方法
において、 異なるメモリブロックの連続読出しまたは書込み動作を
検出する段階と、 前記連続読出しまたは書込み動作の最初の動作期間に、
読出されたり書込まれたりする次のメモリブロックのア
ドレスを予め取得する段階と、 前記最初の動作後に連続的に読出されたり書込まれたり
するメモリブロックを有するメモリバンクのプリチャー
ジを、前記連続読出しまたは書込み動作が終了する時ま
で保留する段階と、 を含むことを特徴とする半導体メモリ装置のメモリセル
アクセス方法。 - 【請求項２】 連続読出しまたは書込み動作を検出して
有効なフラグを発生させる段階をさらに含むことを特徴
とする請求項１に記載の半導体メモリ装置のメモリセル
アクセス方法。 - 【請求項３】 前記有効なフラグの入力を受けてプリチ
ャージ命令を保留する段階をさらに含むことを特徴とす
る請求項２に記載の半導体メモリ装置のメモリセルアク
セス方法。 - 【請求項４】 前記有効フラグの信号は、前記メモリ装
置のアドレスピンを通して入力されることを特徴とする
請求項２に記載の半導体メモリ装置のメモリセルアクセ
ス方法。 - 【請求項５】 読出されたり書込まれたりする次のバン
クを知らせる次のバンク信号がアドレスピンを通してメ
モリ装置に入力されることを特徴とする請求項２に記載
の半導体メモリ装置のメモリセルアクセス方法。 - 【請求項６】 連続読出しまたは書込み動作の最初の動
作期間に読出されたり書込まれたりする次のバンクを知
らせる次のバンク信号を予め取得する段階をさらに含む
ことを特徴とする請求項１に記載の半導体メモリ装置の
メモリセルアクセス方法。 - 【請求項７】 前記有効フラグがオフされる場合にプリ
チャージ命令を発生する段階をさらに含むことを特徴と
する請求項２に記載の半導体メモリ装置のメモリセルア
クセス方法。 - 【請求項８】 前記メモリ装置は、ダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）であることを特徴とする
請求項１に記載の半導体メモリ装置のメモリセルアクセ
ス方法。 - 【請求項９】 前記連続読出しまたは書込み動作は、一
つのアクティブバンク命令が発生した後に終了すること
を特徴とする請求項１に記載の半導体メモリ装置のメモ
リセルアクセス方法。 - 【請求項１０】 一つ以上のメモリバンクの間でインタ
リーブする段階をさらに含むことを特徴とする請求項１
に記載の半導体メモリ装置のメモリセルアクセス方法。 - 【請求項１１】 前記連続読出しまたは書込み動作の終
了時にプリチャージ命令を発生する段階をさらに含むこ
とを特徴とする請求項１に記載の半導体メモリ装置のメ
モリセルアクセス方法。 - 【請求項１２】 前記プリチャージ命令は、ヒドンプリ
チャージ命令であって外部で発生することを特徴とする
請求項１１に記載の半導体メモリ装置のメモリセルアク
セス方法。 - 【請求項１３】 共通のローアドレスとブロックローア
ドレスによってアクセスされる複数のメモリブロック
と、 前記複数のメモリブロック内の各々の各メモリセルから
読出されるデータをセンシングするために、前記各メモ
リセルに対応するビットライン及びセンス増幅器と、 連続メモリアクセス動作が、最初のローアドレス及び最
初のメモリブロックで最初のメモリアクセス動作が実行
されて、次のメモリアクセス動作が最初のローアドレス
と同一のローアドレスと前記最初のメモリブロックとは
異なるブロックアドレスとを有する二番目のメモリブロ
ックで実行される場合に、最初のメモリアクセス動作の
終了時にプリチャージ信号の活性化を禁止するためのヒ
ドンプリチャージ制御回路と、 を含むことを特徴とする半導体メモリ装置。 - 【請求項１４】 前記ヒドンプリチャージ制御回路は、
読出し命令とギャップレス動作制御信号の発生に基づい
てプリチャージ信号の活性化を禁止することを特徴とす
る請求項１３に記載の半導体メモリ装置。 - 【請求項１５】 前記ギャップレス動作制御信号が有効
なロジック状態である時、プリチャージ動作が禁止され
て連続動作が実行されることを特徴とする請求項１４に
記載の半導体メモリ装置。 - 【請求項１６】 前記ヒドンプリチャージ制御回路は、
プリチャージされるバンクアドレスの入力を受けること
を特徴とする請求項１３に記載の半導体メモリ装置。 - 【請求項１７】 現在バンク選択回路と次のバンク選択
回路を含み、前記現在バンク選択回路は最初のギャップ
レス読出し動作のためのバンクアドレス信号を発生し
て、前記次のバンク選択回路は二番目のギャップレス読
出し動作のためのバンクアドレス信号を発生することを
特徴とする請求項１３に記載のバンクアドレス発生回路
をさらに含む半導体メモリ装置。 - 【請求項１８】 前記次のバンク選択回路は、最初のギ
ャップレス読出し動作の読出し命令とギャップレス制御
信号に応答してバンクアドレスの入力を受けることを特
徴とする請求項１７に記載の半導体メモリ装置。 - 【請求項１９】 前記ヒドンプリチャージ制御回路は、
プリチャージされるバンクアドレスの入力を受けること
を特徴とする請求項１３に記載の半導体メモリ装置。 - 【請求項２０】 前記メモリバンクをアクセスするため
の少なくとも１ビットのバンクアドレスピンをさらに含
むことを特徴とする請求項１３に記載の半導体メモリ装
置。 - 【請求項２１】 前記少なくとも１ビットのバンクアド
レスピンは、二番目のギャップレス読出し動作のための
二番目のバンクアドレスの入力を受けることを特徴とす
る請求項２０に記載の半導体メモリ装置。 - 【請求項２２】 読出し命令と連続読出し動作の最初の
動作のためのギャップレス制御信号に応答してブロック
アドレスを発生するためのブロックアドレス発生回路を
さらに含むことを特徴とする請求項１３に記載の半導体
メモリ装置。 - 【請求項２３】 前記ブロックアドレス発生回路は、ア
クティブ命令に応答してブロックアドレスの入力を受け
ることを特徴とする請求項２２に記載の半導体メモリ装
置。 - 【請求項２４】 一つのグロ−バルワードラインを共有
し、各々のブロックワードラインを有する複数のメモリ
ブロックで構成されたメモリセルアレーと、 ブロックアドレスによって前記複数のメモリブロック中
の一つのメモリブロックを活性化するために同一のグロ
−バルワードラインを有するブロックアドレスを発生さ
せるためにギャップレス連続読出し動作を示す第１状態
のギャップレス動作制御信号に応答するブロックアドレ
ス発生回路と、 を含み、前記活性化されたメモリブロックはプリチャー
ジ命令が発生する時までアクセス可能なことを特徴とす
る半導体メモリ装置。 - 【請求項２５】 第２状態のギャップレス動作制御信号
に応答するプリチャージ命令発生回路をさらに含むこと
を特徴とする請求項２４に記載の半導体メモリ装置。 - 【請求項２６】 前記ギャップレス連続読出し動作の第
１バンクアドレスのための現在バンク選択回路と前記ギ
ャップレス連続読出し動作の第２バンクアドレスのため
の次のバンク選択回路を含むバンクアドレス発生回路を
さらに含むことを特徴とする請求項２４に記載の半導体
メモリ装置。 - 【請求項２７】 前記次のバンク選択回路は、前記第１
のギャップレス連続読出し動作の読出し命令と第１状態
の前記ギャップレス制御回路に応答するバンクアドレス
の入力を受けることを特徴とする請求項２６に記載の半
導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR10-2001-0080225A KR100443910B1 (ko) | 2001-12-17 | 2001-12-17 | 반도체 메모리 장치 및 이 장치의 메모리 셀 억세스 방법 |
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| Publication Number | Publication Date |
|---|---|
| JP2003217279A true JP2003217279A (ja) | 2003-07-31 |
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|---|---|---|---|
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| Country | Link |
|---|---|
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| TW (1) | TW574710B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005108408A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | ワードライン活性化方法及び半導体メモリ装置 |
| WO2007116439A1 (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Limited | 半導体メモリおよびメモリシステム |
| US7518942B2 (en) | 2005-11-04 | 2009-04-14 | International Business Machines Corporation | Semiconductor storage device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607332B1 (ko) * | 2004-04-20 | 2006-08-01 | 주식회사 하이닉스반도체 | 라이트/프리차지 플래그 발생 회로 및 이를 이용한 센스증폭기의 비트라인 분리 구동 회로 |
| KR20050112973A (ko) * | 2004-05-28 | 2005-12-01 | 삼성전자주식회사 | 다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법 |
| KR101673233B1 (ko) * | 2010-05-11 | 2016-11-17 | 삼성전자주식회사 | 트랜잭션 분할 장치 및 방법 |
| KR20180058478A (ko) * | 2016-11-24 | 2018-06-01 | 에스케이하이닉스 주식회사 | 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 리드 및 라이트 동작 방법 |
| US10141042B1 (en) * | 2017-05-23 | 2018-11-27 | Micron Technology, Inc. | Method and apparatus for precharge and refresh control |
| JPWO2019106710A1 (ja) | 2017-11-28 | 2019-12-12 | 中洲電機株式会社 | 搬送装置及び搬送システム |
| KR102570454B1 (ko) | 2018-04-06 | 2023-08-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
| KR102576767B1 (ko) * | 2018-12-03 | 2023-09-12 | 에스케이하이닉스 주식회사 | 반도체장치 |
| KR20210077081A (ko) | 2019-12-16 | 2021-06-25 | 에스케이하이닉스 주식회사 | 반도체시스템 및 반도체장치 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339686A (ja) * | 1995-06-13 | 1996-12-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH0963264A (ja) * | 1995-08-18 | 1997-03-07 | Fujitsu Ltd | 同期型ｄｒａｍ |
| JPH09115283A (ja) * | 1995-10-13 | 1997-05-02 | Nec Corp | 半導体記憶装置 |
| JPH1125669A (ja) * | 1997-06-30 | 1999-01-29 | Fujitsu Ltd | 半導体記憶装置 |
| JP2000137982A (ja) * | 1998-08-26 | 2000-05-16 | Fujitsu Ltd | 高速ランダムアクセス可能なメモリデバイス |
| JP2000195262A (ja) * | 1998-12-25 | 2000-07-14 | Internatl Business Mach Corp <Ibm> | Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法 |
| JP2000207883A (ja) * | 1999-01-14 | 2000-07-28 | Nec Eng Ltd | シンクロナスｄｒａｍ |
| JP2001014842A (ja) * | 1999-06-28 | 2001-01-19 | Toshiba Corp | 半導体記憶装置及びメモリ混載ロジックｌｓｉ |
| JP2001256106A (ja) * | 2000-03-13 | 2001-09-21 | Fuji Xerox Co Ltd | メモリアクセスシステム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969125A (en) * | 1989-06-23 | 1990-11-06 | International Business Machines Corporation | Asynchronous segmented precharge architecture |
| US5835952A (en) * | 1993-07-14 | 1998-11-10 | Matsushita Electric Industrial Co., Ltd. | Monolithic image data memory system and access method that utilizes multiple banks to hide precharge time |
| US5619464A (en) * | 1995-06-07 | 1997-04-08 | Advanced Micro Devices, Inc. | High performance RAM array circuit employing self-time clock generator for enabling array accessess |
| US5598374A (en) * | 1995-07-14 | 1997-01-28 | Cirrus Logic, Inc. | Pipeland address memories, and systems and methods using the same |
| US5748551A (en) * | 1995-12-29 | 1998-05-05 | Micron Technology, Inc. | Memory device with multiple internal banks and staggered command execution |
| JPH09288614A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体集積回路装置、半導体記憶装置およびそのための制御回路 |
| US5950219A (en) * | 1996-05-02 | 1999-09-07 | Cirrus Logic, Inc. | Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same |
| US5825710A (en) * | 1997-02-26 | 1998-10-20 | Powerchip Semiconductor Corp. | Synchronous semiconductor memory device |
| US6026466A (en) * | 1997-06-16 | 2000-02-15 | Integrated Silicon Solution, Inc. | Multiple row address strobe DRAM architecture to improve bandwidth |
| US5889714A (en) * | 1997-11-03 | 1999-03-30 | Digital Equipment Corporation | Adaptive precharge management for synchronous DRAM |
| JP3204200B2 (ja) * | 1998-02-25 | 2001-09-04 | 日本電気株式会社 | 半導体メモリ装置 |
-
2001
- 2001-12-17 KR KR10-2001-0080225A patent/KR100443910B1/ko not_active IP Right Cessation
-
2002
- 2002-05-15 US US10/146,694 patent/US6862244B2/en not_active Expired - Lifetime
- 2002-10-25 TW TW91125051A patent/TW574710B/zh not_active IP Right Cessation
- 2002-12-02 DE DE10258131A patent/DE10258131B4/de not_active Expired - Fee Related
- 2002-12-17 JP JP2002365793A patent/JP4744777B2/ja not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339686A (ja) * | 1995-06-13 | 1996-12-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH0963264A (ja) * | 1995-08-18 | 1997-03-07 | Fujitsu Ltd | 同期型ｄｒａｍ |
| JPH09115283A (ja) * | 1995-10-13 | 1997-05-02 | Nec Corp | 半導体記憶装置 |
| JPH1125669A (ja) * | 1997-06-30 | 1999-01-29 | Fujitsu Ltd | 半導体記憶装置 |
| JP2000137982A (ja) * | 1998-08-26 | 2000-05-16 | Fujitsu Ltd | 高速ランダムアクセス可能なメモリデバイス |
| JP2000195262A (ja) * | 1998-12-25 | 2000-07-14 | Internatl Business Mach Corp <Ibm> | Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法 |
| JP2000207883A (ja) * | 1999-01-14 | 2000-07-28 | Nec Eng Ltd | シンクロナスｄｒａｍ |
| JP2001014842A (ja) * | 1999-06-28 | 2001-01-19 | Toshiba Corp | 半導体記憶装置及びメモリ混載ロジックｌｓｉ |
| JP2001256106A (ja) * | 2000-03-13 | 2001-09-21 | Fuji Xerox Co Ltd | メモリアクセスシステム |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005108408A (ja) * | 2003-09-26 | 2005-04-21 | Samsung Electronics Co Ltd | ワードライン活性化方法及び半導体メモリ装置 |
| JP4594015B2 (ja) * | 2003-09-26 | 2010-12-08 | 三星電子株式会社 | ワードライン活性化方法及び半導体メモリ装置 |
| US7518942B2 (en) | 2005-11-04 | 2009-04-14 | International Business Machines Corporation | Semiconductor storage device |
| WO2007116439A1 (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Limited | 半導体メモリおよびメモリシステム |
| KR100953607B1 (ko) * | 2006-03-30 | 2010-04-20 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 메모리 및 메모리 시스템 |
| US8107313B2 (en) | 2006-03-30 | 2012-01-31 | Fujitsu Semiconductor Limited | Semiconductor memory and memory system |
| JP5212100B2 (ja) * | 2006-03-30 | 2013-06-19 | 富士通セミコンダクター株式会社 | 半導体メモリおよびメモリシステム |
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