JPH08339686A

JPH08339686A - 半導体記憶装置

Info

Publication number: JPH08339686A
Application number: JP7145987A
Authority: JP
Inventors: Isao Tanaka; 功田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-06-13
Filing date: 1995-06-13
Publication date: 1996-12-24
Anticipated expiration: 2016-07-11
Also published as: JP3185610B2

Abstract

(57)【要約】【目的】連続するメモリ領域に対する読みだし時にお
けるプリチャージ回数低減を可能とし，低消費電力化を
実現する。【構成】連続して読みだされるワード数をフラグレジ
スタに格納し，このフラグとサイクルカウンタの値によ
って，アクセス制御回路によりワード線制御回路，プリ
チャージ回路を制御する。連続読みだし期間中はアクセ
スの対象とならないビット線電位はプリチャージレベル
にあるので，アクセス制御回路によりプリチャージ動作
を停止することができる。アクセスするメモリセルをサ
ブワード線，ビット線を切り替え，順次出力制御回路と
接続することによって，連続するメモリ領域の読みだし
を実現する。このため，プリチャージ回数が低減され低
消費電力化が実現される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、連続するメモリ領域へ
のアクセスを要求される半導体記憶装置、特に高速なア
クセス実現のためにビット線をプリチャージする方式の
半導体記憶装置に関するものである。

【０００２】

【従来の技術】近年、データ処理の高速化への要求と共
に、メモリアクセスの低消費電力化への要求が高まって
きている。しかしながら、メモリの高速性を維持しなが
ら低消費電力化を実現することは容易でない。そこで、
連続するメモリ領域をアクセスする場合には、開始アド
レス情報をデコードし、そのデコード結果から時間的に
順次アクセスの対象となるワード線、ビット線を選択す
ることによってデータを出力する半導体記憶装置が考案
され、メモリ本体への外部からのアクセス回数を低減し
メモリの高速化と低消費電力化を実現している。

【０００３】以下図面を参照しながら、その半導体記憶
装置の一例について説明する。図５は従来の半導体記憶
装置の概略構成図を示すものであり、図６は従来例にお
けるタイミング図である。図５において、５００はデー
タを記憶するメモリセル１００をM×N個マトリックス状
に配置したメモリセルアレイであり、それぞれのメモリ
セルにはデータを読み出すビット線ＢＬと、データの出
力を制御するワード線ＷＬが接続されており、行デコー
ダ５０１、ワード線制御回路５０７によって制御され
る。ビット線はそれぞれカラムセレクタ５１０、ビット
線を所定のプリチャージ電位まで充電するプリチャージ
回路５０９に接続され、その出力部には外部への出力の
ために出力回路５１１が接続されている。５０４はワー
ド線制御回路５０７を制御するアクセス制御回路、５０
８はカラムセレクタ５１０を制御する出力制御回路であ
る。

【０００４】以上のように構成された半導体記憶装置に
ついて、以下その動作についてカラム数（N）が４であ
り連続する３アドレスのデータを読みだす場合を想定し
て説明する。メモリに対するアクセスが開始されていな
い時刻T0においては全てのビット線ＢＬはプリチャージ
状態にあり、プリチャージレベル（この例の場合、電源
電圧VDD）に充電されている。時刻T1において連続メモ
リ領域に対するアクセス命令が発行され、開始アドレス
情報に従ってワード線ＷＬが選択され活性化される。活
性化したワード線に接続されたメモリセルからはビット
線上にデータが読みだされる。この時、アクセスが開始
されたアクセスサイクル１では開始アドレス情報にした
がってカラム０が選択されビット線ＢＬ１が出力回路５
１１に接続されカラムアドレス０に相当するデータが外
部へ出力される。この時、全てのビット線上にはメモリ
セルから出力されたデータが読みだされているため、次
回のアクセスサイクルではビット線のプリチャージ動作
が必要となる。そして、アクセスサイクル２ではサイク
ルカウンタ５０６の値が更新されこの値と開始アドレス
情報から出力制御信号によってカラム１が選択されビッ
ト線ＢＬ２が出力回路５１１に接続されカラムアドレス
１に相当するデータが出力される。以下同様にカラム２
のデータが出力される。この過程において外部からの入
力アドレスが更新されるのはアクセスサイクル１の期間
中のみであり、以降の２サイクル目以降はアクセス制御
回路５０４とワード線制御回路５０７により選択するワ
ード線、ビット線を切り替えただけであり、この期間中
はアドレスを更新するためにアドレスを生成する部分で
の電流は発生しない。連続する３アドレスのデータをワ
ード線、ビット線を切り替え順次出力することにより、
アクセススピードを阻害することなく低消費電力化を実
現する。

【０００５】

【発明が解決しようとする課題】上記のような構成にお
いては、ワード線制御回路５０７によりアクセスするワ
ード線を活性化しメモリセルを順次選択し出力制御部で
外部出力回路５１１に接続するビット線を切り替えるこ
とによって連続したメモリ空間へのアクセスを実現す
る。このため、上記のような構成では、アクセスする度
に選択されたワード線に接続されたメモリセルからのア
クセスにより全てのビット線の電位は引き落とされる可
能性があり（メモリセル内のデータに依存する）、連続
してメモリ領域にアクセスする場合には、ビット線電位
をアクセスする毎にプリチャージする必要があり、プリ
チャージに要する消費電力が増大するという問題点を有
していた。

【０００６】本発明の目的は上記問題点に鑑み、簡単な
回路を付加するだけで連続するメモリ領域に対するアク
セスを実現し、ビット線プリチャージの回数を削減する
ことにより連続読みだし動作時の消費電力を低減する半
導体記憶装置を提供するものである。

【０００７】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、連続するアドレス空間
をアクセスしている期間中はワード線制御回路により読
みだされるアドレスに相当する主ワード線を活性化状態
に維持し、アクセス制御回路によりアクセスするビット
線を選択すると同時にメモリセルに接続されたサブワー
ド線の活性化状態を制御することにより、アクセスする
メモリセルを順次選択しビット線上にデータを出力し、
この出力を所定の制御信号により順次出力回路に接続す
るものである。

【０００８】

【作用】本発明は上記した構成によって、小規模な回路
の追加により開始アドレスに関係なく連続するメモリ領
域へのアクセス時のプリチャージで消費される電力を低
減することが可能となる。

【０００９】

【実施例】以下本発明の一実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。図１は本発明の一
実施例における半導体記憶装置の概略構成図である。図
１においては、それぞれ複数のメモリセルからなるメモ
リブロック１０１a、１０１bを列方向に２つ配置した場
合を示す。同図において、１００はデータを格納するメ
モリセルであり、データを出力するビット線ＢＬと、メ
モリブロックごとに設けられたサブワード線ＳＷＬに接
続されている。１０２は行アドレス情報を解読する行デ
コーダである。行デコーダ１０２の出力端子には複数の
メモリブロック１０１a、１０１bに亘る主ワード線ＭＷ
Ｌが接続されている。１１０はアクセスすべきビット線
を選択するカラムセレクタ回路であり、カラムセレクト
信号線とビット線ＢＬが接続される。１０３は主ワード
線ＭＷＬとメモリブロック選択信号に接続されサブワー
ド線のうち選択されたメモリブロックのサブワード線の
みを活性化するサブデコーダである。ビット線はそれぞ
れカラムセレクタ１１０に入力され、その出力部には外
部への出力のために出力回路１１１が接続されている。
また、１０９はビット線を所定のプリチャージレベルに
充電するプリチャージ回路であり、１０４は行デコー
ダ、プリチャージ回路を制御するアクセス制御回路、１
０８はアクセスするカラムアドレス情報を解読しカラム
セレクタ１１０、サブデコーダ１０３を制御する出力制
御回路である。また、１０５は連続して読みだすデータ
の数（最大カラム数分）を示す連続読みだしフラグを格
納するフラグレジスタであり、１０６はフラグレジスタ
１０５の値を参照しクロックに同期してカウントアップ
またはカウントダウン（本実施例の場合はカウントアッ
プ）するサイクルカウンタである。

【００１０】以上のように構成された半導体記憶装置に
ついて、以下図１及び図２を用いてその動作を説明す
る。ここで、図２は上記半導体記憶装置のタイミング図
である。本実施例においてはカラム数を２とし、連続す
る２アドレスを連続して読みだす場合について説明す
る。本発明半導体記憶装置では、初期状態T0において
は、全てのビット線ＢＬはプリチャージレベルにプリチ
ャージされている。

【００１１】まず、アクセスの開始アドレスがカラムア
ドレス０を示していた場合について説明する。いま、時
刻T1において連続メモリ領域に対するアクセス命令が発
行され、開始アドレス情報に従って該当する主ワード線
ＭＷＬ１が活性化される。この時、連続する２アドレス
のデータを読みだすことがフラグレジスタ１０５中に書
き込まれ、サイクルカウンタ１０６がクリアされ、開始
アドレスにより初期値が設定される。この場合、カラム
アドレスが０であるから０が設定される。活性化された
主ワード線ＭＷＬ１に接続されているサブデコーダ１０
３のうち、開始アドレス情報とサイクルカウンタの値に
より選択されたメモリブロックのサブワード線に対して
のみ出力制御回路１０８からブロック選択信号が出力さ
れ、サブワード線ＳＷＬ１が活性化される。これにより
メモリセルからは記憶されたデータがビット線ＢＬ上に
読みだされる。アクセスが開始されたアクセスサイクル
１では開始アドレス情報にしたがってカラム０が選択さ
れておりメモリデータがカラムセレクタ１１０を通して
出力回路１１１に接続されカラムアドレス０に相当する
データが外部へ出力される。

【００１２】次のアクセスサイクル２ではサイクルカウ
ンタ１０６の値が更新されこの値と開始アドレス情報か
ら出力制御回路１０８によってメモリブロック１０１ｂ
内のサブワード線ＳＷＬ２が活性化され、同時にこのメ
モリブロック中のビット線が出力回路１１１に接続され
カラムアドレス１に相当するデータが出力される。この
ときフラグレジスタ内の連続読みだしフラグは更新され
ておらず、このフラグを参照するアクセス制御回路１０
４によりワード線制御回路はメモリサイクル１と同一の
主ワード線ＭＷＬ１を活性化状態で保持している。ま
た、同時にこのフラグが立っている期間中はアクセス制
御回路によってプリチャージは停止される。フラグレジ
スタはサイクルカウンタの値が（連続読みだしワード数
ー１）の値になる迄クリアされない。サイクルカウンタ
の値が１（即ち、連続読みだしワード数ー１）になる
と、フラグレジスタの値はクリアされる。このフラグを
参照しサイクル２にはいると、主ワード線ＭＷＬ１の活
性化状態は解除され、次のメモリアクセスの準備にはい
り、プリチャージ回路によりビット線のプリチャージが
開始される。この過程においてメモリサイクル１の期間
はプリチャージ動作は行われておらず、このサイクル期
間はアクセスすべきメモリブロック、ビット線を切り替
えただけであり、ビット線のプリチャージ、外部からの
アドレス更新で消費される電流は発生しない。連続する
２アドレスのデータを外部からアドレス更新することな
く順次出力することにより、アクセススピードを阻害す
ることなく低消費電力化を実現する。

【００１３】本実施例ではメモリ領域が異なるワード線
にまたがらない場合、最大カラム数分のデータを外部か
らアドレス更新することなく順次出力することが可能で
あり、アクセススピードを阻害することなく低消費電力
化を実現する。

【００１４】上記の説明では開始アドレスが０の場合に
ついて説明したが、開始アドレスは０でなくてもよく、
その時はフラグレジスタに設定される初期値が相当する
カラムアドレスに対応する値に設定される。即ち、開始
アドレスがカラム１を示している場合ではフラグレジス
タには１が設定され、ここからサイクルカウンタの値が
更新されていき、この値が（連続読みだしワード数ー
１）になるまで上記の説明と同様な課程で連続読みだし
動作が継続される。この場合にもフラグレジスタの値が
クリアされるまではアクセス制御回路によってプリチャ
ージ動作は停止されており低消費電力化が実現される。

【００１５】図３は本発明の請求項２の一実施例におけ
る半導体記憶装置の概略構成図を示すものである。図３
においては、一例としてそれぞれ複数のメモリセルから
なるメモリブロック３０１a、３０１bを列方向に２つ配
置した場合を示す。同図において、１００はデータを格
納するメモリセルであり、データを出力するビット線Ｂ
Ｌと、メモリブロックごとに設けられたサブワード線Ｓ
ＷＬに接続されている。３０２は行デコーダである。３
０７はワード線制御回路である。３０７の出力端子には
複数のメモリブロック３０１a、３０１bに亘る主ワード
線ＭＷＬが接続されている。３０８はアクセスするコラ
ム情報を解読しカラムセレクタ回路を制御する出力制御
回路である。３１０はアクセスすべきビット線を選択す
るカラムセレクタ回路であり、カラムセレクト信号線と
ビット線ＢＬが接続される。３０３は主ワード線ＭＷＬ
とメモリブロック選択信号に接続されサブワード線のう
ち選択されたメモリブロックのサブワード線のみを活性
化するサブデコーダである。３０９はワード線制御回
路、プリチャージ回路を制御するアクセス制御回路であ
る。また、３０５は連続して読みだすデータの数を示す
連続読みだしフラグを格納するフラグレジスタであり、
３０６はフラグレジスタの値を参照しクロックに同期し
てカウントアップまたはカウントダウン（この例の場合
はカウントアップ）するサイクルカウンタである。

【００１６】以上のように構成された半導体記憶装置に
ついて、以下図３及び図４を用いてその動作を説明す
る。ここで、図４は上記半導体記憶装置のタイミング図
である。本実施例においてはカラム数を２とし、連続す
る２アドレスを連続して読みだす場合について説明す
る。本発明半導体記憶装置では、初期状態T0において
は、全てのビット線ＢＬはプリチャージレベルにプリチ
ャージされている。

【００１７】まず、アクセスの開始アドレスがメモリブ
ロック０（カラムアドレス０）を示していた場合につい
て説明する。いま、時刻T1において連続メモリ領域に対
するアクセス命令が発行され、開始アドレス情報に従っ
て主ワード線ＭＷＬ１が活性化される。この時、連続す
る２アドレスのデータを読みだすことがフラグレジスタ
中に書き込まれ、サイクルカウンタがクリアされる。活
性化された主ワード線ＭＷＬ１に接続されているサブデ
コーダのうち、開始アドレス情報とサイクルカウンタの
値により選択されたメモリブロックのサブワード線に対
してのみ出力制御回路からブロック選択信号が出力さ
れ、サブワード線ＳＷＬ１が活性化される。メモリセル
からは記憶されたデータがビット線ＢＬ上に読みだされ
る。アクセスが開始されたアクセスサイクル１では開始
アドレス情報にしたがってカラム０が選択されておりメ
モリデータがカラムセレクタ３１０を通して出力回路３
１１に接続されカラムアドレス０に相当するデータが外
部へ出力される。

【００１８】次のアクセスサイクル２ではサイクルカウ
ンタの値が更新されこの値と開始アドレス情報から出力
制御回路によってメモリブロック３０１ｂが選択され、
サブワード線ＳＷＬ２が活性化され、同時にこのメモリ
ブロック内のビット線が出力回路３１１に接続されカラ
ムアドレス１に相当するデータが出力される。このとき
フラグレジスタ内の連続読みだしフラグは更新されてお
らず、このフラグを参照するアクセス制御回路３０４に
よりワード線制御回路はメモリサイクル１と同一の主ワ
ード線ＭＷＬ１を活性化状態で保持している。また、同
時にこのフラグが立っている期間中はアクセス制御回路
によってプリチャージは停止される。フラグレジスタは
サイクルカウンタの値が（連続読みだしワード数ー１）
の値になる迄クリアされない。サイクルカウンタの値が
１（即ち、連続読みだしワード数ー１）になると、フラ
グレジスタの値はクリアされる。これによりサイクル２
にはいると、主ワード線ＭＷＬ１の活性化状態はワード
線制御回路３０７によって解除され、次のメモリアクセ
スの準備にはいり、プリチャージ回路によりビット線の
プリチャージが開始される。この過程においてメモリサ
イクル１の期間はプリチャージ動作は行われておらず、
このサイクル期間はアクセスすべきメモリブロック、ビ
ット線を切り替えただけであり、ビット線のプリチャー
ジ、外部からのアドレス更新で消費される電流は発生し
ない。連続する２アドレスのデータを外部からアドレス
更新することなく順次出力することにより、アクセスス
ピードを阻害することなく低消費電力化を実現する。

【００１９】次に、開始アドレスがメモリブロック１を
示す場合について説明する。時刻T1において連続メモリ
領域に対するアクセス命令が発行され、開始アドレス情
報に従って主ワード線ＭＷＬ１が活性化される。この
時、連続する２アドレスのデータを読みだすことがフラ
グレジスタ中に書き込まれ、サイクルカウンタがクリア
される。活性化された主ワード線に接続されているサブ
デコーダのうち、開始アドレス情報とサイクルカウンタ
の値により選択されたメモリブロック３０１ｂのサブデ
コーダに対してのみ出力制御回路からブロック選択信号
が出力され、サブワード線ＳＷＬ２が活性化される。こ
の場合にはアクセスが開始されたアクセスサイクル１で
は開始アドレス情報にしたがってメモリブロック３０１
ｂが選択されており、このメモリブロック内のメモリデ
ータがカラムセレクタ３１０を通して出力回路３１１に
接続されカラムアドレス１に相当するデータが外部へ出
力される。

【００２０】次のアクセスサイクル２ではサイクルカウ
ンタの値が更新されこの値と開始アドレス情報から出力
制御回路によってメモリブロック３０１aが選択されビ
ット線ＢＬが出力回路３１１に接続されカラムアドレス
０に相当するデータが出力される。このとき、開始アド
レス情報とカウンタの値によりアドレスが次の主ワード
線ＭＷＬ２に移ったことが判定され、出力制御回路から
ワード線制御回路にワード線の更新を促す信号が発行さ
れ、主ワード線ＭＷＬ２が活性化され、これにもとづき
サブワード線ＳＷＬ３が活性化される。この期間中は連
続読みだしフラグは更新されておらず、このフラグが立
っている期間中アクセス制御回路によってプリチャージ
は停止される。フラグレジスタは、次の連続読みだし要
求がくるか、サイクルカウンタの値が（連続読みだしワ
ード数ー１）の値になる迄クリアされない。サイクルカ
ウンタの値が１（即ち、連続読みだしワード数ー１）に
なると、フラグレジスタの値はクリアされる。これによ
りサイクル２にはいると、主ワード線ＭＷＬ２の活性化
状態はワード線制御回路３０７によって解除され、次の
メモリアクセスの準備にはいり、プリチャージ回路によ
りビット線のプリチャージが開始される。

【００２１】本実施例によれば、連続するメモリ領域を
読み出す場合、メモリ領域が異なる２ワード線にまたが
った場合でも最大カラム数分（この場合２アドレス分）
のデータを１回のプリチャージ動作でアクセスすること
が出来る。

【００２２】以上のように本実施例によれば、連続ワー
ド数フラグを格納するフラグレジスタと、前記連続ワー
ド数フラグに応じてカウントするサイクルカウンタと、
前記フラグレジスタの値に基づいてワード線制御回路、
プリチャージ回路を制御するアクセス制御回路と、前記
サイクルカウンタの値と開始アドレス情報に応じてカラ
ム選択信号を出力する出力制御回路を設け、選択する主
ワード線、サブワード線、ビット線を時間的に切り替
え、順次出力することによってハードウェア量をほとん
ど増加することなく連続メモリ領域アクセス時のプリチ
ャージに要する低消費電力化を実現する半導体記憶装置
を構成することができる。また、本発明の第２の実施例
では、メモリブロックを分割し、そのブロックごとのサ
ブワード線をワード線制御回路からの主ワード線出力と
アクセス制御回路からのブロック選択信号を用いて制御
し、主ワード線を行アドレスデコーダ出力とアクセス制
御回路からの制御信号を入力とするワード線制御回路を
用いて制御することによりアクセス空間が２つのワード
線にまたがった場合でも最大カラム数分のデータを１回
のプリチャージサイクルで実現すると言う効果を有す
る。

【００２３】

【発明の効果】以上のように本発明は連続するメモリ領
域へのアクセス時に、連続して読みだすワード数（Ｎ）
に応じて、読みだされる領域に対応する主ワード線を該
当する期間中活性化状態に保持し、主ワード線の選択情
報と出力制御回路の制御信号出力によりサブワード線の
制御、ビット線の選択を行ない順次データを出力し、ア
クセス領域が異なるワード線にまたがった場合には、異
なるワード線にアドレスがさしかかった時点で主ワード
線を切り替え、サブワード線、ビット線の選択を行い順
次データを出力する。アクセスフラグレジスタの値によ
り連続アクセス期間が終了したことを判定しプリチャー
ジ回路を制御してやることにより、連続するメモリ領域
に対するアクセス時のプリチャージ回数を低減し低消費
電力化を実現することができる。

【図面の簡単な説明】

【図１】本発明の請求項１の実施例における半導体記憶
装置の概略構成図

【図２】同実施例における動作説明のためのタイミング
図

【図３】本発明の請求項２の実施例における半導体記憶
装置の概略構成図

【図４】同実施例における動作説明のためのタイミング
図

【図５】従来の半導体記憶装置の概略構成図

【図６】同従来例における動作説明のためのタイミング
図

【符号の説明】

１００メモリセル１０１a〜１０１b メモリセルアレイ１０２行デコーダ１０３サブデコーダ１０４アクセス制御回路１０５フラグレジスタ１０６サイクルカウンタ１０８出力制御回路１０９プリチャージ回路１１０カラムセレクタ回路１１１出力回路

Claims

【特許請求の範囲】

【請求項１】メモリセルをマトリクス状に配置し構成す
るメモリセルアレイを複数に分割したメモリブロック
と、行アドレス情報を解読し主ワード線を制御する行デコー
ダと、前記主ワード線と前記メモリセルに接続されデータの入
出力を制御するサブワード線を制御するサブデコーダ
と、前記メモリセルに接続され格納されているデータを読み
だすビット線と、前記ビット線とデータ入出力線を電気的に接続するカラ
ムセレクタと、前記ビット線を所定の電位まで充電するプリチャージ回
路と、連続して読みだすワード数を表す連続ワード数フラグを
格納するフラグレジスタと、前記フラグレジスタの値に応じて前記行デコーダと前記
プリチャージ回路に制御信号を出力するアクセス制御回
路と、前記フラグレジスタに格納された値に応じてサイクル数
をカウントするサイクルカウンタと、前記サイクルカウンタのカウント数とカラムアドレス情
報に応じてメモリブロック選択信号を出力し前記カラム
セレクタを切り替える出力制御回路と、前記カラムセレクタを介してデータを外部へ出力する出
力回路とを具備することを特徴とする半導体記憶装置。
【請求項２】メモリセルをマトリクス状に配置し構成す
るメモリセルアレイを複数に分割したメモリブロック
と、行アドレス情報を解読する行デコーダと、前記主ワード線と前記メモリセルに接続されデータの入
出力を制御するサブワード線を制御するサブデコーダ
と、前記メモリセルに接続され格納されているデータを読み
だすビット線と、前記ビット線とデータ入出力線を電気的に接続するカラ
ムセレクタと、前記ビット線を所定の電位まで充電するプリチャージ回
路と、連続して読みだすワード数を表す連続ワード数フラグを
格納するフラグレジスタと、前記行デコーダに接続され前記主ワード線を制御するワ
ード線制御回路と、前記フラグレジスタの値に応じて前記ワード線制御回路
と前記プリチャージ回路に制御信号を出力するアクセス
制御回路と、前記フラグレジスタに格納された値に応じてサイクル数
をカウントするサイクルカウンタと、前記サイクルカウンタのカウント数とカラムアドレス情
報に応じてメモリブロック選択信号を出力し前記カラム
セレクタを切り替える出力制御回路と、前記カラムセレクタを介してデータを外部へ出力する出
力回路とを具備することを特徴とする半導体記憶装置。