JP4555416B2 - 半導体集積回路およびその制御方法 - Google Patents
半導体集積回路およびその制御方法 Download PDFInfo
- Publication number
- JP4555416B2 JP4555416B2 JP26877299A JP26877299A JP4555416B2 JP 4555416 B2 JP4555416 B2 JP 4555416B2 JP 26877299 A JP26877299 A JP 26877299A JP 26877299 A JP26877299 A JP 26877299A JP 4555416 B2 JP4555416 B2 JP 4555416B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- write
- core
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタからなる複数のメモリセルを有する半導体集積回路およびその制御方法に関し、特にメモリセルのリフレッシュ動作を自動で実行する半導体集積回路およびその制御方法に関する。
【０００２】
【従来の技術】
一般に、キャパシタからなる複数のメモリセルを有する半導体集積回路として、DRAM（Dynamic Random Access Memory）が知られている。DRAMは、メモリセルを小さく構成できるため高集積化に適している。しかし、メモリセルに記憶されたデータを保持するためにリフレッシュ動作が必要である。
【０００３】
また、SRAM（Static RAM）の使いやすさとDRAMの高集積を狙った半導体集積回路として、擬似SRAM（Pseudo Static RAM）および仮想SRAM（Virtually Static RAM）が知られている。擬似SRAMおよび仮想SRAMは、リフレッシュ用の制御回路およびDRAMと同様のメモリコアを備えている。
擬似SRAMは、外部からリフレッシュ信号を受け、チップ内でリフレッシュアドレスを発生し、メモリセルのリフレッシュ動作を実行している。擬似SRAMの詳細は、日経エレクトロニクス1986年9月22日号（No.404）pp.199-217（日経BP社）に記載されている。
【０００４】
仮想SRAMは、リフレッシュ動作の時間を読み出しサイクル、書き込みサイクルに含めることで、外部からリフレッシュ動作を見えなくしている。仮想SRAMの詳細は、東芝レビュー41巻3号1986年pp.227-230（株式会社東芝）に記載されている。
【０００５】
【発明が解決しようとする課題】
ところで、擬似SRAMは、読み出し動作・書き込み動作の合間にフレッシュ動作を実行する場合、リフレッシュ信号を外部から供給しなくてはならない。このため、擬似SRAMを使用するシステムは、プリント基板上にリフレッシュタイマ等の制御回路を搭載しなくてはならなかった。また、システムの回路設計・タイミング設計は、リフレッシュ動作を意識して行わなければならなかった。
【０００６】
仮想SRAMは、読み出し・書き込み動作のサイクル時間をリフレッシュ動作の時間分だけ実力値より長くしなくてはならない。このため、アクセス時間が大幅に長くなるという問題があった。
したがって、両メモリともSRAMの使いやすさを目指しているものの、その動作をSRAMと同一にすることはできなかった。また、リフレッシュ動作をチップの外部から完全に見えなくすることはできなかった。
【０００７】
本発明の目的は、リフレッシュ動作を外部から見えることなく実行することができる半導体集積回路およびその制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
図１は、請求項１ないし請求項５に記載の発明の基本原理を示すブロック図である。
【０００９】
請求項１の半導体集積回路は、キャパシタからなる複数のメモリセルMCを有し、同一のデータが書き込まれる少なくとも一対のメモリコアCA、CBと、リフレッシュ発生回路１と、リフレッシュ制御回路２と、読み出し制御回路３とを備えている。
リフレッシュ発生回路１は、メモリセルMCに書き込まれたデータを保持するためのリフレッシュ信号を自動で生成する。リフレッシュ制御回路２は、リフレッシュ信号を、メモリコアCA、CBの少なくとも１つに供給するとともに、メモリコアCA（またはCB）を、リフレッシュ動作および書き込み動作を実行するリフレッシュコアとして所定の期間動作させる。読み出し制御回路３は、メモリセルMCからデータを読み出すための読み出し信号を、リフレッシュ信号が供給されないメモリコアCA、CBの少なくとも１つに供給し、メモリコアCB（またはCA）を、読み出し動作および書き込み動作を実行する読み出しコアとして動作させる。
【００１０】
すなわち、一対のメモリコアCA、CBは、所定期間毎にリフレッシュ動作を実行するリフレッシュコアと、読み出し動作を実行する読み出しコアとして制御される。このため、リフレッシュ動作中に読み出し信号が供給された場合、読み出し動作は、読み出しコアにより待たされることなく実行される。したがって、リフレッシュ動作は、読み出し動作と競合しても半導体集積回路の外部から見えることなく自動で実行される。使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【００１１】
請求項２の半導体集積回路では、外部仕様である書き込みサイクル時間は、各メモリコアCA、CBが実行する書き込み動作の時間より長く設定されている。書き込みサイクル時間と書き込み動作時間との差は、複数の書き込みサイクル分合計され、所定の余裕時間が生成される。この余裕時間を利用してリフレッシュ動作を実行することで、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【００１２】
請求項３の半導体集積回路では、各メモリコアCA、CBに備えられた書き込み保持回路５は、メモリセルMCへの書き込み動作用の書き込み信号を保持する。
リフレッシュ動作中にメモリコアCA、CBに供給される書き込み信号は、書き込み保持回路５に保持される。書き込み保持回路５に保持された書き込み信号による書き込み動作は、リフレッシュ動作の終了後に実行される。その後、書き込み保持回路５は、順次供給される書き込み信号を保持し、保持した信号により書き込み動作が実行される。これ等書き込み動作により、書き込みサイクル時間と書き込み動作時間との差（余裕時間）は、徐々に足し合わせられる。換言すれば、書き込み動作前に実行したリフレッシュ動作の時間は、その後の各書き込みサイクルの分散した余裕時間により回収される。そして、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【００１３】
請求項４の半導体集積回路では、各メモリコアCA、CBに備えられたリフレッシュ保持回路４は、リフレッシュ発生回路１が生成するリフレッシュ信号を保持する。リフレッシュ保持回路４は、書き込み動作中に、リフレッシュ信号が供給された場合、リフレッシュ信号を一時保持する。そして、動作終了後に保持したリフレッシュ信号が使用され、リフレッシュ動作が実行される。
【００１４】
請求項５の半導体集積回路の制御方法では、キャパシタからなる複数のメモリセルMCに書き込まれたデータを保持するためのリフレッシュ信号が、自動で生成される。このリフレッシュ信号が、少なくとも一対のメモリコアCA、CBのうち少なくとも１つに供給される。そして、リフレッシュ信号が供給されるメモリコアCA（またはCB）は、リフレッシュ動作および書き込み動作を実行するリフレッシュコアとして所定の期間動作する。
【００１５】
また、メモリセルMCからデータを読み出すための読み出し信号が、リフレッシュ信号が供給されないメモリコアCA、CBの少なくとも１つに供給される。そして、読み出し信号が供給されるメモリコアCB（またはCA）は、読み出し動作および書き込み動作を実行する読み出しコアとして動作する。
このため、一対のメモリコアCA、CBは、所定期間毎にリフレッシュ動作を実行するリフレッシュコアと、読み出し動作を実行する読み出しコアとして制御される。したがって、リフレッシュコアでリフレッシュ動作中に読み出し信号が供給された場合、読み出し動作は、待たされることなく読み出しコアにより実行される。この結果、リフレッシュ動作は、読み出し動作と競合しても半導体集積回路の外部から見えることはなく自動で実行される。使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図２は、本発明の半導体集積回路およびその制御方法の第１の実施形態を示している。この実施形態は、請求項１ないし請求項５に対応している。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。
【００１７】
この実施形態の半導体集積回路は、SRAMと同一のインタフェースを備えた半導体メモリとして構成されている。
半導体集積回路は、コマンドデコーダ１０、リフレッシュコア選択回路１２、リフレッシュ発生回路１４、２つのメモリコアCA、CB、および読み出しスイッチ１８、リフレッシュスイッチ２０、出力スイッチ２２を備えている。リフレッシュコア選択回路１２、リフレッシュスイッチ２０は、図１に示したリフレッシュ制御回路２に対応し、読み出しスイッチ１８は、読み出し制御回路３に対応している。
【００１８】
読み出しスイッチ１８、リフレッシュスイッチ２０、出力スイッチ２２は、論理回路またはCMOSからなるトランスファゲートで構成されている。なお、特に図示していないが、この半導体集積回路は、入力回路、出力回路、タイミング発生回路等を備えている。
コマンドデコーダ１０は、コマンド信号CMDを受け、書き込みコマンド信号WCMDおよび読み出しコマンド信号RCMDを出力している。また、コマンドデコーダ１０は、図示しない低消費電力モードコマンド信号LPCMDを出力している。半導体集積回路は低消費電力モードコマンドを受けたとき、電源電圧のみ供給されるスタンバイ状態、またはリフレッシュ動作のみ実行するセルフリフレッシュ状態になる。
【００１９】
リフレッシュ発生回路１４は、タイマおよびカウンタを内蔵しており、例えば7.8μsの周期でリフレッシュ信号REF、REF1を出力し、15.6μsの周期でリフレッシュアドレス信号REFADDRを出力している。リフレッシュアドレス信号REFADDRは、１２本のアドレス信号線を使用して４０９６通りが出力される。
【００２０】
リフレッシュコア選択回路１２は、リフレッシュ信号REF1を受け、コア選択信号SELを各メモリコアCA、CBに供給し、切り替え信号SWTを各スイッチ１８、２０、２２に出力している。
メモリコアCA、CBは同一の回路で構成されている。メモリコアCAは、アドレス信号ADDR、書き込みデータ信号WDATA、書き込みコマンド信号WCMD、読み出しコマンド信号RCMD、リフレッシュ信号REF、コア選択信号SELの反転信号（SEL1）、およびリフレッシュアドレス信号REFADDRを受け、読み出しデータRDATAを出力している。メモリコアCBは、アドレス信号ADDR、書き込みデータ信号WDATA、書き込みコマンド信号WCMD、読み出しコマンド信号RCMD、リフレッシュ信号REF、コア選択信号SEL（SEL1）、およびリフレッシュアドレス信号REFADDRを受け、読み出しデータRDATAを出力している。アドレス信号ADDR、書き込みデータ信号WDATA、および書き込みコマンド信号WCMDは、図１に示した書き込み信号に対応している。
【００２１】
なお、この実施形態では、アドレス信号ADDRは、読み出しコマンドおよび書き込みコマンドとともに、一括して供給される。
読み出しスイッチ１８は、切り替え信号SWTがＬレベルのときメモリコアCBに読み出しコマンド信号RCMDを出力し、コア選択信号SELがＨレベルのときにメモリコアCAに読み出しコマンド信号RCMDを出力する回路である。なお、選択されないメモリコアCA、CBの読み出しコマンド端子RCMDは、Ｌレベルに固定されている。
【００２２】
リフレッシュスイッチ２０は、切り替え信号SWTがＬレベルのときメモリコアCAにリフレッシュ信号REFを出力し、切り替え信号SWTがＨレベルのときにメモリコアCBにリフレッシュ信号REFを出力する回路である。なお、選択されないメモリコアCA、CBのリフレッシュ端子REFは、Ｌレベルに固定されている。
出力スイッチ２２は、切り替え信号SWTがＬレベルのときメモリコアCBからの読み出しデータRDATAを出力し、切り替え信号SWTがＨレベルのときにメモリコアCAからの読み出しデータRDATAを出力する回路である。
【００２３】
図３は、メモリコアCA、CBの詳細を示している。
メモリコアCA、CBは、コマンド選択回路２４、メモリ制御回路２６、およびメモリセルアレイ２８で構成されている。
コマンド選択回路２４は、アドレス信号ADDR、書き込みデータ信号WDATA、書き込みコマンド信号WCMD、読み出しコマンド信号RCMD、リフレッシュ信号REF、コア選択信号SEL1、リフレッシュアドレス信号REFADDR、および終了信号ENDを受け、読み出し制御信号READ、内部アドレス信号ADDRIN、リフレッシュ制御信号REFCON、書き込み制御信号WRITE、および内部書き込みデータ信号WDATAINを出力している。
【００２４】
メモリ制御回路２６は、読み出し制御信号READ、内部アドレス信号ADDRIN、リフレッシュ制御信号REFCON、書き込み制御信号WRITE、および内部書き込みデータ信号WDATAINを受け、ワード線選択信号WLSEL、センスアンプ活性化信号SAACT、読み出しデータ制御信号RDCON、書き込みデータ制御信号WRCON、プリチャージ制御信号PRECON、および終了信号ENDを出力している。
【００２５】
メモリセルアレイ２８は、ワード線選択信号WLSE、センスアンプ活性化信号SAACT、読み出しデータ制御信号RDCON、書き込みデータ制御信号WRCON、およびプリチャージ制御信号PRECONを受け、読み出しデータ信号RDATAを出力している。各メモリセルアレイ２８は、DRAMと同一のキャパシタからなる16Ｍ個のメモリセルを備えている。すなわち、この半導体集積回路は、２つのメモリセルアレイ２８で32Ｍ個のメモリセルを備えている。各メモリセルアレイ２８への読み出し動作、書き込み動作は、20ビットのアドレス信号と、16ビットのデータ信号(以下、I/Oとも称する）とで実行される。本実施形態では、読み出し動作は、一方のメモリセルアレイ２８により実行され、書き込み動作は、両方のメモリセルアレイ２８に対して実行される。
【００２６】
図４は、メモリセルアレイ２８の詳細を示している。
メモリセルアレイ２８は、各I/O毎に16個のアレイALY0-ALY15を有している。
また、メモリセルアレイ２８は、各アレイALY0-ALY15の周囲に図示しない制御回路を有している。
【００２７】
アレイALY0-ALY15は、同一の構造または鏡面対称の構造に形成されている。各アレイALY0-ALY15は、横方向に512個、縦方向に128個に配列された64ｋビットのメモリセルMCを有し、縦横に配線された512本のワード線WLおよび256本のビット線BLを有している。また、ALY0-ALY15は、相補な２本のビット線BLに接続された128個のセンスアンプSAを有している。
【００２８】
メモリセルアレイ２８の読み出し動作および書き込み動作は、外部からのアドレスに対応するワード線WLを各I/Oについて選択することで実行される。例えば、読み出し動作では、選択するワード線WLに接続された128個のメモリセルMCからビット線BLにデータが読み出される。ビット線BLに読み出されたデータは、センスアンプSAで増幅される。すなわち、メモリコアCA、CBは、読み出し動作時に2048個（128個×16I/O）のセンスアンプSAを活性化する。そして、増幅されたデータのうち外部からのアドレスに対応するデータが、外部に出力される。
【００２９】
一方、メモリセルアレイ２８のリフレッシュ動作は、図２に示したリフレッシュアドレスREFADDR（4096通り）に対応するワード線WLを、各I/O毎について４つのアレイ分（例えば、ALY0-ALY3）選択することで実行される。メモリコアCA、CBは、リフレッシュ動作時に8192個（512個×16I/O）のセンスアンプSAを活性化する。すなわち、リフレッシュ動作時では、通常動作時の４倍のセンスアンプSAが活性化される。リフレッシュ間隔は、リフレッシュ動作時に活性化されるセンスアンプSAの数を増やすほど長くなる。この結果、リフレッシュ動作の回数が減り、制御が行いやすくなる。
【００３０】
図５は、コマンド選択回路２４の詳細を示している。
コマンド選択回路２４は、リフレッシュコマンドラッチ３０、書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、書き込みデータラッチ３６、およびインバータ３８ａ、３８ｂ、２入力のANDゲート４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ、４０ｇ、３入力のANDゲート４０ｈ、４０ｉ、４０ｊ、２入力のORゲート４２ａ、４２ｂ、４２ｃ、および３入力のORゲート４２ｄで構成されている。リフレッシュコマンドラッチ３０は、図１に示したリフレッシュ保持回路４に対応している。書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、および書き込みデータラッチ３６は、図１に示した書き込み保持回路４に対応している。書き込みアドレスラッチ３４、書き込みデータラッチ３６、ANDゲート４０ａ、４０ｅ、４０ｆ、４０ｇ、４０ｈ、およびORゲート４２ｃ、４２ｄは、複数の信号線に対応して、それぞれ複数個で構成されている。
【００３１】
リフレッシュコマンドラッチ３０は、リフレッシュ信号REFを取り込み、取り込んだ信号をリフレッシュラッチ信号REFLとして出力している。リフレッシュコマンドラッチ３０は、ANDゲート４０ｅから出力されるリフレッシュ制御信号REFCONのＨレベルを受けてラッチをリセットする機能を有している。
書き込みコマンドラッチ３２は、書き込みコマンド信号WCMDを保持部（図示せず）に取り込み、取り込んだ信号を書き込みコマンドラッチ信号WCLとして出力している。書き込みコマンドラッチ３２は、ANDゲート４０ｊから出力される書き込みコマンドラッチ信号WCL0のＨレベルを受けてラッチをリセットする機能を有している。
【００３２】
書き込みアドレスラッチ３４は、アドレス信号ADDRを保持部（図示せず）に取り込み、取り込んだ信号を書き込みアドレスラッチ信号WALとして出力している。
書き込みデータラッチ３６は、書き込みデータ信号WDATAを保持部（図示せず）に取り込み、取り込んだ信号を書き込みデータラッチ信号WDLとして出力している。なお、書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、および書き込みデータラッチ３６は、保持部を１個ずつ備えている。保持部の数は、（リフレッシュ動作時間(39.5ns)）／（書き込み動作時間(39.5ns)）と同一にされている。
【００３３】
ANDゲート４０ａは、リフレッシュアドレス信号REFADDRおよびリフレッシュ制御信号REFCONを受け、その出力信号をORゲート４２ｄに供給している。
ANDゲート４０ｃは、書き込みコマンドラッチ信号WCLおよびインバータ３８ａを介してリフレッシュラッチ信号REFLの反転論理を受け、その出力信号をANDゲート４０ｊに供給している。ANDゲート４０ｃは、リフレッシュ動作を書き込み動作より優先して実行するリフレッシュ優先回路として機能する。
【００３４】
ANDゲート４０ｅは、ANDゲート４０ｊから出力される書き込みコマンドラッチ信号WCL0および書き込みアドレスラッチ信号WALを受け、その出力信号をORゲート４２ｄに供給している。
ANDゲート４０ｂは、読み出しコマンド信号RCMDおよび終了信号ENDを受け、読み出し制御信号READを出力している。
【００３５】
ORゲート４２ａは、読み出し制御信号READおよびANDゲート４０ｉから出力される書き込みコマンド信号WRITE0を受け、その出力信号をANDゲート４０ｈに供給している。
ANDゲート４０ｈは、ORゲート４２ａの出力信号、アドレス信号ADDR、終了信号ENDを受け、その出力信号をORゲート４２ｄに供給している。
【００３６】
ORゲート４２ｄは、ANDゲート４０ａ、４０ｅ、４０ｈの出力信号を受け、内部アドレス信号ADDRINを出力している。ORゲート４２ｄは、コア選択信号SEL1がＨレベルのときに書き込みアドレスラッチ信号WALまたはリフレッシュアドレス信号REFADDRを内部アドレス信号ADDRINとして出力し、コア選択信号SEL1がＬレベルのときに書き込み動作または読み出し動作のためのアドレス信号ADDRを内部アドレス信号ADDRINとして出力する回路である。
【００３７】
ANDゲート４０ｄは、リフレッシュラッチ信号REFLおよび終了信号ENDを受け、リフレッシュ制御信号REFCONを出力している。
ANDゲート４０ｉは、終了信号END、書き込みコマンド信号WCMD、およびインバータ３８ｂを介してコア選択信号SEL1の反転論理を受け、書き込みコマンド信号WRITE0を出力している。
【００３８】
ANDゲート４０ｊは、終了信号END、ANDゲート４０ｃの出力信号、およびコア選択信号SEL1を受け、書き込みコマンドラッチ信号WCL0を出力している。
ORゲート４２ｂは、書き込みコマンド信号WRITE0および書き込みコマンドラッチ信号WCL0を受け、書き込み制御信号WRITEを出力している。ORゲート４２ｂは、コア選択信号SEL1がＨレベルのときに書き込みコマンドラッチ信号WCL0を書き込み制御信号WRITEとして出力し、コア選択信号SEL1がＬレベルのときに書き込みコマンド信号WRITE0を書き込み制御信号WRITEとして出力する回路である。
【００３９】
ANDゲート４０ｆは、書き込みコマンド信号WRITE0および書き込みデータ信号WDATAを受け、その出力信号をORゲート４２ｃに供給している。
ANDゲート４０ｇは、書き込みコマンドラッチ信号WCLおよび書き込みデータラッチ信号WDLを受け、その出力信号をORゲート４２ｃに供給している。
ORゲート４２ｃは、ANDゲート４０ｆ、４０ｇの出力信号を受け、受けた信号を内部書き込みデータ信号WDATAINとして出力している。ORゲート４２ｃは、コア選択信号SEL1がＨレベルのときに書き込みデータラッチ信号WDLを内部書き込みデータ信号WDATAINとして出力し、コア選択信号SEL1がＬレベルのときに書き込みデータ信号WDATAを内部書き込みデータ信号WDATAINとして出力する回路である。
【００４０】
なお、ANDゲート４０ｈ、４０ｉ、４０ｆは、読み出しコアにおける書き込み動作時に、アドレス信号ADDR、書き込みコマンド信号WCMD、書き込みデータ信号WDATAを直接メモリ制御回路２６に伝達する直接制御回路として動作する。
図６は、メモリコアCA、CBの制御状態の概要を示している。
図２に示したリフレッシュコア選択回路１２がコア選択信号SELおよび切り替え信号SWTをＬレベルにしているとき、メモリコアCAは、リフレッシュ発生回路１４からのリフレッシュ信号REFおよびＬレベルの読み出しコマンド信号RCMDを受ける。すなわち、メモリコアCAは、リフレッシュ動作を実行し読み出し動作を実行しないリフレッシュコアとして動作する。メモリコアCBは、Ｌレベルのリフレッシュ信号REFおよびコマンドデコーダ１０からの読み出しコマンド信号RCMDを受ける。すなわち、メモリコアCBは、リフレッシュ動作を実行せず読み出し動作を実行する読み出しコアとして動作する。
【００４１】
メモリコアCAがリフレッシュ信号REFを受けると、コマンド選択回路２４は、受けたリフレッシュ信号REFをリフレッシュ制御信号REFCONとして出力し、受けたリフレッシュアドレスREFADDRを内部アドレス信号ADDRINとして出力する。そして、リフレッシュ動作が実行される。
メモリコアCAが書き込みコマンド信号WCMDを受けると、コマンド選択回路２４は、内部でラッチした書き込みコマンドラッチ信号WCLを書き込み制御信号WRITEとして出力し、書き込みアドレスラッチ信号WALを内部アドレス信号ADDRINとして出力し、書き込みデータラッチ信号WDLを内部書き込みデータ信号WDATAINとして出力する。そして、書き込み動作が実行される。すなわち、メモリコアCAは、リフレッシュコアとして動作するとき、書き込み動作をコマンド選択回路２４にラッチした信号WCL、WAL、WDLを使用して実行する。
【００４２】
読み出しコアであるメモリコアCBが読み出しコマンド信号RCMDを受けると、コマンド選択回路２４は、読み出しコマンド信号RCMDを読み出し制御信号READとして出力し、アドレス信号ADDRを内部アドレス信号ADDRINとして出力する。そして、読み出し動作が実行される。
メモリコアCBが書き込みコマンド信号WCMDを受けると、コマンド選択回路２４は、書き込みコマンド信号WCMDを書き込み制御信号WRITEとして出力し、アドレス信号ADDRを内部アドレス信号ADDRINとして出力し、書き込みデータ信号WDATAを内部書き込みデータ信号WDATAINとして出力する。そして、書き込み動作が実行される。すなわち、メモリコアCBは、読み出しコアとして動作するとき、書き込み動作を外部から供給される信号WCMD、ADDR、WDATAを使用して実行する。
【００４３】
一方、図２に示したリフレッシュコア選択回路１２が、コア選択信号SELおよび切り替え信号SWTをＨレベルにしているときに、上述とは逆にメモリコアCAは読み出しコアとして動作し、メモリコアCBはリフレッシュコアとして動作する。
【００４４】
図７は、リフレッシュ動作のタイミングの概要を示している。図中“Ref”は、そのメモリコアがリフレッシュコアとして動作することを示し、“Read”は、そのメモリコアが読み出しコアとして動作することを示している。太い矢印は、リフレッシュ信号REFの活性化（リフレッシュ動作）を表している。太い矢印の下の数値は、リフレッシュアドレスを表している。
【００４５】
この実施形態の半導体集積回路は、メモリコアCA、CBのリフレッシュ動作を交互に実行する。すなわち、図２に示したリフレッシュコア選択回路１２は、7.8μs毎にコア選択信号SELおよび切り替え信号SWTをＨレベル、Ｌレベルに切り替える。リフレッシュ発生回路１４は、7.8μs毎にリフレッシュ信号REFを出力し、15.6μs毎にリフレッシュアドレス信号REFADDRを出力する。すなわち、64msの間に各メモリコアCA、CBに4096通りのリフレッシュアドレス信号REFADDRが出力される。
【００４６】
各メモリコアCA、CBは、コア選択信号SEL、切り替え信号SWTの制御により、リフレッシュ動作から7.8μsの間リフレッシュコアとして動作し、その後7.8μsの間読み出しコアとして動作する。すなわち、メモリコアCA、CBは、周期的にリフレッシュコアおよび読み出しコアになる。
なお、読み出し動作は、読み出しコアのみから実行され、リフレッシュ動作は、リフレッシュコアのみで実行され、書き込み動作は、読み出しコアおよびリフレッシュコアの両方に実行される。
【００４７】
図８は、上述した半導体集積回路の動作タイミングの一例を示している。この例では、全て書き込みサイクルが実行される場合について説明する。
メモリコアCAは、7.8μsの期間リフレッシュコアとして動作する。このとき、メモリコアCBは、読み出しコアとして動作する。また、本半導体集積回路は、外部仕様である読み出しサイクル時間および書き込みサイクル時間を40nsにしている。このため、これ等動作サイクルは、7.8μsの期間に195回実行される。一方、読み出し動作時間および書き込み動作時間の実力値（内部動作）は、39.5nsであり、動作サイクルに比べ0.5ns余裕がある。これは、7.8μsの期間全体で97.5nsの余裕になる。
【００４８】
また、半導体集積回路は、書き込み動作、読み出し動作、リフレッシュ動作後にビット線BLをプリチャージし、各動作を完結させる。すなわち、本実施形態の半導体集積回路は、SRAMと同一のタイミングで動作させることが可能である。
まず、メモリコアCAは、読み出しコアからリフレッシュコアへの切り替え時にリフレッシュ動作を１回実行する（図中の太い矢印）。また、メモリコアCA、CBは、リフレッシュ動作中に外部から書き込みコマンドWCMDを受ける。メモリコアCAに供給された書き込みコマンドWCMDおよび書き込みアドレスADDR、書き込みデータWDATAは、図４に示した書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、書き込みデータラッチ３６にラッチされる。各ラッチ３２、３４、３６は、ラッチした信号を、それぞれ書き込みコマンドラッチ信号WCL、書き込みアドレスラッチ信号WAL、書き込みデータラッチ信号WDLとして出力する（図８(a)）。
【００４９】
図３に示したメモリ制御回路２６は、リフレッシュ動作後のプリチャージ動作に同期して終了信号ENDを出力する（図８(b)）。コマンド選択回路２４は、終了信号ENDを受けて各ラッチ３２、３４、３６が出力する信号WCL、WAL、WDLを使用して書き込み動作(1)を制御する。このとき、リフレッシュ動作の実力値（39.5ns）は、書き込みサイクル（40ns）に比べ0.5ns短いため、書き込み動作(1)は、書き込みサイクル(2)より0.5ns早く開始される（図８(c)）。
【００５０】
次に、図３に示したメモリ制御回路２６は、書き込み動作(1)の開始に同期して終了信号ENDをリセットする。メモリコアCAは、書き込み動作(1)の実行中に、次の書き込みコマンドWCMD等を受け、受けた信号をラッチする（図８(d)）。メモリ制御回路２６は、書き込み動作後のプリチャージ動作に同期して終了信号ENDを出力する（図８(e)）。コマンド選択回路２４は、終了信号ENDを受けて各ラッチ３２、３４、３６が出力する信号WCL、WAL、WDLを使用して書き込み動作(2)を制御する。書き込み動作(2)は、書き込みサイクル(3)より1ns早く開始される（図８(f)）。
【００５１】
この後、同様にして書き込みサイクル(3)-(195)が実行される。各書き込み動作(2)は、順次0.5nsずつ早く実行される。このため、書き込み動作(195)は、書き込みサイクル(195)に同期して実行される。すなわち、リフレッシュ動作は、外部から見えることなく行われる。なお、詳細には、80回目以降の書き込み動作は、書き込みサイクルに同期して実行される。
【００５２】
一方、メモリコアCBは、書き込みコマンドWCMDおよび書き込みアドレスADDR、書き込みデータWDATAを受け、書き込みサイクル(1)-(195)に同期して順次書き込み動作(1)-(195)を実行する（図８(g)）。
そして、書き込み動作(195)を実行した後、次の7.8μsの期間、メモリコアCBは、リフレッシュコアとして動作する（図８(h)）。このとき、メモリコアCAは、読み出しコアとして動作する。
【００５３】
図９は、上述した半導体集積回路のワースト時の動作タイミングの例を示している。
この例では、メモリコアCAが読み出しコアとして読み出し動作を実行しているときに、図２に示したリフレッシュ発生回路１４がリフレッシュ信号REFを出力する。図２に示したリフレッシュコア選択回路１２は、リフレッシュ信号REFを受けてコア選択信号SELおよび切り替え信号SWTをＬレベルにする。そして、メモリコアCAは、読み出し動作の途中に読み出しコアからリフレッシュコアになる。
この後、書き込みサイクル(1)-(195)が実行される。
【００５４】
まず、図４に示したリフレッシュラッチ３０は、リフレッシュ信号REFをラッチし、その信号をリフレッシュラッチ信号REFLとして出力する（図９(a)）。
次に、図２に示したメモリ制御回路２６は、読み出し動作後のプリチャージに同期して終了信号ENDを出力する（図９(b)）。コマンド選択回路２４は、終了信号ENDを受けて、リフレッシュラッチ信号REFLをリフレッシュ制御信号REFCONとして出力し、リフレッシュアドレス信号REFADDRを内部アドレス信号ADDRINとして出力する（図９(c)）。そして、リフレッシュ動作が実行される。ここで、リフレッシュ発生回路１４は、リフレッシュアドレス信号REFADDRを15.6μsの期間出力するため、このアドレス信号REFADDRのラッチは不要である。
【００５５】
リフレッシュ動作は、書き込みサイクル(1)より0.5ns早く開始される（図９(d)）。この後、図８と同様に書き込み動作(1)-(195)が順次実行される。なお、内部動作のタイミング余裕は、上述したように7.8μsの期間全体で97.5nsある。このため、メモリコアCAは、ワースト条件においても、195回の書き込み動作と、１回の読み出し動作（39.5ns）と、１回のリフレッシュ動作（39.5ns）を実行することができる。すなわち、リフレッシュ動作は、外部から見えることなく実行される。
【００５６】
一方、メモリコアCBは、読み出し動作中に動作しない（図９(e)）。そして、メモリコアCBは、図８と同様に書き込みコマンドWCMD等を順次受けて、書き込みサイクル(1)-(195)に同期して書き込み動作(1)-(195)を実行する（図９(f)）。
図１０は、上述した半導体集積回路の動作タイミングの別の例を示している。
この例では、半導体集積回路は、リフレッシュコアになった後、３サイクル目に読み出しコマンドRCMDを受ける。２サイクル目までの説明は、図８と同一であるため省略する。
【００５７】
メモリコアCBは、読み出しコマンドRCMDを受けて、読み出し動作を実行する（図１０(a)）。このとき、メモリコアCAは、書き込み動作(2)を実行している（図１０(b)）。メモリコアCAのメモリ制御回路２６は、書き込み動作(2)後のプリチャージに同期して終了信号ENDを出力する（図１０(c)）。この時点で、メモリコアCAは、受けたコマンドを全て実行している。
【００５８】
この後、メモリコアCA、CBは、次の書き込みコマンドWCMD(3)を受ける。メモリコアCAのコマンド選択回路２４は、各ラッチ３２、３４、３６を介して書き込み制御信号WRITE、内部アドレス信号ADDRIN、内部書き込みデータ信号WDATAINをメモリ制御回路２６に出力する。そして、メモリコアCAは、メモリコアCBと同様に各書き込みサイクルに同期して書き込み動作を実行する（図１０(d)）。
【００５９】
図１１は、コマンド選択回路２４の動作タイミング（図９の詳細）を示している。
上述のようにコマンド選択回路２４は、コア選択信号SEL1のＬレベルを受けている間、読み出しコアとして動作する。このとき、メモリコアCAは、図２に示したコマンドデコーダ１０から読み出しコマンド信号RCMDを受ける。図４に示したコマンド選択回路２４のANDゲート４０ｂは、読み出しコマンド信号RCMD(R1)を読み出し制御信号READとして出力する。ANDゲート４０ｈおよびORゲート４２ｄは、アドレス信号ADDRを内部アドレス信号ADDRINとして出力する（図１１(a)）。そして、読み出し動作（R1）が実行される。
【００６０】
読み出し動作中にコア選択信号SEL1がＨレベルに変化し、メモリコアCAは、リフレッシュコアになる。コマンド選択回路２４は、リフレッシュ信号REFを受け付け可能になる。リフレッシュコマンドラッチ３０は、リフレッシュ信号REFをラッチし、その信号をリフレッシュラッチ信号REFLとして出力する（図１１(b)）。
ANDゲート４０ｄは、読み出し動作後の終了信号ENDを受けて、リフレッシュラッチ信号REFLをリフレッシュ制御信号REFCONとして出力する。リフレッシュコマンドラッチ３０は、リフレッシュ制御信号REFCONを受けてリセットされる（図１１(c)）。
【００６１】
ANDゲート４０ａおよびORゲート４２は、リフレッシュ制御信号REFCONを受けてリフレッシュアドレス信号REFADDR(AREF1)を内部アドレス信号ADDRINとして出力する（図１１(d)）。そして、リフレッシュ動作(REF1）が実行される。
コマンド選択回路２４は、リフレッシュ動作中に書き込みコマンド信号WCMD（W1）、アドレス信号ADDR（AW1）、書き込みデータ信号WDATA（DW1）を受ける。書き込みコマンドラッチ３２は、書き込みコマンド信号WCMD（W1）をラッチし、書き込みコマンドラッチ信号WCLとして出力する。書き込みアドレスラッチ３４は、アドレス信号ADDR（AW1）をラッチし、書き込みアドレスラッチ信号WALとして出力する。書き込みデータラッチ３６は、書き込みデータ信号WDATA（DW1）をラッチし、書き込みデータラッチ信号WDLとして出力する（図１１(d)）。
【００６２】
ANDゲート４０jは、リフレッシュ動作後の終了信号ENDを受けて、書き込みコマンドラッチ信号WCLを書き込みコマンドラッチ信号WCL0として出力する。書き込みコマンドラッチ３２は、書き込みコマンドラッチ信号WCL0を受けてリセットされる（図１１(e)）。
ORゲート４２ｂは、受けた書き込みコマンドラッチ信号WCL0を書き込み制御信号WRITE（W1）として出力する。ANDゲート４０ｅおよびORゲート４２ｄは、書き込みコマンドラッチ信号WCL0を受け、書き込みアドレスラッチ信号WAL（AW1）を内部アドレス信号ADDRINとして出力する。ANDゲート４０ｇおよびORゲート４２ｃは、書き込みコマンドラッチ信号WCL0を受け、書き込みデータラッチ信号WDL（DW1）を内部書き込みデータ信号WDATAINとして出力する（図１１(f)）。そして、書き込み動作(W1）が実行される。
【００６３】
この後、順次書き込みコマンドWCMDがコマンド選択回路２４に供給され、上述と同様に書き込み動作W2、W3、...が実行される。
以上、本発明の半導体集積回路およびその制御方法では、リフレッシュコア選択回路１２は、一対のメモリコアCA、CBを、リフレッシュ動作を実行するリフレッシュコアと、読み出し動作を実行する読み出しコアとして制御した。このため、リフレッシュコアにおいてリフレッシュ動作中に読み出し信号が供給された場合、読み出し動作は、読み出しコアにより即座に実行される。したがって、リフレッシュ動作と読み出し動作とが競合した場合にも、リフレッシュ動作を外部から見えることなく自動で実行することができる。使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【００６４】
外部仕様である書き込みサイクル時間（40ns）を、各メモリコアCA、CBが実行する書き込み動作時間（39.5ns）より長く設定した。このため、書き込みサイクル時間と書き込み動作時間との差（0.5ns）を、複数の書き込みサイクル分合計することで、所定の余裕時間を生成することができる。この余裕時間を利用してリフレッシュ動作を実行することで、書き込み動作と競合するリフレッシュ動作を、半導体集積回路の外部から見えることなく実行することができる。
【００６５】
コマンド選択回路２４は、書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、および書き込みデータラッチ３６を備えた。リフレッシュコア時にこれ等ラッチ３２、３４、３６を使用することで、書き込み動作前に実行したリフレッシュ動作の時間を、その後の各書き込みサイクルの余裕時間により徐々に回収することができる。
【００６６】
また、コマンド選択回路２４は、リフレッシュコマンドラッチ３０を備えた。このため、リフレッシュコアにおいて書き込み動作中に、リフレッシュ信号REFが供給された場合、リフレッシュ信号REFを一時保持し、書き込み動作終了後にリフレッシュ動作を実行することができる。
リフレッシュコア選択回路１２は、メモリコアCA、CBを7.8μsの周期で交互にリフレッシュコアおよび読み出しコアに切り替えた。このため、各メモリコアCA、CBのメモリセルMCを所定の周期でリフレッシュすることができ、メモリセルMCに保持されているデータが破壊することを防止できる。
【００６７】
メモリコアCA、CBは、読み出しコアからリフレッシュコアへの切り替わり時にリフレッシュ動作を実行した。このため、リフレッシュ動作で消費する時間を、その後の各書き込みサイクル時間と各書き込み動作時間との差である余裕時間として徐々に回収することができる。
コマンドラッチ３２、書き込みアドレスラッチ３４、および書き込みデータラッチ３６を、それぞれ（リフレッシュ動作時間39.5ns）／（書き込み動作時間39.5ns）と同一である１個備えた。このため、各ラッチ３２、３４、３６を使用して書き込み動作前に実行したリフレッシュ動作で消費した時間を、その後の各書き込みサイクルの余裕時間により確実に回収することができる。
【００６８】
コマンド選択回路２４は、読み出しコア時に、書き込みコマンド信号WCMD、アドレス信号ADDR、書き込みデータ信号WDATAを、ANDゲート４０ｉ、４０ｈ、４０ｆで直接受け、受けた信号を書き込み制御信号WRITE、内部アドレス信号ADDRIN、内部書き込みデータ信号WDATAINとして使用した。このため、読み出しコアは、書き込みサイクルに同期して書き込み動作を容易に実行することができる。
【００６９】
メモリ制御回路２６は、読み出し動作、書き込み動作、リフレッシュ動作の終了を伝える終了信号ENDをコマンド選択回路２４に出力した。コマンド選択回路２４は、終了信号ENDに同期して次の読み出し動作、書き込み動作、リフレッシュ動作を制御した。このため、各動作を間断なく実行することができ、書き込みサイクル時間と書き込み動作時間との差である余裕時間を効率よく確保することができる。
【００７０】
メモリ制御回路２６は、ビット線BLのプリチャージ動作に同期して終了信号ENDを出力した。このため、半導体集積回路をSRAMと同一のタイミングで動作させることができ、半導体集積回路の使い勝手を向上することができる。すなわち、本半導体集積回路は、SRAMとして使用することが可能である。一般に、SRAMの記憶容量は、同世代の半導体製造プロセスのDRAMの４分の１である。例えば、64ＭビットDRAMに対応して16ＭビットSRAMが開発されている。本発明は、同じデータが書き込まれる一対のメモリコアにより半導体集積回路を構成したので、64ＭビットDRAMに対応して32ＭビットSRAMを形成することができる。
【００７１】
コマンド選択回路２４は、ANDゲート４０ｃの制御により、リフレッシュ動作を書き込み動作より優先して実行した。リフレッシュ動作を優先することでメモリセルMCに書き込まれたデータを確実に保持することができる。
コマンドデコーダ１０は、外部から供給されるコマンド信号CMDに基づいて、読み出しコマンドRCMD、書き込みコマンドWCMD、および低消費電力モードコマンドを受け付けた。このため、動作モードを、コマンドデコーダ１０によって容易に決めることができる。
【００７２】
リフレッシュ動作時に動作するセンスアンプSAの数を、読み出し動作時に動作するセンスアンプSAの４倍にした。このため、リフレッシュ動作の間隔を長くすることができ、リフレッシュ動作を容易に制御することができる。また、読み出し動作時には、動作するセンスアンプSAの数が少ないため、消費電力を低減することができる。
【００７３】
図１２は、本発明の半導体集積回路およびその制御方法の第２の実施形態を示している。この実施形態は、請求項１ないし請求項５に対応している。なお、第１の実施形態と同一のものについては、同一の符号を付し、これ等については、詳細な説明を省略する。
半導体集積回路は、コマンドデコーダ１０、バンクデコーダ４４、リフレッシュコア選択回路１２、リフレッシュ発生回路１４、４つのメモリコアC0A、C0B、C1A、C1B、および読み出しスイッチ４６、リフレッシュスイッチ２０、出力スイッチ４８を備えている。
【００７４】
バンクデコーダ４４は、最上位のアドレス信号であるバンク信号BANKを受け、受けた信号をバンク信号BANK1として出力している。
メモリコアC0A、C0B、C1A、C1Bは、第１の実施形態のメモリコアCA、CBと同一の構造である。メモリコアC0A、C1Aは、インバータを介してリフレッシュ信号REFを受け、メモリコアC0B、C1Bは、リフレッシュ信号REFを直接受けている。メモリコアC0A、C0Bは、バンク信号BANKがＬレベルのときアクセスされる。メモリコアC1A、C1Bは、バンク信号BANKがＨレベルのときアクセスされる。
【００７５】
読み出しスイッチ４６は、バンク信号BANKおよび切り替え信号SWTのレベルに応じて、読み出しコマンド信号RCMDをメモリコアC0A、C0B、C1A、C1Bのいずれかに出力するスイッチである。なお、選択されないメモリコアC0A、C0B、C1A、C1Bの読み出しコマンド端子RCMDは、Ｌレベルに固定されている。
【００７６】
出力スイッチ２２は、バンク信号BANKおよび切り替え信号SWTのレベルに応じて、メモリコアC0A、C0B、C1A、C1Bからの読み出しデータRDATAを出力するスイッチである。
図１３は、メモリコアC0A、C0B、C1A、C1Bの制御状態の概要を示している。
図１２に示したリフレッシュコア選択回路１２がコア選択信号SELおよび切り替え信号SWTをＬレベルにしているとき、メモリコアC0A、C1Aは、リフレッシュコアとして動作し、メモリコアC0B、C1Bは、バンク信号BANKに応じて読み出しコアとして動作する。リフレッシュコア選択回路１２がコア選択信号SELおよび切り替え信号SWTをＨレベルにしているとき、メモリコアC0A、C1Aは、バンク信号BANKに応じて読み出しコアとして動作し、メモリコアC0B、C1Bは、リフレッシュコアとして動作する。
【００７７】
図１４は、リフレッシュ動作の概要を示している。図中の表記は、図７と同一である。
半導体集積回路は、メモリコアC0A、C1AおよびメモリコアC0B、C1Bのリフレッシュ動作を交互に実行する。すなわち、図１２に示したリフレッシュコア選択回路１２は、7.8μs毎にコア選択信号SELおよび切り替え信号SWTをＨレベル、Ｌレベルに切り替える。リフレッシュ発生回路１４は、7.8μs毎にリフレッシュ信号REFを出力し、15.6μs毎にリフレッシュアドレス信号REFADDRを出力する。すなわち、64msの間に各メモリコアC0A、C0B、C1A、C1Bに4096通りのリフレッシュアドレス信号REFADDRが出力される。
【００７８】
各メモリコアC0A、C0B、C1A、C1Bは、第１の実施形態と同様に、コア選択信号SEL、切り替え信号SWTの制御により、リフレッシュ動作から7.8μsの間リフレッシュコアとして動作し、その後7.8μsの間読み出しコアとして動作する。
なお、読み出し動作は、読み出しコアのみから実行され、リフレッシュ動作は、リフレッシュコアのみで実行され、書き込み動作は、読み出しコアおよびリフレッシュコアの両方に実行される。
【００７９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、半導体集積回路は、バンク信号BANKで切り替えられる２組のメモリコアC0A、C0BおよびメモリコアC1A、C1Bを備えた。このように複数のメモリコアをバンクとして制御する半導体集積回路においても、リフレッシュ動作を外部に見せることなく実行することができる。
【００８０】
図１５は、本発明の半導体集積回路およびその制御方法の第３の実施形態を示している。この実施形態は、請求項１ないし請求項５に対応している。なお、第１およびの実施形態と同一のものについては、同一の符号を付し、これ等については、詳細な説明を省略する。
半導体集積回路は、コマンドデコーダ１０、バンクデコーダ４４、リフレッシュコア選択回路５０、リフレッシュ発生回路１４、４つのメモリコアC0A、C0B、C1A、C1B、および読み出しスイッチ４６、リフレッシュスイッチ５２、出力スイッチ４８を備えている。
【００８１】
リフレッシュコア選択回路５０は、リフレッシュ信号REF1を受け、切り替え信号SWTおよびコア選択信号SEL0A、SEL0B、SEL1A、SEL1Bを出力している。コア選択信号SEL0A、SEL0B、SEL1A、SEL1Bは、メモリコアC0A、C0B、C1A、C1Bにそれぞれ供給されている。
リフレッシュスイッチ５２は、コア選択信号SEL0A、SEL0B、SEL1A、SEL1Bのレベルに応じて、リフレッシュ信号REFをメモリコアC0A、C0B、C1A、C1Bいずれかに出力するスイッチである。なお、選択されないメモリコアC0A、C0B、C1A、C1Bのリフレッシュ端子REFは、Ｌレベルに固定されている。
【００８２】
図１６は、メモリコアC0A、C0B、C1A、C1Bの制御状態の概要を示している。
図１５に示したリフレッシュコア選択回路１２が、コア選択信号SEL0AをＨレベルにし、それ以外の信号SEL0B、SEL1A、SEL1B、SWTをＬレベルにしているとき、メモリコアC0Aは、リフレッシュコアとして動作し、メモリコアC0B、C1Bは、バンク信号BANKに応じて読み出しコアとして動作する。このとき、メモリコアC1Aは動作しない。リフレッシュコア選択回路１２が、コア選択信号SEL0BをＨレベルにし、それ以外の信号SEL0A、SEL1A、SEL1B、SWTをＬレベルにしているとき、メモリコアC0Bは、リフレッシュコアとして動作し、メモリコアC0A、C1Aは、バンク信号BANKに応じて読み出しコアとして動作する。このとき、メモリコアC1Bは動作しない。リフレッシュコア選択回路１２が、コア選択信号SEL1Aおよび切り替え信号SWTをＨレベルにし、それ以外の信号SEL0A、SEL0B、SEL1BをＬレベルにしているとき、メモリコアC1Aは、リフレッシュコアとして動作し、メモリコアC0B、C1Bは、バンク信号BANKに応じて読み出しコアとして動作する。このとき、メモリコアC0Aは動作しない。フレッシュコア選択回路１２が、コア選択信号SEL1Bおよび切り替え信号SWTをＨレベルにし、それ以外の信号SEL0A、SEL0B、SEL1AをＬレベルにしているとき、メモリコアC1Bは、リフレッシュコアとして動作し、メモリコアC0A、C1Aは、バンク信号BANKに応じて読み出しコアとして動作する。このとき、メモリコアC0Bは動作しない。すなわち、この実施形態では、一つのメモリコアのみがリフレッシュコアになる。
【００８３】
図１７は、リフレッシュ動作の概要を示している。図中の表記は、図７と同一である。
半導体集積回路は、メモリコアC0A、C0B、C1A、C1Bのリフレッシュ動作を順次実行する。図１５に示したリフレッシュコア選択回路５０は、3.9μs毎にコア選択信号SEL0A、SEL0B、SEL1A、SEL1Bを順次Ｈレベルにする。切り替え信号SWTは、コア選択信号SEL0A、SEL0BがＨレベルのとき、Ｌレベルにされ、コア選択信号SEL1A、SEL1BがＨレベルのとき、Ｈレベルにされる。
【００８４】
リフレッシュ発生回路１４は、3.9μs毎にリフレッシュ信号REFを出力し、15.6μs毎にリフレッシュアドレス信号REFADDRを出力する。すなわち、64msの間に各メモリコアC0A、C0B、C1A、C1Bに4096通りのリフレッシュアドレス信号REFADDRが出力される。
【００８５】
各メモリコアC0A、C0B、C1A、C1Bは、リフレッシュ動作から3.9μsの間リフレッシュコアとして動作し、その後3.9μsの間読み出しコアとして動作し、その後3.9μsの間動作せず、さらにその後3.9μsの間読み出しコアとして動作する。読み出し動作は、読み出しコアのみから実行され、リフレッシュ動作は、リフレッシュコアのみで実行され、書き込み動作は、読み出しコアおよびリフレッシュコアの両方に実行される。
【００８６】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、半導体集積回路は、バンク信号BANKで切り替えられる２組のメモリコアC0A、C0BおよびメモリコアC1A、C1Bを備え、これ等メモリコアの１つを順次リフレッシュコアとして動作させた。リフレッシュ動作がメモリコア毎に実行されるため、このとき動作するセンスアンプSAの数は、第２の実施形態の半分になる。したがって、リフレッシュ動作時のピーク電流を低減することができる。
【００８７】
なお、上述した第１の実施形態では、半導体集積回路にSRAMと同一のインタフェースを備え、SRAMとして動作させた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体集積回路にFCRAM（First Cycle RAM）等と同一のインタフェースを備え、FCRAMとして動作させてもよい。
上述した実施形態では、本発明を半導体メモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、システムLSI内に形成されるメモリ部に適用してもよい。
【００８８】
上述した第１の実施形態では、メモリコアCA、CBは、読み出しコアからリフレッシュコアへの切り替え時にリフレッシュ動作を１回実行した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュ動作を異なる２本のワード線WLに対して１回ずつ実行してもよい。この場合には、リフレッシュ間隔を長くすることができる。
【００８９】
上述した第１の実施形態では、メモリコアCA、CBを交互にリフレッシュした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１８に示すように、メモリコアCAを4096回リフレッシュした後、メモリコアCBを4096回リフレッシュしてもよく、64msの間に全てのメモリセルMCがリフレッシュされる制御を行えばよい。
【００９０】
上述した第１の実施形態では、メモリコアCA、CBは、読み出し動作時に2048個のセンスアンプSAを活性化した例について述べた。本発明はかかる実施形態に限定されるものではない。読み出し動作におけるセンスアンプSAの活性化数は、I/O数に対応する16個以上であればよい。活性化されるセンスアンプSAの数が少ないほど、動作時電流は小さくなる。一方で制御回路は複雑になる。
【００９１】
上述した第１の実施形態では、書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、書き込みデータラッチ３６は、書き込みコマンドWCMD、アドレス信号ADDR、書き込みデータ信号WDATAを保持する保持部を１個ずつ備えた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュ動作時間が、書き込み動作時間または読み出し動作時間の２倍のときには、各ラッチ３２、３４、３６は、保持部を２個備えることで、リフレッシュ動作を外部から見えることなく実行することができる。
【００９２】
また、上述した第１ないし第３の実施形態では、各メモリコアからの読み出しデータRDATAを出力スイッチ２２、４８により選択し、出力した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、各メモリコアが読み出しデータRDATAの出力を高インピーダンス制御することで、読み出しデータRDATAを互いに直接接続（ワイヤードオア）することができる。すなわち、出力スイッチは不要になる。
【００９３】
以上の実施形態において説明した発明を整理して以下の項を開示する。
（１）請求項１記載の半導体集積回路において、前記リフレッシュ制御回路は、前記各メモリコアを周期的にリフレッシュコアにすることを特徴とする半導体集積回路。
この半導体集積回路では、各メモリコアは、周期的にリフレッシュコアにされるため、メモリセルに保持されているデータが破壊することが防止される。
【００９４】
（２）請求項２記載の半導体集積回路において、前記リフレッシュ制御回路は、前記リフレッシュコアとして動作する期間の最初にリフレッシュ動作を少なくとも１回以上実行することを特徴とする半導体集積回路。
この半導体集積回路では、リフレッシュコアとして動作する期間の最初にリフレッシュ動作を実行することで、リフレッシュ動作で消費した時間が、その後の各書き込みサイクル時間と各書き込み動作時間との差である余裕時間として徐々に回収される。そして、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【００９５】
（３）請求項３記載の半導体集積回路において、前記書き込み保持回路は、順次供給される前記書き込み信号をそれぞれ保持する保持部を、（リフレッシュ動作時間）／（書き込み動作時間または読み出し動作時間）と同一または多く備えたことを特徴とする半導体集積回路。
この半導体集積回路では、書き込み保持回路は、保持部を上記所定数だけ備えている。このため、書き込み動作前に実行したリフレッシュ動作で消費した時間は、その後の各書き込みサイクルの余裕時間により確実に回収される。
【００９６】
（４）請求項２記載の半導体集積回路において、前記各メモリコアは、前記読み出しコア時に、前記書き込み信号を直接受ける直接制御回路を備えたことを特徴とする半導体集積回路。
この半導体集積回路では、メモリコアが読み出しコアとして動作しているときに、書き込み動作は、直接制御回路により書き込みサイクルに同期して実行される。
【００９７】
（５）請求項２記載の半導体集積回路において、前記各メモリコアは、読み出し動作、書き込み動作、リフレッシュ動作の終了を伝える終了信号を生成することを特徴とする半導体集積回路。
この半導体集積回路では、終了信号が各動作毎に生成される。この終了信号に同期して次の動作を開始することで、各動作が間断なく実行され、書き込みサイクル時間と書き込み動作時間との差である余裕時間が効率よく確保される。
【００９８】
（６）上記（５）記載の半導体集積回路において、前記各メモリコアは、読み出し動作、書き込み動作、リフレッシュ動作毎に、ビット線を所定の電位にするプリチャージ動作を実行し、前記終了信号は、前記プリチャージ動作に同期して出力されることを特徴とする半導体集積回路。
この半導体集積回路では、各動作毎にビット線がプリチャージされ、動作が完結する。したがって、半導体集積回路をSRAMと同一のタイミングで動作させることができる。
【００９９】
（７）上記（５）記載の半導体集積回路において、前記各メモリコアは、前記メモリセルへの書き込み動作用の書き込み信号を保持する書き込み保持回路を備え、前記リフレッシュコア時に、前記終了信号の活性化を受けて前記書き込み保持回路に保持された前記書き込み信号を使用して書き込み動作を実行することを特徴とする半導体集積回路。
【０１００】
この半導体集積回路では、リフレッシュコアとして動作しているメモリコアは、終了信号の活性化を受け、書き込み保持回路に保持されている書き込み信号を使用して書き込み動作を実行する。このため、書き込み動作が間断なく実行され、書き込みサイクル時間と書き込み動作時間との差である余裕時間が最大限に確保される。
【０１０１】
（８）上記（７）記載の半導体集積回路において、前記メモリコアは、リフレッシュ動作を優先して実行するリフレッシュ優先回路を備えたことを特徴とする半導体集積回路。
この半導体集積回路では、メモリコアは、リフレッシュ優先回路によりリフレッシュ動作を優先して実行するため、メモリセルに書き込まれたデータが確実に保持される。
【０１０２】
（９）上記（５）記載の半導体集積回路において、前記メモリコアは、前記リフレッシュ信号を保持するリフレッシュ保持回路を備え、前記終了信号の活性化を受けて該リフレッシュ保持回路に保持された前記リフレッシュ信号を使用してリフレッシュ動作を実行することを特徴とする半導体集積回路。
この半導体集積回路では、メモリコアは、終了信号の活性化を受け、リフレッシュ保持回路に保持されているリフレッシュ信号を使用してリフレッシュ動作を実行する。このため、書き込み動作中または読み出し動作中にリフレッシュ信号を受けた場合にも、リフレッシュ動作は確実に実行される。
【０１０３】
（１０）請求項１記載の半導体集積回路において、少なくとも外部からの読み出しコマンド、書き込みコマンド、および低消費電力モードコマンドを受けるコマンドデコーダを備えたことを特徴とする半導体集積回路。
この半導体集積回路では、動作モードが、コマンドデコーダによって容易に決められる。そして、読み出し動作または書き込み動作が実行され、あるいは、半導体集積回路が低消費電力モードにされる。
【０１０４】
（１１）請求項１記載の半導体集積回路において、前記各メモリコアは、前記読み出し動作時に前記メモリセルに保持された前記データの信号量を増幅する複数のセンスアンプを備え、リフレッシュ動作時に動作する前記センスアンプの数は、読み出し動作時に動作する前記センスアンプの数より多いことを特徴とする半導体集積回路。
【０１０５】
この半導体集積回路では、各メモリコアは、読み出し動作時にメモリセルに保持されたデータの信号量を増幅する複数のセンスアンプを備えている。リフレッシュ動作時に動作するセンスアンプの数は、読み出し動作時に動作するセンスアンプの数より多い。このため、リフレッシュ動作の間隔を長くすることが可能になり、リフレッシュ動作が容易に制御される。また、読み出し動作時には、動作するセンスアンプの数が少ないため、消費電力が低減される。
【０１０６】
（１２）請求項５記載の半導体集積回路の制御方法において、外部仕様である書き込みサイクル時間は、前記各メモリコアが実行する書き込み動作時間より長く設定されていることを特徴とする半導体集積回路の制御方法。
この半導体集積回路の制御方法では、外部仕様である書き込みサイクル時間は、各メモリコアが実行する書き込み動作時間より長く設定されている。書き込みサイクル時間と書き込み動作時間との差は、複数の書き込みサイクル分合計され、所定の余裕時間が生成される。この余裕時間を利用してリフレッシュ動作を実行することで、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【０１０７】
（１３）上記（１１）記載の半導体集積回路の制御方法において、前記各メモリコアは、前記リフレッシュコア時に、前記メモリセルへの書き込み動作用の書き込み信号を保持し、保持した前記書き込み信号を使用して書き込み動作を実行することを特徴とする半導体集積回路の制御方法。
この半導体集積回路の制御方法では、各メモリコアは、リフレッシュ動作中に供給される書き込み信号を保持する。保持された書き込み信号の書き込み動作は、リフレッシュ動作の終了後に実行される。リフレッシュ動作後に順次供給される書き込み信号を保持していくことで、書き込みサイクル時間と書き込み動作時間との差（余裕時間）は、徐々に足し合わせられる。換言すれば、書き込み動作前に実行したリフレッシュ動作の時間は、その後の各書き込みサイクルの余裕時間に分散される。そして、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【０１０８】
（１４）上記（１１）記載の半導体集積回路の制御方法において、前記各メモリコアは、前記リフレッシュコア時に、書き込み動作中または読み出し動作中に受けた前記リフレッシュ信号を保持し、前記書き込み動作または前記読み出し動作後に、保持している前記リフレッシュ信号を使用してリフレッシュ動作を実行することを特徴とする半導体集積回路の制御方法。
【０１０９】
この半導体集積回路の制御方法では、各メモリコアは、書き込み動作中に受けたリフレッシュ信号を保持する。そして、保持されたリフレッシュ信号によるリフレッシュ動作は、書き込み動作後に実行される。したがって、書き込み動作中にリフレッシュ信号が供給された場合、リフレッシュ信号を一時保持し、書き込み動作終了後にリフレッシュ動作を実行することができる。
【０１１０】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１１１】
【発明の効果】
請求項１の半導体集積回路では、読み出し動作と競合するリフレッシュ動作を半導体集積回路の外部から見えることはなく自動で実行することができる。このため、使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【０１１２】
請求項２および請求項３の半導体集積回路では、書き込み動作と競合するリフレッシュ動作を半導体集積回路の外部から見えることなく自動で実行することができる。
請求項４の半導体集積回路では、書き込み動作中または読み出し動作中に、リフレッシュ信号が供給された場合にも、リフレッシュ信号を一時保持し、動作終了後にリフレッシュ動作を実行することができる。
【０１１３】
請求項５の半導体集積回路の制御方法では、読み出し動作と競合するリフレッシュ動作を半導体集積回路の外部から見えることはなく自動で実行することができる。このため、使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【図面の簡単な説明】
【図１】請求項１ないし請求項５に記載の発明の基本原理を示すブロック図である。
【図２】本発明の半導体集積回路およびその制御方法の第１の実施形態を示すブロック図である。
【図３】図２のメモリコアの詳細を示すブロック図である。
【図４】図３のメモリセルアレイの詳細を示すブロック図である。
【図５】図３のコマンド選択回路の詳細を示すブロック図である。
【図６】第１の実施形態におけるメモリコアの制御状態の概要を示す説明図である。
【図７】第１の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図８】第１の実施形態における動作の一例を示すタイミング図である。
【図９】第１の実施形態におけるワースト時の動作を示すタイミング図である。
【図１０】第１の実施形態における動作の別の例を示すタイミング図である。
【図１１】図３のコマンド選択回路の動作の詳細を示すタイミング図である。
【図１２】本発明の半導体集積回路およびその制御方法の第２の実施形態を示すブロック図である。
【図１３】第２の実施形態におけるメモリコアの制御状態の概要を示す説明図である。
【図１４】第２の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図１５】本発明の半導体集積回路およびその制御方法の第３の実施形態を示すブロック図である。
【図１６】第３の実施形態におけるメモリコアの制御状態の概要を示す説明図である。
【図１７】第３の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図１８】リフレッシュ動作の別の制御例を示すタイミング図である。
【符号の説明】
１ リフレッシュ発生回路
２ リフレッシュ制御回路
３ 読み出し制御回路
４ リフレッシュ保持回路
５ 書き込み保持回路
１０ コマンドデコーダ
１２ リフレッシュコア選択回路
１４ リフレッシュ発生回路
１８ 読み出しスイッチ
２０ リフレッシュスイッチ
２２ 出力スイッチ
２４ コマンド選択回路
２６ メモリ制御回路
２８ メモリセルアレイ
３０ リフレッシュコマンドラッチ
３２ 書き込みコマンドラッチ
３４ 書き込みアドレスラッチ
３６ 書き込みデータラッチ
３８ａ、３８ｂ インバータ
４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ、４０ ANDゲートｇ
４０ｈ、４０ｉ、４０ｊ ANDゲート
４２ａ、４２ｂ、４２ｃ、４２ｄ ORゲート
４４ バンクデコーダ
４６ 読み出しスイッチ
４８ 出力スイッチ
５０ リフレッシュコア選択回路
５２ リフレッシュスイッチ
ADDR アドレス信号
ADDRIN 内部アドレス信号
CA、CB、 メモリコア
C0A、C0B、C1A、C1B メモリコア
CMD コマンド信号
END 終了信号
MC メモリセル
PRECON プリチャージ制御信号
RCMD 読み出しコマンド信号
RDATA 読み出しデータ
RDCON 読み出しデータ制御信号
READ 読み出し制御信号
REF、REF1 リフレッシュ信号
REFADDR リフレッシュアドレス信号
REFCON リフレッシュ制御信号
REFL リフレッシュラッチ信号
SAACT センスアンプ活性化信号
SEL、SEL0 コア選択信号
SWT 切り替え信号
WAL 書き込みアドレスラッチ信号
WCL、WCL0 書き込みコマンドラッチ信号
WCMD 書き込みコマンド信号
WDATA 書き込みデータ信号
WDATAIN 内部書き込みデータ信号
WDL 書き込みデータラッチ信号
WL ワード線選択信号
WRCON 書き込みデータ制御信号
WRITE 書き込み制御信号
WRITE0 書き込みコマンド信号
【発明の属する技術分野】
本発明は、キャパシタからなる複数のメモリセルを有する半導体集積回路およびその制御方法に関し、特にメモリセルのリフレッシュ動作を自動で実行する半導体集積回路およびその制御方法に関する。
【０００２】
【従来の技術】
一般に、キャパシタからなる複数のメモリセルを有する半導体集積回路として、DRAM（Dynamic Random Access Memory）が知られている。DRAMは、メモリセルを小さく構成できるため高集積化に適している。しかし、メモリセルに記憶されたデータを保持するためにリフレッシュ動作が必要である。
【０００３】
また、SRAM（Static RAM）の使いやすさとDRAMの高集積を狙った半導体集積回路として、擬似SRAM（Pseudo Static RAM）および仮想SRAM（Virtually Static RAM）が知られている。擬似SRAMおよび仮想SRAMは、リフレッシュ用の制御回路およびDRAMと同様のメモリコアを備えている。
擬似SRAMは、外部からリフレッシュ信号を受け、チップ内でリフレッシュアドレスを発生し、メモリセルのリフレッシュ動作を実行している。擬似SRAMの詳細は、日経エレクトロニクス1986年9月22日号（No.404）pp.199-217（日経BP社）に記載されている。
【０００４】
仮想SRAMは、リフレッシュ動作の時間を読み出しサイクル、書き込みサイクルに含めることで、外部からリフレッシュ動作を見えなくしている。仮想SRAMの詳細は、東芝レビュー41巻3号1986年pp.227-230（株式会社東芝）に記載されている。
【０００５】
【発明が解決しようとする課題】
ところで、擬似SRAMは、読み出し動作・書き込み動作の合間にフレッシュ動作を実行する場合、リフレッシュ信号を外部から供給しなくてはならない。このため、擬似SRAMを使用するシステムは、プリント基板上にリフレッシュタイマ等の制御回路を搭載しなくてはならなかった。また、システムの回路設計・タイミング設計は、リフレッシュ動作を意識して行わなければならなかった。
【０００６】
仮想SRAMは、読み出し・書き込み動作のサイクル時間をリフレッシュ動作の時間分だけ実力値より長くしなくてはならない。このため、アクセス時間が大幅に長くなるという問題があった。
したがって、両メモリともSRAMの使いやすさを目指しているものの、その動作をSRAMと同一にすることはできなかった。また、リフレッシュ動作をチップの外部から完全に見えなくすることはできなかった。
【０００７】
本発明の目的は、リフレッシュ動作を外部から見えることなく実行することができる半導体集積回路およびその制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
図１は、請求項１ないし請求項５に記載の発明の基本原理を示すブロック図である。
【０００９】
請求項１の半導体集積回路は、キャパシタからなる複数のメモリセルMCを有し、同一のデータが書き込まれる少なくとも一対のメモリコアCA、CBと、リフレッシュ発生回路１と、リフレッシュ制御回路２と、読み出し制御回路３とを備えている。
リフレッシュ発生回路１は、メモリセルMCに書き込まれたデータを保持するためのリフレッシュ信号を自動で生成する。リフレッシュ制御回路２は、リフレッシュ信号を、メモリコアCA、CBの少なくとも１つに供給するとともに、メモリコアCA（またはCB）を、リフレッシュ動作および書き込み動作を実行するリフレッシュコアとして所定の期間動作させる。読み出し制御回路３は、メモリセルMCからデータを読み出すための読み出し信号を、リフレッシュ信号が供給されないメモリコアCA、CBの少なくとも１つに供給し、メモリコアCB（またはCA）を、読み出し動作および書き込み動作を実行する読み出しコアとして動作させる。
【００１０】
すなわち、一対のメモリコアCA、CBは、所定期間毎にリフレッシュ動作を実行するリフレッシュコアと、読み出し動作を実行する読み出しコアとして制御される。このため、リフレッシュ動作中に読み出し信号が供給された場合、読み出し動作は、読み出しコアにより待たされることなく実行される。したがって、リフレッシュ動作は、読み出し動作と競合しても半導体集積回路の外部から見えることなく自動で実行される。使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【００１１】
請求項２の半導体集積回路では、外部仕様である書き込みサイクル時間は、各メモリコアCA、CBが実行する書き込み動作の時間より長く設定されている。書き込みサイクル時間と書き込み動作時間との差は、複数の書き込みサイクル分合計され、所定の余裕時間が生成される。この余裕時間を利用してリフレッシュ動作を実行することで、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【００１２】
請求項３の半導体集積回路では、各メモリコアCA、CBに備えられた書き込み保持回路５は、メモリセルMCへの書き込み動作用の書き込み信号を保持する。
リフレッシュ動作中にメモリコアCA、CBに供給される書き込み信号は、書き込み保持回路５に保持される。書き込み保持回路５に保持された書き込み信号による書き込み動作は、リフレッシュ動作の終了後に実行される。その後、書き込み保持回路５は、順次供給される書き込み信号を保持し、保持した信号により書き込み動作が実行される。これ等書き込み動作により、書き込みサイクル時間と書き込み動作時間との差（余裕時間）は、徐々に足し合わせられる。換言すれば、書き込み動作前に実行したリフレッシュ動作の時間は、その後の各書き込みサイクルの分散した余裕時間により回収される。そして、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【００１３】
請求項４の半導体集積回路では、各メモリコアCA、CBに備えられたリフレッシュ保持回路４は、リフレッシュ発生回路１が生成するリフレッシュ信号を保持する。リフレッシュ保持回路４は、書き込み動作中に、リフレッシュ信号が供給された場合、リフレッシュ信号を一時保持する。そして、動作終了後に保持したリフレッシュ信号が使用され、リフレッシュ動作が実行される。
【００１４】
請求項５の半導体集積回路の制御方法では、キャパシタからなる複数のメモリセルMCに書き込まれたデータを保持するためのリフレッシュ信号が、自動で生成される。このリフレッシュ信号が、少なくとも一対のメモリコアCA、CBのうち少なくとも１つに供給される。そして、リフレッシュ信号が供給されるメモリコアCA（またはCB）は、リフレッシュ動作および書き込み動作を実行するリフレッシュコアとして所定の期間動作する。
【００１５】
また、メモリセルMCからデータを読み出すための読み出し信号が、リフレッシュ信号が供給されないメモリコアCA、CBの少なくとも１つに供給される。そして、読み出し信号が供給されるメモリコアCB（またはCA）は、読み出し動作および書き込み動作を実行する読み出しコアとして動作する。
このため、一対のメモリコアCA、CBは、所定期間毎にリフレッシュ動作を実行するリフレッシュコアと、読み出し動作を実行する読み出しコアとして制御される。したがって、リフレッシュコアでリフレッシュ動作中に読み出し信号が供給された場合、読み出し動作は、待たされることなく読み出しコアにより実行される。この結果、リフレッシュ動作は、読み出し動作と競合しても半導体集積回路の外部から見えることはなく自動で実行される。使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図２は、本発明の半導体集積回路およびその制御方法の第１の実施形態を示している。この実施形態は、請求項１ないし請求項５に対応している。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。
【００１７】
この実施形態の半導体集積回路は、SRAMと同一のインタフェースを備えた半導体メモリとして構成されている。
半導体集積回路は、コマンドデコーダ１０、リフレッシュコア選択回路１２、リフレッシュ発生回路１４、２つのメモリコアCA、CB、および読み出しスイッチ１８、リフレッシュスイッチ２０、出力スイッチ２２を備えている。リフレッシュコア選択回路１２、リフレッシュスイッチ２０は、図１に示したリフレッシュ制御回路２に対応し、読み出しスイッチ１８は、読み出し制御回路３に対応している。
【００１８】
読み出しスイッチ１８、リフレッシュスイッチ２０、出力スイッチ２２は、論理回路またはCMOSからなるトランスファゲートで構成されている。なお、特に図示していないが、この半導体集積回路は、入力回路、出力回路、タイミング発生回路等を備えている。
コマンドデコーダ１０は、コマンド信号CMDを受け、書き込みコマンド信号WCMDおよび読み出しコマンド信号RCMDを出力している。また、コマンドデコーダ１０は、図示しない低消費電力モードコマンド信号LPCMDを出力している。半導体集積回路は低消費電力モードコマンドを受けたとき、電源電圧のみ供給されるスタンバイ状態、またはリフレッシュ動作のみ実行するセルフリフレッシュ状態になる。
【００１９】
リフレッシュ発生回路１４は、タイマおよびカウンタを内蔵しており、例えば7.8μsの周期でリフレッシュ信号REF、REF1を出力し、15.6μsの周期でリフレッシュアドレス信号REFADDRを出力している。リフレッシュアドレス信号REFADDRは、１２本のアドレス信号線を使用して４０９６通りが出力される。
【００２０】
リフレッシュコア選択回路１２は、リフレッシュ信号REF1を受け、コア選択信号SELを各メモリコアCA、CBに供給し、切り替え信号SWTを各スイッチ１８、２０、２２に出力している。
メモリコアCA、CBは同一の回路で構成されている。メモリコアCAは、アドレス信号ADDR、書き込みデータ信号WDATA、書き込みコマンド信号WCMD、読み出しコマンド信号RCMD、リフレッシュ信号REF、コア選択信号SELの反転信号（SEL1）、およびリフレッシュアドレス信号REFADDRを受け、読み出しデータRDATAを出力している。メモリコアCBは、アドレス信号ADDR、書き込みデータ信号WDATA、書き込みコマンド信号WCMD、読み出しコマンド信号RCMD、リフレッシュ信号REF、コア選択信号SEL（SEL1）、およびリフレッシュアドレス信号REFADDRを受け、読み出しデータRDATAを出力している。アドレス信号ADDR、書き込みデータ信号WDATA、および書き込みコマンド信号WCMDは、図１に示した書き込み信号に対応している。
【００２１】
なお、この実施形態では、アドレス信号ADDRは、読み出しコマンドおよび書き込みコマンドとともに、一括して供給される。
読み出しスイッチ１８は、切り替え信号SWTがＬレベルのときメモリコアCBに読み出しコマンド信号RCMDを出力し、コア選択信号SELがＨレベルのときにメモリコアCAに読み出しコマンド信号RCMDを出力する回路である。なお、選択されないメモリコアCA、CBの読み出しコマンド端子RCMDは、Ｌレベルに固定されている。
【００２２】
リフレッシュスイッチ２０は、切り替え信号SWTがＬレベルのときメモリコアCAにリフレッシュ信号REFを出力し、切り替え信号SWTがＨレベルのときにメモリコアCBにリフレッシュ信号REFを出力する回路である。なお、選択されないメモリコアCA、CBのリフレッシュ端子REFは、Ｌレベルに固定されている。
出力スイッチ２２は、切り替え信号SWTがＬレベルのときメモリコアCBからの読み出しデータRDATAを出力し、切り替え信号SWTがＨレベルのときにメモリコアCAからの読み出しデータRDATAを出力する回路である。
【００２３】
図３は、メモリコアCA、CBの詳細を示している。
メモリコアCA、CBは、コマンド選択回路２４、メモリ制御回路２６、およびメモリセルアレイ２８で構成されている。
コマンド選択回路２４は、アドレス信号ADDR、書き込みデータ信号WDATA、書き込みコマンド信号WCMD、読み出しコマンド信号RCMD、リフレッシュ信号REF、コア選択信号SEL1、リフレッシュアドレス信号REFADDR、および終了信号ENDを受け、読み出し制御信号READ、内部アドレス信号ADDRIN、リフレッシュ制御信号REFCON、書き込み制御信号WRITE、および内部書き込みデータ信号WDATAINを出力している。
【００２４】
メモリ制御回路２６は、読み出し制御信号READ、内部アドレス信号ADDRIN、リフレッシュ制御信号REFCON、書き込み制御信号WRITE、および内部書き込みデータ信号WDATAINを受け、ワード線選択信号WLSEL、センスアンプ活性化信号SAACT、読み出しデータ制御信号RDCON、書き込みデータ制御信号WRCON、プリチャージ制御信号PRECON、および終了信号ENDを出力している。
【００２５】
メモリセルアレイ２８は、ワード線選択信号WLSE、センスアンプ活性化信号SAACT、読み出しデータ制御信号RDCON、書き込みデータ制御信号WRCON、およびプリチャージ制御信号PRECONを受け、読み出しデータ信号RDATAを出力している。各メモリセルアレイ２８は、DRAMと同一のキャパシタからなる16Ｍ個のメモリセルを備えている。すなわち、この半導体集積回路は、２つのメモリセルアレイ２８で32Ｍ個のメモリセルを備えている。各メモリセルアレイ２８への読み出し動作、書き込み動作は、20ビットのアドレス信号と、16ビットのデータ信号(以下、I/Oとも称する）とで実行される。本実施形態では、読み出し動作は、一方のメモリセルアレイ２８により実行され、書き込み動作は、両方のメモリセルアレイ２８に対して実行される。
【００２６】
図４は、メモリセルアレイ２８の詳細を示している。
メモリセルアレイ２８は、各I/O毎に16個のアレイALY0-ALY15を有している。
また、メモリセルアレイ２８は、各アレイALY0-ALY15の周囲に図示しない制御回路を有している。
【００２７】
アレイALY0-ALY15は、同一の構造または鏡面対称の構造に形成されている。各アレイALY0-ALY15は、横方向に512個、縦方向に128個に配列された64ｋビットのメモリセルMCを有し、縦横に配線された512本のワード線WLおよび256本のビット線BLを有している。また、ALY0-ALY15は、相補な２本のビット線BLに接続された128個のセンスアンプSAを有している。
【００２８】
メモリセルアレイ２８の読み出し動作および書き込み動作は、外部からのアドレスに対応するワード線WLを各I/Oについて選択することで実行される。例えば、読み出し動作では、選択するワード線WLに接続された128個のメモリセルMCからビット線BLにデータが読み出される。ビット線BLに読み出されたデータは、センスアンプSAで増幅される。すなわち、メモリコアCA、CBは、読み出し動作時に2048個（128個×16I/O）のセンスアンプSAを活性化する。そして、増幅されたデータのうち外部からのアドレスに対応するデータが、外部に出力される。
【００２９】
一方、メモリセルアレイ２８のリフレッシュ動作は、図２に示したリフレッシュアドレスREFADDR（4096通り）に対応するワード線WLを、各I/O毎について４つのアレイ分（例えば、ALY0-ALY3）選択することで実行される。メモリコアCA、CBは、リフレッシュ動作時に8192個（512個×16I/O）のセンスアンプSAを活性化する。すなわち、リフレッシュ動作時では、通常動作時の４倍のセンスアンプSAが活性化される。リフレッシュ間隔は、リフレッシュ動作時に活性化されるセンスアンプSAの数を増やすほど長くなる。この結果、リフレッシュ動作の回数が減り、制御が行いやすくなる。
【００３０】
図５は、コマンド選択回路２４の詳細を示している。
コマンド選択回路２４は、リフレッシュコマンドラッチ３０、書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、書き込みデータラッチ３６、およびインバータ３８ａ、３８ｂ、２入力のANDゲート４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ、４０ｇ、３入力のANDゲート４０ｈ、４０ｉ、４０ｊ、２入力のORゲート４２ａ、４２ｂ、４２ｃ、および３入力のORゲート４２ｄで構成されている。リフレッシュコマンドラッチ３０は、図１に示したリフレッシュ保持回路４に対応している。書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、および書き込みデータラッチ３６は、図１に示した書き込み保持回路４に対応している。書き込みアドレスラッチ３４、書き込みデータラッチ３６、ANDゲート４０ａ、４０ｅ、４０ｆ、４０ｇ、４０ｈ、およびORゲート４２ｃ、４２ｄは、複数の信号線に対応して、それぞれ複数個で構成されている。
【００３１】
リフレッシュコマンドラッチ３０は、リフレッシュ信号REFを取り込み、取り込んだ信号をリフレッシュラッチ信号REFLとして出力している。リフレッシュコマンドラッチ３０は、ANDゲート４０ｅから出力されるリフレッシュ制御信号REFCONのＨレベルを受けてラッチをリセットする機能を有している。
書き込みコマンドラッチ３２は、書き込みコマンド信号WCMDを保持部（図示せず）に取り込み、取り込んだ信号を書き込みコマンドラッチ信号WCLとして出力している。書き込みコマンドラッチ３２は、ANDゲート４０ｊから出力される書き込みコマンドラッチ信号WCL0のＨレベルを受けてラッチをリセットする機能を有している。
【００３２】
書き込みアドレスラッチ３４は、アドレス信号ADDRを保持部（図示せず）に取り込み、取り込んだ信号を書き込みアドレスラッチ信号WALとして出力している。
書き込みデータラッチ３６は、書き込みデータ信号WDATAを保持部（図示せず）に取り込み、取り込んだ信号を書き込みデータラッチ信号WDLとして出力している。なお、書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、および書き込みデータラッチ３６は、保持部を１個ずつ備えている。保持部の数は、（リフレッシュ動作時間(39.5ns)）／（書き込み動作時間(39.5ns)）と同一にされている。
【００３３】
ANDゲート４０ａは、リフレッシュアドレス信号REFADDRおよびリフレッシュ制御信号REFCONを受け、その出力信号をORゲート４２ｄに供給している。
ANDゲート４０ｃは、書き込みコマンドラッチ信号WCLおよびインバータ３８ａを介してリフレッシュラッチ信号REFLの反転論理を受け、その出力信号をANDゲート４０ｊに供給している。ANDゲート４０ｃは、リフレッシュ動作を書き込み動作より優先して実行するリフレッシュ優先回路として機能する。
【００３４】
ANDゲート４０ｅは、ANDゲート４０ｊから出力される書き込みコマンドラッチ信号WCL0および書き込みアドレスラッチ信号WALを受け、その出力信号をORゲート４２ｄに供給している。
ANDゲート４０ｂは、読み出しコマンド信号RCMDおよび終了信号ENDを受け、読み出し制御信号READを出力している。
【００３５】
ORゲート４２ａは、読み出し制御信号READおよびANDゲート４０ｉから出力される書き込みコマンド信号WRITE0を受け、その出力信号をANDゲート４０ｈに供給している。
ANDゲート４０ｈは、ORゲート４２ａの出力信号、アドレス信号ADDR、終了信号ENDを受け、その出力信号をORゲート４２ｄに供給している。
【００３６】
ORゲート４２ｄは、ANDゲート４０ａ、４０ｅ、４０ｈの出力信号を受け、内部アドレス信号ADDRINを出力している。ORゲート４２ｄは、コア選択信号SEL1がＨレベルのときに書き込みアドレスラッチ信号WALまたはリフレッシュアドレス信号REFADDRを内部アドレス信号ADDRINとして出力し、コア選択信号SEL1がＬレベルのときに書き込み動作または読み出し動作のためのアドレス信号ADDRを内部アドレス信号ADDRINとして出力する回路である。
【００３７】
ANDゲート４０ｄは、リフレッシュラッチ信号REFLおよび終了信号ENDを受け、リフレッシュ制御信号REFCONを出力している。
ANDゲート４０ｉは、終了信号END、書き込みコマンド信号WCMD、およびインバータ３８ｂを介してコア選択信号SEL1の反転論理を受け、書き込みコマンド信号WRITE0を出力している。
【００３８】
ANDゲート４０ｊは、終了信号END、ANDゲート４０ｃの出力信号、およびコア選択信号SEL1を受け、書き込みコマンドラッチ信号WCL0を出力している。
ORゲート４２ｂは、書き込みコマンド信号WRITE0および書き込みコマンドラッチ信号WCL0を受け、書き込み制御信号WRITEを出力している。ORゲート４２ｂは、コア選択信号SEL1がＨレベルのときに書き込みコマンドラッチ信号WCL0を書き込み制御信号WRITEとして出力し、コア選択信号SEL1がＬレベルのときに書き込みコマンド信号WRITE0を書き込み制御信号WRITEとして出力する回路である。
【００３９】
ANDゲート４０ｆは、書き込みコマンド信号WRITE0および書き込みデータ信号WDATAを受け、その出力信号をORゲート４２ｃに供給している。
ANDゲート４０ｇは、書き込みコマンドラッチ信号WCLおよび書き込みデータラッチ信号WDLを受け、その出力信号をORゲート４２ｃに供給している。
ORゲート４２ｃは、ANDゲート４０ｆ、４０ｇの出力信号を受け、受けた信号を内部書き込みデータ信号WDATAINとして出力している。ORゲート４２ｃは、コア選択信号SEL1がＨレベルのときに書き込みデータラッチ信号WDLを内部書き込みデータ信号WDATAINとして出力し、コア選択信号SEL1がＬレベルのときに書き込みデータ信号WDATAを内部書き込みデータ信号WDATAINとして出力する回路である。
【００４０】
なお、ANDゲート４０ｈ、４０ｉ、４０ｆは、読み出しコアにおける書き込み動作時に、アドレス信号ADDR、書き込みコマンド信号WCMD、書き込みデータ信号WDATAを直接メモリ制御回路２６に伝達する直接制御回路として動作する。
図６は、メモリコアCA、CBの制御状態の概要を示している。
図２に示したリフレッシュコア選択回路１２がコア選択信号SELおよび切り替え信号SWTをＬレベルにしているとき、メモリコアCAは、リフレッシュ発生回路１４からのリフレッシュ信号REFおよびＬレベルの読み出しコマンド信号RCMDを受ける。すなわち、メモリコアCAは、リフレッシュ動作を実行し読み出し動作を実行しないリフレッシュコアとして動作する。メモリコアCBは、Ｌレベルのリフレッシュ信号REFおよびコマンドデコーダ１０からの読み出しコマンド信号RCMDを受ける。すなわち、メモリコアCBは、リフレッシュ動作を実行せず読み出し動作を実行する読み出しコアとして動作する。
【００４１】
メモリコアCAがリフレッシュ信号REFを受けると、コマンド選択回路２４は、受けたリフレッシュ信号REFをリフレッシュ制御信号REFCONとして出力し、受けたリフレッシュアドレスREFADDRを内部アドレス信号ADDRINとして出力する。そして、リフレッシュ動作が実行される。
メモリコアCAが書き込みコマンド信号WCMDを受けると、コマンド選択回路２４は、内部でラッチした書き込みコマンドラッチ信号WCLを書き込み制御信号WRITEとして出力し、書き込みアドレスラッチ信号WALを内部アドレス信号ADDRINとして出力し、書き込みデータラッチ信号WDLを内部書き込みデータ信号WDATAINとして出力する。そして、書き込み動作が実行される。すなわち、メモリコアCAは、リフレッシュコアとして動作するとき、書き込み動作をコマンド選択回路２４にラッチした信号WCL、WAL、WDLを使用して実行する。
【００４２】
読み出しコアであるメモリコアCBが読み出しコマンド信号RCMDを受けると、コマンド選択回路２４は、読み出しコマンド信号RCMDを読み出し制御信号READとして出力し、アドレス信号ADDRを内部アドレス信号ADDRINとして出力する。そして、読み出し動作が実行される。
メモリコアCBが書き込みコマンド信号WCMDを受けると、コマンド選択回路２４は、書き込みコマンド信号WCMDを書き込み制御信号WRITEとして出力し、アドレス信号ADDRを内部アドレス信号ADDRINとして出力し、書き込みデータ信号WDATAを内部書き込みデータ信号WDATAINとして出力する。そして、書き込み動作が実行される。すなわち、メモリコアCBは、読み出しコアとして動作するとき、書き込み動作を外部から供給される信号WCMD、ADDR、WDATAを使用して実行する。
【００４３】
一方、図２に示したリフレッシュコア選択回路１２が、コア選択信号SELおよび切り替え信号SWTをＨレベルにしているときに、上述とは逆にメモリコアCAは読み出しコアとして動作し、メモリコアCBはリフレッシュコアとして動作する。
【００４４】
図７は、リフレッシュ動作のタイミングの概要を示している。図中“Ref”は、そのメモリコアがリフレッシュコアとして動作することを示し、“Read”は、そのメモリコアが読み出しコアとして動作することを示している。太い矢印は、リフレッシュ信号REFの活性化（リフレッシュ動作）を表している。太い矢印の下の数値は、リフレッシュアドレスを表している。
【００４５】
この実施形態の半導体集積回路は、メモリコアCA、CBのリフレッシュ動作を交互に実行する。すなわち、図２に示したリフレッシュコア選択回路１２は、7.8μs毎にコア選択信号SELおよび切り替え信号SWTをＨレベル、Ｌレベルに切り替える。リフレッシュ発生回路１４は、7.8μs毎にリフレッシュ信号REFを出力し、15.6μs毎にリフレッシュアドレス信号REFADDRを出力する。すなわち、64msの間に各メモリコアCA、CBに4096通りのリフレッシュアドレス信号REFADDRが出力される。
【００４６】
各メモリコアCA、CBは、コア選択信号SEL、切り替え信号SWTの制御により、リフレッシュ動作から7.8μsの間リフレッシュコアとして動作し、その後7.8μsの間読み出しコアとして動作する。すなわち、メモリコアCA、CBは、周期的にリフレッシュコアおよび読み出しコアになる。
なお、読み出し動作は、読み出しコアのみから実行され、リフレッシュ動作は、リフレッシュコアのみで実行され、書き込み動作は、読み出しコアおよびリフレッシュコアの両方に実行される。
【００４７】
図８は、上述した半導体集積回路の動作タイミングの一例を示している。この例では、全て書き込みサイクルが実行される場合について説明する。
メモリコアCAは、7.8μsの期間リフレッシュコアとして動作する。このとき、メモリコアCBは、読み出しコアとして動作する。また、本半導体集積回路は、外部仕様である読み出しサイクル時間および書き込みサイクル時間を40nsにしている。このため、これ等動作サイクルは、7.8μsの期間に195回実行される。一方、読み出し動作時間および書き込み動作時間の実力値（内部動作）は、39.5nsであり、動作サイクルに比べ0.5ns余裕がある。これは、7.8μsの期間全体で97.5nsの余裕になる。
【００４８】
また、半導体集積回路は、書き込み動作、読み出し動作、リフレッシュ動作後にビット線BLをプリチャージし、各動作を完結させる。すなわち、本実施形態の半導体集積回路は、SRAMと同一のタイミングで動作させることが可能である。
まず、メモリコアCAは、読み出しコアからリフレッシュコアへの切り替え時にリフレッシュ動作を１回実行する（図中の太い矢印）。また、メモリコアCA、CBは、リフレッシュ動作中に外部から書き込みコマンドWCMDを受ける。メモリコアCAに供給された書き込みコマンドWCMDおよび書き込みアドレスADDR、書き込みデータWDATAは、図４に示した書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、書き込みデータラッチ３６にラッチされる。各ラッチ３２、３４、３６は、ラッチした信号を、それぞれ書き込みコマンドラッチ信号WCL、書き込みアドレスラッチ信号WAL、書き込みデータラッチ信号WDLとして出力する（図８(a)）。
【００４９】
図３に示したメモリ制御回路２６は、リフレッシュ動作後のプリチャージ動作に同期して終了信号ENDを出力する（図８(b)）。コマンド選択回路２４は、終了信号ENDを受けて各ラッチ３２、３４、３６が出力する信号WCL、WAL、WDLを使用して書き込み動作(1)を制御する。このとき、リフレッシュ動作の実力値（39.5ns）は、書き込みサイクル（40ns）に比べ0.5ns短いため、書き込み動作(1)は、書き込みサイクル(2)より0.5ns早く開始される（図８(c)）。
【００５０】
次に、図３に示したメモリ制御回路２６は、書き込み動作(1)の開始に同期して終了信号ENDをリセットする。メモリコアCAは、書き込み動作(1)の実行中に、次の書き込みコマンドWCMD等を受け、受けた信号をラッチする（図８(d)）。メモリ制御回路２６は、書き込み動作後のプリチャージ動作に同期して終了信号ENDを出力する（図８(e)）。コマンド選択回路２４は、終了信号ENDを受けて各ラッチ３２、３４、３６が出力する信号WCL、WAL、WDLを使用して書き込み動作(2)を制御する。書き込み動作(2)は、書き込みサイクル(3)より1ns早く開始される（図８(f)）。
【００５１】
この後、同様にして書き込みサイクル(3)-(195)が実行される。各書き込み動作(2)は、順次0.5nsずつ早く実行される。このため、書き込み動作(195)は、書き込みサイクル(195)に同期して実行される。すなわち、リフレッシュ動作は、外部から見えることなく行われる。なお、詳細には、80回目以降の書き込み動作は、書き込みサイクルに同期して実行される。
【００５２】
一方、メモリコアCBは、書き込みコマンドWCMDおよび書き込みアドレスADDR、書き込みデータWDATAを受け、書き込みサイクル(1)-(195)に同期して順次書き込み動作(1)-(195)を実行する（図８(g)）。
そして、書き込み動作(195)を実行した後、次の7.8μsの期間、メモリコアCBは、リフレッシュコアとして動作する（図８(h)）。このとき、メモリコアCAは、読み出しコアとして動作する。
【００５３】
図９は、上述した半導体集積回路のワースト時の動作タイミングの例を示している。
この例では、メモリコアCAが読み出しコアとして読み出し動作を実行しているときに、図２に示したリフレッシュ発生回路１４がリフレッシュ信号REFを出力する。図２に示したリフレッシュコア選択回路１２は、リフレッシュ信号REFを受けてコア選択信号SELおよび切り替え信号SWTをＬレベルにする。そして、メモリコアCAは、読み出し動作の途中に読み出しコアからリフレッシュコアになる。
この後、書き込みサイクル(1)-(195)が実行される。
【００５４】
まず、図４に示したリフレッシュラッチ３０は、リフレッシュ信号REFをラッチし、その信号をリフレッシュラッチ信号REFLとして出力する（図９(a)）。
次に、図２に示したメモリ制御回路２６は、読み出し動作後のプリチャージに同期して終了信号ENDを出力する（図９(b)）。コマンド選択回路２４は、終了信号ENDを受けて、リフレッシュラッチ信号REFLをリフレッシュ制御信号REFCONとして出力し、リフレッシュアドレス信号REFADDRを内部アドレス信号ADDRINとして出力する（図９(c)）。そして、リフレッシュ動作が実行される。ここで、リフレッシュ発生回路１４は、リフレッシュアドレス信号REFADDRを15.6μsの期間出力するため、このアドレス信号REFADDRのラッチは不要である。
【００５５】
リフレッシュ動作は、書き込みサイクル(1)より0.5ns早く開始される（図９(d)）。この後、図８と同様に書き込み動作(1)-(195)が順次実行される。なお、内部動作のタイミング余裕は、上述したように7.8μsの期間全体で97.5nsある。このため、メモリコアCAは、ワースト条件においても、195回の書き込み動作と、１回の読み出し動作（39.5ns）と、１回のリフレッシュ動作（39.5ns）を実行することができる。すなわち、リフレッシュ動作は、外部から見えることなく実行される。
【００５６】
一方、メモリコアCBは、読み出し動作中に動作しない（図９(e)）。そして、メモリコアCBは、図８と同様に書き込みコマンドWCMD等を順次受けて、書き込みサイクル(1)-(195)に同期して書き込み動作(1)-(195)を実行する（図９(f)）。
図１０は、上述した半導体集積回路の動作タイミングの別の例を示している。
この例では、半導体集積回路は、リフレッシュコアになった後、３サイクル目に読み出しコマンドRCMDを受ける。２サイクル目までの説明は、図８と同一であるため省略する。
【００５７】
メモリコアCBは、読み出しコマンドRCMDを受けて、読み出し動作を実行する（図１０(a)）。このとき、メモリコアCAは、書き込み動作(2)を実行している（図１０(b)）。メモリコアCAのメモリ制御回路２６は、書き込み動作(2)後のプリチャージに同期して終了信号ENDを出力する（図１０(c)）。この時点で、メモリコアCAは、受けたコマンドを全て実行している。
【００５８】
この後、メモリコアCA、CBは、次の書き込みコマンドWCMD(3)を受ける。メモリコアCAのコマンド選択回路２４は、各ラッチ３２、３４、３６を介して書き込み制御信号WRITE、内部アドレス信号ADDRIN、内部書き込みデータ信号WDATAINをメモリ制御回路２６に出力する。そして、メモリコアCAは、メモリコアCBと同様に各書き込みサイクルに同期して書き込み動作を実行する（図１０(d)）。
【００５９】
図１１は、コマンド選択回路２４の動作タイミング（図９の詳細）を示している。
上述のようにコマンド選択回路２４は、コア選択信号SEL1のＬレベルを受けている間、読み出しコアとして動作する。このとき、メモリコアCAは、図２に示したコマンドデコーダ１０から読み出しコマンド信号RCMDを受ける。図４に示したコマンド選択回路２４のANDゲート４０ｂは、読み出しコマンド信号RCMD(R1)を読み出し制御信号READとして出力する。ANDゲート４０ｈおよびORゲート４２ｄは、アドレス信号ADDRを内部アドレス信号ADDRINとして出力する（図１１(a)）。そして、読み出し動作（R1）が実行される。
【００６０】
読み出し動作中にコア選択信号SEL1がＨレベルに変化し、メモリコアCAは、リフレッシュコアになる。コマンド選択回路２４は、リフレッシュ信号REFを受け付け可能になる。リフレッシュコマンドラッチ３０は、リフレッシュ信号REFをラッチし、その信号をリフレッシュラッチ信号REFLとして出力する（図１１(b)）。
ANDゲート４０ｄは、読み出し動作後の終了信号ENDを受けて、リフレッシュラッチ信号REFLをリフレッシュ制御信号REFCONとして出力する。リフレッシュコマンドラッチ３０は、リフレッシュ制御信号REFCONを受けてリセットされる（図１１(c)）。
【００６１】
ANDゲート４０ａおよびORゲート４２は、リフレッシュ制御信号REFCONを受けてリフレッシュアドレス信号REFADDR(AREF1)を内部アドレス信号ADDRINとして出力する（図１１(d)）。そして、リフレッシュ動作(REF1）が実行される。
コマンド選択回路２４は、リフレッシュ動作中に書き込みコマンド信号WCMD（W1）、アドレス信号ADDR（AW1）、書き込みデータ信号WDATA（DW1）を受ける。書き込みコマンドラッチ３２は、書き込みコマンド信号WCMD（W1）をラッチし、書き込みコマンドラッチ信号WCLとして出力する。書き込みアドレスラッチ３４は、アドレス信号ADDR（AW1）をラッチし、書き込みアドレスラッチ信号WALとして出力する。書き込みデータラッチ３６は、書き込みデータ信号WDATA（DW1）をラッチし、書き込みデータラッチ信号WDLとして出力する（図１１(d)）。
【００６２】
ANDゲート４０jは、リフレッシュ動作後の終了信号ENDを受けて、書き込みコマンドラッチ信号WCLを書き込みコマンドラッチ信号WCL0として出力する。書き込みコマンドラッチ３２は、書き込みコマンドラッチ信号WCL0を受けてリセットされる（図１１(e)）。
ORゲート４２ｂは、受けた書き込みコマンドラッチ信号WCL0を書き込み制御信号WRITE（W1）として出力する。ANDゲート４０ｅおよびORゲート４２ｄは、書き込みコマンドラッチ信号WCL0を受け、書き込みアドレスラッチ信号WAL（AW1）を内部アドレス信号ADDRINとして出力する。ANDゲート４０ｇおよびORゲート４２ｃは、書き込みコマンドラッチ信号WCL0を受け、書き込みデータラッチ信号WDL（DW1）を内部書き込みデータ信号WDATAINとして出力する（図１１(f)）。そして、書き込み動作(W1）が実行される。
【００６３】
この後、順次書き込みコマンドWCMDがコマンド選択回路２４に供給され、上述と同様に書き込み動作W2、W3、...が実行される。
以上、本発明の半導体集積回路およびその制御方法では、リフレッシュコア選択回路１２は、一対のメモリコアCA、CBを、リフレッシュ動作を実行するリフレッシュコアと、読み出し動作を実行する読み出しコアとして制御した。このため、リフレッシュコアにおいてリフレッシュ動作中に読み出し信号が供給された場合、読み出し動作は、読み出しコアにより即座に実行される。したがって、リフレッシュ動作と読み出し動作とが競合した場合にも、リフレッシュ動作を外部から見えることなく自動で実行することができる。使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【００６４】
外部仕様である書き込みサイクル時間（40ns）を、各メモリコアCA、CBが実行する書き込み動作時間（39.5ns）より長く設定した。このため、書き込みサイクル時間と書き込み動作時間との差（0.5ns）を、複数の書き込みサイクル分合計することで、所定の余裕時間を生成することができる。この余裕時間を利用してリフレッシュ動作を実行することで、書き込み動作と競合するリフレッシュ動作を、半導体集積回路の外部から見えることなく実行することができる。
【００６５】
コマンド選択回路２４は、書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、および書き込みデータラッチ３６を備えた。リフレッシュコア時にこれ等ラッチ３２、３４、３６を使用することで、書き込み動作前に実行したリフレッシュ動作の時間を、その後の各書き込みサイクルの余裕時間により徐々に回収することができる。
【００６６】
また、コマンド選択回路２４は、リフレッシュコマンドラッチ３０を備えた。このため、リフレッシュコアにおいて書き込み動作中に、リフレッシュ信号REFが供給された場合、リフレッシュ信号REFを一時保持し、書き込み動作終了後にリフレッシュ動作を実行することができる。
リフレッシュコア選択回路１２は、メモリコアCA、CBを7.8μsの周期で交互にリフレッシュコアおよび読み出しコアに切り替えた。このため、各メモリコアCA、CBのメモリセルMCを所定の周期でリフレッシュすることができ、メモリセルMCに保持されているデータが破壊することを防止できる。
【００６７】
メモリコアCA、CBは、読み出しコアからリフレッシュコアへの切り替わり時にリフレッシュ動作を実行した。このため、リフレッシュ動作で消費する時間を、その後の各書き込みサイクル時間と各書き込み動作時間との差である余裕時間として徐々に回収することができる。
コマンドラッチ３２、書き込みアドレスラッチ３４、および書き込みデータラッチ３６を、それぞれ（リフレッシュ動作時間39.5ns）／（書き込み動作時間39.5ns）と同一である１個備えた。このため、各ラッチ３２、３４、３６を使用して書き込み動作前に実行したリフレッシュ動作で消費した時間を、その後の各書き込みサイクルの余裕時間により確実に回収することができる。
【００６８】
コマンド選択回路２４は、読み出しコア時に、書き込みコマンド信号WCMD、アドレス信号ADDR、書き込みデータ信号WDATAを、ANDゲート４０ｉ、４０ｈ、４０ｆで直接受け、受けた信号を書き込み制御信号WRITE、内部アドレス信号ADDRIN、内部書き込みデータ信号WDATAINとして使用した。このため、読み出しコアは、書き込みサイクルに同期して書き込み動作を容易に実行することができる。
【００６９】
メモリ制御回路２６は、読み出し動作、書き込み動作、リフレッシュ動作の終了を伝える終了信号ENDをコマンド選択回路２４に出力した。コマンド選択回路２４は、終了信号ENDに同期して次の読み出し動作、書き込み動作、リフレッシュ動作を制御した。このため、各動作を間断なく実行することができ、書き込みサイクル時間と書き込み動作時間との差である余裕時間を効率よく確保することができる。
【００７０】
メモリ制御回路２６は、ビット線BLのプリチャージ動作に同期して終了信号ENDを出力した。このため、半導体集積回路をSRAMと同一のタイミングで動作させることができ、半導体集積回路の使い勝手を向上することができる。すなわち、本半導体集積回路は、SRAMとして使用することが可能である。一般に、SRAMの記憶容量は、同世代の半導体製造プロセスのDRAMの４分の１である。例えば、64ＭビットDRAMに対応して16ＭビットSRAMが開発されている。本発明は、同じデータが書き込まれる一対のメモリコアにより半導体集積回路を構成したので、64ＭビットDRAMに対応して32ＭビットSRAMを形成することができる。
【００７１】
コマンド選択回路２４は、ANDゲート４０ｃの制御により、リフレッシュ動作を書き込み動作より優先して実行した。リフレッシュ動作を優先することでメモリセルMCに書き込まれたデータを確実に保持することができる。
コマンドデコーダ１０は、外部から供給されるコマンド信号CMDに基づいて、読み出しコマンドRCMD、書き込みコマンドWCMD、および低消費電力モードコマンドを受け付けた。このため、動作モードを、コマンドデコーダ１０によって容易に決めることができる。
【００７２】
リフレッシュ動作時に動作するセンスアンプSAの数を、読み出し動作時に動作するセンスアンプSAの４倍にした。このため、リフレッシュ動作の間隔を長くすることができ、リフレッシュ動作を容易に制御することができる。また、読み出し動作時には、動作するセンスアンプSAの数が少ないため、消費電力を低減することができる。
【００７３】
図１２は、本発明の半導体集積回路およびその制御方法の第２の実施形態を示している。この実施形態は、請求項１ないし請求項５に対応している。なお、第１の実施形態と同一のものについては、同一の符号を付し、これ等については、詳細な説明を省略する。
半導体集積回路は、コマンドデコーダ１０、バンクデコーダ４４、リフレッシュコア選択回路１２、リフレッシュ発生回路１４、４つのメモリコアC0A、C0B、C1A、C1B、および読み出しスイッチ４６、リフレッシュスイッチ２０、出力スイッチ４８を備えている。
【００７４】
バンクデコーダ４４は、最上位のアドレス信号であるバンク信号BANKを受け、受けた信号をバンク信号BANK1として出力している。
メモリコアC0A、C0B、C1A、C1Bは、第１の実施形態のメモリコアCA、CBと同一の構造である。メモリコアC0A、C1Aは、インバータを介してリフレッシュ信号REFを受け、メモリコアC0B、C1Bは、リフレッシュ信号REFを直接受けている。メモリコアC0A、C0Bは、バンク信号BANKがＬレベルのときアクセスされる。メモリコアC1A、C1Bは、バンク信号BANKがＨレベルのときアクセスされる。
【００７５】
読み出しスイッチ４６は、バンク信号BANKおよび切り替え信号SWTのレベルに応じて、読み出しコマンド信号RCMDをメモリコアC0A、C0B、C1A、C1Bのいずれかに出力するスイッチである。なお、選択されないメモリコアC0A、C0B、C1A、C1Bの読み出しコマンド端子RCMDは、Ｌレベルに固定されている。
【００７６】
出力スイッチ２２は、バンク信号BANKおよび切り替え信号SWTのレベルに応じて、メモリコアC0A、C0B、C1A、C1Bからの読み出しデータRDATAを出力するスイッチである。
図１３は、メモリコアC0A、C0B、C1A、C1Bの制御状態の概要を示している。
図１２に示したリフレッシュコア選択回路１２がコア選択信号SELおよび切り替え信号SWTをＬレベルにしているとき、メモリコアC0A、C1Aは、リフレッシュコアとして動作し、メモリコアC0B、C1Bは、バンク信号BANKに応じて読み出しコアとして動作する。リフレッシュコア選択回路１２がコア選択信号SELおよび切り替え信号SWTをＨレベルにしているとき、メモリコアC0A、C1Aは、バンク信号BANKに応じて読み出しコアとして動作し、メモリコアC0B、C1Bは、リフレッシュコアとして動作する。
【００７７】
図１４は、リフレッシュ動作の概要を示している。図中の表記は、図７と同一である。
半導体集積回路は、メモリコアC0A、C1AおよびメモリコアC0B、C1Bのリフレッシュ動作を交互に実行する。すなわち、図１２に示したリフレッシュコア選択回路１２は、7.8μs毎にコア選択信号SELおよび切り替え信号SWTをＨレベル、Ｌレベルに切り替える。リフレッシュ発生回路１４は、7.8μs毎にリフレッシュ信号REFを出力し、15.6μs毎にリフレッシュアドレス信号REFADDRを出力する。すなわち、64msの間に各メモリコアC0A、C0B、C1A、C1Bに4096通りのリフレッシュアドレス信号REFADDRが出力される。
【００７８】
各メモリコアC0A、C0B、C1A、C1Bは、第１の実施形態と同様に、コア選択信号SEL、切り替え信号SWTの制御により、リフレッシュ動作から7.8μsの間リフレッシュコアとして動作し、その後7.8μsの間読み出しコアとして動作する。
なお、読み出し動作は、読み出しコアのみから実行され、リフレッシュ動作は、リフレッシュコアのみで実行され、書き込み動作は、読み出しコアおよびリフレッシュコアの両方に実行される。
【００７９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、半導体集積回路は、バンク信号BANKで切り替えられる２組のメモリコアC0A、C0BおよびメモリコアC1A、C1Bを備えた。このように複数のメモリコアをバンクとして制御する半導体集積回路においても、リフレッシュ動作を外部に見せることなく実行することができる。
【００８０】
図１５は、本発明の半導体集積回路およびその制御方法の第３の実施形態を示している。この実施形態は、請求項１ないし請求項５に対応している。なお、第１およびの実施形態と同一のものについては、同一の符号を付し、これ等については、詳細な説明を省略する。
半導体集積回路は、コマンドデコーダ１０、バンクデコーダ４４、リフレッシュコア選択回路５０、リフレッシュ発生回路１４、４つのメモリコアC0A、C0B、C1A、C1B、および読み出しスイッチ４６、リフレッシュスイッチ５２、出力スイッチ４８を備えている。
【００８１】
リフレッシュコア選択回路５０は、リフレッシュ信号REF1を受け、切り替え信号SWTおよびコア選択信号SEL0A、SEL0B、SEL1A、SEL1Bを出力している。コア選択信号SEL0A、SEL0B、SEL1A、SEL1Bは、メモリコアC0A、C0B、C1A、C1Bにそれぞれ供給されている。
リフレッシュスイッチ５２は、コア選択信号SEL0A、SEL0B、SEL1A、SEL1Bのレベルに応じて、リフレッシュ信号REFをメモリコアC0A、C0B、C1A、C1Bいずれかに出力するスイッチである。なお、選択されないメモリコアC0A、C0B、C1A、C1Bのリフレッシュ端子REFは、Ｌレベルに固定されている。
【００８２】
図１６は、メモリコアC0A、C0B、C1A、C1Bの制御状態の概要を示している。
図１５に示したリフレッシュコア選択回路１２が、コア選択信号SEL0AをＨレベルにし、それ以外の信号SEL0B、SEL1A、SEL1B、SWTをＬレベルにしているとき、メモリコアC0Aは、リフレッシュコアとして動作し、メモリコアC0B、C1Bは、バンク信号BANKに応じて読み出しコアとして動作する。このとき、メモリコアC1Aは動作しない。リフレッシュコア選択回路１２が、コア選択信号SEL0BをＨレベルにし、それ以外の信号SEL0A、SEL1A、SEL1B、SWTをＬレベルにしているとき、メモリコアC0Bは、リフレッシュコアとして動作し、メモリコアC0A、C1Aは、バンク信号BANKに応じて読み出しコアとして動作する。このとき、メモリコアC1Bは動作しない。リフレッシュコア選択回路１２が、コア選択信号SEL1Aおよび切り替え信号SWTをＨレベルにし、それ以外の信号SEL0A、SEL0B、SEL1BをＬレベルにしているとき、メモリコアC1Aは、リフレッシュコアとして動作し、メモリコアC0B、C1Bは、バンク信号BANKに応じて読み出しコアとして動作する。このとき、メモリコアC0Aは動作しない。フレッシュコア選択回路１２が、コア選択信号SEL1Bおよび切り替え信号SWTをＨレベルにし、それ以外の信号SEL0A、SEL0B、SEL1AをＬレベルにしているとき、メモリコアC1Bは、リフレッシュコアとして動作し、メモリコアC0A、C1Aは、バンク信号BANKに応じて読み出しコアとして動作する。このとき、メモリコアC0Bは動作しない。すなわち、この実施形態では、一つのメモリコアのみがリフレッシュコアになる。
【００８３】
図１７は、リフレッシュ動作の概要を示している。図中の表記は、図７と同一である。
半導体集積回路は、メモリコアC0A、C0B、C1A、C1Bのリフレッシュ動作を順次実行する。図１５に示したリフレッシュコア選択回路５０は、3.9μs毎にコア選択信号SEL0A、SEL0B、SEL1A、SEL1Bを順次Ｈレベルにする。切り替え信号SWTは、コア選択信号SEL0A、SEL0BがＨレベルのとき、Ｌレベルにされ、コア選択信号SEL1A、SEL1BがＨレベルのとき、Ｈレベルにされる。
【００８４】
リフレッシュ発生回路１４は、3.9μs毎にリフレッシュ信号REFを出力し、15.6μs毎にリフレッシュアドレス信号REFADDRを出力する。すなわち、64msの間に各メモリコアC0A、C0B、C1A、C1Bに4096通りのリフレッシュアドレス信号REFADDRが出力される。
【００８５】
各メモリコアC0A、C0B、C1A、C1Bは、リフレッシュ動作から3.9μsの間リフレッシュコアとして動作し、その後3.9μsの間読み出しコアとして動作し、その後3.9μsの間動作せず、さらにその後3.9μsの間読み出しコアとして動作する。読み出し動作は、読み出しコアのみから実行され、リフレッシュ動作は、リフレッシュコアのみで実行され、書き込み動作は、読み出しコアおよびリフレッシュコアの両方に実行される。
【００８６】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、半導体集積回路は、バンク信号BANKで切り替えられる２組のメモリコアC0A、C0BおよびメモリコアC1A、C1Bを備え、これ等メモリコアの１つを順次リフレッシュコアとして動作させた。リフレッシュ動作がメモリコア毎に実行されるため、このとき動作するセンスアンプSAの数は、第２の実施形態の半分になる。したがって、リフレッシュ動作時のピーク電流を低減することができる。
【００８７】
なお、上述した第１の実施形態では、半導体集積回路にSRAMと同一のインタフェースを備え、SRAMとして動作させた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体集積回路にFCRAM（First Cycle RAM）等と同一のインタフェースを備え、FCRAMとして動作させてもよい。
上述した実施形態では、本発明を半導体メモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、システムLSI内に形成されるメモリ部に適用してもよい。
【００８８】
上述した第１の実施形態では、メモリコアCA、CBは、読み出しコアからリフレッシュコアへの切り替え時にリフレッシュ動作を１回実行した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュ動作を異なる２本のワード線WLに対して１回ずつ実行してもよい。この場合には、リフレッシュ間隔を長くすることができる。
【００８９】
上述した第１の実施形態では、メモリコアCA、CBを交互にリフレッシュした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１８に示すように、メモリコアCAを4096回リフレッシュした後、メモリコアCBを4096回リフレッシュしてもよく、64msの間に全てのメモリセルMCがリフレッシュされる制御を行えばよい。
【００９０】
上述した第１の実施形態では、メモリコアCA、CBは、読み出し動作時に2048個のセンスアンプSAを活性化した例について述べた。本発明はかかる実施形態に限定されるものではない。読み出し動作におけるセンスアンプSAの活性化数は、I/O数に対応する16個以上であればよい。活性化されるセンスアンプSAの数が少ないほど、動作時電流は小さくなる。一方で制御回路は複雑になる。
【００９１】
上述した第１の実施形態では、書き込みコマンドラッチ３２、書き込みアドレスラッチ３４、書き込みデータラッチ３６は、書き込みコマンドWCMD、アドレス信号ADDR、書き込みデータ信号WDATAを保持する保持部を１個ずつ備えた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュ動作時間が、書き込み動作時間または読み出し動作時間の２倍のときには、各ラッチ３２、３４、３６は、保持部を２個備えることで、リフレッシュ動作を外部から見えることなく実行することができる。
【００９２】
また、上述した第１ないし第３の実施形態では、各メモリコアからの読み出しデータRDATAを出力スイッチ２２、４８により選択し、出力した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、各メモリコアが読み出しデータRDATAの出力を高インピーダンス制御することで、読み出しデータRDATAを互いに直接接続（ワイヤードオア）することができる。すなわち、出力スイッチは不要になる。
【００９３】
以上の実施形態において説明した発明を整理して以下の項を開示する。
（１）請求項１記載の半導体集積回路において、前記リフレッシュ制御回路は、前記各メモリコアを周期的にリフレッシュコアにすることを特徴とする半導体集積回路。
この半導体集積回路では、各メモリコアは、周期的にリフレッシュコアにされるため、メモリセルに保持されているデータが破壊することが防止される。
【００９４】
（２）請求項２記載の半導体集積回路において、前記リフレッシュ制御回路は、前記リフレッシュコアとして動作する期間の最初にリフレッシュ動作を少なくとも１回以上実行することを特徴とする半導体集積回路。
この半導体集積回路では、リフレッシュコアとして動作する期間の最初にリフレッシュ動作を実行することで、リフレッシュ動作で消費した時間が、その後の各書き込みサイクル時間と各書き込み動作時間との差である余裕時間として徐々に回収される。そして、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【００９５】
（３）請求項３記載の半導体集積回路において、前記書き込み保持回路は、順次供給される前記書き込み信号をそれぞれ保持する保持部を、（リフレッシュ動作時間）／（書き込み動作時間または読み出し動作時間）と同一または多く備えたことを特徴とする半導体集積回路。
この半導体集積回路では、書き込み保持回路は、保持部を上記所定数だけ備えている。このため、書き込み動作前に実行したリフレッシュ動作で消費した時間は、その後の各書き込みサイクルの余裕時間により確実に回収される。
【００９６】
（４）請求項２記載の半導体集積回路において、前記各メモリコアは、前記読み出しコア時に、前記書き込み信号を直接受ける直接制御回路を備えたことを特徴とする半導体集積回路。
この半導体集積回路では、メモリコアが読み出しコアとして動作しているときに、書き込み動作は、直接制御回路により書き込みサイクルに同期して実行される。
【００９７】
（５）請求項２記載の半導体集積回路において、前記各メモリコアは、読み出し動作、書き込み動作、リフレッシュ動作の終了を伝える終了信号を生成することを特徴とする半導体集積回路。
この半導体集積回路では、終了信号が各動作毎に生成される。この終了信号に同期して次の動作を開始することで、各動作が間断なく実行され、書き込みサイクル時間と書き込み動作時間との差である余裕時間が効率よく確保される。
【００９８】
（６）上記（５）記載の半導体集積回路において、前記各メモリコアは、読み出し動作、書き込み動作、リフレッシュ動作毎に、ビット線を所定の電位にするプリチャージ動作を実行し、前記終了信号は、前記プリチャージ動作に同期して出力されることを特徴とする半導体集積回路。
この半導体集積回路では、各動作毎にビット線がプリチャージされ、動作が完結する。したがって、半導体集積回路をSRAMと同一のタイミングで動作させることができる。
【００９９】
（７）上記（５）記載の半導体集積回路において、前記各メモリコアは、前記メモリセルへの書き込み動作用の書き込み信号を保持する書き込み保持回路を備え、前記リフレッシュコア時に、前記終了信号の活性化を受けて前記書き込み保持回路に保持された前記書き込み信号を使用して書き込み動作を実行することを特徴とする半導体集積回路。
【０１００】
この半導体集積回路では、リフレッシュコアとして動作しているメモリコアは、終了信号の活性化を受け、書き込み保持回路に保持されている書き込み信号を使用して書き込み動作を実行する。このため、書き込み動作が間断なく実行され、書き込みサイクル時間と書き込み動作時間との差である余裕時間が最大限に確保される。
【０１０１】
（８）上記（７）記載の半導体集積回路において、前記メモリコアは、リフレッシュ動作を優先して実行するリフレッシュ優先回路を備えたことを特徴とする半導体集積回路。
この半導体集積回路では、メモリコアは、リフレッシュ優先回路によりリフレッシュ動作を優先して実行するため、メモリセルに書き込まれたデータが確実に保持される。
【０１０２】
（９）上記（５）記載の半導体集積回路において、前記メモリコアは、前記リフレッシュ信号を保持するリフレッシュ保持回路を備え、前記終了信号の活性化を受けて該リフレッシュ保持回路に保持された前記リフレッシュ信号を使用してリフレッシュ動作を実行することを特徴とする半導体集積回路。
この半導体集積回路では、メモリコアは、終了信号の活性化を受け、リフレッシュ保持回路に保持されているリフレッシュ信号を使用してリフレッシュ動作を実行する。このため、書き込み動作中または読み出し動作中にリフレッシュ信号を受けた場合にも、リフレッシュ動作は確実に実行される。
【０１０３】
（１０）請求項１記載の半導体集積回路において、少なくとも外部からの読み出しコマンド、書き込みコマンド、および低消費電力モードコマンドを受けるコマンドデコーダを備えたことを特徴とする半導体集積回路。
この半導体集積回路では、動作モードが、コマンドデコーダによって容易に決められる。そして、読み出し動作または書き込み動作が実行され、あるいは、半導体集積回路が低消費電力モードにされる。
【０１０４】
（１１）請求項１記載の半導体集積回路において、前記各メモリコアは、前記読み出し動作時に前記メモリセルに保持された前記データの信号量を増幅する複数のセンスアンプを備え、リフレッシュ動作時に動作する前記センスアンプの数は、読み出し動作時に動作する前記センスアンプの数より多いことを特徴とする半導体集積回路。
【０１０５】
この半導体集積回路では、各メモリコアは、読み出し動作時にメモリセルに保持されたデータの信号量を増幅する複数のセンスアンプを備えている。リフレッシュ動作時に動作するセンスアンプの数は、読み出し動作時に動作するセンスアンプの数より多い。このため、リフレッシュ動作の間隔を長くすることが可能になり、リフレッシュ動作が容易に制御される。また、読み出し動作時には、動作するセンスアンプの数が少ないため、消費電力が低減される。
【０１０６】
（１２）請求項５記載の半導体集積回路の制御方法において、外部仕様である書き込みサイクル時間は、前記各メモリコアが実行する書き込み動作時間より長く設定されていることを特徴とする半導体集積回路の制御方法。
この半導体集積回路の制御方法では、外部仕様である書き込みサイクル時間は、各メモリコアが実行する書き込み動作時間より長く設定されている。書き込みサイクル時間と書き込み動作時間との差は、複数の書き込みサイクル分合計され、所定の余裕時間が生成される。この余裕時間を利用してリフレッシュ動作を実行することで、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【０１０７】
（１３）上記（１１）記載の半導体集積回路の制御方法において、前記各メモリコアは、前記リフレッシュコア時に、前記メモリセルへの書き込み動作用の書き込み信号を保持し、保持した前記書き込み信号を使用して書き込み動作を実行することを特徴とする半導体集積回路の制御方法。
この半導体集積回路の制御方法では、各メモリコアは、リフレッシュ動作中に供給される書き込み信号を保持する。保持された書き込み信号の書き込み動作は、リフレッシュ動作の終了後に実行される。リフレッシュ動作後に順次供給される書き込み信号を保持していくことで、書き込みサイクル時間と書き込み動作時間との差（余裕時間）は、徐々に足し合わせられる。換言すれば、書き込み動作前に実行したリフレッシュ動作の時間は、その後の各書き込みサイクルの余裕時間に分散される。そして、書き込み動作と競合するリフレッシュ動作は、半導体集積回路の外部から見えることなく実行される。
【０１０８】
（１４）上記（１１）記載の半導体集積回路の制御方法において、前記各メモリコアは、前記リフレッシュコア時に、書き込み動作中または読み出し動作中に受けた前記リフレッシュ信号を保持し、前記書き込み動作または前記読み出し動作後に、保持している前記リフレッシュ信号を使用してリフレッシュ動作を実行することを特徴とする半導体集積回路の制御方法。
【０１０９】
この半導体集積回路の制御方法では、各メモリコアは、書き込み動作中に受けたリフレッシュ信号を保持する。そして、保持されたリフレッシュ信号によるリフレッシュ動作は、書き込み動作後に実行される。したがって、書き込み動作中にリフレッシュ信号が供給された場合、リフレッシュ信号を一時保持し、書き込み動作終了後にリフレッシュ動作を実行することができる。
【０１１０】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１１１】
【発明の効果】
請求項１の半導体集積回路では、読み出し動作と競合するリフレッシュ動作を半導体集積回路の外部から見えることはなく自動で実行することができる。このため、使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【０１１２】
請求項２および請求項３の半導体集積回路では、書き込み動作と競合するリフレッシュ動作を半導体集積回路の外部から見えることなく自動で実行することができる。
請求項４の半導体集積回路では、書き込み動作中または読み出し動作中に、リフレッシュ信号が供給された場合にも、リフレッシュ信号を一時保持し、動作終了後にリフレッシュ動作を実行することができる。
【０１１３】
請求項５の半導体集積回路の制御方法では、読み出し動作と競合するリフレッシュ動作を半導体集積回路の外部から見えることはなく自動で実行することができる。このため、使用者は、リフレッシュ動作を全く意識することなく半導体集積回路を使用することができる。
【図面の簡単な説明】
【図１】請求項１ないし請求項５に記載の発明の基本原理を示すブロック図である。
【図２】本発明の半導体集積回路およびその制御方法の第１の実施形態を示すブロック図である。
【図３】図２のメモリコアの詳細を示すブロック図である。
【図４】図３のメモリセルアレイの詳細を示すブロック図である。
【図５】図３のコマンド選択回路の詳細を示すブロック図である。
【図６】第１の実施形態におけるメモリコアの制御状態の概要を示す説明図である。
【図７】第１の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図８】第１の実施形態における動作の一例を示すタイミング図である。
【図９】第１の実施形態におけるワースト時の動作を示すタイミング図である。
【図１０】第１の実施形態における動作の別の例を示すタイミング図である。
【図１１】図３のコマンド選択回路の動作の詳細を示すタイミング図である。
【図１２】本発明の半導体集積回路およびその制御方法の第２の実施形態を示すブロック図である。
【図１３】第２の実施形態におけるメモリコアの制御状態の概要を示す説明図である。
【図１４】第２の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図１５】本発明の半導体集積回路およびその制御方法の第３の実施形態を示すブロック図である。
【図１６】第３の実施形態におけるメモリコアの制御状態の概要を示す説明図である。
【図１７】第３の実施形態におけるリフレッシュ動作の概要を示すタイミング図である。
【図１８】リフレッシュ動作の別の制御例を示すタイミング図である。
【符号の説明】
１ リフレッシュ発生回路
２ リフレッシュ制御回路
３ 読み出し制御回路
４ リフレッシュ保持回路
５ 書き込み保持回路
１０ コマンドデコーダ
１２ リフレッシュコア選択回路
１４ リフレッシュ発生回路
１８ 読み出しスイッチ
２０ リフレッシュスイッチ
２２ 出力スイッチ
２４ コマンド選択回路
２６ メモリ制御回路
２８ メモリセルアレイ
３０ リフレッシュコマンドラッチ
３２ 書き込みコマンドラッチ
３４ 書き込みアドレスラッチ
３６ 書き込みデータラッチ
３８ａ、３８ｂ インバータ
４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ、４０ ANDゲートｇ
４０ｈ、４０ｉ、４０ｊ ANDゲート
４２ａ、４２ｂ、４２ｃ、４２ｄ ORゲート
４４ バンクデコーダ
４６ 読み出しスイッチ
４８ 出力スイッチ
５０ リフレッシュコア選択回路
５２ リフレッシュスイッチ
ADDR アドレス信号
ADDRIN 内部アドレス信号
CA、CB、 メモリコア
C0A、C0B、C1A、C1B メモリコア
CMD コマンド信号
END 終了信号
MC メモリセル
PRECON プリチャージ制御信号
RCMD 読み出しコマンド信号
RDATA 読み出しデータ
RDCON 読み出しデータ制御信号
READ 読み出し制御信号
REF、REF1 リフレッシュ信号
REFADDR リフレッシュアドレス信号
REFCON リフレッシュ制御信号
REFL リフレッシュラッチ信号
SAACT センスアンプ活性化信号
SEL、SEL0 コア選択信号
SWT 切り替え信号
WAL 書き込みアドレスラッチ信号
WCL、WCL0 書き込みコマンドラッチ信号
WCMD 書き込みコマンド信号
WDATA 書き込みデータ信号
WDATAIN 内部書き込みデータ信号
WDL 書き込みデータラッチ信号
WL ワード線選択信号
WRCON 書き込みデータ制御信号
WRITE 書き込み制御信号
WRITE0 書き込みコマンド信号
Claims (5)
- キャパシタからなる複数のメモリセルを有し、同一のデータが書き込まれる少なくとも一対のメモリコアと、
前記メモリセルに書き込まれたデータを保持するためのリフレッシュ信号を自動で生成するリフレッシュ発生回路と、
前記リフレッシュ信号に基づいて所定の周期で選択信号を出力する選択回路と、
前記選択信号に基づき、前記所定の周期で、前記リフレッシュ信号を、前記メモリコアの一方に供給するとともに、該一方のメモリコアを、リフレッシュ動作および書き込み動作を実行するリフレッシュコアとして動作させるリフレッシュ制御回路と、
前記選択信号に基づいて、前記メモリセルから前記データを読み出すための読み出し信号を、前記リフレッシュ信号が供給されない前記メモリコアの他方に供給し、該他方のメモリコアを、前記所定の周期で、読み出し動作および書き込み動作を実行する読み出しコアとして動作させる読み出し制御回路とを備え、
前記リフレッシュ制御回路及び読み出し制御回路は、前記各メモリコアの動作において、前記所定の周期で、リフレッシュコアとしての動作と読み出しコアとしての動作とを切り替えることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
外部仕様である書き込みサイクル時間は、前記各メモリコアが実行する書き込み動作の時間より長く設定されていることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記各メモリコアは、前記メモリセルへの書き込み動作用の書き込み信号を保持する書き込み保持回路を備えたことを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記各メモリコアは、前記リフレッシュ信号を保持するリフレッシュ保持回路を備えたことを特徴とする半導体集積回路。 - キャパシタからなる複数のメモリセルを有し、同一のデータが書き込まれる少なくとも一対のメモリコアを備え、
前記メモリセルに書き込まれたデータを保持するためのリフレッシュ信号を自動で生成し、
前記リフレッシュ信号に基づいて所定の周期で選択信号を生成し、
前記選択信号に基づき、前記所定の周期で、前記リフレッシュ信号を、前記メモリコアの一方に供給するとともに、該一方のメモリコアを、リフレッシュ動作および書き込み動作を実行するリフレッシュコアとして動作させ、
前記選択信号に基づいて、前記メモリセルから前記データを読み出すための読み出し信号を、前記リフレッシュ信号が供給されない前記メモリコアの他方に供給し、前記所定の周期で、該他方のメモリコアを、読み出し動作および書き込み動作を実行する読み出しコアとして動作させ、
前記各メモリコアの動作は、前記所定の周期で、リフレッシュコアとしての動作と読み出しコアとしての動作とを切り替えることを特徴とする半導体集積回路の制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26877299A JP4555416B2 (ja) | 1999-09-22 | 1999-09-22 | 半導体集積回路およびその制御方法 |
| US09/577,498 US6324113B1 (en) | 1999-09-22 | 2000-05-24 | Semiconductor integrated circuit and method of controlling same |
| KR1020000029256A KR100618068B1 (ko) | 1999-09-22 | 2000-05-30 | 반도체 집적 회로 및 그 제어 방법 |
| TW089110488A TW449907B (en) | 1999-09-22 | 2000-05-30 | Semiconductor integrated circuit and method of controlling same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26877299A JP4555416B2 (ja) | 1999-09-22 | 1999-09-22 | 半導体集積回路およびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001093277A JP2001093277A (ja) | 2001-04-06 |
| JP4555416B2 true JP4555416B2 (ja) | 2010-09-29 |
Family
ID=17463096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26877299A Expired - Fee Related JP4555416B2 (ja) | 1999-09-22 | 1999-09-22 | 半導体集積回路およびその制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6324113B1 (ja) |
| JP (1) | JP4555416B2 (ja) |
| KR (1) | KR100618068B1 (ja) |
| TW (1) | TW449907B (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000137983A (ja) * | 1998-08-26 | 2000-05-16 | Toshiba Corp | 半導体記憶装置 |
| JP3871853B2 (ja) | 2000-05-26 | 2007-01-24 | 株式会社ルネサステクノロジ | 半導体装置及びその動作方法 |
| US6445636B1 (en) * | 2000-08-17 | 2002-09-03 | Micron Technology, Inc. | Method and system for hiding refreshes in a dynamic random access memory |
| JP2002150768A (ja) * | 2000-11-06 | 2002-05-24 | Fujitsu Ltd | 半導体記憶装置 |
| JP4641094B2 (ja) * | 2000-11-17 | 2011-03-02 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP3992449B2 (ja) * | 2001-03-29 | 2007-10-17 | 富士通株式会社 | 半導体記憶装置 |
| JP2003006041A (ja) * | 2001-06-20 | 2003-01-10 | Hitachi Ltd | 半導体装置 |
| JP4768163B2 (ja) | 2001-08-03 | 2011-09-07 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP3948933B2 (ja) * | 2001-11-07 | 2007-07-25 | 富士通株式会社 | 半導体記憶装置、及びその制御方法 |
| JP4078119B2 (ja) * | 2002-04-15 | 2008-04-23 | 富士通株式会社 | 半導体メモリ |
| WO2004001761A1 (ja) * | 2002-06-25 | 2003-12-31 | Fujitsu Limited | 半導体メモリ |
| JP4041358B2 (ja) * | 2002-07-04 | 2008-01-30 | 富士通株式会社 | 半導体メモリ |
| KR100482368B1 (ko) * | 2002-08-28 | 2005-04-13 | 삼성전자주식회사 | 고속동작에서의 리프레쉬 페일을 최소화하기 위한리프레쉬 회로를 갖는 리프레쉬 타입 반도체 메모리장치 |
| WO2004027780A1 (ja) * | 2002-09-20 | 2004-04-01 | Fujitsu Limited | 半導体メモリ |
| US6735140B1 (en) * | 2002-12-19 | 2004-05-11 | Cypress Semiconductor Corporation | Method and system for performing memory operations of a memory device |
| JP4996094B2 (ja) * | 2003-10-24 | 2012-08-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置及びそのリフレッシュ方法 |
| JP2007035151A (ja) * | 2005-07-26 | 2007-02-08 | Elpida Memory Inc | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| JP2007115087A (ja) * | 2005-10-21 | 2007-05-10 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7607031B2 (en) * | 2006-03-28 | 2009-10-20 | Advanced Micro Devices, Inc. | Power management in a communication link |
| US7617404B2 (en) * | 2006-03-28 | 2009-11-10 | Advanced Micro Devices, Inc. | In-band power management in a communication link |
| JP5064744B2 (ja) | 2006-09-07 | 2012-10-31 | 株式会社リコー | 半導体集積回路、半導体集積回路を使用したシステム装置及び半導体集積回路の動作制御方法 |
| KR100845774B1 (ko) * | 2006-10-13 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 이를 이용한 전압 제어 방법 |
| JP4900310B2 (ja) * | 2008-04-17 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| KR100940868B1 (ko) * | 2009-05-25 | 2010-02-09 | 이성재 | 디램으로 에스램 출력특성을 구현하는 장치 및 방법 |
| JP5676169B2 (ja) * | 2010-07-15 | 2015-02-25 | Ｎｅｃエンベデッドプロダクツ株式会社 | フラッシュｒｏｍエミュレータおよびデータ制御方法 |
| US9230994B2 (en) | 2010-09-15 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| US10210923B2 (en) * | 2017-07-12 | 2019-02-19 | International Business Machines Corporation | Activation of memory core circuits in an integrated circuit |
| US11468938B2 (en) * | 2020-11-12 | 2022-10-11 | Micron Technology, Inc. | Memory with programmable refresh order and stagger time |
| KR20220155664A (ko) | 2021-05-17 | 2022-11-24 | 삼성전자주식회사 | 페이지 버퍼 회로 및 이를 포함하는 메모리 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715286A (en) | 1980-06-30 | 1982-01-26 | Toshiba Corp | Memory device |
| JP2558234B2 (ja) | 1987-07-29 | 1996-11-27 | 安藤電気 株式会社 | パタ−ン発生装置 |
| JPH10247384A (ja) * | 1997-03-03 | 1998-09-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6172935B1 (en) * | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
| US5963497A (en) * | 1998-05-18 | 1999-10-05 | Silicon Aquarius, Inc. | Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same |
| JP2000021162A (ja) * | 1998-07-03 | 2000-01-21 | Mitsubishi Electric Corp | 揮発性メモリおよびエンベッデッド・ダイナミック・ランダム・アクセス・メモリ |
-
1999
- 1999-09-22 JP JP26877299A patent/JP4555416B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-24 US US09/577,498 patent/US6324113B1/en not_active Expired - Lifetime
- 2000-05-30 KR KR1020000029256A patent/KR100618068B1/ko not_active IP Right Cessation
- 2000-05-30 TW TW089110488A patent/TW449907B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6324113B1 (en) | 2001-11-27 |
| KR100618068B1 (ko) | 2006-08-30 |
| KR20010029758A (ko) | 2001-04-16 |
| TW449907B (en) | 2001-08-11 |
| JP2001093277A (ja) | 2001-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4555416B2 (ja) | 半導体集積回路およびその制御方法 | |
| JP4524194B2 (ja) | 埋め込みｄｒａｍでの分散行アドレス・カウンタを用いた同時リフレッシュ・モード | |
| US6240039B1 (en) | Semiconductor memory device and driving signal generator therefor | |
| KR100805359B1 (ko) | 다이내믹 메모리내의 리프레시 메커니즘 | |
| JPH1166843A (ja) | 半導体記憶装置 | |
| JPH0917178A (ja) | 半導体記憶装置とメモリシステム | |
| JPH11250657A (ja) | 同期型半導体記憶装置 | |
| US4984208A (en) | Dynamic read/write memory with improved refreshing operation | |
| JP5034149B2 (ja) | 半導体メモリおよびその制御方法 | |
| JP4139734B2 (ja) | 擬似スタティックメモリ装置および電子機器 | |
| KR100642759B1 (ko) | 선택적 리프레쉬가 가능한 반도체 메모리 디바이스 | |
| JP4203384B2 (ja) | 半導体装置 | |
| KR20040001490A (ko) | 페이지 기록 모드를 수행할 수 있는 슈도 스태틱램 | |
| US6151265A (en) | Memory device having direct sense circuit | |
| JP2003045178A (ja) | 半導体メモリ | |
| US6529434B2 (en) | Semiconductor memory device with concurrent refresh and data access operation | |
| JP2845187B2 (ja) | 半導体記憶装置 | |
| JP3337433B2 (ja) | 列アドレス増分機能を有するメモリ・システム | |
| JP2002074943A (ja) | 半導体記憶装置 | |
| JP2002025291A (ja) | 半導体記憶装置 | |
| KR20010102846A (ko) | 동기형 반도체 기억 장치 | |
| JPH04258876A (ja) | 半導体メモリ装置およびメモリアクセスシステム | |
| JP2956426B2 (ja) | 半導体記憶装置 | |
| JPH0770213B2 (ja) | 半導体メモリ装置 | |
| JPH11273344A (ja) | 共用行デコ―ダ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060811 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090825 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091022 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100401 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100713 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100716 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |