TW449907B - Semiconductor integrated circuit and method of controlling same - Google Patents

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經濟部智慧財產局貝工消费合作杜印製 449907 A7 ------------ - 五、發明說明（1 > 【本發明之背景】 1.本發明之領域 本發明係有關於一種具有多數個包含電容之記憶體晶 胞的半導體積體電路，及一其之控制方法。特別是，本發 5明係有關於一種用以對該等記憶體晶胞自動執行再生操作 的半導體積體電路及一其之控制方法。 2.相關技術之說明 —般來說’被認為具有多數個含有電容的記憶體晶胞 的半導體積體電路包括動態隨機存取記憶體（DRAMs )。因 10為⑽AMs的記憶體晶胞能以較小的結構製成jjRAMs，所以 DRAMs適於較高積設度。無論如何，此DRAMs為了保持儲存 在該等記憶體晶胞中的資料而要求再生操作。 同時，被認為目的在於靜態隨機存取記憶體（SRAMs) 之使用與高積設度之DRAMs之半導體積體電路包括偽【 15 pseudo】 SRAMs (PSRAMs)及虛擬【virtual】 SRAMs。PSRAMs 與虛擬SRAMs包含控制電路以供類似於DRAMs之再生操作 與記憶體核心用。 偽SRAMs由一外部接收一再生信號、產生在晶片内的 再生位址、及執行再生操作至它們的記憶體晶胞。偽SRAMs 20在由日津商業【NIKKEI Business】出版的1986年9月22 日的日津電子【NIKKEI ELECTRONICS】的第199-217頁中 詳述。 虛擬SRAMs合併再生操作所要求的時間至讀取週期及 寫入週期’致使再生操作之執行不出現至外部。虛擬SRAMs 第4頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） mllr-----i-----It· — !----^ , ' » m (請先Η讀背面之注意事項再填寫本頁) A7 A7 15 五、發明說明（2 ) 詳載於西TL 1986年第3號第41卷之東芝評論【TOSHIBA REVIEW】的第 227_23〇 頁中（T〇SHIBA κκ^ 現在，在一偽SRAM在讀取與寫入操作間之間隔期間内 執行再生操作的情況下，再生信號又必須由外部供應。因 此使用一偽SRAM的系統需具有一些控制電路，例如安裝 在匕的印刷引線板【Printed-wiring board】的一再生計 時器。此外，再生操作必須考慮到系統之電路設計與時序 設計。 在一虛擬SRAM中》讀取與寫入操作所要求的週期時間 必須長於約為一再生操作所要求之時間之它們的真實值。 這導致一大量延長存取時間的問題。 因此，雖然兩者型式之記憶體目的在SRAMs之使用， 它們的操作不能相同於SRAMs之操作。此外，完全不出現 再生操作之執行至晶片之外部是不可能的。 【本發明之摘要】 本發明之一目的係提供一種其内的一再生操作之執行 不出現至外部系統的半導體積體電路及其控制方法。 根據在本發明中一半導體積體電路之一方向，半導體 積體電路包含：一對記憶體核心，各記憶髏核心具有多數 個包含電容的記憶體晶胞與具有寫入相同資料：一再生斤 號產生電路’一再生控制電路；及一讀取控制電路。 再生信號產生電路產生一再生信號用以保持寫入記憶 體晶胞的資料。再生控制電路供應再生信號至兩記憶體核 心中的一個及在一預定期間内操作此記憶體核心當作用以 ^--------tx---------線 (請先閱讀背面之注意事項再填寫本頁) 經: 濟 部 智 慧 財 產 局 具 工 消 费 合 作 社 印 製 20

49 90 7 A7 ------------ - B7__ 五、發明說明（3 ) (請先Μ讀背面之沒意事項再填寫本頁) 執行再生與寫入操作之一再生核心。讀取控制電路供應一 供自該等記憶晶胞中讀取資料用的讀取信號至兩記憶體核 心中未有再生信號的一個及操作此記憶體核心當作用以執 行讀取與寫入操作的一讀取核心。 5 即是’一對記憶體核心被操作來當作再生核心操作用 以在各預定期間中執行一再生操作，及當作一讀取核心操 作用以執行一讀取操作。因此，當讀取信號在一再生操作 中被供應時’讀取操作無需等待即能在此讀取核心中被執 行。所以’再生操作甚至同讀取操作相衝突時依然被自動 1〇執行與執行不會出現至外部系統’致使此系統不需控制此 再生操作。這讓使用者不需考慮一再生操作即能使用此半 導體積體電路。 經濟部智慧財產局貝工消费合作社印製 被定義為一操作條件之寫入週期時間是設定長於供各 記憶體核心執行一寫入操作所需的真實時間β在多數個寫 15入週期中，各寫入週期與寫入操作間的各時間差的總合產 生一預定時間範圍。這時間範圍被用來執行一再生操作， 致使同寫入操作相衝突的再生操作之執行不會出現至外部 系統。換言之，甚至當一寫入操作在整個再生核心期間中 被執行時在3己憶體核心内的資料不會被破壞。 20 根據在本發明中的半導體積體電路之另一方向，記憶 核心當作再生核心操作的預定期間被設定，致使各寫入週 期與寫入操作間相差的各時間之總合等於或長於一再生週 期期間。SU匕，在再生核心期間中，再生週期能可靠地被 執行。 苐6頁

A7 A7 10 發明說明（ 根據在本發明中半導體積體電路之另一方向，被提供 在各記憶體核心中的一寫入保存電路保存供在記憶體晶胞 上的一寫入操作中使用的一寫入信號。 在再生操作期間中被供應至記憶敢核心的寫入信號 被保存，此寫入保存電路中。保存在此寫入保存電路中的 寫入信號之寫入操作是在再生操作完成後被執行。其次， 寫入保存電路保存依序被供應的寫入信號與寫入操作藉由 使用這些保存信號被執行。在各寫入操作中，各寫入週期 與寫入操作間的相差時間係逐漸被累計。換言之，為執行 優先於寫入操作的再生操作之時間藉由在其後寫入週期中 的時間範圍被補償《所以，與寫入操作相衝突的再生操作 之執行不會出現至外部系統，致使此系統不需控制再生操 作。 根據在本發明中的半導體積體電路之另一方向，寫入 15保存電路包含預定數目之保存部分《因此，為執行優先於 寫入操作的一再生操作的時間能藉由在該等其後寫入週期 中的時間範圍被可靠地補償。 根據在本發明中的半導體積體電路之另一方向，被提 供在各記憶鱧核心中一再生保存電路保存由—再生信號產 20生電路產生的_再生信號。當再生信號在一寫入操作中被 供應時，再生保存電路暫時保存此再生信號。在寫入操作 完成後’保存的再生信號用作執行一再生操作》 根據在本發明t的半導體積體電路之另一方向，各記 憶體核心係循環地被操作來當作再生核心，藉以預防保持 第7頁 本紙張尺度適用令國國家標準（CNS)A4规格（210 X 297公* ) 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局SK工消費合作社印製 449907 A7 B7 五、發明說明（ 5 10 15 20 於該等s己憶體晶胞中的資料被破壞。 根據在本發明中的半導體積體電路之另一方向，按照 在記憶體核心當作再生核心般操作之它的週期開始時執^ 再生操作，則為執行再生操作的時間藉由在其後的寫入 週期中的時間範圍被逐漸補償，該時間範圍係該等寫入週 期與該等寫入操作間相差的時間。所以，同寫入操作相衝 突之再生操作之執行不會出現至外部系統，致使此系統不 需控制再生操作。 根據在本發明中的半導體積體電路之另一方向，當一 記憶體核心當作-讀取核心操作時，一直接控制電路與一 寫入週期同步執行一寫入操作。 根據在本發明中的半導體積體電路之另一方向，一結 束信號係在各操作中被產生。#後的操作與結束信號同步 起始，致使各操作被連續地執行以有效地維持為寫入週期 與寫入操作間相差的時間之時間範圍， 根據在本發明中的半導體積體電路之另一方向，在各 操作中預先充電一位元線來完成此操作。因此，半導體積 體電路能在如同一 SRAM之操作的相同時序上被執行。 根據在本發明中的半導體積體電路之另一方向，當作 再生核心操作的記憶體核心接收一啟動之結束信號與藉由 使用保存在-寫人保存電路中的—寫人信號來執行一寫入 操作。匕允許寫入操作之連續執行，藉此維持為寫入週期 與寫入操作間相差的時間之時間範圍在最大值。 根據在本發明中的半導體積體電路之另一方向，記憶 請 先 閱 讀 背 面 之 注 意 事 項 再 填 本 頁 I_____苐8頁 衣紙張尺度_ f國國家標準咖“4規格⑵〇 χ视公髮1 A7 A7 經濟部智慧財產局貝工消费合作杜印製 Β7 五、發明說明（6 ) 體核心以優先使用它們的再生優先電路來執行一再生操作 。這確保寫入於該等記憶體晶胞内的資料之保持。 根據在本發明中的半導體積體電路之另一方向，記憶 體核心接收啟動之結東信號與藉由使用保存在再生保存電 5 路中的再生信號來執行一再生操作。因此，甚至當一再生 信號在一寫入操作或一讀取操作中被接收時，再生操作仍 被可靠地執行。 根據在本發明中的半導體積體電路之另一方向，一操 作模式藉由一命令解碼器而被容易地決定《其後，一讀取 10操作或一寫入操作被執行或此半導體積體電路進入一低功 率模式。 根據在本發明中的半導體積體電路之另一方向，各記 愧體核心包含多數個感測放大器，用以在讀取操作中放大 保持在該等記憶艘晶胞中的資料之信號位準β在一再生操 15作中被操作的感測放大器之數目係大於在一讀取操作中被 執行的感測放大器之數目。這允許擴張該等再生操作間的 間隔，藉以便於再生操作之控制.在一讀取操作中，操作 較少量之感測放大器使降低功率消耗。 根據在本發明中的一種控制一半導體積體電路之方法 20的—方向，供保持寫入多數個包括電容之記憶體晶胞中的 資料用之一再生信號被產生。這再生信號被供應至一對記 憶想核心中的一個。有再生信號之記憶體核心接著在—預 定期間中操作來作為用以執行再生操作及寫入操作之一再 生核心。 --- 第9頁 ί--------I--裝·--I!訂·！-線 (請先閲讀背面之注§項再填寫本頁)

Λ Λ4 J b J V 千 w S 釐 公 97 44990 7 A7 五、發明說明（7 ) 供從記憶體晶胞中讀取資料用之一讀取信號被供應至 記憶體核心中沒有再生信號的一個。有讀取信號之記憶體 核心接著操作來當作用以執行讀取與寫入操作之一讀取核 心 〇 10 15 20 因此，一對記憶體核心被操作來當作供在各預定期間 中執行一再生操作用的再生核心’及當作供執行一讀取操 作用的一讀取核心。因此，而當讀取信號在一再生操作期 間中被供應時，讀取操作不需等待即可在讀取核心中被執 行。從而，甚至同讀取操作相衝突之再生操作係被自動執 行與執行不會出現至外部系统。這讓使用者不需考慮一再 生操作即可使用此半導體積體電路。 被定義為一操作條件之寫入週期時間是設定長於供各 記憶體核心執行一寫入操作所需的真實時間。在多數個寫 入週期中於寫入週期與寫入操作間相差的時間被累積並產 生一預定時間範圍。這時間範圍被用來執行一再生操作， 致使同寫入操作相衝突的再生操作之執行不會出現至外部 系統。換S之，甚至當一寫入操作在整個再生核心期間中 被執行時，在記憶體核心内的資料不會被破壞。 根據在本發明中的一半導體積體電路之控制方法之另 方向’為記憶體核心操作來當作再生核心的一預定期間 被設定’致使在各寫入週期與寫入操作間相差時間之總合 等於或長於一再生週期期間。因此，一再生週期能在再生 核心期間中可靠地執行。 根據在本發明中—半導體積體電路之控制方法之另一 線 本紙張尺度適用中國國家標 第10頁 B7 B7 10 五、發明說明（8 ) 方向，各記憶體核心保存在一再生操作期間中被供應的一 寫入信號。被保存在寫入保存電路中的寫入信號之寫入操 作在再生操作之完成後被執行。藉由保存在再生操作後依 序被供應的寫入信號，在各寫入週期與寫入操作間的相差 5的時間（時間範圍）係逐漸累積。換言之，為執行優先於 寫入操作之再生操作的時間係藉由在該等其後寫入週期中 的時間範圍來補償。所以，同寫入操作相衝突之再生操作 . 之執行不會出現至外部系統，致使此外部系統不需控制再 生操作。 根據在本發明t的半導體積體電路之另一方向，各記 憶體核心保存在一寫入操作期間中被供應的一再生信號。 然後，保存的再生信號之再生操作在寫入操作後被執行。 因此，再生信號能暫時被保存，致使當再生信號在寫入操 作期間中被供應時’再生操作能在寫入操作完成後被執行 15 【附圖之詳細說明】 本發明之特徵、原理及應用從接下來連同附圖—起段 讀的詳細說明中將變成更加明顯，在附囷中類似部分以屏 一參考號碼被表示，其中： 第1圖係顯示本發明之基本原理之一方塊圖； 第2圊係顯示根據本發明的第一實施例之半導趙積矩 電路及其控制方法的一方塊囷； 第3圖係顯示在第2囷中詳細之各記憶體核心的一方 塊围； 第11頁 本紙诋尺X坶用肀困國家標準（CNS>A4现格（210 X 297公釐） -----ϋ— — — — — — ---I ! I [ I — — — — — — I (請先閱讀背面之注意事項再填寫本頁) 也濟部智慧財產局員工消費合作社印製 20 44990?

五、發明說明（9 ) 第4圖係顯示在第3圖中詳細之記憶體晶胞陣列之一 方塊圖； 5 10 15 經 濟 部 智 慧 財 產 局 貝 工 消 費 合 作 社 印 η 20 第5圖係顯示在第3圖中詳細之命令選擇電路之一方 塊圖； 第6圖係顯不針對在第一實施例中記憶體核心的控制 狀態之總覽的一說明圖· 第7圖係顯示在第一實施例中再生操作之總覽的一時 序圖； 第8圖係顯示在第一實施例中操作之一範例的一時序 圖： 第9圖係顯示在第一實施例中最壞情況之操作的_時 序圖： 第10圖係顯示在第一實施例中操作之另一範例之一時 序圖； 第11圖係顯示第3圖中的命令選擇電路的詳細之操作 的一時序圖； 第12圖係顯根據本發明之一第二實施例的半導體積體 電路及其控制方法的一方塊圖； 第13圖係顯示針對在第二實施例中記憶體核心的控制 狀態之總覽的一說明圖： 第14圖係顯示在第二實施例中再生操作之總覽的一時 序圖； 第15圖係顯示根據本發明之一第三實施例的半導體積 體電路及其控制方法的一方塊圖； 第12頁 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公笼） 請 先 閱 讀 背 £ 之

St 意 事 項 再 填 寫 茛

訂 I k. A7 B7 五、發明說明（10) 第16圖係顯示針對在第三實施例中記憶體核心的控制 狀態之總覽的一說明囷： 第17圖係顯示在第三實施例中再生操作之總覽的一時 序圖；及 5 第18圖係顯示此再生操作之控制之另一範例之—時序 圖。 【較佳實施例之說明】 第1圖係顯示本發明之基本原理之一方塊圖。 半導體積體電路包含：至少一對記憶體核心CA與CB 10 ’各記憶趙核心具有多數個包括電容之記憶體晶胞MC，相 同資料正被寫入記憶體核心：一再生信號產生電路1 ; 一 再生控制電路2 ;及一讀取控制電路g。 15 經- 濟 部 智 慧 財 產 局 工 消 f 合 作 社 印 製 20 請 先 閱 讀 背 面 之 注 意 事 項 再 重裝 頁 再生信號產生電路1自動產生一再生信號以保持寫入 圯憶體晶胞MC中的資料〇再生控制電路2供應此再生信號 到該等記愧體核心CA與CB中的至少一個，以及在一預定 期間中操作此記憶體核心CA (或CB)當作一再生核心以執 行再生與寫入操作。讀取控制電路3供應一供自該等記憶 體晶胞MC中讀取資料用的讀取信號至該等記憶體核心CA 與CB中不具有再生信號的至少一個上，及操作此記憶體核 。CB (或CA )當作一讀取核心以執行讀取與寫入操作。 在此，為一操作條件之寫入週期時間係設定長於供各 記憶趙核心CA、CB執行-寫入操作用之時間。在多數寫入 週期中’在寫入週期與寫入操作間的相差時間被加總以產 生一預定時間範圍。這時間範圍能用來執行一再生操作， 第13頁 本紙張尺度刺+國驟標準（CNS)A4規格（210 X 297公β Γ 449907 A7 _____B7__ 五、發明說明（11) 致使與寫入操作相衝突之再生操作之執行不會出現至外部 系統。 <蜻先閱讀背面之注意事項再填寫本頁) 在一再生操作期間中被供應至記憶體核心CA、CB内之 寫入信號藉由一寫入保存電路5來保存《對應保存在寫入 5保存電路5中的寫入信號之寫入操作係在再生操作後被執 行。 當再生信號在一寫入操作期間中被供應時，被設置在 3己憶體核心CA、CB中的一再生保存電路4暫時保存再生信 號°在操作完成後’保存的再生信號用來執行一再生信號 10 ° 在下文令’本發明之實施例將參照附圖來進行詳述。 第2圖係顯示根據本發明的第一實施例之半導體積體 電路及其控制方法。在圖中，那些信號線中的每一條係由 包含多數條線條之粗線條代表。 線 15 在本實施例中的半導體積體電路被構成如一具有如一 SRAM的相同介面之一半導體記憶體。 半導體積體電路包含一命令解碼器1〇、一再生核心選 擇電路12、一再生信號產生電路14、兩記憶體核心CA與 經濟部智慧財產局員工消費合作社印絮 CB、一讀取開關18、一再生開關20、及一輸出開關22。 20再生核心選擇電路12與再生開關20係對應顯示在第1圖 中的再生控制電路2，及讀取開關18對應讀取控制電路3 〇 讀取開關18、再生開關20、及輸出開關22係由包括 一邏輯電路或CMOSs (互補金屬氧化半導體）之一傳送閘 第14頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 A7 經濟部智慧財產局員工消费合作社印製 ___B7_ 五、發明說明（Π) 所組成。附帶說說，雖然它並未在此說明，本半導體積體 電路包括輸入電路、輸出電路、一時間產生器、以及諸如 此類。 命令解碼器10接收命令信號CMD、及輸出一寫入命令 5 信號WCMD及一讀取命令信號RCMD。命令解碼器10亦輸出 一未顯示的低功率模式命令信號LPCMD。若接收到低功率 模式命令信號，則半導體積艎電路進入一在其内僅有一電 力供應電壓之備用狀態、或一在其内僅執行再生操作之自 動再生【self-refresh】狀態。 1〇 再生信號產生電路14供給一計時器與一計數器，以輸 出例如在7.8μ s[微秒= 10~6s】之期間的再生信號REF與REF1 及在15.6/is之期間的一再生位址信號REF ADDR。再生位 址信號REFADDR藉由使用12條為4096可能值的位址信號 線被輸出" 15 再生核心選擇電路12接收再生信號REF1、供應一核心 選擇信號SEL至各記憶體核心CA與CB、及輸出一切換信 號SWT至各開關18、20、及22。 記憶體核心CA與CB包括彼此相同之電路。記憶體核 心CA接收一位址信號ADDR、一寫入資料信號WDATA、寫入 20 命令信號WCMD、讀取命令信號RCMD、再生信號REF、核心 選擇信號SEL之反相信號（SEL1)、及再生位址信號REFADDR ，及輸出一讀取資料信號RDATA。記憶體核心CB接收位址 信號ADDR、寫入資料信號WDATA、寫入命令信號WCMD、讀 取命令信號RCMD、再生信號REF、核心選擇信號SEL (SEL1 苐15頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---- ----•裝 - -- ---1— 訂--— — — — —-- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ,449907 A„ ________ B7 五、發明說明（13) )、及再生位址信號REFADDR，及輸出一讀取資料信號仙ATA 。位址信號ADDR、寫入資料信號卯ATA、及寫入命令信號 WCMD對應顯示在第1圖中的寫入信號。 順便地說，在本實施例中，位址信號ADDR係連同一讀 5取命令及一寫入命令供應。 讀取開關18係一電路，用以當切換信號SWT在低位準 時’輸出讀取命令信號rCMD至記憶體核心CB，及當切換 信號SWT在高位準時’輸出讀取命令信號rcMD至記憶體核 心CA。在此，記憶體核心ca與CB中未被選擇的那一個之 ίο讀取命令端RCMD被調整至低位準。 再生開關20係一電路，用以當切換信號SWT在低位準 時’輸出再生信號REF至記憶體核心CA，及當切換信號SWT 在高位準時’輸出再生信號rEF至記憶體核心CB。在此， 未被選擇之記憶體核心CA與CB之再生端REF調整至低位 15 準。 輸出信號22係一電路，用以當切換信號SWT在低位準 時’輸出記憶體核心CB之讀取資料信號RDATA，及當切換 信號SWT在高位準時，輸出記憶體核心CA之讀取資料信號 RDATA 。 20 第3圖係顯示詳細之各記憶體核心CA與CB。 記憶體核心單元CA、CB包括一命令選擇電路24、一記 憶體控制電路26、及一記憶體晶胞陣列28。 命令選擇電路24接收位址信號ADDR、寫入資料信號 WMTA、寫入命令信號WCMD、讀取命令信號RCMD、再生信 第16頁 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） ---------- r^-lm--I 訂·11!! -^ {請先閱讀背面之注意事項再填寫本頁) Μ-濟部智慧財產局貝工消费合作社印製 A7 _____B7____ 五、發明說明（Η) 號REF、核心選擇信號SEL1、再生位址信號REFADDR、與一 結束信號END ’及輸出一讀取控制信號READ、一内部位址 信號ADDRIN、一再生控制信號REFCON、一寫入控制信號 WRITE、與一内部寫入資料信號ffDATAIN。 5 記憶體控制電路26接收讀取控制信號READ、内部位址 信號ADDRIN、再生控制信號REFCON、寫入控制信號WRITE 、與内部寫入資料信號ffDATAIN，及輸出一字元線選擇信 號WLSEL、一感測放大啟動信號SAACT、一讀取資料控制信 號RDCON、一寫入資料控制信號WRCON、一預先充電控制信 1〇 號PREC0N、及該結束信號END » 記憶體晶胞陣列28接收字元線選擇信號WLSEL、感測 放大啟動信號SAACT、讀取資料控制信號RDC0N、寫入資料 控制信號WRC0N、與預先充電控制信號PREC0N，及輸出讀 取資料信號RDATA。 15 各記憶體晶胞陣列28包含具有如一 DRAM之相同電容 的16M記憶體晶胞。換言之，本半導體積體電路包括兩記 憶雜晶胞陣列28而有32M的記憶體晶胞。對各記憶想晶胞 陣列28之讀取操作與寫入操作透過2〇-bit【位元】位址 信號及16-bit資料信號（在下文中，亦稱為I/〇s)來執行 20 。在本實施例中，讀取操作係由該等記憶體晶胞陣列28中 的個來執行，及寫入操作係由兩記德雜晶胞阵列28來執 行。 第4囷顯示詳細之記憶艘晶胞陣列28。 記憶體晶胞陣列28針對各1/〇具有16個陣列ALY〇_ --' .訂.！ I! {請先閱ΐι背面之注意事項再填寫本頁)

A? >，ΛΛ99〇 7 五、發明說明（Ι5) ALY15。記憶體晶胞陣列28亦包括在個別陣列ALY0-ALY15 之周邊上未顯示的控制電路。 (請先閱讀背面之注意事項再填寫本頁) 陣列ALY0-ALY15係以一相同架構或鏡對稱架構來形成 。各陣列ALY0-ALY15具有排列在橫向的512晶胞與直向128 5 a曰胞之64_biΐ 憶體晶胞MC’及包含垂直與水平佈設之512 條字元線WL與256條位元線BL。各陣列ALY0-ALY15亦具 有分別與兩互補位元線BL連接之128個感測放大器SA。 在記憶體晶胞陣列28中的讀取操作與寫入操作藉由為 I/O之選擇對應自外部的位址之字元線WL來執行。舉例來 1〇說，在一讀取操作中，資料從連接至被選定之字元線WIj的 128個記憶體晶胞jjC被讀出至位元線乩。被讀出至位元線

BL之資料藉由感測放大器SA來放大。即是，記憶體核心Q ' CB在一讀取操作中啟動2048 ( 128*16I/〇s)個感測放大 器SA。在資料被放大間，這些對應自外部之位址接著被輸 15 出至外部。 經濟部智慧財產局員工消費合作社印製 同時，為了由I/O之四個陣列（例如·· ALY0-ALY3)， 在§己憶體晶胞陣列28中的再生操作藉由選擇對應顯示在第 2圖中（為4096可能值的）再生位址信號抓FADI)R之字元 線WL來執行。記憶體核心ca、CB在一再生操作中啟動Μ 92 20 ( 512*i6I/〇s)個感測放大器SA。即是，在一再生操作中 被啟動之感測放大器SA係在一普通操作中的四倍多。再生 間隔隨著一在一再生操作中被啟動的感測放大器SA數量之 增加而延長。因此，為了容易控制再生操作之數目被降低 第18頁

A7 *------____ 五、發明說明（I6 ) 第5圖顯示詳細之命令選擇電路24。 命令選擇電路24包括一再生命令閂鎖電路（latch) 3〇 、一寫入命令閂鎖電路32、一寫入位址閂鎖電路34、一寫 入資料閂鎖電路36、反相器38a與38b、兩輸入端的及閘 5 4〇a、4〇b、40c、40d、40e、4〇f、與 40g、三輸入端的及閘 40h、40i、與4〇j、兩輸入端或閘42a、42b與42c、及一 三輸入端或閘42d。再生命令閂鎖電路3〇對應顯示在第i 囷中的再生保存電路4»寫入命令閂鎖電路32、寫入位址 閂鎖電路34、及寫入資料閂鎖電路36對應顯示在第！圖 10中的寫入保存電路5。寫入位址閂鎖電路34、寫入資料閂 銷電路36、及閘40a、40e、40f ' 40g與40h、及或閘42c 與42d中的每一個包含多數個部件以便對應多數條信線 再生命令閂鎖電路30接受再生信號rEF、及輸出已接 15受的再生信號當作一再生閂鎖信號REFL。再生命令閂鎖電 路30具有馨應由及閘4〇d輸出的高位準之再生控制信號 REFCON而重置此閂鎖電路之功能。 寫入命令閂鎖電路32接受寫入命令信號WCMD至它的 保存部分（囷中未示）’及輸出已接受的信號當作一寫入命 20令問鎖信號WCL。寫入命令閂鎖電路32具有響應由及閘40j 輸出的高位準之一寫入命令閂鎖信號WCL0而重置此閂鎖電 路之功能。 寫入位址閂鎖電路34接受位址信號ADDR至它的保存 部分（囷中未示）’及輸出已接受的信號當作一寫入位址閂 第19頁 本紙張尺度適用中困國袁標準（CNS>A4规格（210 X 297公釐） I I 裝--- (請先閱讀背面之注意Ϋ項再填窵本頁) 訂. M-濟部智慧財產局員工消费合作社印製 A7

五、發明說明（Π) 449907 經濟部智慧財產局員工消费合作社印製 鎖信號WAL。 寫入資料閂鎖電路36接受寫入資料信號wdata至它的 保存部分（圖中未示），及輸出已接受的信號當作一寫入資 料閂鎖信號WDL。在此，寫入命令閂鎖電路32、寫入位址 5閂鎖電路34、及寫入資料閂鎖電路36中每一個都具有一 單一保存部分。保存部分之數量係以等於用，，寫入操作時間 ’’（39_5ns)除以”再生操作時間，，（39. 5ns)之結果的值被 製成。 及閘40a接收再生位址信號REFADDR及再生控制信號 10 REFC0N ’及供應它的輸出信號至或閘42(1。及閘4〇c接收寫 入命令閂鎖信號WCL及經過反相器38a的反相邏輯之再生 閂鎖信號REFL· ’及供應它的輸出信號至及閘4〇 j。及閘4〇c 作為一再生優先電路用以執行一優先於一寫入操作之再生 操作。 ^ 及閘40e接收由及閘40j輸出的寫入命令閃鎖信號wcl〇 與寫入位址閂鎖信號WAL，及供應它的輸出信號至或閘42d 。及閘40b接收讀取命令信號RCMD與結束信號end，及輸 出讀取控制信號READ。 或閛42a接收讀取控制信號READ與由及閘4〇i輸出的 2〇 一寫入命令信號WRITE0，及供應它的輸出信號至及閘4〇h 〇 及閘40h接收或閘42a的輸出信號、位址信號addE、 與結束信號END，及輸出它的輸出信號至或閘42d。 或閘42d接收由及閘40a、40e、與4〇h之輸出信號， 第20頁 本紙張尺度適用尹國國家標準（CNS〉A4規格（2J0 * 297公釐） ----1 (請先閱讀背面之;i意事項再填寫本頁) A7 —— —__B7__ 五、發明說明（is)

及輸出内部位址信號ADDRIN。或閘42d係一電路，用以當 核心選擇信號SEL1在尚位準時，輸出寫入位址閂鎖信號坭八乙 或再生位址信號REFADDR以當作内部位址信號ADDRIN，及 當核心選擇信號SEL1在低位準時’輸出位址信號仙⑽以 5當作供一寫入操作或一讀取操作用的内部位址信號ADDRIN 及閉40d接收再生閂鎖信號REFL與結束信號END，及 輸出再生控制信號REFCON » 及閘40 i接收結束信號END、寫入命令信號WCMD、與 10經過反相器38b的反相邏輯之核心選擇信號SEL1，及輸出 寫入命令信號WRITE0。 及閘40 j接收結束信號END、及閘40c之輸出信號、與 核心選擇信號SEL1，及輸出寫入命令閂鎖信號wcLO。 或閘42b接收寫入命令信號WRITE0及寫入命令閂鎖信 15號WCL，及輸出寫入控制信號WRITE。或閘42b是一電路， 用以當核心選擇信號SEL1在高位準時，輸出寫入命令问鎖 信號WCL0當作寫入控制信號WRITE，及當核心選擇信號SEL1 在低位準時’輸出寫入命令信號WRITE0當作寫入控制信號 WRITE 。 20 及閘接收寫入命令信號WRITE0及寫入資料信號 ffDATA，及供應它的輸出信號至或閘42c。 及閘40g接收寫入命令閂鎖信號WCL及寫入資料閂鎖 •ίέ说WDL ’及供應它的輸出信號至或閘42c。 | 或閘42c接收自及閘40f與40g之輸出信號，及輸出 第21買 j 本紙張尺度適用ί國國家棵準（CNS)A4规袼（210 X 297公ίί ) I I--I--- ^----I---— — — — —---^ <請先閱讀背面之注意事項再填寫本頁) A7 449 90 7 -----— B7__ 五、發明說明（1$) (請先閱讀背面之注意事項再填寫本頁) 接收的信號當作内部寫入資料信號WDATAIt^或閘42c是一 電路，用以當核心選擇信號SEL1在高位準時，輸出寫入資 料閂鎖信號WDL當作内部寫入資料信號WDATA〗N，及當核心 選擇信號SEL1在低位準時，輸出寫入資料信號仰當作 5 内部寫入資料信號WDATAIN。 值得注意的是，在讀取核心的一寫入操作期間中，及 閘40h、40i及40f操作來作為供直接傳遞位址信號addr、 寫入命令信號tfCMD、及寫入資料信號WDATA至記憶體控制 電路26用的直接控制電路。 10 第6圖係顯示供記憶體核心CA與CB用的控制狀態之 總覽。 經濟部智慧財產局員工消费合作社印製 當如第2圖的再生核心選擇電路12設定核心選擇信號 SEL與切換信號SWT至低位準時，記憶體核心CA自再生信 號產生電路14接收再生信號REF及接收低位準之讀取命令 15 k说RCMD。即是’ δ己憶體核心CA如同執行再生操作而無 讀取操作之一再生核心般操作。記憶體核心CB接收低位準 之再生信號REF及自命令解碼器10之讀取命令信號rcmd 。即是’記憶體核心CB如同執行不是再生操作而是讀取操 作的一讀取核心般操作。 20 當記憶體核心CA接收再生信號REF時，它的命令選擇 電路24輸出已接收的再生信號REF當作再生控制信號 REFC0N，及輸出已接收的再生位址信號REFADDR當作内部 位址信號ADDRIΝ β然後，一再生操作被執行。 當記憶體核心CA接收寫入命令信號WCMD時，命令選 第22頁 本纸張尺度適用中關家標準（CNSM4規格⑽* 297公S ) ' ' -------- M-濟部智慧財產局員工消费合作社印製 A7 _B7_ 五、發明說明（2〇 ) 擇電路24輸出已内部閂鎖的寫入命令閂鎖信號WCL當作寫 入控制信號WRITE、輸出寫入位址閂鎖信號WAL當作内部 位址信號ADDRIN、及輸出寫入資料閂鎖信號WDL當作内部 寫入資料信號WDATAIN"然後，一寫入操作被執行。換句 5 話說，當記憶體核心CA如同再生核心操作時，該核心CA 利用閂鎖在命令選擇電路24中的信號WCL、WAL、WDL來執 行一寫入操作。 當用作讀取核心的記憶體核心CB接收讀取命令信號 RCMD時，它的命令選擇電路24輸出讀取命令信號RCMD當 10 作讀取控制信號READ，及輸出位址信號ADDR當作内部位 址信號ADDRIN。然後，一讀取操作被執行。 當記憶體核心CB接收寫入命令信號WCMD時，命令選 擇電路24輸出寫入命令信號WCMD當作寫入控制信號WRITE 、輸出位址信號ADDR當作内部位址信號ADDRIN、及輸出寫 15 入資料信號WDATA當作内部寫入資料信號WDATAIN。然後， 一寫入操作被執行。換句話說，當記憶體核心CB如同讀取 核心操作時，記憶體核心CB利用自外部供應的信號WCMD 、ADDR '及WDATA來執行一寫入操作。 現在，假如顯示在第2圖中的再生核心選擇電路12設 20 定核心選擇信號SEL與切換信號SWT至高位準時，然後記 憶體核心CA如一讀取核心操作及記憶體核心CB如一再生 核心作，而與上述之方式相反。 第7圖係顯示再生操作之總覽時序。在此圖表中，符 號’’Ref’’表示此記憶體核心如一再生核心般被操作，及說明 第23頁 本紙張尺度適用中a 8家標準（CNS)A4规格（210 X 297公釐） I-----— 1!* 裝!1! —訂— ----- (請先閱讀背面之注意事項再填寫本頁) 44990 7 A7 五、發明說明（21 ) ’’Read”表示此記憶核心如一讀取核心般被操作《粗箭頭代 表再生信號REF (再生操作）之啟動。在這些箭頭下方之 圖形表示再生位址。 在本實施例中的半導體積體電路交替地對記憶體核心 5 CA與CB執行再生操作。更精準地說，顯示在第2圖中再 生核心選擇電路12在每一個7_8#s中切換核心選擇信號 SEL與切換信號SWT於高與低位準間e再生信號產生電路14 在每一個7. 8ys中輸出再生信號REF，及每一個i5.6"s 中輸出一再生位址信號REFADDR。即是，在64ms内，為4096 10值的再生位址信號REFADDR被輸出至各記憶體核心CA與CB 〇 15 根據核心選擇信號SEL與切換信號SWT之控制，各記 憶體核心CA與CB操作來當作一供在7. 8 /z s之再生操作用 的再生核心，及當作一供其後7. 8/z s用的讀取核心。換言 之’各§己憶體核心CA與CB循環地作為一再生核心及一讀 取核心。 經濟部智慧財產局貝工消費合作杜印製 值得注意的是’讀取操作僅藉由讀取核心來執行及再 生操作僅藉由再生核心被執行，而寫入操作藉由再生核心 與寫入核心兩者來執行。 20 第8圖顯示前述半導體積體電路之操作時序之一範例 。這範例僅涉及執行寫入週期之情況。 在一 7. 8 // s之期間’記憶體核心CA操作來當作一再 生核心。在此時’記憶體核心CB操作來當作一讀取核心。 在此’本半導體積體電路設定在讀取週期時間與寫入週期 第24頁 卜紙張尺度適用中0國家標準（CNS〉A4規格（210 X 297公釐） A7 經- 濟 邨 智 慧 財 產 局 貝 工 消 t 合 作 社 印 製 五、發明說明（22) 時間内為40ns是操作條件。因此，在7. 8#s之期間中， 這些操作週期是被執行195次。同時，相較於這些操作週 期約0.5ns之範圍，讀取操作時間與寫入操作時間的真實 值（内部操作）是39.5ns。這意味著在7.“ s之整個期間 5 中的一 97. 5ns之範圍。 此外’半導體積體電路在一寫入、一讀取、或一再生 操作後預先充電位元線BL，及完成此操作〃即是，半導體 積體電路能在如同一 SRAM之相同時序下操作。 最初’當記憶趙核心CA從一讀取核心被切換至一再生 核心時’它執行一再生操作（在圖表中粗箭頭）„在再生操 作期間中，記憶體核心CA與CB從外部接收寫入命令WCMD 。被供應至記憶艘核心CA的寫入命令信號WCMD、位址信 號ADDR、及寫入資料信號WDATA分別被閂鎖入在第5圈中 的命令閂鎖電路32、寫入位址閂鎖電路34、及寫入資料閂 鎖電路36。閂鎖電路32、34、及36分別輸出閂鎖信號來 當作寫入命令閂鎖信號WCL、寫入位址閂鎖信號WAL、及寫 入資料閂鎖信號WDL (第8 (a)圖）。 顯示在第3圖中記憶體控制電路26與再生操作後的預 先充電操作同步輸出結束信號END (第8(b)圖）。命令選 擇電路24接收結束信號END，及藉由使用自閂鎖電路32、 34及36輸出之信號WCL、WAL、WDL來控制寫入操作（1)。 在此，因為再生操作之真實值（39. 5ns)是相較於一寫入 週期（40ns)約縮短0· 5ns，所以寫入操作（1)相較於寫 入週期（2)是約提早0.5ns開始（第8 (c)圖）〇 第25頁 10 15 20 本紙張尺度適用中國躅家標準（CNS〉A4规格（210 * 297公* ) — — — — —--In ^ --- (請先«it背面之注^.項再填寫本頁) 449907 A7 五、發明說明（23 ) 然後，顯示在第3圖中的記憶體控制電路26與寫入操 作（1)之開始同步重置該結束信號ENE^當執行寫入操作 (1)時，記憶體核心CA接收其次寫入命令信號WCMD之類 ，及問鎖已接收的信號（第8⑷圖）。記憶體控制電路⑼ 5與寫人操作後的預先充電操作同步輸出結束信號END (第8 (e)圖）。命令選擇電路24接收結束信號END，及藉由使 用從問鎖電路32、34、及36輸出的信號WCL、WAL、及肌 來控制寫人操作（2)。寫入操作（2)相較於寫人週期 )是提早Ins開始（第8 ( f)圖）。 10 其後，寫入週期（3) - (195)以相同方式來執行。各 寫入操作（2)依次提早約〇.5ns執行。因此，寫入操作（ 195)與寫入週期（195)同步執行。即是，再生操作之執 行不會顯示至外部。具體來說，第8Q次及其後寫入操作與 對應寫入週期同步被執行。 15

線 A 同時，記憶體核心CB接收寫入命令信號WCMD、位址信 號ADDR、及寫入資料信號WDATA，及依序與寫入週期（1) _(195)同步執行寫入操作（1) _(]95)(第8(g)圖）β 20 然後，在寫入操作（195)之執行後，在接下來的7 8 V s期間中s己憶體核心CB當作一再生核心般操作（第8 (卜 )圖）。在此時，記憶體核心CA當作一讀取核心般操作。 第9圖係顯示前述的半導體積體電路之最壞情況下的 操作時序的一範例。 在這範例中，當記憶體核心（^作為一讀取核心來執行 —讀取操作時，顯示在第2圖中再生信號產生電路丨4輸出 I_____第26頁 本紙張尺度適时國國家襟準（CN；s)A4規格⑽χ挪公爱）- A7 A7 10 15 五、發明說明（24, 再生信號REF。顯示在第2圖中的再生核心選擇電路12接 收再生is號REF ’及使核心選擇信號SEL與切換信號SWT 成為低位準。因此，記憶體核心CA正在讀取操作的當中從 讀取核心被切換至一再生核心β這繼之是寫入週期（丨）_ 5 U95)之執行。 最初’顯示在第5圖中的再生命令閂鎖電路3〇問鎖再 生信號REF，及輸出此信號作為再生閂鎖信號REFL (第9 , (a)圖）。 然後，顯示在第3圖中的記憶體控制電路26與在寫入 操作後的預先充電同步輸出結束信號END。命令選擇電路24 接收結束信號END、輪出再生閂鎖信號REFL來作為再生控 制信號REFCON、及輸出再生位址信號REFADDR來作為内部 位址信號ADDRIN (第9(c)圖）。然後，一再生操作被執 行》在此，再生信號產生電路14在15.6_s週期中輪出再 生位址信號REFADDR ;因此，這位址信號REFADI)R無須閂鎖 〇 再生操作提早寫入週期（1) 〇 5ns開始（第9(d)圏 )。然後，寫入操作（1) - (195)如同在第8圖中依序被 執行。值得注意的是在如前述的7, 8仁s之整個期間’内部 操作產生_ 97.5ns之時間範圍。因此’甚至在最壞的情况 中，記憶體核心CA能執行195次寫入操作、一讀取操作（ 39.5ns)、及一再生操作（39.5ns)e即是’再生操作之執 行不會出現至外部。 同時，在讀取操作期間中，記憶鱧核心CB不會操作 私紙張尺度適用中a B家標準(CNS)A4慧格i210 )C a — — — — — — — in — — — · 1111111 ^ ' — — — — — I — I (請先《讀背面之注i項再填寫本頁) M-濟部智慧財產局負工消費合作社印製 20

第27S ) 449907 經濟部智慧財產局貝工消费合作社印製 A7 B7 五、發明說明（25 ) 第9 ( e)圖）。然後，記憶體核心CB如第8圖中依序地接 收寫入命令WCMD之類，及與寫入週期（1) - (195)同步 執行寫入操作（1) - ( 195)(第9 ( 〇圖）。 第10圖係顯示前述半導體積體電路之操作時序之另一 5 範例。 在這範例中，記憶體核心CA在變成再生核心後的第三 週期中接收讀取命令RCMD «直到第二週期的描述是與第8 圖相同，及因此將在此省略。 §己憶體核心CB接收讀取命令RCMD，及執行讀取操作（ 10丨）（第10 U)圖）。在這時，記憶體核心CA執行寫入操 作（2 )(第10 ( b)圊）。在記憶體核心CA中的記憶趙控 制電路26與寫入操作（2)後的預先充電同步輸出結束信 號END «此時’記憶體核心CA已經執行所有已接收的命令 〇

15 其後’記憶體核心CA與CB接收其次的寫入命令tfCMD (3) »在記憶體核心CA中的命令選擇電路24輸出寫入控 制信號WRITE、内部位址信號ADDRIN、及内部寫入資料信 號WDATAIN經過问鎖電路32、34與36至記憶趙控制電路26 。s己憶體核心CA然後如同記憶體核心cb般動作而與相關 20 的寫入週期同步執行寫入操作。（第1〇 (d)圖 第11圖顯示供命令選擇電路24用的操作時序（詳細 之第9圖）。 如前述，當記憶體核心CA接收低位準之核心選擇信號 SEL1時’如一讀取核心般操作。在此，命令選擇電路^ 第28頁 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） -I I I I I I I I I I — I?-·! I I I I — — — — —— — I- I I (锖先閱讀背面之注意事項再填寫本頁) A7 A7 «-濟邨智慧財產局負工消费合作社印製 ------ B7___ 五、發明說明（26 ) 由顯示在第2圖中的命令解碼器1〇接收讀取命令信號RCMD 。在第5圖中顯示的命令選擇電路24中的及閘40b輸出讀 取命令信號RCMD ( R1)作為讀取控制信號REAI^及閘4〇h 與或閘42d輸出位址信號ADDR當作内部位址信號ADDRIN ( 5第11 ( a)圏）。然後，讀取操作（R1 )被執行。 在讀取操作期間中’核心選擇信號SEL1被切換至高位 準，致使記憶體核心CA變成一再生核心。命令選擇電路24 變成能接收再生仏號REF ^再生命令閂鎖電路3〇閂鎖再生 k號REF，及輸出此信號當作再生閂鎖信號REFL (第丨丨（b ίο )圖）。 在讀取操作後及閘40d接收結束信號END，及輸出再生 閂鎖信號REFL當作再生控制信號REFC〇N ^再生命令閂鎖電 路30隨再生控制信號REFC0N而被重置（第u (c)圖 及閘40a與或閘42d接收再生控制信號REFC〇N，及輸 15出再生位址信號REFADDR (佔EF1)當作内部位址信號ADDRIN (第11 (d)囷）。然後，再生操作（REF1)被執行。 在再生操作中，命令選擇電路24接收寫入命令信號 WCMD (ffl)、位址信號ADDR (AWI)、及寫入資料信號仙 (DWl：^寫入命令閂鎖電路32閂鎖與輸出寫入命令信號 2〇 WCMD ( W1 )當作寫入命令問鎖信力wa。寫入位址問鎖電 路34問鎖與輸出位址信號麵（)當作寫入位址閃鎖 信號WAL。寫入資料閂鎖電路36閂鎖與輸出寫入資料信號 WDATA (DW1)當作寫入資料閂鎖信號ffDL (第u ^ 第29頁 1----裝 *----- - 訂 --------線 (請先閱讀背面之注意事項再填寫本頁) 449907 經 濟 部 智 慧 財 產 局員 工 消費 合 h 社 印 製 A7 B7

線 4 閱 讀 背 面 之 ί主 項t1 ^ 頁ί B7 10 15 經‘ 濟 部 智 慧 財 產 局 貝 工 消 费 合 作 社 印 製 20 發明說明（28 ) 此，在一群的寫入週期期間中於寫入週期與寫入操作間的 時間差異（0.5ns)被累加以產生一預定時間範圍。這時間 範圍用來執行一再生操作，致使與寫入操作相衝突之再生 操作之執行不會出現至半導體積體電路之外部。 各命令選擇電路24具備寫入命令閂鎖電路32、寫入 位址閂鎖電路34、及寫入資料閂鎖電路36。閂鎖電路犯 、34、及36能用在一再生核心令，致使供在寫入操作之前 的再生操作用時間從在其後相關的寫入週期中的時間範圍 逐漸回收。 各命令選擇電路24亦具備再生命令閂鎖電路3〇β因 此，假如一再生信號REF在再生核心正執行一寫入操作中 破供應時，再生信號REF能暫時被保存以在寫入操作後執 行再生操作。 再生核心選擇電路12輪流地在7· 8 y s之期間中切換 圮憶趙核心CA與CB於一再生核心與一讀取核心之間。從 而’在各記憶體核心CA與CB内的記憶體晶胞MC能在預定 期間中再生，藉以能預防保持在記憶體晶胞MC;争的資料被 破壞》 吞己憶艘核心CA與CB依照從一讀取核心至一再生核心 之切換來執行一再生操作β因此，再生操作所花費之時間 能逐漸以在其後的寫入週期時間及有關的寫入操作時間之 間的時間範圍的方式被恢復。 命令閂鎖電路32、寫入位址閂鎖電路34、及寫入資料 閃鎖電路36之數目等於由”再生操作時間”（39. 5ns )除以 第311

If — — ! — 隹！ i - i ϊ I ! I 訂 ------- <諳先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國困家標準<CNS)A4規格（210 X 297公 4 49 90 T a? -------------Β7__ 五、發明說明（29 ) 寫入操作時間”（39. 5 )之值。因此，在寫入操作之前藉 由使用閂鎖電路32、34、及36執行再生操作所花費的時 間能確實由在其後寫入週期中的時間範圍中恢復。 在讀取核心中的命令選擇電路24直接以及閘40i、40h 5 、與接收寫入命令信號WCMD、位址信號ADDR、及寫入 資料信號WDATA ’及使用已接收的信號當作寫入控制信號 WRITE、内部位址信號ADDRIN、及内部寫入資料信號WDATAIN 。這使讀取核心便於與寫入週期同步執行寫入操作。 記憶體控制電路26輸出用以傳送一讀取、一寫入、或 10 一再生操作之結束的一結束信號END至命令選擇電路24。 命令選擇電路24與結束命令END同步控制其次讀取、寫入 、或再生操作。因此’個別的操作能持續地被執行以有效 固定為在寫入週期與寫入操作間的時間差異之時間範圍。 記憶體控制電路26與至位元線BL的預先充電操作同 15步輸出結束信號END。因此，半導體積體電路能在如同一 SRAM之相同時序下被操作，藉以半導體積體電路被有效地 改善。換言之’本半導體積體電路能用作一 SRAM。一般來 說’ SRAMs具有經相同生成之半導體製造流程所獲得的 DRAMs的四分之一的記憶體容量。舉例來說，l6M-bit 20 SRAMs已經根據64M-bit DRAMs被發展。本發明以此對 記憶體核心製成半導體積體電路使相同資料被寫入，藉以 允許根據一 64M-bit DRAMs 的一 32M-bit SRAMs 被形成。 命令選擇電路24因為自及閘40c之控制而使一再生操 作優先於寫入操作被執行。予再生操作優先權以確保寫入 第32頁 本紙張尺度適用中國圉家標準（CNS)A4規格（210 X 297公釐） <請先Μ讀背面之注意事項再填寫本頁) Ά------^-- 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明（3〇 ) 至記憶體晶胞MC的資料之保持。 ------—-----裝.1 (請先Μ讀背面之注意事項再填寫本頁) 命令解碼器10接受以由外部所供應的命令信號C]V1D 為基礎之讀取命令RCMD、寫入命令WCMD、及低功率模 式命令LPCMD。這使操作模式便於由命令解碼器1〇決定 5 〇 在一再生操作中被操作的感測放大器SA之數目設定 在一讀取操作中被操作的感測放大器SA之數目的四倍。 「這允許在再生操作間較長的間隔，及便於再生操作之控制 。此外’在一讀取操作中被操作的較少數目之感測放大器 10 SA允許在功率消耗上的降低。 第12囷顯示在本發明中的一第二實施例之半導趙積趙 電路及其控制方法。附帶說說，與第一實施例相同元件與 k號將以相同標號或符號來代表，及其之詳細說明將在此 被省略。 -線- 15 半導艘積體電路包含一命令解瑪器10、一儲存體解碼 器44、一再生核心選擇電路12、一再生信號產生電路14 、四記憶體核心C0A、COB、C[A與C1B、一讀取開關46 、一再生開關20、及一輸出開關48 » Μ-濟部智慧財產局貝工消费合作社印製 儲存體解碼器44接收為最有意義的位址信號的一健存 20 體信號BANK ’及輸出此信號當作一儲存體信號BANKI。 記憶體核心C0A、COB、C1A、及C1B具有如在第一 實施例中的記憶體核心CA與CB之相同架構。記憶體核心 C0A與C1A接收一經過反相器的核心選擇信號SEL，以及 記憶體核心C0B與C1B直接接收核心選擇信號SEL。當储 第331 本紙張尺度进用中國Β家禰準（CNS)A4规格<210 X297公釐） 449 90 A7 B7 五、發明說明（31 )

存體信號BANK是在低位準時，記憶體核心c〇A與C0B 將被存取。當儲存逋信號BANK是在高位準時，記憶韹核 心C1A與C1B將被存取。 , τ <請先閱讀背面之注意事項再填寫本頁) 讀取開關46是一開關，用以根據儲存體信號bank 5與一切換信號SWT之位準來輸出一讀取命令信號rcMD 至該等記憶體核心COA、COB、C1A、及C1B中的一個。 在此’未被選擇的記憶體核心CO A、COB、C1A、及C1B 之讀取命令端係被調整至低位準。 輸出開關22是一開關’用以根據儲存體信號BANK 10與切換信號SWT之位準來輸出記憶體核心c〇A、C0B、ciA '或C1B之讀取資料RDΑΤΑ。 第13圖顯示針對記憶體核心c〇A、COB、C1A、及C1Β 的控制狀態之總覽。 經濟部智慧財產局員工消费合作杜印t 當顯示在第12圖的再生核心選擇電路12設定核心選 15擇彳έ號SEL與切換信號SWT至低位準時，記憶體核心C0A 與C1A如再生核心操作’及記憶體核心C0B與ciB根據 儲存體信號BANK如讀取核心操作。當再生核心選擇電路 12設定核心選擇信號SEL與切換信號SWT至高位準時， 記憶體核心C0A與C1B根據儲存體信號BANK如讀取核 20 心操作，及記憶體核心C0B與C1B如再生核心操作。 第14圖顯示再生操作之總覽。在此圖表中名稱與在第 7圖中的相同。 半導體積體電路輪流地執行再生操作至記憶體核心 C0A、C1A與記憶體核心COB、C1B。更準確的說，顯示 第34頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7

經· 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（32 ) 在第12圖中的再生核心選擇電路12在每一個7.8ys中切 換核心選擇信號SEL與切換信號SWT於高位準與低位準 之間。再生信號產生電路14在每一個7.8#s上輸出再生 信號REF ’及在每一個15.6；as上輸出一再生位址信號 5 REFADI)R。換言之，在64ms之内4096數值之再生位址信號 REFADDR被輸出至各記憶體核心c〇A、COB、C1A、及C1B。 如同在第一實施例中’根據核心選擇信號SEL與切換 — 信號SWT之控制，各記憶體核心c〇A、COB、C1A、與C1B在 一再生操作後的7.8ms中如一再生核心操作及在其後7 8 1〇 es中如一讀取核心操作。 值得注意的是讀取操作係由讀取核心單獨執行及再生 操作由再生核心單獨執行，而寫入操作係由讀取與再生核 心兩者執行》 這實施例亦能提供與由前述第一實施例所獲得的相同 效應。再者，在這實施例中，半導體積體電路具有兩對記 憶體核心，即是記憶體核心C0A、COB與記憶體核心Cl A、Cl B 。甚至於如在一儲存體基礎上控制多數個記愧體核心之半 導體積體電路中，一再生操作之執行不會顯示至外部<· 第15圖顯示在本發明之第三實施例的半導體積體電路 及其控制方法。附帶說說，與第一與第二實施例相同元件 與信號將以相同標號或符號來代表，及其之詳細說明將在 此被省略》 本半導馥積體電路包含一命令解碼器10、一儲存體解 碼器44、一再生核心選擇電路50、一再生信號產生電路14 第351 15 20 本紙張尺度適用中國國家標準（CNS)A4瘦格（210 X 297公* ) -I I I II — -!ιί— —— — — — — — (請先閱讀背面之注意事項再填寫本I) 4 4990 7 A7 _B7_ 五、發明說明（33 ) 、四個記憶體核心C0A、COB、CIA、C1B、一讀取開關46 、一再生開關52、及一輸出開關48。 再生核心選擇電路50接受一再生信號REF1，及輸出 切換信號SWT與核心選擇信號SEL0A、SEL0B、SEL1A、 5 與 SEL1B。核心選擇信號 SELOA、SELOB、SEL1A 與 SEL1B 分別供應至記憶體核心C0A、COB、C1A與C1B。 再生開關52是一開關，用以根據核心選擇信號SEL0A 、SEL0B、SEL1A與SEL1B之位準來輸出一再生信號REF 至記憶體核心C0A、COB、C1A與C1B中的一個。在此， 10 未被選擇之記憶體核心C0A、COB、C1A與C1B之再生端 REF被調整至低位準。 第16圖顯示針對記憶體核心C0A、COB、C1A與C1B 的控制狀態之一總覽。 經濟部智慧財產局員工消费合作社印製 (請先閱讀背面之注意事項再填窵本頁)

當顯示在第15圖中的再生核心選擇電路50設定核心 15 選擇信號SEL0A至高位準與其他信號SEL0B、SEL1A、SEL1B 與SWT至低位準時，記憶體核心C0A操作來當作一再生核 心、以及記憶體核心COB與C1B根據儲存體信號BANK如讀 取核心般操作。在此，記憶體核心C1A不作操作》當再生 核心選擇電路50設定核心選擇信號SEL0B至高位準與其他 20 信號SEL0A、SEL1A、SEUB與SWT至低位準時，記憶體核 心COB如一再生核心般操作、及記憶體核心c〇A與ClA根 據儲存體信號BANK而如讀取核心般操作。在此，記憶體核 心C1B不作操作。當再生核心選擇電路50設定核心選擇信 號SELIA與切換信號SWT至高位準及其他信號SEL0A、SEL0B 第36頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 五、發明說明（34 ) 、與SEL1B至低位準時’記憶體核心C1A如一再生核心般 操作，及記憶體核心COB與C1B根據儲存體信號BANK而如 讀取核心般操作°在此，記憶體核心C0A不作操作。當再 生核心選擇電路50設定核心選擇信號SEL1B與切換信號SWT 5至高位準與其他信號SEL0A，SEL0B、及SEL1A至低位準時 ，記憶體核心C1B作為一再生核心’及記憶想核心C0A與 C1A根據儲存體信號BANK來作為讀取核心。即是’在本實 施例中，僅一記憶體核心變成再生核心。 第17圖顯示一再生操作之總覽。在此表中的符號係與 10 在第7囷中的相同。

半導體積體電路順序地對記憶體核心C0A、C()B、Π A 與C1B執行再生操作。顯示在第15圖中的再生核心選擇電 路50在每一個3. 9/zs順序地切換核心選擇信號SEL0A、 SEL0B、SEL1A、與SEL1B至高位準。當選擇信號SEL0A或SEL0B

15在高位準時，切換信號SWT變成低位準，而當選擇信號SEL1A 或SEL1B在高位準時，切換信號SWT變成高位準。 ~ 再生信號產生電路14在每一個3.9# s中輸出再生信 經· 濟 部 智 慧 財 產 局 員 工 消 t 合 作 社 印 製 號RJEF，及在每一個15. 6/zs中輸出一再生位址信號REFADDR 。即是，在64ms之内4096值之再生位址信號REFADDR被 2〇 輸出至各記憶體核心COA' COB、C1A與C1B。 各記憶體核心C0A、COB、C1A與C1B在第一再生操作 後的3.9es中操作來當作一再生核心、其後在3. 操 作來當作一讀取核心、其後在3.9/zs中暫停、及然後在3.9 兑s中操作來當作一讀取核心。讀取操作藉由單獨的讀取 第37頁 本紙張尺度適用中Β Β家標丰（CNS)A4规格<210 X 297公* ) 449907 A7 經 濟 部 智 慧 財 產 局 負 工 消 費 合 作 杜 印 製

—-------B7___ 五、發明說明（35 ) 核心來執行且再生操作藉由單獨的再生核心來執行，而寫 入操作卻是藉由讀取核心與再生核心兩者來執行。 本實施例中亦能提供如同從前述第一與第二實施例所 獲得的相同效果。再者，在本實施例申，半導體積體電路 5設有兩對記憶體核心，即是，記憶體核心C0A、C〇B與記憶 體核心CU、C1B藉由儲存體信號BANK被切換。這些記憶 體核心中的一個依序地被操作來當作一再生核心。因為再 生操作由記憶體核心來執行，在那時候被操作的感測放大 器SA之數目變成第二實施例之一半。這允許在再生操作中 10 的一峰值電流之下降。 現在，前述第一實施例論及半導體積體電路具有如同 一 SRAM之介面及如一 SRAM般操作的一情況，無輪如何， 本發明並不受限於如此的一實施例。舉例來說，半導趙積 體電路亦能具有如一快速週期(FCRAM)諸如此類之相 15同介面’及如一 FCRAM般操作。 前述實施例亦論及本發明適用於一半導體記憶體之情 況。無輪如何’本發明並不受限於如此的實施例。舉例來 說，本發明亦適用於供給在一系統LSI中的一記憶體單元 〇

諳 先 閱 讀 背 之 注 意 事 項 寫 本 頁

前述的第一實施例論及記憶體核心CA與CB依照它們 由讀取核心至再生核心的切換來執行一單一再生操作之情 況°無論如何，本發明並不受限於如此的一實施例。舉例 來說，一再生操作亦能在兩差異字元線ffL中的一每一條上 被執行。在此情況中，再生間隔亦能被擴張。 第38頁 本紙張尺度適財@國家標準（CNS)A4規格⑵D X297公爱） 处濟部智慧財產局貝工消费合作社印製 A7 -—--—___B7 五、發明說明（36 ) 前述第一實施例論及記憶體核心交替地被再生之情況 。無論如何，本發明並不受限於如此的一實施例》舉例來 說’如第18囷所示，在記憶想核心CB被再生4096次之前 ’記憶體核心CA亦能被再生4096次。它基本上僅需所有 5 的記憶體晶胞MC在64ms之内被再生》 前述第一實施例論及記憶體核心CA與CB在一讀取操 作中啟動2048個感測放大器SA之情況。無論如何，本發 明並不受限於如此的一實施例。感測放大器SA之數目僅需 等於或大於對應I/Os之數目的16。被啟動之感測放大器SA 10之數目變得更小’則操作電路變成更小。換言之，這使控 制電路變的複雜化。 前述第一實施例論及寫入命令閂鎖電路32、寫入位址 閂鎖電路34、及寫入資料閂鎖電路36具有一單一保存部 分，以分別保存寫入命令WCMD、位址信號ADDR、及寫入資 15料信號WDATA。無論如何*本發明並不受限於如此的一實 施例。假定再生操作次數為寫入操作次數或讀取操作次數 的兩倍’各閂鎖電路32、34與36亦能具有兩保存部分， 致使再生操作之執行不會出現於外部。 再者，前述的第一至第三實施例論及從個別的記憶體 20核心的讀取資料信號RDATA輸出開關22或48被選擇以輸 出之情況。無論如何，本發明並不受限於如此的實施例。 舉例來說’各記憶體核心能在高阻抗控制下輸出它的資料 信號RDATA ’致使讀取資料信號rdaTA被直接地相互連接（ 線連或）。這消除對輸出開關之需求。 第39買 本紙張尺度適用中國困家镖準（CNS)A4规格（210 X 297公：* > I !*裝！ —訂，！ 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消f合作社印製 ^ ^ 449 90 7 A7 _B7_ 五、發明說明（37 ) 本發明不受限於前述的實施例，而在不偏離本發明之 精神與範圍内各式各樣的變更亦能被製成。任何改良能於 部分或所有組件中被製成。 【元件標號對照表】 5 ADDR、AW1位址信號 ADDRIN内部位址信號 ALY0-ALY15 陣列 BANK、BANK1儲存體信號 BL位元線 CA、CB、C0A、COB、CIA、C1B記憶體核心/記憶體核心單元 CMD命令信號 10 END結束信號 LPCMD低功率模式命令信號 MC記憶體晶胞 PREC0N預先充電控制信號 RCMD讀取命令信號/讀取命令端 15 RDATA讀取資料信號 RDC0N讀取資料控制信號 READ讀取控制信號 REF、REF1再生信號/再生端 REFADDR、AREF1再生位址信號 REFCON再生控制信號 REFL再生閂鎖信號 SA感測放大器 SAACT感測放大啟動信號 20 SEL、SEL1、SEL0A、SEL0B、SEL1A、SEUB 核心選擇信號 SWT切換信號 WAL、AW1寫入位址閂鎖信號 WCMD、W1寫入命令信號 WCL、WCL0寫入命令閂鎖信號 WDATA、DW1寫入資料信號 WDATAIN内部寫入資料信號 第40頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — — — — —*7 ^ '11 — — — — —^-6J— — — — — — — — — J 1 (請先Μ讀背面之注意事項再填寫本頁) A7 'w 經‘ 濟 部 智 慧 財 產 局 貝 工 消 费 合 作 社 -印 製 5 發明說明（38 ) WDL、DW1寫入資料閂鎖信號 WL字元線 WRCON寫入資料控制信號 WRITEO寫入命令信號 1再生信號產生電路 3讀取控制電路 5寫入保存電路 12、50再生核心選擇電路 18、46讀取開關 22、48輸出開關 26記憶體控制電路 30再生命令閂鎖電路 34寫入位址閂鎖電路 WLSEL字元線選擇信號 WRITE、tfl寫入控制信號 2再生控制電路 4再生保存電路 10命令解碼器 14再生信號產生電路 20、52再生開關 24命令選擇電路 28記憶體晶胞陣列 32寫入命令閂鎖電路 36寫入資料閂鎖電路 38a、38b反相器 15 40a、40b、40c、40d、40e、40f、40g 兩輸入端的及閘 40h、40i、40j三輸入端的及閘 42a、42b、42c兩輪入端的或閘 42d三輸入端的或閘 44儲存體解碼器 第41頁 t — — — — — — — — — — — — inllll^ilm —11^ {锖先Μ讀背面之注意事項再填寫本頁) 本紙張尺度適用中國困家標準（CNS)A4 (210 X 297公藿>

Claims (1)

15 經 濟 部 眢 慧 財 4. 貝 工 消 費 合 社 印 製 20 44990 7 A8 B8 C8 ________P8 六、申請專利範圍 " ~ ΐ· 一種半導體積體電路，係包含： 一對記憶體核心，各該核心具有多數個包括電容之記 憶體晶胞與分別儲存相同資料； 一再生彳5號產生電路，用以產生一再生信號以保持寫 5 入於該等記憶體晶胞中的該資料； 一再生控制電路，用以供應該再生信號至該等記憶體 核心中的一個並操作該記憶體核心當作一再生核心以執行 再生與寫入操作：及 一讀取控制電路，用以供應供由該等記憶體晶胞讀取 10該資料用的一讀取信號至未具有該再生信號的另一記憶體 核’“，及操作該S己憶體核心當作一讀取核心以執行讀取與 寫入操作，其中 為一操作條件之寫入週期時間是設定長於各該記憶體 核心執行該寫入操作所需的真實時間。 2·如申請專利範圍第1項所述之半導體積體電路，其 中於其内該記憶體核心操作來當作該再生核心的該預定期 間被設定，致使在各寫入週期與寫入操作間的各時間差的 總合係等於或長於一再生週期期間。 3·如申請專利範圍第i項所述之半導體積體電路，其 中各该記憶體核心包含一寫入保存電路，用以保存供該等 記憶體晶胞上的該寫入操作中用的一寫入信號。 4,如申請專利範圍第3項所述之半導體積體電路，其 中該寫入保存電路包含保存依序供應的該寫入信號之保存 分該保存部分之數目係等於或多於由”該再生操作時間 本紙張尺度適用中（CNS)从胁（训) ----- -----------^II f靖先：^靖背面之>i意事項再填寫本頁) -* 經濟部智慧財產局員工消费合作社印製 20 { CNS ) A4*t#. ( 21〇χ2»7^* ) A8 B8 CS D8 六、申請專利範圍 ”除以”該寫入操作時間或讀取操作時間”結果之值。 5.如申請專利範圍第1項所述之半導體積體電路，其 中各該記憶體核心包含一再生保存電路，用以保存該再生 信號。 5 6·如申請專利範圍第1項所述之半導趙積趙電路，其 t該再生控制電路循環地操作各該記憶體核心當作該再生 核心。 7. 如申請專利範圍第1項所述之半導體積體電路’其 中在各該S己憶艘核心用作該再生核心的該期間之開始時， 10 該再生控制電路執行至少一次的再生操作。 8. 如申請專利範圍第1項所述之半導體積體電路其 中各該記憶體核心包含一直接控制電路，用以當用作該讀 取核心時，直接接受該寫入信號„ 9. 如申請專利範圍第1項所述之半導體積體電路其 15中各該記憶邇核心產生一結束信號，用以通知一讀取、一 寫入、及一再生操作之結束。 10. 如申請專利範圍第9項所述之半導體積體電路其 中各該記憶體核心執行一預先充電操作，用以在一讀取、 _寫入、及一再生操作中的每一個中預先充電一位元線至 一預定電壓及該結束信號與該預先充電操作同步被輸出。 11. 如申請專利範圍第9項所述之半導體積體電路，其 中各該記憶體核心包括一寫入保存電路，用以保存供在該 記憶體晶胞上執行-窝入操作用的一寫入信號及隨該結束 信號之啟動藉由ί吏用當作為該再生核心時保存在該寫入保 笫431 ---------^------IT------0 (請先w讀背面之注意事項再填寫本頁) 4 4990 7 AS Β8 __ C8 _________—___D8 六、申請專利範圍 ~ -- 存電路中的該寫入信號來執行一寫入操作。 如中請專利範圍第11項所述之半導體積體電路， {請先閲讀背面之：ix意事項再填寫本頁} ”中各該記憶體核心包含一再生優先電路，用以優先執行 一再生操作。 5 13·如中請專利範圍第9項所述之半導體積體電路，其 中，該》己憶體核心包含—再生保存電路，用以保存該再生 U及隨該豸束信號之啟動藉由使用保存在該再生保存電 路中的該再生信號來執行一再生操作。 14‘如申請專利範圍第丨項所述之半導體積體電路，包 ίο含一命令解碼器，用以接收至少一讀取命令、一寫入命令 、及一低功率模式命令。 15. 如申請專利範圍第丨項所述之半導體積體電路，其 中各該記憶體核心包含多數個感測放大器，用以放大保持 在該等記憶體晶胞中的該資料之信號位準，及在一再生操 15作中被操作之感測放大器之數目係大於在一讀取操作中被 操作之感測放大器之數目。 16. —種半導體積體電路之控制方法，該半導體積體電 經濟部智慧財是局員工消費合作社印製 路包含一對記憶體核心’各該記憶體核心具有多數個包括 電容之記憶體晶胞與分別儲存相同資料，該方法更包含以 20 下之步驟： 產生一再生信號，用以保持寫入該等記憶體晶胞中的 該資料； 供應該再生信號至該等記憶體核心中的一個及操作該 記憶體核心當作一再生核心以執行再生與寫入操作； 第44頁 本紙張尺度適用中國國家楯準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍 供應一供由該等記憶體晶胞中讀取該等資料的讀取信 號至該等記憶趙核心中未具有該再生信號的另一個，且操 (請先閲讀背面之注意事項再填寫本瓦) 作該記憶趙核心當作一讀取核心以執行讀取與寫入操作， 及其中 5 A操作條件之寫人週期時間係·設定長於各該記憶體 核心執行該寫入操作所需的真實時間。 Π·如申請專利範圍第16項所述之半導體積體電路之 控制方法，其中於其内該記憶想核心操作來當作該再生核 心的該預定期間被設定，致使在各寫人週期與寫入操作間 10的各時間差的總合係等於或長於一再生週期期間。 18.如申請專利範圍帛17項所述之半導趙積艘電路之 控制方法’其中各該記憶體核心當作為該再生核心時保存 一供於該等記憶體晶胞上的一寫入操作中用的寫入信號， 及藉由使用該保存寫入信號來執行一寫入操作。 15 I9·如申請專利範圍第Η項所述之半導體積趙電路之 控制方法’其中當作為該再生核心時，各該記憶體核心保 存在一寫入操作或一讀取操作期間中接收的該再生信號， 經濟部智慧时產局員工消費合作社印製 及在執行該寫入操作或該讀取操作後，藉由使用該保存的 再生信號來執行一再生操作。 第45頁 本紙張尺度適用中《两家揉準（CNS 格（210X297公釐}