KR100901044B1 - 반도체 메모리 및 반도체 메모리의 동작 방법 - Google Patents
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Abstract
Description
Claims (10)
- 메모리셀과, 메모리셀에 접속된 워드선 및 비트선을 갖는 메모리 코어와,상기 메모리 코어의 액세스를 허가하는 칩 인에이블 신호를 받는 인에이블 단자와,상기 메모리 코어의 액세스 동작을 실행하기 위한 액세스 커맨드를 받는 커맨드 단자와,액세스하는 메모리셀을 나타내는 어드레스를, 상기 액세스 커맨드에 대응해서 한번에 받는 어드레스 단자와,상기 칩 인에이블 신호가 활성화 중에, 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행하고, 다음의 액세스 커맨드를 받았을 때에 제1 액세스 동작보다 짧은 시간에서 상기 메모리 코어에 액세스하는 제2 액세스 동작을 행하는 동작 제어 회로와,클럭을 받는 클럭 단자를 구비하고,상기 동작 제어 회로는, 상기 제1 액세스 동작에서는 상기 액세스 커맨드의 수신으로부터 데이터를 입출력할 때까지의 클럭수인 레이턴시를 제1 레이턴시로 설정하고, 상기 제2 액세스 동작에서는 상기 레이턴시를 상기 제1 레이턴시보다 적은 제2 레이턴시로 설정하는 것을 특징으로 하는 반도체 메모리.
- 삭제
- 제1항에 있어서,데이터 제어 신호에 따라서 상기 메모리 코어에 데이터를 입출력하는 데이터 입출력 회로를 구비하고,상기 동작 제어 회로는, 상기 제1 액세스 동작에서는 상기 제1 레이턴시에 대응해서 상기 데이터 제어 신호를 생성하고, 상기 제2 액세스 동작에서는 상기 제2 레이턴시에 대응해서 상기 데이터 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리.
- 제3항에 있어서,상기 동작 제어 회로는,상기 최초의 액세스 커맨드를 받았을 때에, 제1 레이턴시에 대응하는 클럭수를 카운트하고, 카운트 후에 노멀 인에이블 신호를 활성화하는 제1 레이턴시 카운터와,상기 다음의 액세스 커맨드를 받았을 때에, 제2 레이턴시에 대응하는 클럭수를 카운트하고, 카운트 후에 페이지 인에이블 신호를 활성화하는 제2 레이턴시 카운터와,상기 노멀 인에이블 신호 및 상기 페이지 인에이블 신호의 활성화 중에, 상기 데이터 제어 신호를 출력하는 레이턴시 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
- 제4항에 있어서,상기 최초의 액세스 커맨드에 응답해서 페이지 신호를 활성화하고, 상기 칩 인에이블 신호의 비활성화에 응답해서 상기 페이지 신호를 비활성화하는 페이지 제어 회로를 구비하고,상기 제1 레이턴시 카운터는, 상기 페이지 신호의 비활성화 중에 동작하고, 제2 레이턴시 카운터는, 상기 페이지 신호의 활성화 중에 동작하는 것을 특징으로 하는 반도체 메모리.
- 제1항에 있어서,상기 메모리 코어와, 상기 동작 제어 회로와, 데이터 제어 신호에 따라서 상기 메모리 코어에 데이터를 입출력하는 데이터 입출력 회로를 각각 가지며, 서로 독립적으로 동작 가능한 복수의 뱅크를 구비하고,앞서 액세스되는 뱅크의 동작 제어 회로는, 나중에 액세스되는 뱅크의 동작 제어 회로에 의한 상기 데이터 제어 신호의 출력에 응답하여, 상기 데이터 제어 신호의 출력을 정지하는 것을 특징으로 하는 반도체 메모리.
- 제6항에 있어서,오토 프리차지 신호를 받는 프리차지 단자와,상기 뱅크를 선택하기 위한 뱅크 어드레스를 받는 뱅크 어드레스 단자를 구비하고,상기 뱅크 어드레스에 대응하는 상기 동작 제어 회로는, 상기 프리차지 단자에서 받는 상기 오토 프리차지 신호에 응답하여, 상기 비트선을 프리차지하기 위한 프리차지 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
- 메모리셀과, 메모리셀에 접속된 워드선 및 비트선을 갖는 메모리 코어와,상기 메모리 코어의 액세스를 허가하는 칩 인에이블 신호를 받는 인에이블 단자와,상기 메모리 코어의 액세스 동작을 실행하기 위한 액세스 커맨드를 받는 커맨드 단자와,액세스하는 메모리셀을 나타내는 어드레스를, 상기 액세스 커맨드에 대응해서 한번에 받는 어드레스 단자와,상기 칩 인에이블 신호가 활성화 중에, 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행하고, 다음의 액세스 커맨드를 받았을 때에 제1 액세스 동작보다 짧은 시간에서 상기 메모리 코어에 액세스하는 제2 액세스 동작을 행하는 동작 제어 회로와,상기 워드선을 선택하기 위한 로우 어드레스를, 상기 최초의 액세스 커맨드에만 동기해서 받고, 받은 로우 어드레스를 상기 메모리 코어에 출력하는 로우 어드레스 입력 회로와,상기 비트선을 선택하기 위한 컬럼 어드레스를, 상기 최초의 액세스 커맨드 및 상기 다음의 액세스 커맨드에 동기해서 각각 받고, 받은 컬럼 어드레스를 상기 메모리 코어에 출력하는 컬럼 어드레스 입력 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
- 메모리셀과, 메모리셀에 접속된 워드선 및 비트선을 갖는 메모리 코어와,상기 메모리 코어의 액세스를 허가하는 칩 인에이블 신호를 받는 인에이블 단자와,상기 메모리 코어의 액세스 동작을 실행하기 위한 액세스 커맨드를 받는 커맨드 단자와,액세스하는 메모리셀을 나타내는 어드레스를, 상기 액세스 커맨드에 대응해서 한번에 받는 어드레스 단자와,상기 칩 인에이블 신호가 활성화 중에, 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행하고, 다음의 액세스 커맨드를 받았을 때에 제1 액세스 동작보다 짧은 시간에서 상기 메모리 코어에 액세스하는 제2 액세스 동작을 행하는 동작 제어 회로와,오토 프리차지 신호를 받는 프리차지 단자를 구비하고,상기 동작 제어 회로는, 상기 프리차지 단자에서 받는 상기 오토 프리차지 신호와, 상기 칩 인에이블 신호의 비활성화에 응답하여, 상기 비트선을 프리차지하기 위한 프리차지 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
- 메모리셀과, 메모리셀에 접속된 워드선 및 비트선을 갖는 메모리 코어의 액세스를 허가하는 인에이블 신호를 받고,상기 메모리 코어의 액세스 동작을 실행하기 위한 액세스 커맨드를 받고,액세스하는 메모리셀을 나타내는 어드레스를, 상기 액세스 커맨드에 대응해서 한번에 받고,메모리 코어의 액세스를 허가하는 인에이블 신호가 활성화 중에, 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행하고, 다음의 액세스 커맨드를 받았을 때에 제1 액세스 동작보다 액세스 시간이 짧은 제2 액세스 동작을 행하고,클럭을 받고,상기 제1 액세스 동작에서는 상기 액세스 커맨드의 수신으로부터 데이터를 입출력할 때까지의 클럭수인 레이턴시를 제1 레이턴시로 설정하고, 상기 제2 액세스 동작에서는 상기 레이턴시를 상기 제1 레이턴시보다 적은 제2 레이턴시로 설정하는것을 특징으로 하는 반도체 메모리의 동작 방법.
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