KR100334531B1

KR100334531B1 - 반도체 메모리 장치

Info

Publication number: KR100334531B1
Application number: KR1019990011709A
Authority: KR
Inventors: 김용기; 정철우
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-04-03
Filing date: 1999-04-03
Publication date: 2002-05-02
Also published as: TW466483B; US6233183B1; KR20000065429A

Abstract

본 발명은 고속의 액세스동작을 실현하는 반도체 메모리장치에 관한 것으로, 특히 발생된 결함이 로우나 컬럼의 한방향에 대해 완전구제시 이를 알리는 특정신호를 발생시켜 나머지 한방향에 대한 결함 구제로직을 비활성화시키도록 제어하므로써, 결함구제로직에서 불필요하게 야기되는 지연현상을 방지하여 데이타 액세스 속도를 고속화하도록 한 반도체 메모리장치에 관한 것이다.

Description

반도체 메모리장치{Semi-conductor memory device}

본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 결함구제를 위해 구비하는 리던던시 회로에서 야기되는 지연현상을 선택적으로 방지하여 액세스 속도를 고속화한 반도체 메모리장치에 관한 것이다.

일반적으로, 반도체 메모리장치에서 가장 널리 사용되는 제품으로는 디램(DRAM: Dynamic Random Access Memory)제품군이 있으며, 현재 컴퓨터 메인 메모리 및 기타 주변장치의 메모리 부분에서 가장 싼 가격으로 유용하게 활용되고 있는 기술분야이다.

특히, 반도체 메모리 제품은 고도의 집적기술을 활용하여 미세 가공기술을 바탕으로 제조되는 특별한 사정때문에 주요구성 부분에서 결함이 발생할 가능성이 높다. 따라서, 이러한 결함을 여분의 구성으로 대체하여 구제하는 방식이 일반적으로 사용되고 있으며, 이러한 기술을 '결함구제 기술'이라 칭하고 이를 위해 설계된 회로를 '결함구제 회로(리던던시 회로: Redundancy Circuit)'이라 한다.

이때, 메모리 제품에서 결함을 구제해야 하는 부분은 당연 메모리 셀 어레이가 되며, 상기 메모리 셀 어레이 중 단 1개의 셀에서라도 결함이 발생할 경우 그 반도체 메모리 제품의 칩 전체를 사용할 수 없게 되는 상황이 초래된다.

따라서, 정방형의 행렬구조를 갖는 메모리 제품을 행(row)방향과 열(column)방향의 셀 어레이 구조중에서 일부 여분의 셀 구조를 형성하여 결함이 발견될 경우 상기 여분의 셀 어레이로 대체하도록 행과 로오에 대해 각각 결함구제 회로를 갖추게 된다.

이러한 기술을 형상화한 회로가 '로오 리던던시 회로' 및 '컬럼 리던던시 회로'이다.

또한, 디램으로 대표되는 반도체 메모리장치는 어드레스와 결합된 액세스 명령에 의하여 셀 어레이에 데이타를 쓰고 읽는 동작을 수행하게 되며, 이때의 액세스 속도는 반도체 메모리장치의 성능을 평가하는 주요요소가 되기때문에 고속의 액세스 속도를 갖는 메모리제품이 보다 더 높은 경쟁력을 갖게 된다.

그리고, 디램은 어드레스를 시간차를 두어 로오(row)와 컬럼(column)으로 나누어 입력시키는 방식을 사용하는데, 이와같은 방식을 '어드레스 멀티플렉싱 방식'이라 부른다.

그래서, 라스(RAS: Row Address Strobe)신호가 활성화될 때 로오 어드레스를 입력시키고 카스(CAS: Column Address Strobe)신호가 활성화될 때 컬럼 어드레스를 입력시켜 최종적으로 원하는 셀 데이타에 접근하는 방식을 취하게 된다.

그런데, 디램동작에 있어서 상기 라스(RAS)신호가 활성화되는 속도보다 카스(CAS)신호가 활성화되는 속도가 더욱 중요하다고 할 수 있는데, 그 이유는 디램 기술의 추세가 싱크로너스 디램과 같이 한번의 라스(RAS) 활성화동작 이후 연속적인 카스(CAS) 활성화 동작을 취하는 버스트모드(burst mode)가 주종을 이루기 때문에 카스(CAS) 활성화 이후 출력되는 데이타의 액세스속도가 성능결정의 척도가 되기 때문이다.

특히, 싱크로너스 디램은 클럭에 동기하여 데이타를 출력시키는 특징을 갖으며, 매 클럭의 토글 에지(toggle edge)로부터 외부 혹은 내부 어드레스를 진행시켜 컬럼 선택신호(이하, 'Yi'라 칭함)를 선정하기 때문에, 상기 컬럼 선택신호(Yi)를 선정하는 속도가 결국 카스(CAS) 활성화에 의한 데이타 액세스 속도를 대변하게 된다.

그런데, 결함구제를 위해 종래의 반도체 메모리장치에 구비한 '리던던시 회로'는 근본적으로 액세스 속도를 지연시키는 단점이 있다.

상기한 리던던시 회로에 의한 액세스 속도 저하현상을 도면을 참조하며 살펴보기로 한다.

도 1 은 종래에 사용된 반도체 메모리장치의 블럭 구성도를 나타낸 것으로, 카스(CAS) 활성화에 의한 컬럼 어드레스신호(column address: Y-add)를 입력받는 복수개의 어드레스 터미널(11)과, 상기 어드레스 터미널(11)에 대응하는 복수개의 어드레스 버퍼(12)와, 상기 어드레스 버퍼(12)를 거쳐 전달받은 내부 어드레스신호를 입력받아 이를 프리디코딩하여 글로벌 컬럼 어드레스신호(GAYij)를 발생시키는 프리디코더(13)와, 상기 글로벌 어드레스신호(GAYij)를 입력받아 결함구제가 요구되는 어드레스인지 여부를 판단하는 퓨즈 어레이(14)와, 상기 퓨즈 어레이(14)의 출력신호(결함구제 여부 판단신호를 나타내며, 이하 'SD'로 칭함)를 입력받아 그 전위레벨에 따라 주 컬럼 디코더 및 리던던시 컬럼 디코더를 선택적으로 활성화시키도록 각각의 인에이블신호(NCE: normal column enable, SCE: spair(or redundancy) column enable)를 출력하는 리던던시 셀렉터(15)와, 상기 리던던시 셀렉터(15)로부터 발생되는 두 인에이블신호(NCE, SCE)를 입력받아 결함 발생유무에 따라 선택적으로 활성화되는 주 컬럼 디코더(17) 및 리던던시 컬럼 디코더(18)와, 상기 프리디코더(13)와 주 컬럼 디코더(17)의 사이에 연결되며 상기 리던던시 셀렉터(15)로부터 결함구제여부 확인신호가(SD) 전달되기까지 어드레스가 주 컬럼 디코더로 전달되는 것을 방지하기 위해 소정의 딜레이시간을 형성하는 일종의 지연회로로서의 어드레스블럭 리피터(16)를 구비한다.

도 2 는 도 1 에 도시된 어드레스블럭 리피터(16)의 일실시예에 따른 회로 구성도를 나타낸 것으로, 프리디코딩된 어드레스신호(GAY01<0>∼GAY01<3>)를 각각 입력받아 소정의 시간(결함여부를 판단하기 위한 최소 요구시간) 딜레이시켜 전달하는 직렬연결된 다수개의 인버터(동 도면의 경우 , 4개의 인버터(IV1∼IV4)로 도시함)와, 상기 최종 인버터(IV4)의 출력신호와 상기 리던던시 셀렉터(15)로부터 결함구제가 필요치 않을 경우 인에이블되는 제어신호(NCE)를 입력받아 낸드조합하는 낸드게이트(NAND1)와, 상기 낸드게이트(NAND1)의 출력단에 연결된 인버터(IV5)로 구성된다.

도 3 은 도 1 에 도시된 주 컬럼 디코더(17)의 일실시예에 따른 회로 구성도를 나타낸 것으로, 세부 구성설명은 공지된 사항이므로 생략하기로 하며, 상기 도 2 에 도시된 어드레스블럭 리피터(16)로부터 소정의 시간 딜레이되어 전달된 컬럼 어드레스신호(BAY<0>∼BAY<3>)를 입력받아 이를 디코딩하여 컬럼선택신호(Yi<0>∼Yi<3>) 중 하나를 활성화시키도록 동작한다.

도 4 는 도 1 에 도시된 컬럼 리던던시 퓨즈 어레이(14)의 일실시예에 따른 회로 구성도를 나타낸 것으로, 게이트단으로 인가되는 프리차지신호(pcg)에 의해 결함 검출노드(N1)의 전위를 전원전압(Vdd) 수준으로 프리차지시키도록 전원전압(Vdd) 인가단과 상기 결함 검출노드(N1)의 사이에 연결되는 PMOS 트랜지스터(MP1)와, 상기 결함 검출노드(N1)에 연결된 다수의 퓨즈(F1∼F12)와, 상기 각각의 퓨즈(F1∼F12)와 접지단 사이에 연결되며 각각의 게이트단으로 프리디코딩된 컬럼 어드레스신호(GAYij<0>∼GAYij<3>)가 인가되는 다수개의 NMOS 트랜지스터(MN1∼MN12)와, 상기 결함 검출노드(N1)의 후단에 버퍼링을 위해 연결된 다수개의 인버터(IV1∼IV2)를 구비하여 구성된다.

상기 구성에 의해, 예를들어 결함이 발생되어 결함구제가 요구되는 어드레스를 GAY01<0>, GAY23<0>, GAY45<0>라고 가정할 경우, 해당되는 3개의 퓨즈(F1, F5, F9)는 절단(blowing)된 상태가 되고 이 상태에서 결함 구제판단된 어드레스(GAY01<0>, GAY23<0>, GAY45<0>) 이외의 어드레스(GAY01<1>∼GAY<3>, GAY23<1>∼GAY<3>, GAY45<1>∼GAY45<3>)가 입력되면 상기 결함 검출노드(N1)의 전위는 블로윙상태가 아닌 퓨즈들(F2∼F4, F6∼F8, F10∼F12)에 의해 접지되어져 '로직로우'로 천이된다. 결국, 최종 출력단 신호(SD)의 전위도 '로직로우' 레벨로 출력된다.

한편, 상기 결함 구제가 요구되는 어드레스(GAY01<0>, GAY23<0>, GAY45<0>)가 입력될 경우, 이미 이들 어드레스신호 인가단에 연결된 퓨즈들(F1, F5, F9)은절단되어 있는 상태이므로, 상기 검출노드(N1)의 전위는 '로직하이'로 초기에 프리자치된 상태를 유지하게 되면서 그 최종 출력신호(SD)는 '로직하이' 레벨신호가 출력된다.

도 5 는 도 1 에 도시된 리던던시 셀렉터(15) 및 리던던시 컬럼 디코더(18)의 일실시예에 따른 회로 구성도를 나타낸 것으로, 상기 도 4 에 도시된 구성의 퓨즈 어레이 출력신호(SD(0), SD(1))를 각각 입력받아 이들 두 신호를 반전시키는 각각의 인버터(IV1, IV2)와, 상기 두 인버터(IV1, IV2) 각각의 출력신호(NCD(0), NCD(1))를 입력받아 낸드조합하는 낸드 게이트(NAND1)와, 상기 낸드 게이트(NAND1)의 출력단 신호를 입력받아 이를 반전시켜 주 컬럼 디코더 인에이블신호(NCE)를 발생시키는 인버터(IV3)와, 상기 두 인버터(IV1, IV2)의 출력단에 연결된 각각의 인버터(IV4, IV5)와, 상기 두 인버터(IV4, IV5)의 출력신호(SCE(0), SCE(1))가 각각 일입력단으로 인가되어지며 상기 프리디코더(13)에 의해 디코딩된 컬럼 어드레스신호(GAY01)가 각각 타입력단으로 인가되는 두 낸드 게이트(NAND2, NAND3)와, 상기 두 낸드 게이트(NAND2, NAND3)의 출력단에 각각 직렬연결되어 최종적으로 각각의 리던던시 컬럼 선택신호(SYi)를 출력하는 다수개의 인버터(IV6∼IV8, IV9∼IV11)를 구비하여 구성된다.

상기 구성에 의해, 도 4 에 도시된 퓨즈 어레이(14)의 출력신호 상태에 따라, 리던던시 컬럼 디코더(18) 및 주 컬럼 디코더(17)의 활성화여부를 제어하게 된다.

예를들어, 상기한 바와 같이 결함발생으로 인해 구제 판단된 어드레스 이외의 컬럼 어드레스신호(즉, 결함이 발생되지 않은 어드레스신호를 의미함)가 인가될 경우, 상기 퓨즈 어레이(14)가 '로직로우'의 신호를 출력시키게 되면서 리던던시 셀렉터(15)로 인가되는 두 입력신호(SD(0), SD(1))도 모두 '로직로우'가 된다.

그러면, 상기 '로직로우'의 두 입력신호(SD(0), SD(1))는 후단에 각각 연결된 인버터(IV1, IV2)에 의해 각각 '로직하이'로 천이되어지고, 이들 두 로직하이의 신호는 후단의 낸드 게이트(NAND1)와 인버터(IV3)를 거쳐 주 컬럼 디코더 인에이블신호(NCE)를 '로직하이'의 신호로 천이시키게 된다.

한편, 상기 '로직로우'레벨을 갖고 리던던시 셀렉터(15)로 입력되는 두 신호(SD(0), SD(1))는 후단에 각각 연결된 2개의 인버터(IV1과 IV4, IV2와 IV5)를 거쳐 전위변화없이 '로직로우'레벨을 유지하며 후단에 연결된 각각의 낸드 게이트(NAND2, NAND3)의 일입력단으로 전달된다.

그래서, 상기 두 낸드 게이트(NAND2, NAND3)의 출력신호는 타입력단으로 인가되는 프리디코딩된 컬럼 어드레스신호(GAY01)의 전위레벨에 상관없이 '로직하이'가 되며, 이들 '로직하이' 레벨의 신호는 후단에 각각 연결된 3개의 인버터(IV6∼IV8, IV9∼IV11)를 거쳐 리던던시 컬럼 선택신호(SYi(0), SYi(1))를 모두 '로직로우'레벨 신호로 발생시키게 된다.

그결과, 상기 '로직하이'레벨의 주 컬럼 디코더 인에이블신호(NCE)는 도 2 에 도시된 어드레스블럭 리피터(16)로 인가되어져 프리디코딩된 컬럼 어드레스신호(GAYij<0>∼GAYij<3>) 중 하나와 조합되어 하나의 컬럼 선택신호를 발생시키게 되는 것이다.

물론, 이때에는 리던던시 컬럼 선택신호(SYi(0)∼SYi(1))는 모두 '로직로우' 레벨신호로 출력되어 리던던시 컬럼 디코더는 비활성화되어 진다.

상기 동작으로 알 수 있듯이, 주 컬럼 디코더(17)에 도달한 컬럼 어드레스신호는 즉시 디코딩되어 컬럼 선택신호(Yi)를 발생시키는 것이 아니라, 리던던시 회로에서 결함여부를 판단하기 위한 최소 요구시간(이 시간은 도 2 에 도시된 상기 어드레스블럭 리피터(16)에서 형성되는 지연시간이 됨)을 갖은 후, 결함구제 판단결과 결함이 있는 어드레스로 판단되면 상기 컬럼 디코더(17)를 비활성화시키고 상기 리던던시 회로부가 포함하는 리던던시 컬럼 디코더(18)를 활성화시켜 리던던시 컬럼 선택신호(SYi)를 발생시키게 되며, 반면, 결함구제가 필요치 않은 어드레스로 판단되면 그 즉시 정상적으로 컬럼 디코더(17)를 활성화시켜 컬럼 선택신호(Yi)를 발생시키게 된다.

즉, 결함이 발생되지 않은 어드레스에 대해서도 결함 구제여부 판단을 위해 요구되는 최소시간 -상기 어드레스블럭 리피터(16)에서 형성되는 딜레이시간- 이후에나 컬럼 어드레스의 디코딩동작이 이루어지게 된다.

그래서, 종래의 반도체 메모리장치에서는 결함구제 판단에 소요되는 시간이 결국 컬럼 어드레스신호가 입력된 후 특정 컬럼에 도달하는데 걸리는 시간에 포함되어지기 때문에 데이타 액세스속도에 부담으로 작용하여 결과적으로 데이타 출력에 따른 불필요한 지연을 일으켜 고속화를 저하시키는 문제점이 발생한다.

또한, 결함구제 판단에 소요되는 시간은 일반적으로 전체 데이타 액세스 시간의 약 10∼20%의 시간을 차지하게 되는데, 이러한 단점에도 불구하고 결함구제회로를 구비하는 이유는 결함을 구제하여 칩의 수율을 향상시키기 위한 근본적인 목적이 매우 중요하기 때문이다.

그러나, 반도체 메모리장치의 생산과정에서 그 생산기술이 시간이 흐를수록 안정됨에 따라 결함이 있는 칩의 수가 대폭 감소하고 있으며, 이로인해 결함구제 회로가 일부 사용되지 않을 수도 있다.

예를들어, 결함 구제를 위한 리던던시 회로를 로우(row) 및 컬럼(column)방향에 대해 모두 갖추고 있는 경우, 로우방향의 결함 구제 회로를 이용하여 발생된 결함을 모두 구제하였을 경우 컬럼방향의 결함 구제 회로는 더 이상 그 해당칩에서 필요치 않게 된다.

이 경우, 결함 구제를 위해 구비한 리던던시 회로가 그 목적하는 바와 상관없이 데이타 액세스 속도만을 저해시키는 요인으로 작용하게 되는 문제점이 발생한다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 발생된 결함이 로우나 컬럼의 한방향에 대해 완전구제시 이를 알리는 특정신호를 발생시켜 나머지 한방향에 대한 결함 구제로직을 비활성화시키도록 제어하므로써, 불필요한 결함구제로직을 통과함으로써 발생되는 지연현상을 막아 데이타 액세스 속도를 고속화한 반도체 메모리장치를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리장치는 어드레스 터미널을 거쳐 입력받은 외부 어드레스신호를 버퍼링하여 내부 어드레스신호로전환하는 어드레스 버퍼와;

상기 어드레스 버퍼로부터 내부 어드레스신호를 전달받아 프리디코딩하는 프리디코더와;

상기 프리디코딩된 어드레스신호를 전달받아 퓨즈 블로윙방식에 의해 각 입력 어드레스에 대한 결함 구제여부를 판단하는 제1 퓨즈 검출신호 및 발생된 결함이 로우나 컬럼의 한방향에 대해 완전구제시 더 이상의 결함구제가 요구되지 않는 상황임을 알리는 제2 퓨즈 검출신호를 발생시키는 퓨즈 어레이와;

상기 퓨즈 어레이로부터 결함의 발생으로 인한 결함구제 요구시 상기 제1 퓨즈 검출신호를 전달받아 주 컬럼 디코더 및 리던던시 컬럼 디코더의 활성화여부를 선택적으로 제어하는 리던던시 셀렉터와;

상기 퓨즈 어레이로부터 제2 퓨즈 검출신호를 소정의 딜레이없이 직접 전달받아 주 컬럼 디코더를 즉시 인에이블시키도록 제어하는 어드레스블럭 리피터를 구비하는 것을 특징으로 한다.

도 1 은 종래에 사용된 반도체 메모리장치의 블럭 구성도

도 2 는 도 1 에 도시된 어드레스블럭 리피터의 일실시예에 따른 회로 구성도

도 3 은 도 1 에 도시된 주 컬럼 디코더의 일실시예에 따른 회로 구성도

도 4 는 도 1 에 도시된 퓨즈 어레이의 일실시예에 따른 회로 구성도

도 5 는 도 1 에 도시된 리던던시 셀렉터 및 리던던시 컬럼 디코더의 일실시예에 따른 회로 구성도

도 6 은 본 발명에 따른 반도체 메모리장치의 블럭 구성도

도 7 은 도 6 에 도시된 퓨즈 어레이의 일실시예에 따른 회로 구성도

도 8 은 도 6 에 도시된 어드레스블럭 리피터의 일실시예에 따른 회로 구성도

<도면의 주요부분에 대한 부호의 설명>

11, 61: 어드레스 터미널 12, 62: 어드레스 버퍼

13, 63: 프리디코더 14, 64: 퓨즈 어레이

15, 65: 리던던시 셀렉터 16, 66: 어드레스블럭 리피터

17, 67: 주 컬럼 디코더 18, 68: 리던던시 컬럼 디코더

71: 제1 퓨즈 검출신호 발생부 73: 제2 퓨즈 검출신호 발생부

81∼84: 딜레이부

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 6 은 본 발명에 따른 반도체 메모리장치의 블럭 구성도를 나타낸 것으로, 어드레스 터미널(61)을 거쳐 입력받은 외부 컬럼 어드레스신호(Y-add)를 버퍼링하여 내부 어드레스신호로 전환하는 어드레스 버퍼(62)와; 상기 어드레스 버퍼(62)로부터 내부 어드레스신호를 전달받아 프리디코딩하는 프리디코더(63)와; 상기 프리디코더(63)로부터 프리디코딩된 어드레스신호(GAYij)를 전달받아 퓨즈 블로윙(fuse blowing)방식에 의해 각 입력 어드레스에 대한 결함 구제여부를 판단하는 제1 퓨즈 검출신호(SD) 및 발생된 결함이 로우나 컬럼의 한방향에 대해 완전구제시 더 이상의 결함구제가 요구되지 않는 상황임을 알리는 제2 퓨즈 검출신호(FD: fuse detect)를 발생시키는 퓨즈 어레이(64)와; 상기 퓨즈 어레이(64)로부터 결함 구제여부를 판단하는 퓨즈 검출신호(SD)를 전달받아 그 상태에 따라 주 컬럼 디코더(67) 및 리던던시 컬럼 디코더(68)의 활성화여부를 선택적으로 제어하는 리던던시 셀렉터(65)와; 컬럼이나 로오의 한방향에 대해 발생된 결함이 완전히 구제되어 나머지 한 방향에 대해서 더 이상의 결함구제가 요구되지 않을 때 상기 제2 퓨즈 검출신호(FD)를 소정의 딜레이없이 상기 퓨즈 어레이로부터 직접 전달받아 주 컬럼 디코더를 즉시 인에이블시키는 어드레스블럭 리피터(66)를 구비하여 구성된다.

본 발명에서 신규한 부분은 퓨즈 어레이(64)와 어드레스블럭 리피터(66)가 되므로, 이하 이들의 구성 및 동작을 중심으로 도면을 참조하며 자세히 살펴보기로 한다.

도 7 은 도 6 에 도시된 퓨즈 어레이(64)의 일실시예에 따른 회로 구성도를 나타낸 것으로, 퓨즈 블로윙(fuse blowing)여부에 의해 입력되는 각 어드레스의 결함 구제여부를 판단하는 제1 신호(SD)를 발생시키는 제1 퓨즈 검출신호 발생부(71)와; 별도의 퓨즈(F13)를 구비하여 발생된 결함을 컬럼 및 로오의 어느 한 방향에대해 완전 구제하므로써 나머지 한 방향에 대해서는 더 이상의 결함구제가 요구되지 않는 상황임을 알리는 신호(FD: fuse detect)를 발생시키는 제2 퓨즈 검출신호 발생부(73)를 구비한다.

상기 제1 퓨즈 검출신호 발생부(71)는 도 4 에 도시된 퓨즈 어레이와 기본 구성이 동일하므로 자세한 설명은 생략하기로 하며, 상기 제2 퓨즈 검출신호 발생부(73)는 전원전압(Vdd) 인가단과 노드(N2) 사이에 연결된 캐패시터(C1)와, 상기 노드(N2)와 접지단 사이에 연결된 퓨즈(F13)와, 상기 노드(N2)에 연결된 다수개의 인버터(동 도면의 경우, 2개의 인버터(IV1, IV2)로 도시함)와, 상기 인버터(IV1)의 출력단(N3) 전위가 게이트단으로 피드백되며 상기 노드(N2)의 전위를 일정하게 래치시키기 위해 전원전압 인가단과 상기 노드(N2)의 사이에 연결되는 PMOS 트랜지스터(MP2)를 구비하여 구성된다.

상기 구성을 갖는 제2 신호 발생부(73)는 컬럼 방향의 결함구제 회로부에 포함되어 있는 다수개의 퓨즈들이 1개도 절단되어 있지 않은 경우 이 칩은 더이상 컬럼 방향에 대한 결함구제 로직이 필요치 않은 상황이 되므로, 이런 상황을 상기 퓨즈(F13)의 절단여부에 따라 제2 퓨즈 검출신호(FD)의 전위를 변화시켜 알리게 되는 것이다.

동 도면에 도시된 퓨즈 어레이내 제2 신호 발생부(73)는 상기 퓨즈(F13)의 절단시 퓨즈 검출신호(FD)는 파워-업 초기 동작에 의해 '로직하이' 로 세팅되어지게 된다.

반면, 퓨즈를 절단하지 않게 되는 경우, 상기 노드(N2)의 전위는 접지되어 '로직로우' 를 유지하며, 후단의 인버터(IV1)와 PMOS 트랜지스터(MP2)에 의해 일정하게 래치되어 최종 출력신호인 제2 퓨즈 검출신호(FD)로는 '로직로우'레벨신호가 출력된다.

도 8 은 도 6 에 도시된 어드레스블럭 리피터(66)의 일실시예에 따른 회로 구성도를 나타낸 것으로, 상기 프리디코더(63)로부터 각각의 프리디코딩된 어드레스신호(GAY01<0>∼GAY01<3>)를 입력받아 소정의 시간 딜레이시켜 전달하는 제1 내지 제4 딜레이부(81∼84)와, 상기 프리디코딩된 어드레스신호(GAY01<0>∼GAY01<3>)의 입력단에 각각 연결되며 상기 제2 퓨즈 검출신호(FD)의 제1 상태('로직하이' 상태)시 스위칭되어 상기 어드레스신호(GAY01<0>∼GAY01<3>)를 딜레이없이 즉시 전달시키는 제1 내지 제4 스위칭소자(MT1∼MT4)와, 상기 제1 내지 제4 딜레이부(81∼84)의 출력단에 각각 연결되며 상기 제2 퓨즈 검출신호(FD)의 제2 상태('로직로우'상태)시 스위칭되어 상기 딜레이부(81∼84)를 거쳐 소정의 시간 딜레이된 어드레스신호를 전달시키는 제5 내지 제8 스위칭소자(MT5∼MT8)와, 상기 제1 내지 제8 스위칭소자(MT1∼MT8)의 선택적인 스위칭동작에 의해 전달된 어드레스신호 및 그 지연신호가 일입력단으로 인가되며 상기 제2 퓨즈 검출신호(FD)의 상태에 따른 결함 구제 확인신호(NCE) 및 전원전압(Vdd) 신호가 선택적으로 제2 입력단 신호(NCE2)로 인가되는 제1 내지 제4 낸드 게이트(NAND1∼NAND4)와, 상기 제1 내지 제4 낸드 게이트(NAND1∼NAND4)의 출력단에 각각 연결된 제1 내지 제4 인버터(IV1∼IV4)를 구비하여 구성된다.

상기 제1 및 제2 상태는 상보 전위상태가 되며, 상기 제1 내지 제8 스위칭소자는 모두 전달게이트(MT1∼MT8)를 사용한다.

이하, 상기 구성을 갖는 본 발명에 따른 반도체 메모리장치의 고속 액세스동작을 도면을 참조하며 자세히 살펴보기로 한다.

우선, 예를들어 발생된 결함이 로오 리던던시 회로에 의해 모두 구제되었다고 가정하면 컬럼 리던던시 회로의 사용은 더이상 불필요해지게 된다. 또한, 결함구제 판단을 위해 소정의 딜레이시간을 갖고 프리디코딩된 어드레스신호의 진행을 막는 어드레스블럭 리피터(도 8에 도시됨)에서의 딜레이부(81∼84)도 동시에 불필요해지게 된다.

상기 딜레이부(81∼84)의 불필요한 지연동작을 제거하기 위한 제어신호가 바로 제2 퓨즈 검출신호(FD: fuse detect)이다.

상기 제2 퓨즈 검출신호(FD)는 도 7 에 도시된 제2 퓨즈 검출신호 발생부(73)에 의해 만들어지며, 컬럼 리던던시 회로가 필요없어졌다고 판단되면 퓨즈(F13)를 절단하게 된다. 이에따라 상기 제2 퓨즈 검출신호(FD)는 파워-업 초기동작에 의해 '로직하이'로 세팅된다.

상기 '로직하이'레벨의 제2 퓨즈 검출신호(FD)는 도 8 에 도시된 어드레스블럭 리피터(66)의 제어신호로 입력되어, 각각의 프리디코딩된 어드레스신호(GAY01<0>∼GAY01<3>) 입력단에 연결된 스위칭소자(MT1∼MT4)를 스위칭시키므로써, 상기 어드레스신호들(GAY01<0>∼GAY01<3>)이 별도의 딜레이없이 즉시 후단의 낸드게이트(NAND1∼NAND4)의 일입력단으로 전달되도록 제어한다.

그래서, 주 컬럼 디코더(67)가 딜레이없이 즉시 동작하여 컬럼 선택신호(Yi)를 발생시키므로써 데이타 액세스동작을 고속화시키게 되는 것이다.

한편, 결함구제가 필요한 어드레스가 하나라도 존재할 경우에는 상기 제2 퓨즈 검출신호(FD)가 '로직로우' 레벨신호로 출력되면서 도 8 에 도시된 어드레스블럭 리피터(66)내 제5 내지 제8 스위칭소자(MT5∼MT8)를 스위칭시키게 되면서, 종래의 리던던시 회로와 동일하게 동작하게 된다. 설명의 중복을 피하기 위해 자세한 동작설명은 생략하기로 한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치에 의하면, 안정된 제조기술의 적용을 받는 메모리 제품에 있어 선별적으로 리던던시 회로를 추가사용할 수 있게 하므로써, 리던던시 회로에서 야기되는 불필요한 지연현상을 막아 고속의 액세스동작을 실현할 수 있도록 한 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

어드레스 터미널을 거쳐 입력받은 외부 어드레스신호를 버퍼링하여 내부 어드레스신호로 전환하는 어드레스 버퍼와;

상기 어드레스 버퍼로부터 내부 어드레스신호를 전달받아 프리디코딩하는 프리디코더와;

상기 프리디코딩된 어드레스신호를 전달받아 퓨즈 블로윙방식에 의해 각 입력 어드레스에 대한 결함 구제여부를 판단하는 제1 퓨즈 검출신호 및 발생된 결함이 로우나 컬럼의 한방향에 대해 완전구제시 더 이상의 결함구제가 요구되지 않는 상황임을 알리는 제2 퓨즈 검출신호를 발생시키는 퓨즈 어레이와;

상기 퓨즈 어레이로부터 결함의 발생으로 인한 결함구제 요구시 상기 제1 퓨즈 검출신호를 전달받아 주 컬럼 디코더 및 리던던시 컬럼 디코더의 활성화여부를 선택적으로 제어하는 리던던시 셀렉터와;

상기 퓨즈 어레이로부터 제2 퓨즈 검출신호를 소정의 딜레이없이 직접 전달받아 주 컬럼 디코더를 즉시 인에이블시키도록 제어하는 어드레스블럭 리피터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
제 1 항에 있어서,

상기 퓨즈 어레이는 퓨즈 블로윙 여부에 의해 입력되는 각 어드레스의 결함 구제여부 판단신호를 발생시키는 제1 퓨즈 검출신호 발생부와;

컬럼이나 로오의 한방향에 대해 발생된 결함이 완전히 구제되어 나머지 한 방향에 대해서 더이상의 결함구제가 요구되지 않는 상황임을 알리는 상기 제2 퓨즈 검출신호를 발생시키는 제2 퓨즈 검출신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
제 2 항에 있어서,

상기 제2 퓨즈 검츌신호 발생부는 전원전압 인가단과 노드 사이에 연결된 캐패시터와;

상기 노드와 접지단 사이에 연결된 퓨즈와;

상기 노드에 직렬연결된 제1 및 제2 인버터와;

상기 제1 인버터의 출력신호가 게이트단으로 피드백되며, 상기 노드의 전위를 일정하게 래치시키기 위해 전원전압 인가단과 상기 노드 사이에 연결된 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
제 1 항에 있어서,

상기 어드레스블럭 리피터는 상기 프리디코더로부터 각각의 프리디코딩된 어드레스신호를 입력받아 소정의 시간 딜레이시켜 전달하는 제1 내지 제4 딜레이부와,

상기 프리디코딩된 어드레스신호의 입력단에 각각 연결되며, 상기 제2 퓨즈 검출신호의 제1 상태시 스위칭되어 상기 어드레스신호를 딜레이없이 전달시키는제1 내지 제4 스위칭소자와,

상기 제1 내지 제4 딜레이부의 출력단에 각각 연결되며 상기 제2 퓨즈 검출신호의 제2 상태시 스위칭되어 상기 딜레이부를 거쳐 소정의 시간 딜레이된 어드레스신호를 전달시키는 제5 내지 제8 스위칭소자와,

상기 제1 내지 제8 스위칭소자의 선택적인 스위칭동작에 의해 전달된 어드레스신호 및 그 지연신호가 일입력단으로 인가되며 상기 제2 퓨즈 검출신호의 상태에 따른 결함 구제 확인신호 및 전원전압 신호가 선택적으로 제2 입력단으로 인가되는 제1 내지 제4 낸드 게이트와,

상기 제1 내지 제4 낸드 게이트의 출력단에 각각 연결된 제1 내지 제4 인버터를 구비하되;

상기 제1 및 제2 상태는 상호 보수 전위상태인 것을 특징으로 하는 반도체 메모리장치.
제 4 항에 있어서,

상기 제1 내지 제4 딜레이부는 각각 다수개의 직렬연결된 인버터로 구성하는 것을 특징으로 하는 반도체 메모리장치.
제 4 항에 있어서,

상기 제1 내지 제8 스위칭소자는 전달게이트로 구성하는 것을 특징으로 하는 반도체 메모리장치.