KR100209542B1

KR100209542B1 - 스태틱형 랜덤 억세스 메모리

Info

Publication number: KR100209542B1
Application number: KR1019960036712A
Authority: KR
Inventors: 아즈마 스즈끼
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1995-08-31
Filing date: 1996-08-30
Publication date: 1999-07-15
Also published as: KR970012763A; CN1147864C; TW306004B; CN1152176A

Abstract

레이트 라이트 방식을 이용하여 기록에 필요한 총시간을 축소하고, 라이트 마진을 증대시켜 기록 및 판독 동작 시간에 낭비를 없앤다.

디코더내의 어드레스 레지스터(101)와는 달리 라이트 어드레스를 보유하는 어드레스 레지스터(110)을 가지고 있다. 레지스터(101)에 보유되어 있는 어드레스와, 레지스터(110)에 보유되어 있는 어드레스 중 어느 것을 선택할 것인가는 패스 게이트(3)에 의해 제어된다. 판독 사이클과 기록 사이클의 전환에 있어서서 기록 사이클에서 판독 사이클로 되는 때는 판독 어드레스를 고속으로 디코드하도록 판독 사이클로부터 기록 사이클로 되는 때는 기록 어드레스의 디코드에 지연 시간을 경과하도록, 패스 게이트(3 및 10)에 의해 디코드 경로의 성립을 제어한다.

Description

스태틱형 랜덤 억세스 메모리

본 발명은 반도체 기억 장치에 관한 것이다. 특히, 클럭 신호에 동기하여 억세스 동작을 행하고, 기록 어드레스를 확정시킨 다음의 기록 사이클에서 데이타를 기록하는 레이트 라이트 기록 방식에서의 어드레스의 디코드계 주변 회로에 관한 것이다. 제12도는 종래의 동기형 SRAM(Static Random Access Memory) 회로 구성도이다.

디코더(100)내에 레지스터(어드레스 레지스터)(101)이 있고, 외부 클럭 신호를 받아 내부에서 발생시킨 클럭 신호 CK에 의해 외부로부터 인가되는 어드레스 신호를 저장한다. 칩 셀렉트 신호 /S, 라이트 신호 /W에 대해서도 마찬가지로 레지스터(102,103)가 설치되고, 클럭 신호 CK에 동기하여 출력 제어된다. I/O(데이타의 입출력)인 DQ에 대해서는 데이타 입력용의 레지스터(104)와 데이타의 출력용의 레지스터(105)라 설치되며, 클럭 신호 CK에 동기하여 각각 신호가 전달된다. 출력 버퍼(109)는 신호 /G에 의해 전송 제어되어 데이타의 충돌을 막는다.

신호 /S, /W를 입력하는 콘트롤 회로(106)으로부터는 라이트(write)와 리드(read)의 각 모드에 따라 비트선의 부하 회로를 제어하는 신호 SWE, 센스 앰프를 제어하는 신호 ASE, 라이트 트랜지스터를 제어하는 신호 WP를 발생시킨다. 어드레스 레지스터(101)은 1개분의 어드레스 신호를 저장하기 위한 구성밖에 없고, 항상 그 레지스터내의 대응하는 어드레스에 따라 셀을 선택한다.

제13도는 종래의 SRAM의 리드와 라이트의 사이클의 일례를 도시한 타이밍 챠트이다. 또한, 판독 동작을 리드, 기록 동작을 라이트라 부른다. 사이클 1의 리드(R)에서의 어드레스(Add) A1에 대한 판독 데이타는 사이클 2내에서 판독되고, 이에 대응하는 I/O 데이타 DQ로서의 출력 데이타 Q1은 예를 들어 사이클 3의 상승 엣지에서 얻는다. 사이클 5에서는 라이트를 행한다. 어드레스 A3에 대해 데이타 D3를 기록한다. 사이클 5의 중에 기록은 종료한다.

다중 비트 구성의 경우, 입출력 패트가 많게 되는 이유에 의해 입출력 패드를 공통으로 한 I/O 공통 방식을 취한다. 이 방식에서는 출력 데이타 Q2와, 입력 데이타 D3가 충돌하지 않도록 하기 위한 어드레스가 지정되지 않은 사이클 즉 데드(DEAD) 사이클 4가 존재한다. 또한, DEAD 사이클 3은 사이클 2의 리드(R)에서의 어드레스 A2에 대한 데이타 판독의 사이클이기 때문에 어드레스가 지정되지 않은 사이클로 되는 것은 당연하다. 마찬가지로, 리드와 라이트를 행하면 어드레스 A8에 데이타 D8을 기록하기 위하여 사이클 12가 필요하다.

종래의 I/O 공통 방식에 있어서는, 리드로부터 라이트로 변하는 때에 데이타 충돌 방지를 위한 DEAD 사이클이 필요하다. 이 1사이클분 불필요한 DEAD 사이클에 의해 메모리 전체의 처리 시간을 길게 하는 것이 된다.

이와 같이, 종래에는 DEAD 사이클에 의해 리드로부터 라이트로 변할 때에 1 사이클분 불필요한 시간이 낭비되고, 메모리 동작의 고속화를 방해하는 문제가 있다. 본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로, 그 목적은 기록 및 판독 동작시에 낭비가 없는 고속 동작을 실현하는 동기형 스태틱형 랜덤 억세스 메모리를 제공하는 데 있다.

본 발명에서는, 클럭 신호에 동기하여 억세스 동작을 행하고 기록 어드레스를 확정시킨 다음의 기록 사이클에서 데이타를 기록하는 레이트 라이트 방식을 갖는 스태틱형 랜덤 억세서 메모리(SRAM)에 있어서, 클럭 신호에 동기하여 어드레서 신호를 읽어 들여 보유 출력하는 제1의 어드레스 보유 회로와, 상기 제1의 어드레스 보유 회로에 보유된 어드레스 신호 중 기록 어드레스 신호를 상기 클럭 신호에 동기하여 읽어 들여 보유 출력하는 제2의 어드레스 보유 회로와, 상기 제1의 어드레스 보유 회로에 보유된 어드레스 신호와 상기 제2의 어드레스 보유 회로에 보유된 어드레스 신호의 어느 일방을 선택하는 제1의 전환 수단, 및 판독 사이클과 기록 사이클의 전환에서 기록 사이클로부터 판독 사이클로 되는 때는 판독 어드레스를 고속으로 디코드하도록 상기 제1의 전환 회로의 제어와 함께 성립하는 제1경로와 판독 사이클로부터 기록 사이클로 되는 때는 기록 어드레스의 디코드에 지연 시간을 경과하도록 상기 제1의 전환 회로의 제어와 함께 성립하는 제2 경로를 설치하고 이들 제1 및 제2의 경로의 성립을 제어하는 제2의 전환 수단을 구비한 것을 특징으로 한다.

본 발명에서는, 제1, 제2의 전환 수단에 의해 레이트 라이트 방식을 이용하여 기록에 필요한 총시간을 축소하고, 라이트 마진을 확대시킨다. 게다가, 리드 사이클도 최소로 될 수 있는 회로 구성으로 된다.

제1도는 본 발명의 실시예를 도시한 레이트 라이트 방식의 동기형 SRAM의 요부 구성의 회로도.

제2도는 제1도의 일부의 회로에서 본 발명의 주요부를 도시한 회로도.

제3도는 제2도의 일부의 회로에 사용되는 제1의 신호 발생 회로.

제4도는 제2도의 일부의 회로에 사용되는 제2의 신호 발생 회로.

제5도는 제2도중의 일부의 회로의 구체예를 도시한 회로도.

제6도는 제5도중의 EXNOR 게이트의 제1구체예를 도시한 회로도.

제7도는 제5도중의 EXNOR 게이트의 제2구체예를 도시한 회로도.

제8도는 제2도중의 디코더내의 어드레스 레지스터의 구체예를 도시한 회로도.

제9도는 레이트 라이트 방식의 동기형 SRAM의 타이밍 챠트.

제10도는 본 발명을 적용한 레이트 라이트 사양의 SRAM과 종래 방식의 SRAM에서의 어드레스에 억세스하기 위한 워드선 활성화로부터 비트선으로의 데이타 전달을 도시한 파형도.

제11도는 문제가 있는 레이트 라이트 방식의 타이밍 챠트.

제12도는 종래의 동기형 SRAM의 요부의 회로도.

제13도는 종래의 SRAM의 리드와 라이트의 사이클의 일례를 도시한 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

101∼105, 110, 8 : 레지스터 107 : 센스 앰프, 라이트 트랜지스터

108 : 메모리 셀 어레이 109 : 출력 버퍼

4-1, 4-2 : 지연회로 5 : 비교기

3,6,10 : 패스 게이트 7 : 콘트롤 회로

9 : AND 게이트 120 : 디코드 조정 회로

본 발명을 성렴하기 전에 먼저 본 발명의 전제로 되는 레이트 라이트라고 하는 기록 방식에 대해서 설명한다. 레이트 라이트라고 하는 것은 데이타를 입력하기 1개전의 사이클에서 라이트 어드레스를 확정하는 방식이다.

제9도는 레이트 라이트 방식의 타이밍 챠트이고, 상기 제13도의 타이밍 챠트에 대응하고 있다. 제9도에서, I/O 데이타 DQ의, Q2의 판독과 D3의 기록의 타이밍은 제13도의 타이밍과 동일하다. 라이트 데이타 D3에 대한 라이트 어드레스 A3는 사이클 4에서 입력되기 때문에, 데이타 충돌하는 일없이 DEAD 사이클을 1 사이클분 없앨 수 있다. 또한, 도면 중의 Astr, Dstr에 대해서는 후술한다. 이와 같이 하여 종래 방식인 제13도와 비해 레이트 라이트 사양은 사이클 11에서 종료하고, 종래 방식보다 1 사이클분 빨리 종료할 수 있다.

레이트 라이트의 기록 타이밍은 제9와 같이 제안되어 있지만, 이것을 실현하는 경우 몇가지 문제점이 있다. 이 문제점을 명확하게 하기 위해 여기에서 종래의 동기형 SRAM의 기록의 문제점에 대해 고찰한다.

제10는 종래 방식의 어드레스에 억세스하기 위한 워드선 활성화로부터 비트선으로의 데이타 전달을 도시한 파형도이고, 제9도의 사이클 4,5,6을 도시하고 있다. 또한, 본 발명의 레이트 라이트 사양의 파형도도 비교를 위해서 표시하고 있지만, 후술하기 때문에 지금은 고려하지 않는다.

종래 방식은 1개의 라이트 사이클 중에서 라이트해야하는 워드선을 선택, 활성화(SWL3, SWL4)시켜 데이타(D3, D4)를 비트선(BL)로 보낸다. 사이클의 초기에서는, 전의 사이클의 워드선이 아직도 활성화하고 있고, 사이클의 도중 보다 정확한 워드선이 활성화한다. 이 지연 시간은 T0로 표시되어 있고, 클럭 신호 CK의 상승엣지에서 확정하는 어드레스 신호가 디코더 등을 경유하여 워드선을 확정하기에 이르는 소요 시간이다. 이 때문에, 기록 데이타의 비트선으로의 전달은 정확한 워드선이 확정할 때까지 기다리지 않으면 안된다. T1은 워드선의 전환 확정(SWL의 확정)과 그로부터 상보인 비트선의 전위차가 열리고, 셀로의 기록을 개시할 때까지의 오기록 방지를 위한 동작 마진, T2는 셀로의 기록이 행해지는 비트선의 활성화 결정으로부터 종료(비트선 전위를 원래로 되돌려 회복시킨다)까지의 아날로그적 동작 시간이다. 따라서, 어드레스 확정의 사이클에서 워드선을 선택하기 위한 지연시간 T0는 라이트 사이클을 길게 하는 요인이라고 한다.

그 점, 레이트 라이트 방식은 기록 데이타가 확정하는 1개 전의 사이클에서 어드레스가 확정하고, 그 어드레스를 다음의 사이클에 걸쳐 보유한다. 제11도의 레이트 라이트 방식의 타이밍 챠트를 참조하면서 설명한다. 사이클 4내에서 확정한 라이트 어드레스 A3의 워드선은 사이클 4에서 열리고, 사이클 5내에서 확정하는 어드레스 A4의 워드선이 열리기까지 보유되어 있다(T0). 사이클 5에서는, 라이트 어드레스 A3에 기록하는 데이타 D3의 비트선 전위가 결정된다. 상술한 바와 같이, 사이클 5에 들어간 때는 이미 라이트 어드레스 A3의 워드선이 열려 있기 때문에 비트선에는 곧바로 데이타 D3의 대응 신호를 전달할 수 있다. 즉, 비트선으로의 데이타의 전달에 관련하여는 지연 시간 T0를 고려하지 않아도 좋다. T3는 상보인 비트선의 전위차가 확정할 때까지의 지연 시간, T2는 비트선의 활성화 결정로부터 종료(회복)까지의 아날로그적 동작 시간이다. 지연 시간 T0를 고려하지 않는 만큼 라이트 사이클은 짧아진다.

그렇지만, 상기 레이트 라이트 방식의 구성에 의하면, 어드레스 A3에 라이트하고 있는 시간은 T0-T3로 제한되어 버린다. 예를 들면, 어드레스 디코드의 동작이 빠른 경우, 결국, T0가 작은 경우에는 D3를 셀에 기록하지 않는 동안에 다음의 워드선이 활성화(WL의 4)되어 버리고, 오기록을 하는 문제가 있다. 또한, 이 에러를 방지하기 위하여 워드선이 상승하는 지연을 크게 하면, 판독 동작 쪽에서 사이클을 크게 하여 버린다.

이 문제는, 리드와 라이트에서 워드선이 상승하는 디코드 지연이 동일하기 때문에 생기는 것에 있다. 이 점에 착안하여 본 발명에서는 레이트 라이트 방식을 이용하여 라이트에 필요한 총시간을 축소하는 것으로 라이트 마진을 증대시키는 것과 함께 라이트 회복을 개선하고 동시에 오기록을 방지하고 또한 리드 사이클도 최소로 하는 회로 구성을 제공한다.

제1도는 본 발명의 실시예를 도시하는 레이트 라이트 방식의 동기형 SRAM(S tatic Random Access Memory)의 요부의 회로도이다. 상기 제12도의 디코드내의 어드레스 레지스터(101)과는 달리 라이트 어드레스를 보유하는 어드레스 레지스터(110)을 가지고 있다. 레지스터(101)에 보유되어 있는 어드레스와, 레지스터(110)에 보유되어 있는 어드레스의 어느 쪽을 선택하는가는 패스 게이트(3)에 의해 제어된다.

리드시와 연속한 라이트에서의 2번째 이후의 라이트 사이클(라이트 사이클에서의 가장 처음의 라이트는 제외)에서는 패스 게이트(3)의 신호(/SCON)측에 의한 활성화에 따라 레지스터(101)의 어드레스 지정에서 메모리 셀 어레이(108)중의 1개의 셀이 선택된다. 라이트 사이클에서의 가장 처음의 라이트는 패스 게이트(3)의 신호 SCON 측에 의한 활성화에 따라 레지스터(110)의 어드레스 지정에서 메모리 셀 어레이(108)중의 1개의 셀이 선택된다.

레이트 라이트 방식에서는, 라이트 사이클의 가장 최후의 라이트는 그의 사이클에서 행하지지 않고 그의 라이트 어드레스는 레지스터(110), 라이트 데이타는 레지스터(104)에 보유되어 있고, 다음의 라이트 사이클이 오면 그의 가장 처음의 사이클에서 실행된다.

리드 어드레스의 디코드 패스와, 연속한 라이트에서의 2번째 이후의 라이트 사이클엣의 라이트 어드레스의 디코드 패스의 전환은 패스 게이트(10)에 의헤 제어된다. 패스 게이트(10)의 /WRITE 신호측에 의한 도통 패스가 리드에서의 패스이다. 이 라이트 패스는 지연 회로(4-1,4-2)를 경과하도록 되어 있고 라이트의 디코드는 이지연 회로의 분만큼 지연된다.

레지스터(110)은 내부 라이트 신호 *W와 내부 클럭 신호 CK의 논리곱을 취한 신호 CK*W에 의해 제어된다. 내부 라이트 신호 *W는 외부로부터의 칩 셀렉트신호 /S와 라이트 신호 /W의 논리곱을 취한 신호이고, 콘트롤 회로(7)로부터 발생된다.

비교기(5)는 레지스터(101,110)의 어드레스 지정이 일치한 때, 패스 게이트(6)의 신호 FCMP측에 의한 활성화에 따라 레지스터(104)에 보유되어 있는 데이타가 패스 게이트(6)에 전달된다. 이 동작은 레지스터(104)에 보유되었던 라이트 사이클의 가장 최후의 라이트의 분의 데이타가 다음의 리드 사이클 중에서 히트한 경우에 유효로 된다. 즉, 라이트되어야 하는 데이타는 클럭 신호 CK의 타이밍에서 레지스터(105)에서 보유 출력하고 신호 /G에 의해 전송 제어되는 출력 버퍼(109)로부터 I/O인 DQ에 출력 데이타로서 송출된다.

통상의 리드는 패스 게이트(6)의 신호 /FCMP측에 의한 활성화에 따르면, 레지스터(101)에서 어드레서 지정되는 메모리 셀 어레이(108)중의 1개의 셀이 선택되고, 센스앰프(107)로부터의 리드 데이타를 클럭 신호 CK의 타이밍에서 레지스터(105)에서 보유 출력하고, 신호 /G에 의해 전송 제어되는 출력 버퍼(109)로부터 I/O인 DQ로 출력 데이타로서 송출된다.

레지스터(8), AND 게이트(9)는 레이트 라이트를 위한 레지스터(104)의 제어 신호 발생기이다. 즉, 칩 셀렉트 신호 /S, 라이트 신호 /W의 양자 활성화의 신호를 입력 한 때, 콘트롤 회로(7)로부터의 신호 *W는 H레벨(하이 레벨)로 되고, 클럭 신호 CK의 하강 엣지에서 그의 H레벨이 보유 출력되고, AND 게이트(9)에서 클럭 신호 CK의 상승 엣지에서 출력되는 H레벨이 레지스터(104)에서의 라이트 데이타의 보유 출력으로 된다.

신호 /S, /W를 입력하는 콘트롤 회로(7)로부터는 그 외 내부 라이트 신호 *W의 반전 신호인 내부 리드 신호 *R, 라이트와 리드의 각 모드에 따라 비트선의 부하회로를 제어하는 신호 SEW, 센스 앰프, 라이트 트랜지스터(107)를 각각 제어하는 신호 SAE, 신호 WP를 발생시킨다.

제2도는 제1도의 레이트 라이트의 디코드 조정 회로(120)(둘러싸인 부분의 회로)의 예를 도시한 회로도이다. 패스 게이트(10,3)은 마찬가지의 회로 구성이고, P 채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터의 소오스·드레인 병렬 접속의 전송 제어 게이트이다. 제어 신호인 WRITE 및 SCON의 생성 회로에 대해서는 각각 후술한다. 지연 회로(4-1)은 레지스터(110)으로의 래치 타이밍을 조절한다. 지연 회로(4-2)는 어드레스 신호가 디코더 등을 경고하여 워드선을 확정하기 까지의 소요 시간과 그의 확정한 워드선을 선택 유지하는 시간의 차를 만들기 위하여 설치되어 있다. 이들의 지연 회로(4-1,4-2)는 문턱값이 제어된 인버터의 직렬 접속 등, 여러자기의 구성이 생각된다. 지연 회로(4-1,4-2)에 이어서 접속되어 있는 인버터 2개의 직렬 회로(43)은 구동 버퍼로서 기능한다. 상술한 바와 같이, 라이트의 디코드 패스는 리드의 그것에 비해 지연 회로(4-1,4-2)를 경과하는 분만큼 워드선의 전환이 지연된다.

상기 레지스터(110)은 지연 회로(4-1)을 경과한 어드레스 신호(노드(51)의 신호)를 읽어 들여 제2도에서 레지스터(110)는 2개의 래치(L1,L2)의 직렬 접속으로 구성되어 있다. 래치(L1)은 다음과 같다. 클럭드 인버터(clocked inverter, IV1)는 P 채널 MOS 트랜지스터(11), N 채널 MOS 트랜지스터(12)의 공통 게이트로부터 노드(51)의 신호가 입력된다. P 채널 MOS 트랜지스터(13), N 채널 MOS 트랜지스터(14)의 각 게이트에 각각 상기한 신호 CK*W 및 /CK*W(신호 CK*W의 반전 신호)가 입력되고, 이 인버터(IV1)의 출력을 제어하고 있다. 클럭드 인버터(IV1)의 활성시의 출력은 인버터(25)를 통해 반전되어 노드(51)의 신호와 동상 출력을 클럭드 인버터(IV2)의 출력으로서 노드(52)에 전달하는 것과 함께, P 채널 MOS 트랜지스터(21), N 채널 MOS 트랜지스터(22)의 공통 게이트에 입력한다. P 채널 MOS 트랜지스터(23), N 채널 MOS 트랜지스터(24)의 각 게이트에는 각각 신호 /CK*W 및 CK*W가 입력되고, 이 인버터(IV2)의 출력을 제어하고 있다.

래치(L2)는 신호의 제어가 래치(L1)과 역인 이외는 래치(L1)와 마찬가지의 구성이다. 클럭드 인버터(IV3)는 P 채널 MOS 트랜지스터(11), N 채널 MOS 트랜지스터(12)의 공통 게이트로부터 노드(52)의 신호가 입력된다. P 채널 MOS 트랜지스터(13), N 채널 MOS 트랜지스터(14)의 각 게이트 각각에 상기한 신호 /CK*W 및 CK*W가 입력되고, 이 인버터(IV3)의 출력을 제어하고 있다. 출럭드 인버터(IV3)의 활성시의 출력은 인버터(25)를 통해 반전되고 노드(52)의 신호와 동상 출력을 클럭드 인버터(IV4)의 출력으로서 노드(53)에 전달하는 것과 함께, P 채널 MOS 트랜지스터(21), N 채널 MOS 트랜지스터(22)의 공통 게이트에 입력한다. P 채널 MOS 트랜지스터(23), N 채널 MOS 트랜지스터(24)의 각 게이트에는 각각 신호 CK*W 및 /CK*W이 입력되고, 이 인버터(IV2)의 출력을 제어하고 있다.

상기 레지스터(110)의 구성에 의하면, 신호 CK*W가 하강하면, 래치(L1)에서는 인버터(IV1)이 활성으로 되고 인버터(25)를 거쳐 노드(51)의 신호가 래치(L2)의 입력 노드(52)에 전달된다. 이 때, 래치(L2)에서는 인버터(IV3)가 비활성, 인버터(IV4)가 활성에 의해 인버터(25)를 거쳐 전의 사이클의 노드(52)의 신호가 출력되고 있으며, 노드(53)에 전달 유지되고 있다. 신호 CK*W가 상승하면, 래치(L1)에서는 인버터(IV1)이 비활성으로 되기 때문에 지금의 노드(51)의 신호는 차단된다. 한편, IV2가 활성으로 되기 때문에 노드(52)에 전달되어 있던 앞의 노드(51)의 신호가 보유 출력된다. 그리고, 래치(L2)에서의 인버터(IV3)의 활성에 의해 인버터(25)를 통해 상기 보유 출력되어 있는 노드(52)의 신호를 노드(53)에 전달한다.

제3도는 제2도의 패스 게이트(10)에서의 신호 WRITE를 생성하는 신호 발생 회로를 도시한 회로도이다. 예를 들면, 제2도에 도시한 래치(L2)의 클럭드 인버터(IV3) 대신에 다중 입력에서 논리를 취하는 클럭드 NAND 게이트를 구성한 회로도이다. 이 회로의 활성 제어는 클럭 신호 /CK, CK이다. 칩 셀렉트 신호 /S, 라이트 신호 /W 각각의 반전 신호 S, W에 대응한 NAND 게이트 출력이 인버터(25)를 거쳐 AND의 논리 출력으로 되어 이를 신호 WRITE로 한다.

제3도에서, 클럭 신호 CK가 상승하면, NAND 게이트가 활성으로 되고, 지금의 신호 S, W에 대응하는 AND 게이트 출력이 신호 WRITE로서 출력된다. 클럭 신호 CK가 하강하면, 지금의 신호 S, W는 차단되고, 앞의 신호 S, W에 대응하는 AND 게이트 출력이 신호 WRITE로서 보유된다.

제4도는 제2도의 패스 게이트(3)에서의 신호 SCON을 생성하는 신호 발생 회로를 도시한 회도로이다. 칩 셀렉트 신호 /S의 반전 신호 S를 입력하는 래치(L5), 라이트 신호 /W의 반전 신호 W를 입력하는 래치(L6)가 구성되어 있다. 양 래치(L5,L6)의 구성은 기본적으로는 예를 들면 제2도의 래치(L2)와 마찬가지 이지만, 래치(L5)의 인버터(251)의 접속 관계를 병렬 접속으로 하고 있고, 래치(L6)과 출력 논리가 역이다. 래치(L5)는 신호 S에 대해서 반전 출력으로 된다. 전송 제어 회로(60)은 래치(L6)의 출력 H에서 신호 경로 SP2측이 활성으로 되도록 구성되어 있다. 인버터 2개의 직렬 회로(65)는 플로팅 방지용으로서 기능하고, 67은 지연 회로, 인버터 2개의 직렬회로(69)는 구동용 버퍼로서 기능한다.

제4도의 회로 동작은 다음과 같다. 라이트로부터 리드(시호 W가 L)로 변할 대, 패스 게이트(62)은 온되고, 패스 게이트(63)은 오프된다. 동시에 신호 S는 H로부터 L로 변하고, 신호 SCON은 고속으로 H로 된다. 한편, 리드로부터 라이트로 변할 때, 패스 겡트(62)는 오프되고, 패스 게이트(63)은 온된다. 동시에 신호 S는 L로부터 H로 변하고, 지연 회로(67)의 지연 시간분만큼 지연되어 신호 SCON은 L로 된다. 이와 같이, 신호 SCON은 리드와 라이트의 전환시에 리드 어드레스는 고속으로 디코드하고 라이트 어드레스는 지연을 붙여 디코드하기 위한 제어 신호로 되어 있다.

제5도는 제2도중의 비교기(5)의 구체예를 도시한 회로도이다. N 채널 MOS 트랜지스터(NM)의 게이트에는 EXNOR 게이트의 출력이 접속되어 있다. 어드레스 디코더의 입력 N개에 맞춰 N 채널 MOS 트랜지스터(NM)이 설치된다. 전원과 출력 노드간에 소오스가 접속되어 있는 P 채널 MOS 트랜지스터(PM)은 게이트에 프리차야지 신호 Pr이 입력되어 활성화 제어용으로서 기능한다.

제6도는 제5도중의 EXNOR 게이트의 제1구체예를 도시한 회로도이다. 전원과 접지 전위간에는 P 채널 MOS 트랜지스터(71,72), N 채널 MOS 트랜지스터(73,74)가 직렬로 접속된 제1회로와, P 채널 MOS 트랜지스터(75,76), N 채널 MOS 트랜지스터(77,78)이 직렬로 접속된 제2회로가 형성되어 있다. 트랜지스터(71,75)의 게이트 사이, 트랜지스터(72,76)의 게이트 사이에는 각각 인버터(79,80,81,82)의 입출력 사이가 접속되어 있다. 입력 IN1은 트랜지스터(71,73)의 게이트에 접속된다. 입력 IN2는 인버터(85)의 입력과 트랜지스터(74)의 게이트에 접속된다. 인버터(83)의 출력은 트랜지스터(72)의 게이트에 접속되어 있다. 트랜지스터(72,73)의 접속점과 트랜지스터(76,77)의 접속점은 공통으로 인버터(84)의 입력에 접속된다. 인버터(84)의 출력이 EXNOR 게이트의 논리 출력으로 된다.

제7도는 제5도중의 EXNOR 게이트의 제2구체예를 도시한 회로도이다. 전원과 접지 전위 사이에는 P 채널 MOS 트랜지스터(85), N 채널 MOS 트랜지스터(86)이 직렬로 접속되어 게이트는 공통으로 입력 IN1에 접속되어 있다. 이 트랜지스터(85,86)의 공통 게이트, 공통 드레인 사이에는 P 채널 MOS 트랜지스터(87), N 채널 MOS 트랜지스터(88)이 직렬로 접속되어 있다. 트랜지스터(87,88)의 공통 게이트는 입력 IN2에 접속되어 있다. 이 트랜지스터(87,88)의 공통 게이트, 공통 드레인 사이는 패스 게이트(89)에 의해 결합된다. 패스 게이트(89)의 P 채널측은 입력 IN1에 의해 제어된다. 패스 게이트(89)의 N 채널측은 트랜지스터(85,86)의 공통 드레인 출력에 의해 제어된다. 트랜지스터(87,88)의 공통 드레인은 인버터(90)의 입력에 접속된다. 인버터(90)의 출력이 EXNOR 게이트의 논리 출력으로 된다.

제8도는 제2도(또는 제1도) 중의 디코더내의 어드레스 레지스터(101)의 구체예를 도시한 회로도이고, 디코더의 입력이 4개인 경우를 도시한다. 기본적 구성으로서는 상기 제3도에 도시한 회로와 마찬가지의 회로 3개로 이루어져 있고, 레지스터 동작하도록 클럭 신호 CK 혹은 /CK에 동기시켜 보유 출력하도록 구성되어 있다. 2개의 IN1, IN2 또는 IN3, IN4의 각 입력에서 논리를 취하는 클럭트 NAND(30,31)을 구성한 회로에 각각 클럭트 인버터(IV7,IV8)에 의한 래치 기능을 부가하여 AND 출력을 얻고 있다. 이 2개의 AND 출력 신호 ADIN1, ADIN2를 입력으로 하는 클럭드 NAND(32)를 구성한 회로에 클럭드 인버터(IV8)에 의한 래치 기능을 부가하여 AND 출력을 얻도록 하고 있고, 이것이 디코드 신호 출력으로 되고 제1도의 회로(120)에 송출된다.

다음에, 제9도의 타이밍 차트를 사용하여 제1도의 회로동작을 설명한다. 사이클 1∼3은 리드이고, 어드레스 A1, A2에 대응하는 데이타 Q1, Q2가 판독된다. 사이클 3은 어드레스를 넣지 않기 때문에 DEAD 사이클이다. 패스 게이트(3)은 신호 /SCON측, 패스 게이트(10)은 신호 /WRITE 측에 의한 활성화에 따라 레지스터(101)의 어드레스 지정으로 메모리 셀 어레이(108)내의 셀이 선택된다.

사이클 4, 5는 라이트이다. 사이클 4에서 어드레스 A3가 레지스터(101)에 저장된다. 사이클 4의 전반에서는 앞의 라이트 사이클의 가장 최후의 라이트를 저장 노드 Astr(어드레스), Dstr(데이타)에 따라 실행한다. 이 때, 패스 게이트(3)은 신호 SCON측에 의한 활성화에 따라서 레지스터(110)측이 내용에 따라 어드레스 지정한다. 사이클 4의 후반에서는 패스 게이트(3)은 신호 /SCON측, 패스 게이트(10)은 신호 WRITE 측에 의한 활성화에 따라 레지스터(101)이 지정하는 어드레스 A3에 대응하는 메모리셀 어레이(108)내의 셀이 선택된다. 사이클 5의 전반에서는, 어드레스 A3에 대응하는 셀이 선택되어 있고, 데이타 D3가 기록된다. 레지스터(110)에는 A3가 저장된다. 레지스터(104)에는 D3가 저장된다. 사이클 5의 후반에서는 어드레스 A4에 따라 셀이 선택된다. 사이클 5의 A4의 어드레스로의 데이타 D4의 기록은 라이트가 다음에도 연속하여 있으며 사이클 6에서 행해지지만, 사이클 6은 리드이기 때문에 셀로의 기록은 행해지지 않는다. 다음의 라이트 사이클까지 레지스터(110,104)에 보유되어 있고, 다음의 라이트 사이클의 가장 처음의 사이클에서 A4의 어드레스에 대응한 셀으로의 기록이 행해진다.

판독에 있어서, 최후의 라이트 사이클의 데이타를 판독하는 경우는, 전술한 바와 같이 셀에는 기록되어 있지 않기 때문에 저장 노느 Dstr으로부터 판독된다. 즉, 최후의 라이트 어드레스는 저장 노드 Astr에 보유되어 있다. 이 Astr과 외부로부터 입력된 어드레스(레지스터(101)의 출력)이 일치하는 것을 비교기(5)에서 검출한다. 일치한 경우는 패스 게이트(6)의 신호 FCMP 측에 의한 활성화에 따르고, 저장 노드 Dstr의 데이타가 레지스터(105)에 전달되고, 신호 /G에 의해 전송 제어되는 출력 버퍼(109)로부터 I/O인 DQ로 판독된다.

제10도는 본 발명의 레이트 라이트 사양에서의 SRAM의 어드레스에 억세스하기 위한 워드선 활성화로부터 비트선으로의 데이타 전달의 상태를 종래 방식에 비교하여 나타낸 파형도이다. 종래의 동기형 SRAM에서는, 워드선 선택, 활성화(SWL)의 지연 시간 T0와, SWL이 확정하고나서 셀로의 기록을 개시하기 까지의 오기록 방지를 위한 동작 마진 T1과, 셀로의 기록이 행해지는 비트선의 활성화 결정으로부터 비트선 전위를 원래로 되돌료 회복시키기 까지의 지연 시간 T2가 존재한다. 가장 처음의 라이트에서는, T0+T1+T2의 시간이 필요하다. 연속한 라이트에서의 라이트 사이클은 T1+T2의 시간을 요한다.

본 발명의 레이트 라이트 사양의 SRAM에서는, 사이클 4에서 확정한 어드레스 A3에 대한 워드선의 선택, 활성화(SWL3)는 T4의 지연을 가지고 사이클 4의 후반에서 달성된다. 그리고, 사이클 5에서 A4에 대한 SWL4가 상승하기까지 SWL3는 활성화를 유지하고 있다. 사이클 5에서 A3의 어드레스에 데이타 D3가 기록된다. T3는 클럭 신호 CK의 상승 DPT지에 동기하여 라이트 트랜지스터 등 기록계 회로가 동작하여 비트선 BL에 데이타를 전하는 소요 시간이다. 또한, T1, T2는 상술한 종래의 SRAM의 경우와 동일하다.

가장 처음의 라이트에서는, T3, T2의 시간이 필요하다. 그러나, 종래 방식과 같이 T1의 마진은 필요없다. 연속한 라이트에서의 라이트 사이클은 T1+T2이다. T4는 비트선이 라이트를 행한 후, 원래의 레벨까지 회복하는 시간과 같게 한다. 사이클 6의 리드에서는, 최소의 지연 시간 T0에서 SWL5로 전환된다. 왜냐하면, SWL4는 이 사이클에서는 사용되지 않기 때문이다. 라이트 사이클의 가장 최후의 라이트, 즉 라이트 어드레스 A4에 대응하는 기록은 그의 사이클에서 행해지지 않고 그의 라이트 어드레스 A4와 라이트 데이타(D4)는 제1도에 도시한 레지스터(110), 레지스터(104)에 각각 보유되어 있고, 다음의 라이트 사이클이 오면 그의 가장 처음의 사이클에서 실행되기 때문에, SWL4는 사이클 6에서는 무관계로 된다.

상기 구성의 레이트 라이트 사양의 SRAM에 의하면, 제11도에 도시한 아주 짧은 셀로의 라이트 시간 T1-T3에 비교해, T2라고 하는 확실히 셀로의 기록하는 라이트 시간을 얻을 수 있다.

사이클 시간을 더욱 고속화하여 가면, T1T3T0T2의 관계가 있다. 본 발명은 라이트에 필요한 총시간을 단축하는 것이 제1의 특징이다. 단축 시간은(T0+T1+T2)-(T3+T2)=T1+T1-T3이다. 예를 들면, T1=1.1ms, T1=0.4ms, T3=0.8ms 정도의 경우를 생각하면, T0+T1-T3=0.7ms이다.

또한, 제10도의 사이클 5로부터 사이클 6과 같은 라이트 직후의 리드를 생각하면, 사이클 시간을 고속화한 경우, 종래 방식에서는 SWL5가 상승한 때에 비츠선 BL의 전위의 회복은 충분하지 않다. 이 때문에, 리드 사이클에서의 비트선 지연이 크게되고, 억세스 시간을 증대시킨다. 즉, 라이트 직후에서의 리드가 사이클 시간을 율속시키기 때문에, 종래 방식에서는 동작의 고속화는 곤란하다. 그 점 본원은 상술한 바와 같이 종래에 비해 T0+T1-T3 만큼 빠르게 라이트를 종료시킬 수 있기 때문에, 비트선 전위의 회복 시간은 충분하게 된다. 이 결과, 라이트 회복의 문제가 없게 된다. 또한, 기록의 시간 T2도 크게 된다. 이와 같이 본 발명은 비트선 용량에 관계하여 대용량 동시에 고속 SRAM 만큼 그 효과가 크다.

이상 설명한 바와 같이 본 발명에 의하면, 종래의 동기형, 비동기형 SRAM이 워드선으로의 억세스 지연이 리드에서도 라이트에서도 동일한 것에 대해, 본원 발명의 동기형 SRAM은 레이트 라이트 사양을 이용하여 리드에서는 워드선의 억세스 지연을 최소로 되도록 하고, 라이트에서는 소정의 범위에서 워드선으로의 억세스 지연을 크게 하고 있기 때문에, 라이트를 빠르게 종료시킬 수 있다. 이에 의해, 비트선의 회복은 충분히 행해지고, 라이트 직후의 리드의 지연을 방지하며, 라이트 마진을 증대시키는 동기형의 스태틱형 랜덤 억세스 메모리가 제공될 수 있다.

Claims

클럭 신호에 동기하여 억세스 동작을 행하고 기록 어드레스를 확정시킨 다음의 기록 사이클에서 데이타를 기록하는 레이트 라이트 방식을 갖는 스태틱형 랜덤 억세스 메모리(SRAM)에 있어서, 클럭 신호에 동기하여 어드레서 신호를 읽어 들여 보유 출력하는 제1의 어드레스 보유 회로와; 상기 제1의 어드레스 보유 회로에 보유된 어드레스 신호 중 기록 어드레스 신호를 상기 클럭 신호에 동기하여 읽어 들여 보유 출력하는 제2의 어드레스 보유 회로와; 상기 제1의 어드레스 보유 회로에 보유된 어드레스 신호와 상기 제2의 어드레스 보유 회로에 보유된 어드레스 신호의 어느 일방을 선택하는 제1의 전환 수단; 및 판독 사이클과 기록 사이클의 전환에서 기록 사이클에서 판독 사이클로 될 때는 판독 어드레스를 고속으로 디코드하도록 상기 제1의 전환 회로의 제어와 함께 성립하는 제1경로와, 판독 사이클로부터 기록 사이클로 되는 때는 기록 어드레스의 디코드에 지연 시간을 경과하도록 상기 제1의 전환 회로의 제어와 함께 성립하는 제2 경로를 설치하고, 이들 제1 및 제2의 경로의 성립을 제어하는 제2의 전환 수단을 구비한 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리.
제1항에 있어서, 상기 제1의 전환 수단은 상기 스택틱형 랜덤 억세스 메모리에서의 외부로부터 인가되는 칩 셀렉트 신호와 라이트 인에이블 신호를 칩 내부에서 합성시킨 신호에 의해 제어되는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리.
제1항에 있어서, 상기 제1의 전환 수단은 외부로부터 인가되는 데이타 출력 콘트롤 신호와 라이트 인에이블 신호를 칩 내부에서 합성시킨 신호인 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리.
제1항에 있어서, 상기 제2의 전환은 판독 사이클에서 기록 사이클로 될 때, 그 전의 기록 사이클에서의 최후의 기록 데이타를 금번의 기록 사이클의 가장 처음의 사이클에서 기록하기 위한 제3 경로가 상기 제2경로로서 포함되는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리.
클럭 신호에 동기하여 억세스 동작을 행하고 기록 어드레스를 확정시킨 다음의 기록 사이클에서 데이타를 기록하는 레이트 라이트 방식을 갖는 스태틱형 랜덤 억세스 메모리(SRAM)에 있어서, 제1어드레스에 대응하는 메모리 셀과; 판독시에서의 판독 어드레스가 상기 제1어드레스일 때 상기 메모리 셀로의 억세스에 관련한 제1디코드 경로; 및 기록시에서의 기록 어드레스가 상기 제1어드레스일 때 상기 메모리 셀로의 억세스에 관련한 상기 제1의 디코드 경로와는 다른 제2의 디코드 경로를 구비하되, 적어도 제2의 디코드 경로는 제1의 디코드 경로에 비해 지연 수단이 부가되어 있는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리.
제5항에 있어서, 상기 제2의 디코드 경로는 이미 1개 전의 기록 사이클에서 확정한 어드레스에 따라 활성화되어 있는 상기 메모리 셀에 연결되는 워드 선의 선택 유지를 소정 시간만큼 상기 제1의 디코드 경로에 의한 판독시의 고속 억세스 동작을 방해하는 일 없이 설치되도록 조정되는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리.