JP3542525B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に冗長セルを備えた同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置は、大容量化が進み、必然的に不良欠陥のあるメモリセルの量も増加する傾向にある。よって、冗長セルの量も増加させていかなければならない。一般的には、ある単位のメモリセルに対して、プロセス、回路、チップ面積から見て妥当と思われる量だけ冗長セルを設ける必要がある。
【０００３】
図２１には、従来の同期型半導体記憶装置（以下、単に半導体記憶装置という）の全体構成が示されている。図２１に示されるように半導体記憶装置は、通常セル領域１と冗長セル領域２とからなるセルアレイ領域と、その近傍に配置されたＹデコーダ回路３及び冗長Ｙスイッチ回路４と、同じくセルアレイ領域の周辺部に配置されたＹプリデコーダ回路５および冗長回路部６により構成される。通常セル領域のメモリセルにアクセスするために、Ｙデコーダ回路３、Ｙプリデコーダ回路５が配置され、冗長セル領域のメモリセルにアクセスするために、冗長Ｙスイッチ回路４が配置されている。冗長回路部６は、通常セルへアクセスするか、冗長セルへアクセスするかを入力されたアドレスに基づいて選択するための回路である。
【０００４】
図２２には、図２１に示された各部の信号の流れが示されている。図２２に示されるように、Ｙプリデコーダ回路５及び冗長回路部６には、通常セル及び冗長セルのアドレスを示すアドレス信号ＹＡｊＴ（ｊは、任意の正整数、Ｔはこのアドレス信号が“Ｈ”レベルにあることを示しているものとする）が入力される。冗長回路部６は、このアドレス信号ＹＡｊＴを入力して、冗長セルの使用／不使用を意味するＹＲＥＤＢ信号を生成し、Ｙプリデコーダ回路５に出力する。また、冗長セルを選択する冗長Ｙスイッチ信号ＲＹＳＷを生成する冗長Ｙスイッチ回路４に、冗長Ｙスイッチ活性化信号ＲＹＳｎを出力する。Ｙプリデコーダ回路５は、前述したアドレス信号ＹＡｊＴ及び冗長回路部６からのＹＲＥＤＢ信号を入力して、これらの信号をプリデコードしたＹプリデコード信号を出力する。Ｙデコーダ回路３は、Ｙプリデコーダ回路５からのＹプリデコード信号を入力して、情報の読み出し、または書き込みを行う、通常セル領域のセルアレイを選択するＹスイッチ信号ＹＳＷを生成する。冗長Ｙスイッチ回路４は、冗長回路部６からの冗長Ｙスイッチ活性化信号ＲＹＳを入力して、冗長セル２を活性化させるスイッチ信号ＲＹＳＷを出力する。
【０００５】
ここで、Ｙアドレス信号ＹＡｊＴについて、図２３を参照しながら説明する。半導体記憶装置からなるチップが活性状態となり、外部よりＲＥＡＤもしくはＷＲＩＴＥのコマンドが入力されると、外部から入力したクロックに同期して半導体記憶装置内部のクロックであるＩＣＬＫが生成される。ＩＣＬＫに同期して、外部から取り込ませたアドレス信号をラッチし、Ｙアドレス信号ＹＡｊＴがＹアドレス生成回路８にて生成される。アドレス信号ＹＡｊＴは、半導体記憶装置内にあるＹプリデコーダ回路５及び冗長回路部６に入力される。また、ＩＣＬＫ信号に同期したＹＲＤクロック同期信号がＹＲＤ信号生成部７にて生成される。
【０００６】
次に、図２４を参照しながら冗長回路部６の構成について説明する。図２４に示されるように冗長回路部６は、ヒューズ２２と、ゲートにアドレス信号ＹＡｊＴを入力し、ドレインにヒューズを直列に接続し、ソースが接地されたＮチャネルトランジスタ２３とからなる部材と、ヒューズ２４と、ゲートにアドレス信号ＹＡｊＴを反転させた反転アドレス信号を入力し、ドレインにヒューズを直列に接続し、ソースが接地されたＮチャネルトランジスタ２５とからなる部材とのヒューズ側がラインにそれぞれ接続されてヒューズ節点を構成している。なお、図２４には、ヒューズ節点「００」の構成のみが示されているが、図２４に示された他のヒューズ節点「０１」「１０」「１１」の構成は、上述した他のヒューズ節点の構成と同一であるため図示を省略する。
【０００７】
また、ヒューズ節点の入力側には、ゲートにクロック同期信号ＹＲＤを入力し、ドレインに高位側電源を入力し、ソースがヒューズ節点に接続されたＰチャネルトランジスタ２０が接続され、ヒューズ節点をプリチャージするプリチャージ回路を構成している。
【０００８】
また、ヒューズ節点の入力側には、ＲＥＡＤもしくはＷＲＩＴＥ時に冗長回路７を活性化させる信号φをゲート入力とするＮチャネルトランジスタ２１が接続されている。
【０００９】
また、冗長Ｙスイッチ回路に入力される活性化信号ＲＹＳを出力するヒューズ節点の第１の出力端側には、ヒューズ節点のレベルをラッチする、Ｐチャネルトランジスタ２９からなるラッチ回路と、二段のインバータ２７、２８からなるバッファ回路とが設けられている。Ｐチャネルトラジスタ２９のゲートに、インバータ２７によりヒューズ節点のレベルを反転させた信号を入力することにより、ヒューズ節点のレベルをラッチする。
【００１０】
また、冗長セルの活性／非活性を決定するＹＲＥＤＢ信号を生成するための、ヒューズ節点の第２の出力端は、ラインによりＮＯＲ回路３０に接続されている。このＮＯＲ回路３０には他のヒューズ節点のレベルを示す信号（以下、レベル信号という）も入力されている。ＮＯＲ回路３０は、隣接する２つの冗長回路（図２４においては、ヒューズ節点「００」と「０１」、及びヒューズ節点「１０」と「１１」）からのレベル信号を入力し、論理信号ＹＲＥＢｎ（ｎは、任意の正整数）信号を出力する。
【００１１】
各ＮＯＲ回路から出力される論理信号ＹＲＥＢｎは、ＮＡＮＤ回路３２に集められる。ＮＡＮＤ回路３２は、入力した論理信号ＹＲＥＢｎの信号レベルに応じたＮＡＮＤの論理を取り、論理信号ＹＲＥｎを出力する。なお、図２４には示されていないが、上述した構成と同様の冗長回路７、ＮＯＲ回路３０、ＮＡＮＤ回路３２は他にも設けられており、ＮＡＮＤ回路３２により、ＹＲＥｎ信号を出力する。複数のＮＡＮＤ回路３２からの論理信号は、ＮＯＲ回路３３に集められ、論理信号ＹＲＥｎの信号レベルに応じたＮＯＲの論理を取り、論理信号ＹＲＥＤＢ信号を出力する。
【００１２】
通常セル１と冗長セル２の選択は、Ｙアドレス信号ＹＡｊＴが生成された後の冗長回路部での判定結果で決まる。冗長セル「使用」と判定されると、冗長回路部からの冗長セル使用／不使用を決定する信号ＹＲＥＤＢにより、Ｙデコーダ回路３は、非活性となり、Ｙデコード信号を発生しない。一方、冗長回路７からは、冗長Ｙスイッチ活性信号ＲＹＳが出力され、冗長Ｙスイッチ回路より冗長Ｙスイッチ信号ＲＹＳＷが出力される。
【００１３】
また、冗長セル「未使用」と判定されると、ＹＲＥＤＢ信号は出力されず、Ｙプリデコーダ回路５より、Ｙプリデコード信号が出力され、Ｙデコーダ回路３より通常セルを選択するスイッチ信号ＹＳＷが出力される。
【００１４】
【発明が解決しようとする課題】
上述したように、従来の構成の半導体記憶装置における冗長回路は、図２４に示されるようにＹＲＥＤＢ信号の切り替わりをヒューズ節点のレベル変化で決めている。よって、冗長セルから通常セルへアクセスが切り替わる際に、ヒューズ節点が“Ｈ”レベルから“Ｌ”レベルに変化し、ＹＲＥＤＢ信号が“Ｌ”レベルから“Ｈ”レベルとなり、通常セルのＹプリデコーダを活性化し、スイッチ信号ＹＳＷを出力していた。
【００１５】
しかしながら、近年、半導体記憶装置の大容量化に伴い、冗長セルの台数が増加し、チップ面積も大きくなり、ヒューズ節点の論理和を取るための段数の増加、およびＹＲＥＤＢ信号の配線負荷の増加が生じ、冗長セルから通常セルへアクセスが切り替わる際のＹＳＷの出力が遅れるようになってきた。
【００１６】
信号ＹＳＷが遅れることにより、チップとしてのアクセスタイムが悪化し、最悪の場合には、正しいデータを出力できない場合も生じる。
【００１７】
本発明は上記事情に鑑みてなされたものであり、冗長セルから通常セルにアクセスが切り替わる際のアクセスタイムを向上させた半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
かかる目的を達成するために本発明の半導体記憶装置は、外部から入力されたアドレス信号に基づいて、冗長セルの使用／不使用を意味する第１の信号を生成し、第１の信号により通常セル用のデコーダ回路を、前記冗長セル使用時に非活性、前記冗長セル不使用時に活性化するように制御する半導体記憶装置であって、前記アドレス信号が冗長セルに該当する場合に活性状態となり、前記アドレス信号が通常セルに該当する場合に非活性状態となる複数の状態保持回路と、前記複数の状態保持回路の出力信号を入力する１または複数の論理回路と、前記論理回路の出力である１または複数の第２の信号と、前記冗長セルから前記通常セルにアクセスを切り替える際に、アドレス信号を入力するタイミングに使用されたクロック信号に同期する第３の信号を入力とする複合ゲートを備え、前記複合ゲートの出力を第１の信号とすることを特徴とする。
【００１９】
上記の論理回路は、前記状態保持回路の全てが非活性状態のとき前記第２の信号を活性状態に、前記状態保持回路のうちのいずれかが活性状態であるとき前記第２の信号を非活性状態にする構成とする。
【００２０】
上記の複合ゲートはＡＮＤ−ＮＯＲゲートであり、複数の第２の信号をＡＮＤゲート側に入力し、その出力をＮＯＲゲート側の１端子に入力し、第３の信号をＮＯＲゲート側の残り１端子に入力する構成とする。
【００２１】
上記の第３の信号は、前記クロック信号を入力して、入力した信号を所定の時 間遅延させる遅延手段と、前記遅延手段により遅延を取った信号の出力を反転させる出力反転手段と、前記クロック信号と前記出力反転手段により出力される信号とを入力とするＮＯＲゲートにて生成されるようにする。
【００２２】
【発明の実施の形態】
次に添付図面を参照しながら本発明の半導体記憶装置に係る実施の形態を詳細に説明する。図１〜図２０を参照すると本発明の半導体記憶装置に係る実施の形態が示されている。なお、以下の説明においては、図２１から図２４を用いて説明した従来の半導体記憶装置の構成と同一構成の部材に関しては同一符号を付して説明する。
【００２３】
本発明の半導体記憶装置に係る実施形態の全体構成は、図２１から図２３に示された従来の半導体記憶装置の構成と大部において同一であるため、以下では、本発明の特徴部分である冗長回路部６の構成の説明から行う。
【００２４】
図１に示されるように第１の実施形態の冗長回路部６は、ヒューズ２２と、ゲートにアドレス信号ＹＡｊＴを入力し、ドレインにヒューズを直列に接続し、ソースが接地されたＮチャネルトランジスタ２３とからなる部材と、ヒューズ２４と、ゲートにアドレス信号ＹＡｊＴを反転させた反転アドレス信号を入力し、ドレインにヒューズを直列に接続し、ソースが接地されたＮチャネルトランジスタ２５とからなる部材とのヒューズ側がラインにそれぞれ接続されてヒューズ節点を構成している。なお、図１には、ヒューズ節点「００」の構成のみが示されているが、図１に示された他のヒューズ節点「０１」「１０」「１１」の構成は、上述した他のヒューズ節点の構成と同一であるため図示を省略する。
【００２５】
また、ヒューズ節点の入力側には、ゲートにクロック同期信号ＹＲＤを入力し、ドレインに高位側電源を入力し、ソースがヒューズ節点に接続されたＰチャネルトランジスタ２０が接続され、ヒューズ節点をプリチャージするプリチャージ回路を構成している。
【００２６】
また、ヒューズ節点の入力側には、ＲＥＡＤもしくはＷＲＩＴＥ時に冗長回路１０を活性化させる信号φをゲート入力とするＮチャネルトランジスタ２１が接続されている。
【００２７】
また、冗長Ｙスイッチ回路に入力される活性化信号ＲＹＳを出力するヒューズ節点の第１の出力端側には、ヒューズ節点のレベルをラッチする、Ｐチャネルトランジスタ２９からなるラッチ回路２９と、二段のインバータ２７、２８からなるバッファ回路とが設けられている。Ｐチャネルトラジスタ２９のゲートに、インバータ２７によりヒューズ節点のレベルを反転させた信号を入力することにより、ヒューズ節点のレベルをラッチする。以上の構成により冗長回路１０が形成されている。
【００２８】
また、冗長セルの活性／非活性を決定するＹＲＥＤＢ信号を生成するための、ヒューズ節点の第２の出力端は、ラインによりＮＯＲ回路に接続されている。このＮＯＲ回路には他のヒューズ節点からのレベル信号も入力されている。なお、図１に示された実施形態においては、ヒューズ節点「００」と「０１」の状態がＮＯＲ回路３０に出力され、ヒューズ節点「１０」と「１１」の状態がＮＯＲ回路３１に出力される。ＮＯＲ回路には、隣接する２つの冗長回路１０の状態が出力され、ＮＯＲ論理により論理信号ＹＲＥＢｎ（ｎは任意の整数）を出力する。
【００２９】
各ＮＯＲ回路から出力される論理信号ＹＲＥＢｎは、ＡＮＤ回路３４及びＮＯＲ回路３５からなるＡＮＤ−ＮＯＲ複合ゲート回路に集められる。ＡＮＤ回路３４は、入力した論理信号ＹＲＥＢｎの信号レベルに応じたＡＮＤの論理を取った信号を、ＮＯＲ回路３５に出力する。また、ＮＯＲ回路３５には、本発明の特徴である１ショットパルス生成回路１１からのＹＲＤＢ信号も入力される。１ショットパルス生成回路１１は、前述したクロック同期信号ＹＲＤから１ショットパルスを生成する回路であり、ＮＯＲ回路３７、ディレイ素子３８、インバータ３９により構成される。なお、図１には示されていないが、上述した構成と同様の冗長回路、ＮＯＲ回路、ＡＮＤ−ＮＯＲ複合ゲート回路は他にも設けられており、ＮＯＲ回路３５により論理信号ＹＲＥｎを出力する。複数のＡＮＤ−ＮＯＲ複合ゲート回路からの論理信号ＹＲＥｎは、ＮＯＲ回路３６に集められ、論理信号ＹＲＥｎの信号レベルに応じたＮＯＲの論理を取り、論理信号ＹＲＥＤＢ信号を出力する。
【００３０】
次に、図２、３、４、５を参照しながらＹプリデコーダ回路５の構成について説明する。Ｙプリデコーダ回路５は、冗長回路部６からの冗長セルの使用／不使用を意味するＹＲＥＤＢ信号と、アドレス信号ＹＡｊＴとを入力し、これらの信号をプリデコードする回路である。Ｙプリデコーダ回路５は、以下に示されるように第１のＹプリデコーダ回路４０、第２のＹプリデコーダ回路６０、第３のＹプリデコーダ回路８０、第４のプリデコーダ回路１１０とにより構成される。
【００３１】
まず、図２を参照しながら第１のＹプリデコーダ回路４０の構成を説明する。図２に示された第１のＹプリデコーダ回路４０は、入力したアドレス信号ＹＡ０Ｔの出力を反転させるインバータ４１と、入力したアドレス信号ＹＡ１Ｔの出力を反転させるインバータ４２と、アドレス信号ＹＡ０Ｔの出力をインバータ４１により反転させた信号と、アドレス信号ＹＡ１Ｔの出力をインバータ４２により反転させた信号と、アドレス信号ＹＡ８Ｔとを入力とするＮＡＮＤ回路４３と、アドレス信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔの出力をインバータ４２により反転させた信号と、アドレス信号ＹＡ８Ｔを入力とするＮＡＮＤ回路４４と、アドレス信号ＹＡ０Ｔの出力をインバータ４１により反転させた信号と、アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔとを入力とするＮＡＮＤ回路４５と、アドレス信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔとを入力とするＮＡＮＤ回路４６と、ＮＡＮＤ回路４３から４６の出力のそれぞれを反転させるインバータ４７から５０と、インバータ４７の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路５１と、インバータ４８の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路５２と、インバータ４９の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路５３と、インバータ５０の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路５４と、ＮＡＮＤ回路５１から５４の出力をそれぞれ反転させるインバータ５５から５８により構成される。
【００３２】
上記構成の第１のＹプリデコーダ回路４０は、アドレス信号ＹＡ０ＴとＹＡ1 Ｔを入力するデコード回路であり、ＹＡ８Ｔ信号、ＹＲＥＤＢ信号の論理により４つのプリデコード信号Ｙ０Ｎ１Ｎ８Ｔ，Ｙ０Ｔ１Ｎ８Ｔ，Ｙ０Ｎ１Ｔ８Ｔ，Ｙ０Ｔ１Ｔ８Ｔの活性、非活性を決める。なお、プリデコード信号を表す記号において、“Ｔ”は、アドレス信号ＹＡｊＴが“Ｈ”レベルの状態にあることを示しており、“Ｎ”は、アドレス信号ＹＡｊＮが“Ｌ”レベルの状態にあることを表しているものとする。例えば、プリデコード信号「Ｙ０Ｎ１Ｔ８Ｔ」は、アドレス信号「ＹＡ０Ｎ」が“Ｌ”レベルで、アドレス信号「ＹＡ１Ｔ」が“Ｈ”レベルで、アドレス信号「ＹＡ８Ｔ」も“Ｈ”レベルにある時に出力される信号であるものとする。
【００３３】
図２に示された第１のＹプリデコード回路４０では、ＹＡ８ＴをＹＡ０Ｔ、ＹＡ１Ｔを入力とするＮＡＮＤ回路に入力し、ＹＡ８Ｔが“Ｈ”レベルの時に活性する。また、ＹＲＥＤＢ信号は、ＹＡｊＴのデコード信号とＮＡＮＤの論理をとり、ＹＲＥＤＢ信号が“Ｈ”レベルの時に活性、“Ｌ”レベルの時に非活性となる。
【００３４】
次に、図３を参照しながら第２のプリデコーダ回路６０の構成について説明する。図３に示されるように、第２のプリデコーダ回路６０は、アドレス信号ＹＡ０Ｔの出力を反転させるインバータ６１と、アドレス信号ＹＡ１Ｔの出力を反転させるインバータ６２と、アドレス信号ＹＡ８Ｔの出力を反転させるインバータ６３と、アドレス信号ＹＡ０Ｔの出力をインバータ６１により反転させた信号と、アドレス信号ＹＡ１Ｔの出力をインバータ６２により反転させた信号と、アドレス信号ＹＡ８Ｔの出力をインバータ６３により反転させた信号とを入力とするＮＡＮＤ回路６４と、アドレス信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔの出力をインバータ６２により反転させた信号と、アドレス信号ＹＡ８Ｔの出力をインバータ６３により反転させた信号とを入力とするＮＡＮＤ回路６５と、アドレス信号ＹＡ０Ｔの出力をインバータ６１により反転させた信号と、アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔの出力をインバータ６３により反転させた信号とを入力とするＮＡＮＤ回路６６と、アドレス信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔの出力をインバータ６３により反転させた信号とを入力とするＮＡＮＤ回路６７と、ＮＡＮＤ回路６４から６７の出力をそれぞれに反転させるインバータ６８から７１と、インバータ６８によりＮＡＮＤ回路６４の出力を反転させた信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路７２と、インバータ６９によりＮＡＮＤ回路６５の出力を反転させた信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路７３と、インバータ７０によりＮＡＮＤ回路６６の出力を反転させた信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路７４と、インバータ７１によりＮＡＮＤ回路６７の出力を反転させた信号と、ＹＲＥＤＢ信号とを入力とするＮＡＤＮ回路７５と、ＮＡＮＤ回路７２から７５の出力をそれぞれに反転させるインバータ７６から７９とを有して構成される。
【００３５】
上記構成の第２のＹプリデコーダ回路６０も、アドレス信号ＹＡ０ＴとＹＡ１Ｔを入力するデコード回路であり、ＹＡ８Ｎ信号、ＹＲＥＤＢ信号の論理により４つのプリデコード信号Ｙ０Ｎ１Ｎ８Ｔ，Ｙ０Ｔ１Ｎ８Ｔ，Ｙ０Ｎ１Ｔ８Ｔ，Ｙ０Ｔ１Ｔ８Ｔの活性、非活性を決める。
【００３６】
図３に示された第２のＹプリデコード回路６０では、ＹＡ８ＮをＹＡ０Ｔ、ＹＡ１ＴのＮＡＮＤ回路に入力し、ＹＡ８Ｎが“Ｌ”レベルの時に活性する。また、ＹＲＥＤＢ信号は、ＹＡｊＴのデコード信号とＮＡＮＤの論理をとり、ＹＲＥＤＢが“Ｈ”の時に活性、“Ｌ”の時に非活性となる。
【００３７】
このように、ＹＲＥＤＢ信号が“Ｌ”レベルの時には、後述するＹデコーダ回路へＹＡ０Ｔ，ＹＡ１Ｔ，ＹＡ８Ｔ信号をプリデコードしたプリデコード信号を出力しないことにより、Ｙデコード回路が非活性となり、通常セルへのアクセスを中止することができる。
【００３８】
次に、図４を参照しながら、第３のＹプリデコーダ回路８０の構成について説明する。図４には、アドレス信号ＹＡ２Ｔ、ＹＡ３Ｔ、ＹＡ４Ｔをプリデコードする第３のＹプリデコード回路８０の構成が示されている。図４に示されるように、この第３のＹプリデコード回路８０は、アドレス信号ＹＡ２Ｔの出力を反転させるインバータ８１、８４と、アドレス信号ＹＡ３Ｔの出力を反転させるインバータ８２、８５と、アドレス信号ＹＡ４Ｔの出力を反転させるインバータ８３と、アドレス信号ＹＡ２Ｔの出力をインバータ８１により反転させた信号と、アドレス信号ＹＡ３Ｔの出力をインバータ８２により反転させた信号と、アドレス信号ＹＡ４Ｔの出力をインバータ８３により反転させた信号とを入力とするＮＡＮＤ回路８６と、アドレス信号ＹＡ２Ｔと、アドレス信号ＹＡ３Ｔの出力をインバータ８２により反転させた信号と、アドレス信号ＹＡ４Ｔの出力をインバータ８３により反転させた信号とを入力とするＮＡＮＤ回路８７と、アドレス信号ＹＡ２Ｔの出力をインバータ８１により反転させた信号と、アドレス信号ＹＡ３Ｔと、アドレス信号ＹＡ４Ｔの出力をインバータ８３により反転させた信号とを入力とするＮＡＮＤ回路８８と、アドレス信号ＹＡ２Ｔと、アドレス信号ＹＡ３Ｔと、アドレス信号ＹＡ４Ｔの出力をインバータ８３により反転させた信号とを入力とするＮＡＮＤ回路８９と、アドレス信号ＹＡ２Ｔの出力をインバータ８４により反転させた信号と、アドレス信号ＹＡ３Ｔの出力をインバータ８５により反転させた信号と、アドレス信号ＹＡ４Ｔとを入力とするＮＡＮＤ回路９０と、アドレス信号ＹＡ２Ｔと、アドレス信号ＹＡ３Ｔの出力をインバータ８５により反転させた信号と、アドレス信号ＹＡ４Ｔとを入力とするＮＡＮＤ回路９１と、アドレス信号ＹＡ２Ｔの出力をインバータ８４により反転させた信号と、アドレス信号ＹＡ３Ｔと、アドレス信号ＹＡ４Ｔとを入力とするＮＡＮＤ回路９２と、アドレス信号ＹＡ２Ｔと、アドレス信号ＹＡ３Ｔと、アドレス信号ＹＡ４Ｔとを入力とするＮＡＮＤ回路９３と、ＮＡＮＤ回路８６〜９３の出力をそれぞれ反転させるインバータ９４から１０１とを有して構成される。
【００３９】
図４に示されたＹプリデコーダ回路８０は、インバータ９４から、アドレス信号ＹＡ２Ｔ、ＹＡ３Ｔ、ＹＡ４ＴがすべてＬレベルであった場合に、Ｙ２Ｎ３Ｎ４Ｎ信号が出力される。インバータ９５からは、アドレス信号ＹＡ２ＴがＨレベルで、アドレス信号ＹＡ３Ｔ、ＹＡ４ＴがＬレベルであった場合に、Ｙ２Ｔ３Ｎ４Ｎ信号が出力される。インバータ９６からは、アドレス信号ＹＡ３ＴがＨレベルで、アドレス信号ＹＡ２Ｔ、ＹＡ３ＴがＬレベルであった場合に、Ｙ２Ｎ３Ｔ４Ｎが出力される。インバータ９７からは、アドレス信号ＹＡ２ＴとＹＡ３ＴとがＨレベルで、アドレス信号ＹＡ４ＴがＬレベルであった場合に、信号Ｙ２Ｔ３Ｔ４Ｎが出力される。インバータ９８からは、アドレス信号ＹＡ２ＴとＹＡ３ＴとがＬレベルで、アドレス信号ＹＡ４ＴがＨレベルであった場合に、信号Ｙ２Ｎ３Ｎ４Ｔが出力される。インバータ９９からは、アドレス信号ＹＡ２ＴとＹＡ４ＴとがＨレベルで、アドレス信号ＹＡ３ＴがＬレベルであった場合に、信号Ｙ２Ｔ３Ｎ４Ｔが出力される。インバータ１００からは、アドレス信号ＹＡ３ＴとＹＡ４ＴとがＨレベルで、アドレス信号ＹＡ２ＴがＬレベルであった場合に、信号Ｙ２Ｎ３Ｔ４Ｔが出力される。インバータ１０１からは、アドレス信号ＹＡ２Ｔ，ＹＡ３Ｔ，ＹＡ４ＴがすべてＨレベルであった場合に、信号Ｙ２Ｔ３Ｔ４Ｔが出力される。なお、以下では、この第２のＹプリデコーダ回路８０から出力される信号をＹＰＲＤ２と表す。
【００４０】
次に、図５を参照しながら、第４のＹプリデコーダ回路１１０の構成を説明する。図５には、アドレス信号ＹＡ５Ｔ、ＹＡ６Ｔ、ＹＡ７Ｔとをプリデコードする第４のプリデコーダ回路１１０の構成が示されている。図５に示されるように、この第４のＹプリデコード回路１１０は、アドレス信号ＹＡ５Ｔの出力を反転させるインバータ１１１、１１４と、アドレス信号ＹＡ６Ｔの出力を反転させるインバータ１１２、１１５と、アドレス信号ＹＡ７Ｔの出力を反転させるインバータ１１３と、アドレス信号ＹＡ５Ｔの出力をインバータ１１１により反転させた信号と、アドレス信号ＹＡ６Ｔの出力をインバータ１１２により反転させた信号と、アドレス信号ＹＡ７Ｔの出力をインバータ１１３により反転させた信号とを入力とするＮＡＮＤ回路１１６と、アドレス信号ＹＡ５Ｔと、アドレス信号ＹＡ６Ｔの出力をインバータ１１２により反転させた信号と、アドレス信号ＹＡ７Ｔの出力をインバータ１１３により反転させた信号とを入力とするＮＡＮＤ回路１１７と、アドレス信号ＹＡ５Ｔの出力をインバータ１１１により反転させた信号と、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔの出力をインバータ１１３により反転させた信号とを入力とするＮＡＮＤ回路１１８と、アドレス信号ＹＡ５Ｔと、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔの出力をインバータ１１３により反転させた信号とを入力とするＮＡＮＤ回路１１９と、アドレス信号ＹＡ５Ｔの出力をインバータ１１４により反転させた信号と、アドレス信号ＹＡ６Ｔの出力をインバータ１１５により反転させた信号と、アドレス信号ＹＡ７Ｔとを入力とするＮＡＮＤ回路１２０と、アドレス信号ＹＡ５Ｔと、アドレス信号ＹＡ６Ｔの出力をインバータ１１５により反転させた信号と、アドレス信号ＹＡ７Ｔとを入力とするＮＡＮＤ回路１２１と、アドレス信号ＹＡ５Ｔの出力をインバータ１１４により反転させた信号と、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔとを入力とするＮＡＮＤ回路１２２と、アドレス信号ＹＡ５Ｔと、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔとを入力とするＮＡＮＤ回路１２３と、ＮＡＮＤ回路１１６から１２３の出力をそれぞれに反転させるインバータ１２４から１３１とを有して構成される。
【００４１】
図５に示されたＹプリデコーダ回路７０は、インバータ１２４から、アドレス信号ＹＡ５Ｔ、ＹＡ６Ｔ、ＹＡ７ＴがすべてＬレベルであった場合に、Ｙ５Ｎ６Ｎ７Ｎ信号が出力される。インバータ１２５からは、アドレス信号ＹＡ５ＴがＨレベルで、アドレス信号ＹＡ６Ｔ、ＹＡ７ＴがＬレベルであった場合に、Ｙ５Ｔ６Ｎ７Ｎ信号が出力される。インバータ１２６からは、アドレス信号ＹＡ６ＴがＨレベルで、アドレス信号ＹＡ５Ｔ、ＹＡ７ＴがＬレベルであった場合に、Ｙ５Ｎ６Ｔ７Ｎが出力される。インバータ１２７からは、アドレス信号ＹＡ５ＴとＹＡ６ＴとがＨレベルで、アドレス信号ＹＡ７ＴがＬレベルであった場合に、信号Ｙ５Ｔ６Ｔ７Ｎが出力される。インバータ１２８からは、アドレス信号ＹＡ５ＴとＹＡ６ＴとがＬレベルで、アドレス信号ＹＡ７ＴがＨレベルであった場合に、信号Ｙ５Ｎ６Ｎ７Ｔが出力される。インバータ１２９からは、アドレス信号ＹＡ５ＴとＹＡ７ＴとがＨレベルで、アドレス信号ＹＡ６ＴがＬレベルであった場合に、信号Ｙ５Ｔ６Ｎ７Ｔが出力される。インバータ１３０からは、アドレス信号ＹＡ６ＴとＹＡ７ＴとがＨレベルで、アドレス信号ＹＡ５ＴがＬレベルであった場合に、信号Ｙ５Ｎ６Ｔ７Ｔが出力される。インバータ１３１からは、アドレス信号ＹＡ５Ｔ，ＹＡ６Ｔ，ＹＡ７ＴがすべてＨレベルであった場合に、信号Ｙ５Ｔ６Ｔ７Ｔが出力される。なお、以下では、この第４のＹプリデコーダ回路１００から出力される信号をＹＰＲＤ３と表す。
【００４２】
次に、図６及び図７を参照しながら、Ｙデコーダ回路３の構成について説明する。Ｙデコーダ回路３は、第１のＹデコーダ回路１４０と、第２のＹデコーダ回路１５０とを有して構成される。なお、図６には第１のＹデコーダ回路１４０の構成が示され、図７には第２のＹデコーダ回路１５０の構成が示されている。
【００４３】
図６に示された第１のＹデコーダ回路１４０は、図２に示された第１のＹプリデコーダ回路４０からの信号Ｙ０Ｎ１Ｎ８Ｔと、図４に示された第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、図５に示された第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１４１と、第１のＹプリデコーダ回路４０からの信号Ｙ０Ｔ１Ｎ８Ｔと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１４２と、第１のＹプリデコーダ回路４０からの信号Ｙ０Ｎ１Ｔ８Ｔと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０から信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１４３と、第１のＹプリデコーダ回路４０からの信号Ｙ０Ｔ１Ｔ８Ｔと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１４４と、ＮＡＮＤ回路１４１から１４４の出力をそれぞれ反転させるインバータ１４５から１４８とを有して構成される。各インバータ１４５から１４８からは、通常セルを選択するスイッチ信号ＹＳＷ０、ＹＳＷ１、ＹＳＷ２、ＹＳＷ３がそれぞれ出力される。
【００４４】
また、図７に示された第２のＹデコーダ回路１５０は、図３に示された第２のＹプリデコーダ回路６０からの信号Ｙ０Ｎ１Ｎ８Ｎと、図４に示された第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、図５に示された第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１５１と、第２のＹプリデコーダ回路６０からの信号Ｙ０Ｔ１Ｎ８Ｎと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１５２と、第２のＹプリデコーダ回路６０からの信号Ｙ０Ｎ１Ｔ８Ｔと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１５３と、第２のＹプリデコーダ回路６０からの信号Ｙ０Ｔ１Ｔ８Ｎと、第３のプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１５４と、ＮＡＮＤ回路１５１から１５４の出力をそれぞれに反転させるインバータ１５５から１５８とを有して構成される。各インバータからは、通常セルを選択するスイッチ信号ＹＳＷ４、ＹＳＷ５、ＹＳＷ６、ＹＳＷ７がそれぞれ出力される。
【００４５】
次に、図８を参照しながら冗長Ｙスイッチ回路４の構成について説明する。図８に示される冗長Ｙスイッチ回路４は、２段のインバータ１６１、１６２により構成される。この構成の冗長Ｙスイッチ回路４は、冗長回路部６からの信号ＲＹＳｎに対応するように冗長回路毎に設けられている。この２段のインバータ１６１、１６２を介して出力される信号が冗長セルを選択するＲＹＳＷｎとなって出力される。
【００４６】
上記構成の半導体記憶装置は、冗長セルの使用／不使用を意味する信号ＹＲＥＤＢにて、通常セル用のＹデコーダ回路を「冗長セル使用時に非活性、不使用時に活性」と制御する半導体記憶装置であって、冗長セルから通常セルへアクセスが切り替わる際の上記ＹＲＥＤＢ信号の非活性化をクロック同期信号ＹＲＤにて行うことにより、通常セルへのアクセス遅れを防ぐことを目的とする。
【００４７】
この目的を達成するために、本実施形態では、冗長セルから通常セルへアクセスが切り替わる際、ヒューズ節点をクロック同期信号ＹＲＤにてプリチャージ後、アドレス信号ＹＡｊＴにてヒューズ節点のチャージを引き抜き、冗長セルの使用／不使用を意味する信号ＹＲＥＤＢを“Ｌ”レベルから“Ｈ”レベルとするが、ＹＲＥＤＢ信号が“Ｌ”レベルの時に、クロック同期信号の１ショットパルスにていち早くＹＲＥＤＢ信号を“Ｌ”レベルから“Ｈ”レベルにする論理を含む構成とする。
【００４８】
これにより、通常セル用のデコーダの活性化を早めることが可能となり、冗長セルから通常セルへのアクセスが切り替わる際の通常セルのスイッチ信号ＹＳＷを、通常セルから通常セルへアクセスが切り替わる際のそれと同等の時刻に活性化することができる。
【００４９】
通常セル１と冗長セル２の選択は、Ｙアドレス信号ＹＡｊＴが生成された後の冗長回路部での判定結果で決まる。冗長セル「使用」と判定されると、冗長回路部からの冗長セル使用／不使用を決定する信号ＹＲＥＤＢにより、Ｙプリデコーダ回路は非活性となり、Ｙプリデコード信号を発生しない。一方、冗長回路からは、冗長Ｙスイッチ活性信号ＲＹＳが出力され、冗長Ｙスイッチ回路より冗長Ｙスイッチ信号ＲＹＳＷが出力される。
【００５０】
また、冗長セル「未使用」と判定されると、ＹＲＥＤＢ信号が出力され、Ｙプリデコーダ回路よりＹプリデコード信号が出力され、Ｙデコーダ回路より通常セルを選択するスイッチ信号ＹＳＷが出力される。
【００５１】
次に、アドレス信号ＹＡｊＴが入力された際のヒューズ接点の動作について、図１を参照しながら説明する。
【００５２】
まず、冗長セルに対応したアドレス信号が入力されると、この“Ｈ”レベルの信号がゲート入力されるＮチャネルトランジスタに接続されたヒューズ、及びインバータ２６を介して“Ｈ”レベルが入力される、他の選択されていないアドレス信号をゲート入力とするＮチャネルトランジスタに接続されたヒューズとがカットされることにより、ヒューズ節点のレベルを“Ｈ”レベルに保つことができる。
【００５３】
また、通常セルに対応するアドレス信号が入力されると、このアドレス信号が“Ｈ”レベルでゲート入力されるＮチャネルトランジスタに接続されたヒューズ、及びインバータ２６を介して“Ｈ”レベルが入力される他の選択されていないアドレス信号をゲート入力とするＮチャネルトランジスタが導通することにより、ヒューズ節点にチャージされた電荷を引き抜き、ヒューズ節点を“Ｌ”レベルにすることができる。
【００５４】
次に、上記構成による動作を図１及び図９を参照しながらより詳細に説明する。まず、ＲＥＡＤもしくはＷＲＩＴＥ時に信号φが“Ｌ”レベルになり、冗長回路が活性化される。外部からＣＬＫが入力されると、ＣＨＩＰ内部のＣＬＫである信号ＩＣＬＫが、１ショット“Ｈ”となり、ＹＲＤはそれに同期して１ショット“Ｌ”を出力する。ＹＳＷの選択のされ方は、「通常セル→通常セル」、「通常セル→冗長セル」、「冗長セル→冗長セル」、「冗長セル→通常セル」の４パターンが存在する。
【００５５】
図９（ａ）の「通常セル→通常セル」というアクセスの場合から説明する。通常セルが選択されている場合には、ヒューズ節点はヒューズとＮチャネルトランジスタによりチャージが引き抜かれるので、ヒューズ節点００から１１は、すべて“Ｌ”レベルとなり、ＹＲＥＢ０、１は“Ｌ”レベルとなり、ＹＲＥ０、１、２はすべて“Ｌ”レベル、従って、ＹＲＥＤＢ信号は“Ｈ”レベルになる。
【００５６】
「通常セルから通常セル」へアクセスが切り替わる場合は、ＹＲＤ信号にてヒューズ節点をプリチャージ中に、ＹＡｊＴによりいずれかのＮチャネルトランジスタが導通し、ヒューズを介してチャージを引き抜くのでヒューズ節点は、わずかにＧＮＤレベルから上昇する程度であり、ＹＲＥＢ０，１、ＹＲＥ０，１は前の状態から変化しない。よって、１ショットパルス生成回路８から出力されるＹＲＤＢの１ショット“Ｈ”があってもなくても、ＹＲＥＢ０、１が“Ｈ”であるので、ＹＲＥＤＢは“Ｈ”レベルのままとなる。従って、ＹＡｊＴの変化を受けて、ＹＳＷがＹデコーダより出力される。なお、通常ＹＳＷは複数選択されることのないよう、クロスポイントがＧＮＤレベルに近いレベル（以下、“ＬＯＷ”クロス）となるよう調整する。この場合のアクセスは従来と全く変わらないことになる。
【００５７】
次に、「通常セルから冗長セル」にアクセスが切り替わる場合の動作を、図９（ｂ）を参照ながら説明する。通常セルが選択されている場合は、図９（ａ）と同じである。次のサイクルで、冗長セルに相当するアドレス信号ＹＡｊＴに切り替わると、ＹＲＤによりヒューズ節点がプリチャージ中に、ＹＡｊＴにより全てのＮチャネルトランジスタが非導通となり、ヒューズ及びＮチャネルトランジスタによるチャージの引き抜きパスが存在しなくなるので、ヒューズ節点は“Ｌ”レベルから“Ｈ”レベルに変化する。
【００５８】
通常セルからヒューズ節点００に相当する冗長セルに切り替わるとすると、ヒューズ節点００が“Ｌ”レベルから“Ｈ”レベルになり、他の節点はＧＮＤレベルであるから、ＹＲＥＢ０が“Ｈ”レベルから“Ｌ”レベルに変化する。ここで、ＹＲＤＢが１ショット”Ｈ“を出力中なら、ＹＲＥ０は”Ｌ“であるが、出力後ならＹＲＥＢ０を受けて“Ｌ”レベルから“Ｈ”レベルになる。よって、ＹＲＥＤＢは“Ｈ”レベルから“Ｌ”レベルになり、Ｙプリデコーダ回路は、非活性となり、通常セル用のスイッチ信号ＹＳＷは出力されなくなる。一方、冗長セル用のスイッチ信号ＲＹＳＷは、ヒューズ節点００から２段のバッファ１７を介してＲＹＳ０が“Ｌ”レベルから“Ｈ”レベルになることにより活性化される。通常、冗長セル用のスイッチ信号ＲＹＳＷは通常用に比べ段数が少ないので、通常ＹＳＷよりも速い時刻に活性化される。従って、図９に示されるように“Ｌ”クロスではなく、ほぼセンターのレベルにてクロスする。通常ＹＳＷに合わせる場合は、段数を多くするなどすればよい。
【００５９】
次に、「冗長セルから通常セル」に切り替わる場合の動作を、図９（ｃ）を参照しながら説明する。冗長セルが選択されている場合は、図９（ｂ）と同じで、ヒューズ節点は“Ｌ”レベル、ＹＲＥＢは“Ｌ”レベル、ＹＲＥは“Ｈ”レベル、ＹＲＥＤＢは“Ｌ”レベルである。次のサイクルで、通常セルに相当するアドレス信号ＹＡｊＴに切り替わると、ＹＲＤによりヒューズ節点がプリチャージ中に、ＹＡｊＴにより、いずれかのＮｃｈトランジスタが導通し、ヒューズを介してチャージを引き抜くので、ヒューズ節点は“Ｈ”レベルから“Ｌ”レベルに変化する。ヒューズ節点００に相当する冗長セルから切り替わるとすると、ヒューズ節点００が“Ｈ”レベルから“Ｌ”レベルになり、他の節点はＧＮＤレベルであるから、ＹＲＥＢ０が“Ｌ”レベルから“Ｈ”レベルに変化する。しかし、それよりも前にＹＲＤＢがＹＲＤを受けて“Ｌ”レベルから“Ｈ”レベルになるので、ＹＲＥ０はＹＲＥＢに関わらず“Ｈ”レベルから“Ｌ”レベルに遷移し、ＹＲＥＤＢは“Ｌ”レベルから“Ｈ”レベルになる。したがって、Ｙプリデコーダは活性化し、通常ＹＳＷが出力される。このＹＳＷ信号の活性化時刻は、ＹＡｊＴ信号によって決定されるので、通常セルから通常セルへアクセスが切り替わる時の活性化時刻と同等になる。
【００６０】
従来の半導体記憶装置においては、図９（ｃ）に示されるようにＹＲＥＢ０が“Ｌ”レベルから“Ｈ”レベルに遷移し、ＹＲＥ０が“Ｈ”レベルから“Ｌ”レベルに遷移し、ＹＲＥＤＢが“Ｌ”レベルから“Ｈ”レベルに遷移するというアクセスであった（図中の点線の遷移）。従って、Ｙプリデコーダ回路にＹＡｊＴ信号が到着していても、ＹＲＥＤＢが“Ｌ”レベルから“Ｈ”レベルに遷移するのが遅く、通常セル選択用のＹＳＷの活性化は、点線のように遅れてしまっていた。それに対して本実施形態では、ＹＲＤＢからの太い実線のパスで、ＹＲＥＤＢのいち速い活性化が可能になる。
【００６１】
なお、ＹＲＤＢは１ショット“Ｈ”であるので、やがては“Ｈ”レベルから“Ｌ”レベルに遷移する。よって、“Ｌ”レベルになった後もＹＲＥＢ０が“Ｌ”レベルであるとＹＲＥ０が再び“Ｈ”レベルになり、ＹＲＥＤＢは“Ｈ”レベルから“Ｌ”レベルに遷移してしまう。このような不具合を防止するために、ＹＲＥＤＢの１ショット“Ｈ”の時間を１ショットパルス生成回路内のディレイ素子２４にて調整する。
【００６２】
最後に、「冗長セルから冗長セル」にアクセスが切り替わる場合を図９（ｄ）を用いて説明する。冗長セルが選択されている場合は、図９（ｃ）と同じで、ヒューズ節点は“Ｈ”レベル、ＹＲＥＢは“Ｌ”レベル、ＹＲＥは“Ｈ”レベル”、ＹＲＥＤＢは“Ｌ”レベルである。
【００６３】
次のサイクルで、別の冗長セルに相当するＹＡｊＴに切り替わる場合について説明する。ヒューズ節点００からヒューズ節点１０に相当する冗長セルへ切り替わるとすると、ＹＲＤによりヒューズ節点００がプリチャージ中に、ＹＡｊＴにより、いずれかのＮｃｈトランジスタが導通し、ヒューズを介してチャージを引き抜くので、ヒューズ節点００は“Ｈ”レベルから“Ｌ”レベルに遷移する。ヒューズ節点００からは冗長セルから通常セルへの切り替え動作が始まるのであるから、ＹＲＤＢが“Ｌ”レベルから“Ｈ”レベルになることにより、ＹＲＥＢが“Ｈ”レベルから“Ｌ”レベルに遷移し、ＹＲＥＤＢが“Ｌ”レベルから“Ｈ”レベルに遷移する。同時に、ヒューズ節点1 ０からは通常セルから冗長セルへの切り替え動作が始まるのであるから、ヒューズ節点１０が“Ｌ”レベルから“Ｈ”レベルに遷移することにより、ＹＲＥＢ１が“Ｈ”レベルから“Ｌ”レベルに遷移する。これを受けて、ＹＲＥ０は再び“Ｌ”レベルから“Ｈ”レベルになる。よって、ＹＲＥＤＢは再び“Ｈ”レベルから“Ｌ”レベルとなって、Ｙプリデコーダ回路を非活性にする。ヒューズ節点１０に相当する冗長セル用のＲＹＳＷはヒューズ節点００に相当するＲＹＳＷと同様に、２段のバッファを介して活性される。
【００６４】
この場合は、ＹＲＤＢの１ショット“Ｈ”の時間が長いと、その分ＹＲＥＤＢの“Ｈ”時間が長くなり、結果として活性されてはならない通常セル用のＹＳＷが活性されてしまう。よって、ＹＲＤＢの１ショット“Ｈ”は長すぎても短すぎてもよくなく、１ショットパルス生成回路のディレイ素子２４の時間調整を注意して行う必要がある。
【００６５】
図１０に、メモリセルアレイを選択するスイッチ信号ＹＳＷがメモリセルアレイに入力されてから、データが出力されるまでのアクセスパスを示す。図１０に示されるように、通常セル用選択信号ＹＳＷが選択され、メモリセルアレイからのデータが、データバスへ微小差電位としてデータバスに伝搬し、データアンプ１７１へ入力される。その後、ＰＩＯという信号が活性化されて、微小差電位が増幅され、データラッチ回路１７２、データアウトバッファ回路１７３、アウトプットトランジスタ回路１７４を介してデータ（ＤＱ）が出力される。
【００６６】
アクセスタイムは、一般にクロック信号が入力されてからＤＱが“Ｈ”レベル、または“Ｌ”レベルとなるまでの時間を意味し、ｔＡＡと呼んでいる。
【００６７】
図１０中、φ１，φ２はシンクロナスＤＲＡＭでいうＣＡＳレイテンシに対応して制御される信号であり、例えばＣＡＳレイテンシ＝２の時はφ２をＣＬＫ同期に、ＣＡＳレイテンシ＝３の時はφ１、φ２をそれぞれＣＬＫ同期に、というように制御する。ｔＡＡを速くするほど、ＣＡＳレイテンシ＝２及び３でのサイクルタイムを速くできるので、如何にｔＡＡを速くすることができるかが製品開発にあたって最優先となる。
【００６８】
なお、ＣＡＳレイテンシとは、図１１に示されるようにＲＥＡＤのコマンドが入力されてから出力までに必要なクロックのカウント数である。
【００６９】
また、図１０に示された信号ＰＩＯは、データアンプ回路１７１に入力される制御信号であり、図１２に示されるようにクロック同期信号ＹＲＤの遷移タイミングに対して所定の遅延時間を取って遷移する信号である。データアンプ回路１７１の動作前には、予め微小電位を十分にデータアンプ回路の入力部に与えておかなければならない。微小差電位をデータアンプの入力部に十分に与えておかないと、誤データを増幅してしまうことがあるからである。従って、ＹＳＷの遷移タイミングとＰＩＯの遷移タイミングには一定の間隔を確保しておかなければならない。従って、最も遅いＹＳＷの遷移タイミングに対してＰＩＯの遷移タイミングを調節する。
【００７０】
また、図１０に示されたφ１は、ＣＡＳレイテンシ＝３の時のみデータラッチ回路１７２に保持したデータをデータアウトバッファ回路１７３に転送する転送タイミングを制御する信号である。また、図１０に示されたデータアウトバッファ回路１７３に入力されるＯＥ信号は、データアウトバッファ回路１７３からアウトプットトランジスタ回路１７４へのデータの転送を可能とする信号であり、図１２に示されるように、可能な時刻となると転送タイミングとなると“Ｈ”レベルの状態に遷移する。また、アウトプットトランジスタ回路１７４に入力されるφ２は、ＣＡＳレイテンシ＝２及び３の時にアウトプットトランジスタ回路１７４がデータを出力するタイミングを制御する信号である。
【００７１】
図１３に、本実施形態と従来の半導体記憶装置の「冗長セルから通常セル」にアクセスが切り換わる際のアクセスタイミングの差異を示す。ＰＩＯ信号が遷移してからデータが出力されるまでのタイムは、図１２または図１４に示されるようにアドレス信号によらず一定であり、４．２ｎｓである。よって、ｔＡＡの２／３はクロック信号が入力されてからＹＳＷ信号が出力されるまでのアクセスにかかる時間であり、ＹＳＷの高速化がｔＡＡの高速化につながるといえる。
【００７２】
図１３に示されるように、従来の半導体記憶装置においては、冗長セルから通常セルにアクセスが切り替わり、スイッチ信号ＹＳＷが出力されるまでにかかる時間は、８．５ｎｓと大幅にかかり、ＰＩＯ信号が出力されるまでにかかる時間７．５ｎｓよりも遅れてしまう。この時のＹＳＷの遷移は、アドレス信号の遷移タイミングではなく、ＹＲＥＤＢ信号の遷移タイミングによるものであるから、ＹＳＷのアクセスとしては最も遅くなる。なぜなら、通常セルのＹＳＷのアクセスはアドレス信号ＹＡｊＴで決まり、冗長セルのＹＳＷのアクセスはヒューズ節点からの２段のバッファを介しているので通常セルのＹＳＷよりも速いからである。
【００７３】
ＹＳＷの遷移タイミングとＰＩＯ信号の遷移タイミングとの時間差を０．８ｎｓとすると、ＰＩＯ信号の遷移タイミングは７．９ｎｓから９．３ｎｓと大幅に遅らせなければならない。この時、データが出力されるには、１３．５ｎｓかかる。
【００７４】
これに対し、本実施形態では、図１３に示されるようにＹＲＥＤＢ信号の遷移にかかる時間が５．４ｎｓと従来より、１．４ｎｓも速くなり、通常セルのＹＳＷが遷移するのにかかる時間も７．１ｎｓと、通常セルから通常セルにアクセスが切り換わる際のＹＳＷの遷移時間と同等となる。従って、ＰＩＯ信号の遷移にかける時間も７．９ｎｓでよく、データを出力するまでにかかる時間も１２．１ｎｓとなる。
【００７５】
このように、本実施形態は、従来の半導体記憶装置において１３．５ｎｓかかっていたｔＡＡを、１２．１ｎｓにまで向上させることが可能となり、ＹＲＥＤＢ信号の遷移にかかる時間の高速化に対する効果がはっきりする。
【００７６】
図１４から図１９に、上述した「通常セル→冗長セル」、「冗長セル→冗長セル」、「冗長セル→通常セル」の３パターンでの信号シミュレーション波形を示す。
【００７７】
まず、図１４に「通常セルから冗長セル」にアクセスが切り換わる際に出力される信号のシュミレーション波形を、図１５に、本実施形態において、同様な状況で出力される信号のシミュレーション波形を示す。このアクセスでは、冗長セルの選択信号であるＲＹＳＷが、従来も本発明も７．０ｎｓに活性化されており、ＹＲＥＤＢが“Ｈ”レベルから“Ｌ”レベルへの遷移により、通常セルのＹＳＷが非活性になることが分かる。
【００７８】
次に、図１６に「冗長セルから冗長セル」にアクセスが切り換わる際に出力される信号のシミュレーション波形を、図１７に、本実施形態において、同様な状況で出力される信号のシミュレーション波形を示す。このアクセスでは、前アクセスでの冗長回路のヒューズ節点が“Ｈ”レベルから“Ｌ”レベルに遷移し、次アクセスでの冗長回路のヒューズ節点が“Ｌ”レベルから“Ｈ”レベルになるのがわかる。しかし、従来ではＹＲＥＤＢ信号は“Ｌ”レベルであるのに対し、本実施形態ではＹＲＤＢ信号により、一瞬“Ｈ”になり、すぐ“Ｌ”に戻っているのが確認できる。これにより、通常セルのＹＳＷが一瞬活性されるが、すぐ非活性になる。ＹＲＤＢの“Ｈ”パルスが長いと通常セルＹＳＷも長く活性されてしまうことになるので、“Ｈ”パルスの幅は長くはできないことが分かる。このアクセスでもＲＹＳＷの活性は７．２ｎｓ程度であり、従来も本実施形と同様である。
【００７９】
最後に、図１８に「冗長セルから通常セル」にアクセスが切り換わる際に出力される信号のシミュレーション波形を、図１９に、本実施形態において、同様な状況で出力される信号のシミュレーション波形を示す。このアクセスでは、ＹＲＥＤＢ信号が“Ｌ”レベルから“Ｈ”レベルになる時刻が従来は６．８ｎｓであるのに対し、本実施形態では５．４ｎｓと１．４ｎｓ高速になっているのが分かる。従って、通常セルのＹＳＷも８．５ｎｓに対し、７．１ｎｓと本実施形態の方が速い。ＹＲＥＤＢ信号の高速化分がＹＳＷの高速化に寄与していることが分かる。
【００８０】
上述のように本実施形態は、ヒューズ節点のレベル変化を待たずにＹＲＥＤＢ信号が“Ｌ”レベルから“Ｈ”レベルになるため、通常セルのプリデコーダが速く活性し、Ｙアドレス信号の変化により、ＹＳＷが活性されるので、冗長セルから通常セルへアクセスが切り替わる際のアクセスタイミングを、通常セルから通常セルへアクセスが切り換わる際のそれと同等にまで向上させることができる。よって、ＹＳＷの活性する時刻は、Ｙアドレス信号の変化により決定されることになるので、データアンプ回路以降の内部信号の活性時刻はＹアドレス信号を基準に設定すればよいことになり、アクセスタイム、及び動作マージンの大幅な向上をもたらす。また、アクセスタイムの向上により、サイクルタイムも向上する。なぜなら、図５でＣＡＳレイテンシ２の時はφ２の制御を、ＣＡＳレイテンシ３の時はφ１、２の制御を速い時刻に活性することができるからである。
【００８１】
次に、図２０を参照しながら本発明の半導体記憶装置に係る第２の実施形態の構成について説明する。図２０に示された本発明に係る第２の実施形態は、回路構成は上記第１の実施形態と同一であるが、ＹＲＥＤＢ信号を生成する論理部と、１ショットパルスを生成する１ショットパルス生成回路１１とをプリデコーダ回路側に設けたことを特徴としている。
【００８２】
上述した第１の実施形態においては、冗長回路部１０を一カ所にまとめて配置している構成を取っているが、冗長回路部１０はヒューズの存在により、レイアウト上の制約を受け、配置場所が限定される。Ｙプリデコーダ回路、Ｙデコーダ回路は、メモリセルアレイ領域の近傍に配置しているので、ＹＲＥＤＢ信号のラインは長くなる。
【００８３】
冗長回路部とＹプリデコーダ、Ｙデコーダが離れている場合、上述した第１の実施形態の構成では、ＹＲＥＤＢ信号のの配線長が長くなり、配線負荷が大きくなってしまう。従って、ＹＲＥＤＢ信号を素早く“Ｌ”レベルから“Ｈ”レベルとしても、この信号をＹプリデコーダ回路に伝搬するのが遅れてしまい、改善度が減ってしまう。
【００８４】
このような不具合を防止するために、ＹＲＥＤＢ信号を生成する論理回路部と、１ｓｈｏｔパルス生成回路１１をプリデコーダ側に配置し、ＹＲＥＤＢの負荷を軽減させている。なお、逆に、ＹＲＥＢ信号の負荷が大きくなってしまうが、ＹＲＥＤＢ信号の負荷とのバランスを考えてＹＲＥＤＢ信号を生成する論理回路部を配置すればよい。即ち、ＹＲＥＤＢ信号の高速化が目的であるものの、ヒューズ節点のレベルに応じてＹＲＥＤＢ信号を生成する過程、及び生成したＹＲＥＤＢ信号によりプリデコーダ回路を制御する過程が最適となるように配置する。
【００８５】
なお、上述した実施形態は、本発明の好適な実施の形態である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。
【００８６】
【発明の効果】
以上の説明より明らかなように本発明は、冗長セルから通常セルにアクセスを切り替える際に、アドレス信号を入力するタイミングに使用されたクロック信号の遷移タイミングに同期して、信号を強制的に活性化する活性化手段を有することにより、冗長セルから通常セルへアクセスが切り換わる際のアクセス時間が、通常セルのアクセス時間と同等にまで向上させることができる。
【００８７】
また、第１のＮチャネル型トランジスタと、ヒューズとからなる複数の第１の部材と、第２のＮチャネル型トランジスタと、ヒューズとからなる複数の第２の部材とがそれぞれラインに接続され、入力されたアドレス信号に応じて状態を変化させるヒューズ節点のレベル変化を待たずに、活性化信号生成手段により、デコード回路を活性化させる信号を活性化させることにより、通常セルのプリデコーダ回路の活性化が速くなり、Ｙアドレス信号の変化により通常セルを選択するＹＳＷを活性化することができる。よって、冗長セルから通常セルへアクセスが切り換わる際のアクセスが通常セルのアクセスと同等にまで向上させることができる。
【００８８】
これにより、ＹＳＷを活性化する時刻をアドレス信号の変化により決定することができ、例えば、データを出力する出力パスにおいて、データアンプ以降の内部信号の活性化時刻をアドレス信号を基準に設定すればよく、アクセスタイム、動作マージンを大幅に向上させることができる。また、アクセスタイムの向上によりサイクルタイムを向上させることも可能となる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置に係る実施形態の構成を表す回路図である。
【図２】第１のＹプリデコーダ回路の構成を表す回路図である。
【図３】第２のＹプリデコーダ回路の構成を表す回路図である。
【図４】第３のＹプリデコーダ回路の構成を表す回路図である。
【図５】第４のＹプリデコーダ回路の構成を表す回路図である。
【図６】第１のＹデコーダ回路の構成を表す回路図である。
【図７】第２のＹデコーダ回路の構成を表す回路図である。
【図８】冗長Ｙスイッチ回路の構成を表す回路図である。
【図９】冗長回路部の各部の信号出力タイミングを表すタイミングチャートである。
【図１０】データの出力経路を表す回路図である。
【図１１】ＣＡＳレイテンシを説明するための図である。
【図１２】外部アドレスが入力されてからデータが出力されるまでの信号出力タイミングを表すタイミングチャートである。
【図１３】本発明と従来の半導体記憶装置とのアクセスタイムの差異を表す図である。
【図１４】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１５】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１６】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１７】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１８】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１９】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図２０】本発明の半導体記憶装置に係る第２の実施形態の構成を表す回路図である。
【図２１】半導体記憶装置の全体構成を表すブロック図である。
【図２２】図２１に示された各部の出力する信号の流れを表す図である。
【図２３】半導体記憶装置内での信号の流れを説明するための図である。
【図２４】従来の冗長回路部の構成を表す回路図である。
【符号の説明】
１ 通常セル
２ 冗長セル
３ Ｙデコーダ回路
４ 冗長Ｙスイッチ回路
５ Ｙプリデコーダ回路
６ 冗長回路部
７ ＹＲＤ信号生成部
８ Ｙアドレス生成回路
９、１０ 冗長回路
１１ １ショットパルス生成回路
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に冗長セルを備えた同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置は、大容量化が進み、必然的に不良欠陥のあるメモリセルの量も増加する傾向にある。よって、冗長セルの量も増加させていかなければならない。一般的には、ある単位のメモリセルに対して、プロセス、回路、チップ面積から見て妥当と思われる量だけ冗長セルを設ける必要がある。
【０００３】
図２１には、従来の同期型半導体記憶装置（以下、単に半導体記憶装置という）の全体構成が示されている。図２１に示されるように半導体記憶装置は、通常セル領域１と冗長セル領域２とからなるセルアレイ領域と、その近傍に配置されたＹデコーダ回路３及び冗長Ｙスイッチ回路４と、同じくセルアレイ領域の周辺部に配置されたＹプリデコーダ回路５および冗長回路部６により構成される。通常セル領域のメモリセルにアクセスするために、Ｙデコーダ回路３、Ｙプリデコーダ回路５が配置され、冗長セル領域のメモリセルにアクセスするために、冗長Ｙスイッチ回路４が配置されている。冗長回路部６は、通常セルへアクセスするか、冗長セルへアクセスするかを入力されたアドレスに基づいて選択するための回路である。
【０００４】
図２２には、図２１に示された各部の信号の流れが示されている。図２２に示されるように、Ｙプリデコーダ回路５及び冗長回路部６には、通常セル及び冗長セルのアドレスを示すアドレス信号ＹＡｊＴ（ｊは、任意の正整数、Ｔはこのアドレス信号が“Ｈ”レベルにあることを示しているものとする）が入力される。冗長回路部６は、このアドレス信号ＹＡｊＴを入力して、冗長セルの使用／不使用を意味するＹＲＥＤＢ信号を生成し、Ｙプリデコーダ回路５に出力する。また、冗長セルを選択する冗長Ｙスイッチ信号ＲＹＳＷを生成する冗長Ｙスイッチ回路４に、冗長Ｙスイッチ活性化信号ＲＹＳｎを出力する。Ｙプリデコーダ回路５は、前述したアドレス信号ＹＡｊＴ及び冗長回路部６からのＹＲＥＤＢ信号を入力して、これらの信号をプリデコードしたＹプリデコード信号を出力する。Ｙデコーダ回路３は、Ｙプリデコーダ回路５からのＹプリデコード信号を入力して、情報の読み出し、または書き込みを行う、通常セル領域のセルアレイを選択するＹスイッチ信号ＹＳＷを生成する。冗長Ｙスイッチ回路４は、冗長回路部６からの冗長Ｙスイッチ活性化信号ＲＹＳを入力して、冗長セル２を活性化させるスイッチ信号ＲＹＳＷを出力する。
【０００５】
ここで、Ｙアドレス信号ＹＡｊＴについて、図２３を参照しながら説明する。半導体記憶装置からなるチップが活性状態となり、外部よりＲＥＡＤもしくはＷＲＩＴＥのコマンドが入力されると、外部から入力したクロックに同期して半導体記憶装置内部のクロックであるＩＣＬＫが生成される。ＩＣＬＫに同期して、外部から取り込ませたアドレス信号をラッチし、Ｙアドレス信号ＹＡｊＴがＹアドレス生成回路８にて生成される。アドレス信号ＹＡｊＴは、半導体記憶装置内にあるＹプリデコーダ回路５及び冗長回路部６に入力される。また、ＩＣＬＫ信号に同期したＹＲＤクロック同期信号がＹＲＤ信号生成部７にて生成される。
【０００６】
次に、図２４を参照しながら冗長回路部６の構成について説明する。図２４に示されるように冗長回路部６は、ヒューズ２２と、ゲートにアドレス信号ＹＡｊＴを入力し、ドレインにヒューズを直列に接続し、ソースが接地されたＮチャネルトランジスタ２３とからなる部材と、ヒューズ２４と、ゲートにアドレス信号ＹＡｊＴを反転させた反転アドレス信号を入力し、ドレインにヒューズを直列に接続し、ソースが接地されたＮチャネルトランジスタ２５とからなる部材とのヒューズ側がラインにそれぞれ接続されてヒューズ節点を構成している。なお、図２４には、ヒューズ節点「００」の構成のみが示されているが、図２４に示された他のヒューズ節点「０１」「１０」「１１」の構成は、上述した他のヒューズ節点の構成と同一であるため図示を省略する。
【０００７】
また、ヒューズ節点の入力側には、ゲートにクロック同期信号ＹＲＤを入力し、ドレインに高位側電源を入力し、ソースがヒューズ節点に接続されたＰチャネルトランジスタ２０が接続され、ヒューズ節点をプリチャージするプリチャージ回路を構成している。
【０００８】
また、ヒューズ節点の入力側には、ＲＥＡＤもしくはＷＲＩＴＥ時に冗長回路７を活性化させる信号φをゲート入力とするＮチャネルトランジスタ２１が接続されている。
【０００９】
また、冗長Ｙスイッチ回路に入力される活性化信号ＲＹＳを出力するヒューズ節点の第１の出力端側には、ヒューズ節点のレベルをラッチする、Ｐチャネルトランジスタ２９からなるラッチ回路と、二段のインバータ２７、２８からなるバッファ回路とが設けられている。Ｐチャネルトラジスタ２９のゲートに、インバータ２７によりヒューズ節点のレベルを反転させた信号を入力することにより、ヒューズ節点のレベルをラッチする。
【００１０】
また、冗長セルの活性／非活性を決定するＹＲＥＤＢ信号を生成するための、ヒューズ節点の第２の出力端は、ラインによりＮＯＲ回路３０に接続されている。このＮＯＲ回路３０には他のヒューズ節点のレベルを示す信号（以下、レベル信号という）も入力されている。ＮＯＲ回路３０は、隣接する２つの冗長回路（図２４においては、ヒューズ節点「００」と「０１」、及びヒューズ節点「１０」と「１１」）からのレベル信号を入力し、論理信号ＹＲＥＢｎ（ｎは、任意の正整数）信号を出力する。
【００１１】
各ＮＯＲ回路から出力される論理信号ＹＲＥＢｎは、ＮＡＮＤ回路３２に集められる。ＮＡＮＤ回路３２は、入力した論理信号ＹＲＥＢｎの信号レベルに応じたＮＡＮＤの論理を取り、論理信号ＹＲＥｎを出力する。なお、図２４には示されていないが、上述した構成と同様の冗長回路７、ＮＯＲ回路３０、ＮＡＮＤ回路３２は他にも設けられており、ＮＡＮＤ回路３２により、ＹＲＥｎ信号を出力する。複数のＮＡＮＤ回路３２からの論理信号は、ＮＯＲ回路３３に集められ、論理信号ＹＲＥｎの信号レベルに応じたＮＯＲの論理を取り、論理信号ＹＲＥＤＢ信号を出力する。
【００１２】
通常セル１と冗長セル２の選択は、Ｙアドレス信号ＹＡｊＴが生成された後の冗長回路部での判定結果で決まる。冗長セル「使用」と判定されると、冗長回路部からの冗長セル使用／不使用を決定する信号ＹＲＥＤＢにより、Ｙデコーダ回路３は、非活性となり、Ｙデコード信号を発生しない。一方、冗長回路７からは、冗長Ｙスイッチ活性信号ＲＹＳが出力され、冗長Ｙスイッチ回路より冗長Ｙスイッチ信号ＲＹＳＷが出力される。
【００１３】
また、冗長セル「未使用」と判定されると、ＹＲＥＤＢ信号は出力されず、Ｙプリデコーダ回路５より、Ｙプリデコード信号が出力され、Ｙデコーダ回路３より通常セルを選択するスイッチ信号ＹＳＷが出力される。
【００１４】
【発明が解決しようとする課題】
上述したように、従来の構成の半導体記憶装置における冗長回路は、図２４に示されるようにＹＲＥＤＢ信号の切り替わりをヒューズ節点のレベル変化で決めている。よって、冗長セルから通常セルへアクセスが切り替わる際に、ヒューズ節点が“Ｈ”レベルから“Ｌ”レベルに変化し、ＹＲＥＤＢ信号が“Ｌ”レベルから“Ｈ”レベルとなり、通常セルのＹプリデコーダを活性化し、スイッチ信号ＹＳＷを出力していた。
【００１５】
しかしながら、近年、半導体記憶装置の大容量化に伴い、冗長セルの台数が増加し、チップ面積も大きくなり、ヒューズ節点の論理和を取るための段数の増加、およびＹＲＥＤＢ信号の配線負荷の増加が生じ、冗長セルから通常セルへアクセスが切り替わる際のＹＳＷの出力が遅れるようになってきた。
【００１６】
信号ＹＳＷが遅れることにより、チップとしてのアクセスタイムが悪化し、最悪の場合には、正しいデータを出力できない場合も生じる。
【００１７】
本発明は上記事情に鑑みてなされたものであり、冗長セルから通常セルにアクセスが切り替わる際のアクセスタイムを向上させた半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
かかる目的を達成するために本発明の半導体記憶装置は、外部から入力されたアドレス信号に基づいて、冗長セルの使用／不使用を意味する第１の信号を生成し、第１の信号により通常セル用のデコーダ回路を、前記冗長セル使用時に非活性、前記冗長セル不使用時に活性化するように制御する半導体記憶装置であって、前記アドレス信号が冗長セルに該当する場合に活性状態となり、前記アドレス信号が通常セルに該当する場合に非活性状態となる複数の状態保持回路と、前記複数の状態保持回路の出力信号を入力する１または複数の論理回路と、前記論理回路の出力である１または複数の第２の信号と、前記冗長セルから前記通常セルにアクセスを切り替える際に、アドレス信号を入力するタイミングに使用されたクロック信号に同期する第３の信号を入力とする複合ゲートを備え、前記複合ゲートの出力を第１の信号とすることを特徴とする。
【００１９】
上記の論理回路は、前記状態保持回路の全てが非活性状態のとき前記第２の信号を活性状態に、前記状態保持回路のうちのいずれかが活性状態であるとき前記第２の信号を非活性状態にする構成とする。
【００２０】
上記の複合ゲートはＡＮＤ−ＮＯＲゲートであり、複数の第２の信号をＡＮＤゲート側に入力し、その出力をＮＯＲゲート側の１端子に入力し、第３の信号をＮＯＲゲート側の残り１端子に入力する構成とする。
【００２１】
上記の第３の信号は、前記クロック信号を入力して、入力した信号を所定の時 間遅延させる遅延手段と、前記遅延手段により遅延を取った信号の出力を反転させる出力反転手段と、前記クロック信号と前記出力反転手段により出力される信号とを入力とするＮＯＲゲートにて生成されるようにする。
【００２２】
【発明の実施の形態】
次に添付図面を参照しながら本発明の半導体記憶装置に係る実施の形態を詳細に説明する。図１〜図２０を参照すると本発明の半導体記憶装置に係る実施の形態が示されている。なお、以下の説明においては、図２１から図２４を用いて説明した従来の半導体記憶装置の構成と同一構成の部材に関しては同一符号を付して説明する。
【００２３】
本発明の半導体記憶装置に係る実施形態の全体構成は、図２１から図２３に示された従来の半導体記憶装置の構成と大部において同一であるため、以下では、本発明の特徴部分である冗長回路部６の構成の説明から行う。
【００２４】
図１に示されるように第１の実施形態の冗長回路部６は、ヒューズ２２と、ゲートにアドレス信号ＹＡｊＴを入力し、ドレインにヒューズを直列に接続し、ソースが接地されたＮチャネルトランジスタ２３とからなる部材と、ヒューズ２４と、ゲートにアドレス信号ＹＡｊＴを反転させた反転アドレス信号を入力し、ドレインにヒューズを直列に接続し、ソースが接地されたＮチャネルトランジスタ２５とからなる部材とのヒューズ側がラインにそれぞれ接続されてヒューズ節点を構成している。なお、図１には、ヒューズ節点「００」の構成のみが示されているが、図１に示された他のヒューズ節点「０１」「１０」「１１」の構成は、上述した他のヒューズ節点の構成と同一であるため図示を省略する。
【００２５】
また、ヒューズ節点の入力側には、ゲートにクロック同期信号ＹＲＤを入力し、ドレインに高位側電源を入力し、ソースがヒューズ節点に接続されたＰチャネルトランジスタ２０が接続され、ヒューズ節点をプリチャージするプリチャージ回路を構成している。
【００２６】
また、ヒューズ節点の入力側には、ＲＥＡＤもしくはＷＲＩＴＥ時に冗長回路１０を活性化させる信号φをゲート入力とするＮチャネルトランジスタ２１が接続されている。
【００２７】
また、冗長Ｙスイッチ回路に入力される活性化信号ＲＹＳを出力するヒューズ節点の第１の出力端側には、ヒューズ節点のレベルをラッチする、Ｐチャネルトランジスタ２９からなるラッチ回路２９と、二段のインバータ２７、２８からなるバッファ回路とが設けられている。Ｐチャネルトラジスタ２９のゲートに、インバータ２７によりヒューズ節点のレベルを反転させた信号を入力することにより、ヒューズ節点のレベルをラッチする。以上の構成により冗長回路１０が形成されている。
【００２８】
また、冗長セルの活性／非活性を決定するＹＲＥＤＢ信号を生成するための、ヒューズ節点の第２の出力端は、ラインによりＮＯＲ回路に接続されている。このＮＯＲ回路には他のヒューズ節点からのレベル信号も入力されている。なお、図１に示された実施形態においては、ヒューズ節点「００」と「０１」の状態がＮＯＲ回路３０に出力され、ヒューズ節点「１０」と「１１」の状態がＮＯＲ回路３１に出力される。ＮＯＲ回路には、隣接する２つの冗長回路１０の状態が出力され、ＮＯＲ論理により論理信号ＹＲＥＢｎ（ｎは任意の整数）を出力する。
【００２９】
各ＮＯＲ回路から出力される論理信号ＹＲＥＢｎは、ＡＮＤ回路３４及びＮＯＲ回路３５からなるＡＮＤ−ＮＯＲ複合ゲート回路に集められる。ＡＮＤ回路３４は、入力した論理信号ＹＲＥＢｎの信号レベルに応じたＡＮＤの論理を取った信号を、ＮＯＲ回路３５に出力する。また、ＮＯＲ回路３５には、本発明の特徴である１ショットパルス生成回路１１からのＹＲＤＢ信号も入力される。１ショットパルス生成回路１１は、前述したクロック同期信号ＹＲＤから１ショットパルスを生成する回路であり、ＮＯＲ回路３７、ディレイ素子３８、インバータ３９により構成される。なお、図１には示されていないが、上述した構成と同様の冗長回路、ＮＯＲ回路、ＡＮＤ−ＮＯＲ複合ゲート回路は他にも設けられており、ＮＯＲ回路３５により論理信号ＹＲＥｎを出力する。複数のＡＮＤ−ＮＯＲ複合ゲート回路からの論理信号ＹＲＥｎは、ＮＯＲ回路３６に集められ、論理信号ＹＲＥｎの信号レベルに応じたＮＯＲの論理を取り、論理信号ＹＲＥＤＢ信号を出力する。
【００３０】
次に、図２、３、４、５を参照しながらＹプリデコーダ回路５の構成について説明する。Ｙプリデコーダ回路５は、冗長回路部６からの冗長セルの使用／不使用を意味するＹＲＥＤＢ信号と、アドレス信号ＹＡｊＴとを入力し、これらの信号をプリデコードする回路である。Ｙプリデコーダ回路５は、以下に示されるように第１のＹプリデコーダ回路４０、第２のＹプリデコーダ回路６０、第３のＹプリデコーダ回路８０、第４のプリデコーダ回路１１０とにより構成される。
【００３１】
まず、図２を参照しながら第１のＹプリデコーダ回路４０の構成を説明する。図２に示された第１のＹプリデコーダ回路４０は、入力したアドレス信号ＹＡ０Ｔの出力を反転させるインバータ４１と、入力したアドレス信号ＹＡ１Ｔの出力を反転させるインバータ４２と、アドレス信号ＹＡ０Ｔの出力をインバータ４１により反転させた信号と、アドレス信号ＹＡ１Ｔの出力をインバータ４２により反転させた信号と、アドレス信号ＹＡ８Ｔとを入力とするＮＡＮＤ回路４３と、アドレス信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔの出力をインバータ４２により反転させた信号と、アドレス信号ＹＡ８Ｔを入力とするＮＡＮＤ回路４４と、アドレス信号ＹＡ０Ｔの出力をインバータ４１により反転させた信号と、アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔとを入力とするＮＡＮＤ回路４５と、アドレス信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔとを入力とするＮＡＮＤ回路４６と、ＮＡＮＤ回路４３から４６の出力のそれぞれを反転させるインバータ４７から５０と、インバータ４７の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路５１と、インバータ４８の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路５２と、インバータ４９の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路５３と、インバータ５０の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路５４と、ＮＡＮＤ回路５１から５４の出力をそれぞれ反転させるインバータ５５から５８により構成される。
【００３２】
上記構成の第１のＹプリデコーダ回路４０は、アドレス信号ＹＡ０ＴとＹＡ1 Ｔを入力するデコード回路であり、ＹＡ８Ｔ信号、ＹＲＥＤＢ信号の論理により４つのプリデコード信号Ｙ０Ｎ１Ｎ８Ｔ，Ｙ０Ｔ１Ｎ８Ｔ，Ｙ０Ｎ１Ｔ８Ｔ，Ｙ０Ｔ１Ｔ８Ｔの活性、非活性を決める。なお、プリデコード信号を表す記号において、“Ｔ”は、アドレス信号ＹＡｊＴが“Ｈ”レベルの状態にあることを示しており、“Ｎ”は、アドレス信号ＹＡｊＮが“Ｌ”レベルの状態にあることを表しているものとする。例えば、プリデコード信号「Ｙ０Ｎ１Ｔ８Ｔ」は、アドレス信号「ＹＡ０Ｎ」が“Ｌ”レベルで、アドレス信号「ＹＡ１Ｔ」が“Ｈ”レベルで、アドレス信号「ＹＡ８Ｔ」も“Ｈ”レベルにある時に出力される信号であるものとする。
【００３３】
図２に示された第１のＹプリデコード回路４０では、ＹＡ８ＴをＹＡ０Ｔ、ＹＡ１Ｔを入力とするＮＡＮＤ回路に入力し、ＹＡ８Ｔが“Ｈ”レベルの時に活性する。また、ＹＲＥＤＢ信号は、ＹＡｊＴのデコード信号とＮＡＮＤの論理をとり、ＹＲＥＤＢ信号が“Ｈ”レベルの時に活性、“Ｌ”レベルの時に非活性となる。
【００３４】
次に、図３を参照しながら第２のプリデコーダ回路６０の構成について説明する。図３に示されるように、第２のプリデコーダ回路６０は、アドレス信号ＹＡ０Ｔの出力を反転させるインバータ６１と、アドレス信号ＹＡ１Ｔの出力を反転させるインバータ６２と、アドレス信号ＹＡ８Ｔの出力を反転させるインバータ６３と、アドレス信号ＹＡ０Ｔの出力をインバータ６１により反転させた信号と、アドレス信号ＹＡ１Ｔの出力をインバータ６２により反転させた信号と、アドレス信号ＹＡ８Ｔの出力をインバータ６３により反転させた信号とを入力とするＮＡＮＤ回路６４と、アドレス信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔの出力をインバータ６２により反転させた信号と、アドレス信号ＹＡ８Ｔの出力をインバータ６３により反転させた信号とを入力とするＮＡＮＤ回路６５と、アドレス信号ＹＡ０Ｔの出力をインバータ６１により反転させた信号と、アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔの出力をインバータ６３により反転させた信号とを入力とするＮＡＮＤ回路６６と、アドレス信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔの出力をインバータ６３により反転させた信号とを入力とするＮＡＮＤ回路６７と、ＮＡＮＤ回路６４から６７の出力をそれぞれに反転させるインバータ６８から７１と、インバータ６８によりＮＡＮＤ回路６４の出力を反転させた信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路７２と、インバータ６９によりＮＡＮＤ回路６５の出力を反転させた信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路７３と、インバータ７０によりＮＡＮＤ回路６６の出力を反転させた信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路７４と、インバータ７１によりＮＡＮＤ回路６７の出力を反転させた信号と、ＹＲＥＤＢ信号とを入力とするＮＡＤＮ回路７５と、ＮＡＮＤ回路７２から７５の出力をそれぞれに反転させるインバータ７６から７９とを有して構成される。
【００３５】
上記構成の第２のＹプリデコーダ回路６０も、アドレス信号ＹＡ０ＴとＹＡ１Ｔを入力するデコード回路であり、ＹＡ８Ｎ信号、ＹＲＥＤＢ信号の論理により４つのプリデコード信号Ｙ０Ｎ１Ｎ８Ｔ，Ｙ０Ｔ１Ｎ８Ｔ，Ｙ０Ｎ１Ｔ８Ｔ，Ｙ０Ｔ１Ｔ８Ｔの活性、非活性を決める。
【００３６】
図３に示された第２のＹプリデコード回路６０では、ＹＡ８ＮをＹＡ０Ｔ、ＹＡ１ＴのＮＡＮＤ回路に入力し、ＹＡ８Ｎが“Ｌ”レベルの時に活性する。また、ＹＲＥＤＢ信号は、ＹＡｊＴのデコード信号とＮＡＮＤの論理をとり、ＹＲＥＤＢが“Ｈ”の時に活性、“Ｌ”の時に非活性となる。
【００３７】
このように、ＹＲＥＤＢ信号が“Ｌ”レベルの時には、後述するＹデコーダ回路へＹＡ０Ｔ，ＹＡ１Ｔ，ＹＡ８Ｔ信号をプリデコードしたプリデコード信号を出力しないことにより、Ｙデコード回路が非活性となり、通常セルへのアクセスを中止することができる。
【００３８】
次に、図４を参照しながら、第３のＹプリデコーダ回路８０の構成について説明する。図４には、アドレス信号ＹＡ２Ｔ、ＹＡ３Ｔ、ＹＡ４Ｔをプリデコードする第３のＹプリデコード回路８０の構成が示されている。図４に示されるように、この第３のＹプリデコード回路８０は、アドレス信号ＹＡ２Ｔの出力を反転させるインバータ８１、８４と、アドレス信号ＹＡ３Ｔの出力を反転させるインバータ８２、８５と、アドレス信号ＹＡ４Ｔの出力を反転させるインバータ８３と、アドレス信号ＹＡ２Ｔの出力をインバータ８１により反転させた信号と、アドレス信号ＹＡ３Ｔの出力をインバータ８２により反転させた信号と、アドレス信号ＹＡ４Ｔの出力をインバータ８３により反転させた信号とを入力とするＮＡＮＤ回路８６と、アドレス信号ＹＡ２Ｔと、アドレス信号ＹＡ３Ｔの出力をインバータ８２により反転させた信号と、アドレス信号ＹＡ４Ｔの出力をインバータ８３により反転させた信号とを入力とするＮＡＮＤ回路８７と、アドレス信号ＹＡ２Ｔの出力をインバータ８１により反転させた信号と、アドレス信号ＹＡ３Ｔと、アドレス信号ＹＡ４Ｔの出力をインバータ８３により反転させた信号とを入力とするＮＡＮＤ回路８８と、アドレス信号ＹＡ２Ｔと、アドレス信号ＹＡ３Ｔと、アドレス信号ＹＡ４Ｔの出力をインバータ８３により反転させた信号とを入力とするＮＡＮＤ回路８９と、アドレス信号ＹＡ２Ｔの出力をインバータ８４により反転させた信号と、アドレス信号ＹＡ３Ｔの出力をインバータ８５により反転させた信号と、アドレス信号ＹＡ４Ｔとを入力とするＮＡＮＤ回路９０と、アドレス信号ＹＡ２Ｔと、アドレス信号ＹＡ３Ｔの出力をインバータ８５により反転させた信号と、アドレス信号ＹＡ４Ｔとを入力とするＮＡＮＤ回路９１と、アドレス信号ＹＡ２Ｔの出力をインバータ８４により反転させた信号と、アドレス信号ＹＡ３Ｔと、アドレス信号ＹＡ４Ｔとを入力とするＮＡＮＤ回路９２と、アドレス信号ＹＡ２Ｔと、アドレス信号ＹＡ３Ｔと、アドレス信号ＹＡ４Ｔとを入力とするＮＡＮＤ回路９３と、ＮＡＮＤ回路８６〜９３の出力をそれぞれ反転させるインバータ９４から１０１とを有して構成される。
【００３９】
図４に示されたＹプリデコーダ回路８０は、インバータ９４から、アドレス信号ＹＡ２Ｔ、ＹＡ３Ｔ、ＹＡ４ＴがすべてＬレベルであった場合に、Ｙ２Ｎ３Ｎ４Ｎ信号が出力される。インバータ９５からは、アドレス信号ＹＡ２ＴがＨレベルで、アドレス信号ＹＡ３Ｔ、ＹＡ４ＴがＬレベルであった場合に、Ｙ２Ｔ３Ｎ４Ｎ信号が出力される。インバータ９６からは、アドレス信号ＹＡ３ＴがＨレベルで、アドレス信号ＹＡ２Ｔ、ＹＡ３ＴがＬレベルであった場合に、Ｙ２Ｎ３Ｔ４Ｎが出力される。インバータ９７からは、アドレス信号ＹＡ２ＴとＹＡ３ＴとがＨレベルで、アドレス信号ＹＡ４ＴがＬレベルであった場合に、信号Ｙ２Ｔ３Ｔ４Ｎが出力される。インバータ９８からは、アドレス信号ＹＡ２ＴとＹＡ３ＴとがＬレベルで、アドレス信号ＹＡ４ＴがＨレベルであった場合に、信号Ｙ２Ｎ３Ｎ４Ｔが出力される。インバータ９９からは、アドレス信号ＹＡ２ＴとＹＡ４ＴとがＨレベルで、アドレス信号ＹＡ３ＴがＬレベルであった場合に、信号Ｙ２Ｔ３Ｎ４Ｔが出力される。インバータ１００からは、アドレス信号ＹＡ３ＴとＹＡ４ＴとがＨレベルで、アドレス信号ＹＡ２ＴがＬレベルであった場合に、信号Ｙ２Ｎ３Ｔ４Ｔが出力される。インバータ１０１からは、アドレス信号ＹＡ２Ｔ，ＹＡ３Ｔ，ＹＡ４ＴがすべてＨレベルであった場合に、信号Ｙ２Ｔ３Ｔ４Ｔが出力される。なお、以下では、この第２のＹプリデコーダ回路８０から出力される信号をＹＰＲＤ２と表す。
【００４０】
次に、図５を参照しながら、第４のＹプリデコーダ回路１１０の構成を説明する。図５には、アドレス信号ＹＡ５Ｔ、ＹＡ６Ｔ、ＹＡ７Ｔとをプリデコードする第４のプリデコーダ回路１１０の構成が示されている。図５に示されるように、この第４のＹプリデコード回路１１０は、アドレス信号ＹＡ５Ｔの出力を反転させるインバータ１１１、１１４と、アドレス信号ＹＡ６Ｔの出力を反転させるインバータ１１２、１１５と、アドレス信号ＹＡ７Ｔの出力を反転させるインバータ１１３と、アドレス信号ＹＡ５Ｔの出力をインバータ１１１により反転させた信号と、アドレス信号ＹＡ６Ｔの出力をインバータ１１２により反転させた信号と、アドレス信号ＹＡ７Ｔの出力をインバータ１１３により反転させた信号とを入力とするＮＡＮＤ回路１１６と、アドレス信号ＹＡ５Ｔと、アドレス信号ＹＡ６Ｔの出力をインバータ１１２により反転させた信号と、アドレス信号ＹＡ７Ｔの出力をインバータ１１３により反転させた信号とを入力とするＮＡＮＤ回路１１７と、アドレス信号ＹＡ５Ｔの出力をインバータ１１１により反転させた信号と、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔの出力をインバータ１１３により反転させた信号とを入力とするＮＡＮＤ回路１１８と、アドレス信号ＹＡ５Ｔと、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔの出力をインバータ１１３により反転させた信号とを入力とするＮＡＮＤ回路１１９と、アドレス信号ＹＡ５Ｔの出力をインバータ１１４により反転させた信号と、アドレス信号ＹＡ６Ｔの出力をインバータ１１５により反転させた信号と、アドレス信号ＹＡ７Ｔとを入力とするＮＡＮＤ回路１２０と、アドレス信号ＹＡ５Ｔと、アドレス信号ＹＡ６Ｔの出力をインバータ１１５により反転させた信号と、アドレス信号ＹＡ７Ｔとを入力とするＮＡＮＤ回路１２１と、アドレス信号ＹＡ５Ｔの出力をインバータ１１４により反転させた信号と、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔとを入力とするＮＡＮＤ回路１２２と、アドレス信号ＹＡ５Ｔと、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔとを入力とするＮＡＮＤ回路１２３と、ＮＡＮＤ回路１１６から１２３の出力をそれぞれに反転させるインバータ１２４から１３１とを有して構成される。
【００４１】
図５に示されたＹプリデコーダ回路７０は、インバータ１２４から、アドレス信号ＹＡ５Ｔ、ＹＡ６Ｔ、ＹＡ７ＴがすべてＬレベルであった場合に、Ｙ５Ｎ６Ｎ７Ｎ信号が出力される。インバータ１２５からは、アドレス信号ＹＡ５ＴがＨレベルで、アドレス信号ＹＡ６Ｔ、ＹＡ７ＴがＬレベルであった場合に、Ｙ５Ｔ６Ｎ７Ｎ信号が出力される。インバータ１２６からは、アドレス信号ＹＡ６ＴがＨレベルで、アドレス信号ＹＡ５Ｔ、ＹＡ７ＴがＬレベルであった場合に、Ｙ５Ｎ６Ｔ７Ｎが出力される。インバータ１２７からは、アドレス信号ＹＡ５ＴとＹＡ６ＴとがＨレベルで、アドレス信号ＹＡ７ＴがＬレベルであった場合に、信号Ｙ５Ｔ６Ｔ７Ｎが出力される。インバータ１２８からは、アドレス信号ＹＡ５ＴとＹＡ６ＴとがＬレベルで、アドレス信号ＹＡ７ＴがＨレベルであった場合に、信号Ｙ５Ｎ６Ｎ７Ｔが出力される。インバータ１２９からは、アドレス信号ＹＡ５ＴとＹＡ７ＴとがＨレベルで、アドレス信号ＹＡ６ＴがＬレベルであった場合に、信号Ｙ５Ｔ６Ｎ７Ｔが出力される。インバータ１３０からは、アドレス信号ＹＡ６ＴとＹＡ７ＴとがＨレベルで、アドレス信号ＹＡ５ＴがＬレベルであった場合に、信号Ｙ５Ｎ６Ｔ７Ｔが出力される。インバータ１３１からは、アドレス信号ＹＡ５Ｔ，ＹＡ６Ｔ，ＹＡ７ＴがすべてＨレベルであった場合に、信号Ｙ５Ｔ６Ｔ７Ｔが出力される。なお、以下では、この第４のＹプリデコーダ回路１００から出力される信号をＹＰＲＤ３と表す。
【００４２】
次に、図６及び図７を参照しながら、Ｙデコーダ回路３の構成について説明する。Ｙデコーダ回路３は、第１のＹデコーダ回路１４０と、第２のＹデコーダ回路１５０とを有して構成される。なお、図６には第１のＹデコーダ回路１４０の構成が示され、図７には第２のＹデコーダ回路１５０の構成が示されている。
【００４３】
図６に示された第１のＹデコーダ回路１４０は、図２に示された第１のＹプリデコーダ回路４０からの信号Ｙ０Ｎ１Ｎ８Ｔと、図４に示された第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、図５に示された第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１４１と、第１のＹプリデコーダ回路４０からの信号Ｙ０Ｔ１Ｎ８Ｔと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１４２と、第１のＹプリデコーダ回路４０からの信号Ｙ０Ｎ１Ｔ８Ｔと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０から信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１４３と、第１のＹプリデコーダ回路４０からの信号Ｙ０Ｔ１Ｔ８Ｔと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１４４と、ＮＡＮＤ回路１４１から１４４の出力をそれぞれ反転させるインバータ１４５から１４８とを有して構成される。各インバータ１４５から１４８からは、通常セルを選択するスイッチ信号ＹＳＷ０、ＹＳＷ１、ＹＳＷ２、ＹＳＷ３がそれぞれ出力される。
【００４４】
また、図７に示された第２のＹデコーダ回路１５０は、図３に示された第２のＹプリデコーダ回路６０からの信号Ｙ０Ｎ１Ｎ８Ｎと、図４に示された第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、図５に示された第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１５１と、第２のＹプリデコーダ回路６０からの信号Ｙ０Ｔ１Ｎ８Ｎと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１５２と、第２のＹプリデコーダ回路６０からの信号Ｙ０Ｎ１Ｔ８Ｔと、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１５３と、第２のＹプリデコーダ回路６０からの信号Ｙ０Ｔ１Ｔ８Ｎと、第３のプリデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１５４と、ＮＡＮＤ回路１５１から１５４の出力をそれぞれに反転させるインバータ１５５から１５８とを有して構成される。各インバータからは、通常セルを選択するスイッチ信号ＹＳＷ４、ＹＳＷ５、ＹＳＷ６、ＹＳＷ７がそれぞれ出力される。
【００４５】
次に、図８を参照しながら冗長Ｙスイッチ回路４の構成について説明する。図８に示される冗長Ｙスイッチ回路４は、２段のインバータ１６１、１６２により構成される。この構成の冗長Ｙスイッチ回路４は、冗長回路部６からの信号ＲＹＳｎに対応するように冗長回路毎に設けられている。この２段のインバータ１６１、１６２を介して出力される信号が冗長セルを選択するＲＹＳＷｎとなって出力される。
【００４６】
上記構成の半導体記憶装置は、冗長セルの使用／不使用を意味する信号ＹＲＥＤＢにて、通常セル用のＹデコーダ回路を「冗長セル使用時に非活性、不使用時に活性」と制御する半導体記憶装置であって、冗長セルから通常セルへアクセスが切り替わる際の上記ＹＲＥＤＢ信号の非活性化をクロック同期信号ＹＲＤにて行うことにより、通常セルへのアクセス遅れを防ぐことを目的とする。
【００４７】
この目的を達成するために、本実施形態では、冗長セルから通常セルへアクセスが切り替わる際、ヒューズ節点をクロック同期信号ＹＲＤにてプリチャージ後、アドレス信号ＹＡｊＴにてヒューズ節点のチャージを引き抜き、冗長セルの使用／不使用を意味する信号ＹＲＥＤＢを“Ｌ”レベルから“Ｈ”レベルとするが、ＹＲＥＤＢ信号が“Ｌ”レベルの時に、クロック同期信号の１ショットパルスにていち早くＹＲＥＤＢ信号を“Ｌ”レベルから“Ｈ”レベルにする論理を含む構成とする。
【００４８】
これにより、通常セル用のデコーダの活性化を早めることが可能となり、冗長セルから通常セルへのアクセスが切り替わる際の通常セルのスイッチ信号ＹＳＷを、通常セルから通常セルへアクセスが切り替わる際のそれと同等の時刻に活性化することができる。
【００４９】
通常セル１と冗長セル２の選択は、Ｙアドレス信号ＹＡｊＴが生成された後の冗長回路部での判定結果で決まる。冗長セル「使用」と判定されると、冗長回路部からの冗長セル使用／不使用を決定する信号ＹＲＥＤＢにより、Ｙプリデコーダ回路は非活性となり、Ｙプリデコード信号を発生しない。一方、冗長回路からは、冗長Ｙスイッチ活性信号ＲＹＳが出力され、冗長Ｙスイッチ回路より冗長Ｙスイッチ信号ＲＹＳＷが出力される。
【００５０】
また、冗長セル「未使用」と判定されると、ＹＲＥＤＢ信号が出力され、Ｙプリデコーダ回路よりＹプリデコード信号が出力され、Ｙデコーダ回路より通常セルを選択するスイッチ信号ＹＳＷが出力される。
【００５１】
次に、アドレス信号ＹＡｊＴが入力された際のヒューズ接点の動作について、図１を参照しながら説明する。
【００５２】
まず、冗長セルに対応したアドレス信号が入力されると、この“Ｈ”レベルの信号がゲート入力されるＮチャネルトランジスタに接続されたヒューズ、及びインバータ２６を介して“Ｈ”レベルが入力される、他の選択されていないアドレス信号をゲート入力とするＮチャネルトランジスタに接続されたヒューズとがカットされることにより、ヒューズ節点のレベルを“Ｈ”レベルに保つことができる。
【００５３】
また、通常セルに対応するアドレス信号が入力されると、このアドレス信号が“Ｈ”レベルでゲート入力されるＮチャネルトランジスタに接続されたヒューズ、及びインバータ２６を介して“Ｈ”レベルが入力される他の選択されていないアドレス信号をゲート入力とするＮチャネルトランジスタが導通することにより、ヒューズ節点にチャージされた電荷を引き抜き、ヒューズ節点を“Ｌ”レベルにすることができる。
【００５４】
次に、上記構成による動作を図１及び図９を参照しながらより詳細に説明する。まず、ＲＥＡＤもしくはＷＲＩＴＥ時に信号φが“Ｌ”レベルになり、冗長回路が活性化される。外部からＣＬＫが入力されると、ＣＨＩＰ内部のＣＬＫである信号ＩＣＬＫが、１ショット“Ｈ”となり、ＹＲＤはそれに同期して１ショット“Ｌ”を出力する。ＹＳＷの選択のされ方は、「通常セル→通常セル」、「通常セル→冗長セル」、「冗長セル→冗長セル」、「冗長セル→通常セル」の４パターンが存在する。
【００５５】
図９（ａ）の「通常セル→通常セル」というアクセスの場合から説明する。通常セルが選択されている場合には、ヒューズ節点はヒューズとＮチャネルトランジスタによりチャージが引き抜かれるので、ヒューズ節点００から１１は、すべて“Ｌ”レベルとなり、ＹＲＥＢ０、１は“Ｌ”レベルとなり、ＹＲＥ０、１、２はすべて“Ｌ”レベル、従って、ＹＲＥＤＢ信号は“Ｈ”レベルになる。
【００５６】
「通常セルから通常セル」へアクセスが切り替わる場合は、ＹＲＤ信号にてヒューズ節点をプリチャージ中に、ＹＡｊＴによりいずれかのＮチャネルトランジスタが導通し、ヒューズを介してチャージを引き抜くのでヒューズ節点は、わずかにＧＮＤレベルから上昇する程度であり、ＹＲＥＢ０，１、ＹＲＥ０，１は前の状態から変化しない。よって、１ショットパルス生成回路８から出力されるＹＲＤＢの１ショット“Ｈ”があってもなくても、ＹＲＥＢ０、１が“Ｈ”であるので、ＹＲＥＤＢは“Ｈ”レベルのままとなる。従って、ＹＡｊＴの変化を受けて、ＹＳＷがＹデコーダより出力される。なお、通常ＹＳＷは複数選択されることのないよう、クロスポイントがＧＮＤレベルに近いレベル（以下、“ＬＯＷ”クロス）となるよう調整する。この場合のアクセスは従来と全く変わらないことになる。
【００５７】
次に、「通常セルから冗長セル」にアクセスが切り替わる場合の動作を、図９（ｂ）を参照ながら説明する。通常セルが選択されている場合は、図９（ａ）と同じである。次のサイクルで、冗長セルに相当するアドレス信号ＹＡｊＴに切り替わると、ＹＲＤによりヒューズ節点がプリチャージ中に、ＹＡｊＴにより全てのＮチャネルトランジスタが非導通となり、ヒューズ及びＮチャネルトランジスタによるチャージの引き抜きパスが存在しなくなるので、ヒューズ節点は“Ｌ”レベルから“Ｈ”レベルに変化する。
【００５８】
通常セルからヒューズ節点００に相当する冗長セルに切り替わるとすると、ヒューズ節点００が“Ｌ”レベルから“Ｈ”レベルになり、他の節点はＧＮＤレベルであるから、ＹＲＥＢ０が“Ｈ”レベルから“Ｌ”レベルに変化する。ここで、ＹＲＤＢが１ショット”Ｈ“を出力中なら、ＹＲＥ０は”Ｌ“であるが、出力後ならＹＲＥＢ０を受けて“Ｌ”レベルから“Ｈ”レベルになる。よって、ＹＲＥＤＢは“Ｈ”レベルから“Ｌ”レベルになり、Ｙプリデコーダ回路は、非活性となり、通常セル用のスイッチ信号ＹＳＷは出力されなくなる。一方、冗長セル用のスイッチ信号ＲＹＳＷは、ヒューズ節点００から２段のバッファ１７を介してＲＹＳ０が“Ｌ”レベルから“Ｈ”レベルになることにより活性化される。通常、冗長セル用のスイッチ信号ＲＹＳＷは通常用に比べ段数が少ないので、通常ＹＳＷよりも速い時刻に活性化される。従って、図９に示されるように“Ｌ”クロスではなく、ほぼセンターのレベルにてクロスする。通常ＹＳＷに合わせる場合は、段数を多くするなどすればよい。
【００５９】
次に、「冗長セルから通常セル」に切り替わる場合の動作を、図９（ｃ）を参照しながら説明する。冗長セルが選択されている場合は、図９（ｂ）と同じで、ヒューズ節点は“Ｌ”レベル、ＹＲＥＢは“Ｌ”レベル、ＹＲＥは“Ｈ”レベル、ＹＲＥＤＢは“Ｌ”レベルである。次のサイクルで、通常セルに相当するアドレス信号ＹＡｊＴに切り替わると、ＹＲＤによりヒューズ節点がプリチャージ中に、ＹＡｊＴにより、いずれかのＮｃｈトランジスタが導通し、ヒューズを介してチャージを引き抜くので、ヒューズ節点は“Ｈ”レベルから“Ｌ”レベルに変化する。ヒューズ節点００に相当する冗長セルから切り替わるとすると、ヒューズ節点００が“Ｈ”レベルから“Ｌ”レベルになり、他の節点はＧＮＤレベルであるから、ＹＲＥＢ０が“Ｌ”レベルから“Ｈ”レベルに変化する。しかし、それよりも前にＹＲＤＢがＹＲＤを受けて“Ｌ”レベルから“Ｈ”レベルになるので、ＹＲＥ０はＹＲＥＢに関わらず“Ｈ”レベルから“Ｌ”レベルに遷移し、ＹＲＥＤＢは“Ｌ”レベルから“Ｈ”レベルになる。したがって、Ｙプリデコーダは活性化し、通常ＹＳＷが出力される。このＹＳＷ信号の活性化時刻は、ＹＡｊＴ信号によって決定されるので、通常セルから通常セルへアクセスが切り替わる時の活性化時刻と同等になる。
【００６０】
従来の半導体記憶装置においては、図９（ｃ）に示されるようにＹＲＥＢ０が“Ｌ”レベルから“Ｈ”レベルに遷移し、ＹＲＥ０が“Ｈ”レベルから“Ｌ”レベルに遷移し、ＹＲＥＤＢが“Ｌ”レベルから“Ｈ”レベルに遷移するというアクセスであった（図中の点線の遷移）。従って、Ｙプリデコーダ回路にＹＡｊＴ信号が到着していても、ＹＲＥＤＢが“Ｌ”レベルから“Ｈ”レベルに遷移するのが遅く、通常セル選択用のＹＳＷの活性化は、点線のように遅れてしまっていた。それに対して本実施形態では、ＹＲＤＢからの太い実線のパスで、ＹＲＥＤＢのいち速い活性化が可能になる。
【００６１】
なお、ＹＲＤＢは１ショット“Ｈ”であるので、やがては“Ｈ”レベルから“Ｌ”レベルに遷移する。よって、“Ｌ”レベルになった後もＹＲＥＢ０が“Ｌ”レベルであるとＹＲＥ０が再び“Ｈ”レベルになり、ＹＲＥＤＢは“Ｈ”レベルから“Ｌ”レベルに遷移してしまう。このような不具合を防止するために、ＹＲＥＤＢの１ショット“Ｈ”の時間を１ショットパルス生成回路内のディレイ素子２４にて調整する。
【００６２】
最後に、「冗長セルから冗長セル」にアクセスが切り替わる場合を図９（ｄ）を用いて説明する。冗長セルが選択されている場合は、図９（ｃ）と同じで、ヒューズ節点は“Ｈ”レベル、ＹＲＥＢは“Ｌ”レベル、ＹＲＥは“Ｈ”レベル”、ＹＲＥＤＢは“Ｌ”レベルである。
【００６３】
次のサイクルで、別の冗長セルに相当するＹＡｊＴに切り替わる場合について説明する。ヒューズ節点００からヒューズ節点１０に相当する冗長セルへ切り替わるとすると、ＹＲＤによりヒューズ節点００がプリチャージ中に、ＹＡｊＴにより、いずれかのＮｃｈトランジスタが導通し、ヒューズを介してチャージを引き抜くので、ヒューズ節点００は“Ｈ”レベルから“Ｌ”レベルに遷移する。ヒューズ節点００からは冗長セルから通常セルへの切り替え動作が始まるのであるから、ＹＲＤＢが“Ｌ”レベルから“Ｈ”レベルになることにより、ＹＲＥＢが“Ｈ”レベルから“Ｌ”レベルに遷移し、ＹＲＥＤＢが“Ｌ”レベルから“Ｈ”レベルに遷移する。同時に、ヒューズ節点1 ０からは通常セルから冗長セルへの切り替え動作が始まるのであるから、ヒューズ節点１０が“Ｌ”レベルから“Ｈ”レベルに遷移することにより、ＹＲＥＢ１が“Ｈ”レベルから“Ｌ”レベルに遷移する。これを受けて、ＹＲＥ０は再び“Ｌ”レベルから“Ｈ”レベルになる。よって、ＹＲＥＤＢは再び“Ｈ”レベルから“Ｌ”レベルとなって、Ｙプリデコーダ回路を非活性にする。ヒューズ節点１０に相当する冗長セル用のＲＹＳＷはヒューズ節点００に相当するＲＹＳＷと同様に、２段のバッファを介して活性される。
【００６４】
この場合は、ＹＲＤＢの１ショット“Ｈ”の時間が長いと、その分ＹＲＥＤＢの“Ｈ”時間が長くなり、結果として活性されてはならない通常セル用のＹＳＷが活性されてしまう。よって、ＹＲＤＢの１ショット“Ｈ”は長すぎても短すぎてもよくなく、１ショットパルス生成回路のディレイ素子２４の時間調整を注意して行う必要がある。
【００６５】
図１０に、メモリセルアレイを選択するスイッチ信号ＹＳＷがメモリセルアレイに入力されてから、データが出力されるまでのアクセスパスを示す。図１０に示されるように、通常セル用選択信号ＹＳＷが選択され、メモリセルアレイからのデータが、データバスへ微小差電位としてデータバスに伝搬し、データアンプ１７１へ入力される。その後、ＰＩＯという信号が活性化されて、微小差電位が増幅され、データラッチ回路１７２、データアウトバッファ回路１７３、アウトプットトランジスタ回路１７４を介してデータ（ＤＱ）が出力される。
【００６６】
アクセスタイムは、一般にクロック信号が入力されてからＤＱが“Ｈ”レベル、または“Ｌ”レベルとなるまでの時間を意味し、ｔＡＡと呼んでいる。
【００６７】
図１０中、φ１，φ２はシンクロナスＤＲＡＭでいうＣＡＳレイテンシに対応して制御される信号であり、例えばＣＡＳレイテンシ＝２の時はφ２をＣＬＫ同期に、ＣＡＳレイテンシ＝３の時はφ１、φ２をそれぞれＣＬＫ同期に、というように制御する。ｔＡＡを速くするほど、ＣＡＳレイテンシ＝２及び３でのサイクルタイムを速くできるので、如何にｔＡＡを速くすることができるかが製品開発にあたって最優先となる。
【００６８】
なお、ＣＡＳレイテンシとは、図１１に示されるようにＲＥＡＤのコマンドが入力されてから出力までに必要なクロックのカウント数である。
【００６９】
また、図１０に示された信号ＰＩＯは、データアンプ回路１７１に入力される制御信号であり、図１２に示されるようにクロック同期信号ＹＲＤの遷移タイミングに対して所定の遅延時間を取って遷移する信号である。データアンプ回路１７１の動作前には、予め微小電位を十分にデータアンプ回路の入力部に与えておかなければならない。微小差電位をデータアンプの入力部に十分に与えておかないと、誤データを増幅してしまうことがあるからである。従って、ＹＳＷの遷移タイミングとＰＩＯの遷移タイミングには一定の間隔を確保しておかなければならない。従って、最も遅いＹＳＷの遷移タイミングに対してＰＩＯの遷移タイミングを調節する。
【００７０】
また、図１０に示されたφ１は、ＣＡＳレイテンシ＝３の時のみデータラッチ回路１７２に保持したデータをデータアウトバッファ回路１７３に転送する転送タイミングを制御する信号である。また、図１０に示されたデータアウトバッファ回路１７３に入力されるＯＥ信号は、データアウトバッファ回路１７３からアウトプットトランジスタ回路１７４へのデータの転送を可能とする信号であり、図１２に示されるように、可能な時刻となると転送タイミングとなると“Ｈ”レベルの状態に遷移する。また、アウトプットトランジスタ回路１７４に入力されるφ２は、ＣＡＳレイテンシ＝２及び３の時にアウトプットトランジスタ回路１７４がデータを出力するタイミングを制御する信号である。
【００７１】
図１３に、本実施形態と従来の半導体記憶装置の「冗長セルから通常セル」にアクセスが切り換わる際のアクセスタイミングの差異を示す。ＰＩＯ信号が遷移してからデータが出力されるまでのタイムは、図１２または図１４に示されるようにアドレス信号によらず一定であり、４．２ｎｓである。よって、ｔＡＡの２／３はクロック信号が入力されてからＹＳＷ信号が出力されるまでのアクセスにかかる時間であり、ＹＳＷの高速化がｔＡＡの高速化につながるといえる。
【００７２】
図１３に示されるように、従来の半導体記憶装置においては、冗長セルから通常セルにアクセスが切り替わり、スイッチ信号ＹＳＷが出力されるまでにかかる時間は、８．５ｎｓと大幅にかかり、ＰＩＯ信号が出力されるまでにかかる時間７．５ｎｓよりも遅れてしまう。この時のＹＳＷの遷移は、アドレス信号の遷移タイミングではなく、ＹＲＥＤＢ信号の遷移タイミングによるものであるから、ＹＳＷのアクセスとしては最も遅くなる。なぜなら、通常セルのＹＳＷのアクセスはアドレス信号ＹＡｊＴで決まり、冗長セルのＹＳＷのアクセスはヒューズ節点からの２段のバッファを介しているので通常セルのＹＳＷよりも速いからである。
【００７３】
ＹＳＷの遷移タイミングとＰＩＯ信号の遷移タイミングとの時間差を０．８ｎｓとすると、ＰＩＯ信号の遷移タイミングは７．９ｎｓから９．３ｎｓと大幅に遅らせなければならない。この時、データが出力されるには、１３．５ｎｓかかる。
【００７４】
これに対し、本実施形態では、図１３に示されるようにＹＲＥＤＢ信号の遷移にかかる時間が５．４ｎｓと従来より、１．４ｎｓも速くなり、通常セルのＹＳＷが遷移するのにかかる時間も７．１ｎｓと、通常セルから通常セルにアクセスが切り換わる際のＹＳＷの遷移時間と同等となる。従って、ＰＩＯ信号の遷移にかける時間も７．９ｎｓでよく、データを出力するまでにかかる時間も１２．１ｎｓとなる。
【００７５】
このように、本実施形態は、従来の半導体記憶装置において１３．５ｎｓかかっていたｔＡＡを、１２．１ｎｓにまで向上させることが可能となり、ＹＲＥＤＢ信号の遷移にかかる時間の高速化に対する効果がはっきりする。
【００７６】
図１４から図１９に、上述した「通常セル→冗長セル」、「冗長セル→冗長セル」、「冗長セル→通常セル」の３パターンでの信号シミュレーション波形を示す。
【００７７】
まず、図１４に「通常セルから冗長セル」にアクセスが切り換わる際に出力される信号のシュミレーション波形を、図１５に、本実施形態において、同様な状況で出力される信号のシミュレーション波形を示す。このアクセスでは、冗長セルの選択信号であるＲＹＳＷが、従来も本発明も７．０ｎｓに活性化されており、ＹＲＥＤＢが“Ｈ”レベルから“Ｌ”レベルへの遷移により、通常セルのＹＳＷが非活性になることが分かる。
【００７８】
次に、図１６に「冗長セルから冗長セル」にアクセスが切り換わる際に出力される信号のシミュレーション波形を、図１７に、本実施形態において、同様な状況で出力される信号のシミュレーション波形を示す。このアクセスでは、前アクセスでの冗長回路のヒューズ節点が“Ｈ”レベルから“Ｌ”レベルに遷移し、次アクセスでの冗長回路のヒューズ節点が“Ｌ”レベルから“Ｈ”レベルになるのがわかる。しかし、従来ではＹＲＥＤＢ信号は“Ｌ”レベルであるのに対し、本実施形態ではＹＲＤＢ信号により、一瞬“Ｈ”になり、すぐ“Ｌ”に戻っているのが確認できる。これにより、通常セルのＹＳＷが一瞬活性されるが、すぐ非活性になる。ＹＲＤＢの“Ｈ”パルスが長いと通常セルＹＳＷも長く活性されてしまうことになるので、“Ｈ”パルスの幅は長くはできないことが分かる。このアクセスでもＲＹＳＷの活性は７．２ｎｓ程度であり、従来も本実施形と同様である。
【００７９】
最後に、図１８に「冗長セルから通常セル」にアクセスが切り換わる際に出力される信号のシミュレーション波形を、図１９に、本実施形態において、同様な状況で出力される信号のシミュレーション波形を示す。このアクセスでは、ＹＲＥＤＢ信号が“Ｌ”レベルから“Ｈ”レベルになる時刻が従来は６．８ｎｓであるのに対し、本実施形態では５．４ｎｓと１．４ｎｓ高速になっているのが分かる。従って、通常セルのＹＳＷも８．５ｎｓに対し、７．１ｎｓと本実施形態の方が速い。ＹＲＥＤＢ信号の高速化分がＹＳＷの高速化に寄与していることが分かる。
【００８０】
上述のように本実施形態は、ヒューズ節点のレベル変化を待たずにＹＲＥＤＢ信号が“Ｌ”レベルから“Ｈ”レベルになるため、通常セルのプリデコーダが速く活性し、Ｙアドレス信号の変化により、ＹＳＷが活性されるので、冗長セルから通常セルへアクセスが切り替わる際のアクセスタイミングを、通常セルから通常セルへアクセスが切り換わる際のそれと同等にまで向上させることができる。よって、ＹＳＷの活性する時刻は、Ｙアドレス信号の変化により決定されることになるので、データアンプ回路以降の内部信号の活性時刻はＹアドレス信号を基準に設定すればよいことになり、アクセスタイム、及び動作マージンの大幅な向上をもたらす。また、アクセスタイムの向上により、サイクルタイムも向上する。なぜなら、図５でＣＡＳレイテンシ２の時はφ２の制御を、ＣＡＳレイテンシ３の時はφ１、２の制御を速い時刻に活性することができるからである。
【００８１】
次に、図２０を参照しながら本発明の半導体記憶装置に係る第２の実施形態の構成について説明する。図２０に示された本発明に係る第２の実施形態は、回路構成は上記第１の実施形態と同一であるが、ＹＲＥＤＢ信号を生成する論理部と、１ショットパルスを生成する１ショットパルス生成回路１１とをプリデコーダ回路側に設けたことを特徴としている。
【００８２】
上述した第１の実施形態においては、冗長回路部１０を一カ所にまとめて配置している構成を取っているが、冗長回路部１０はヒューズの存在により、レイアウト上の制約を受け、配置場所が限定される。Ｙプリデコーダ回路、Ｙデコーダ回路は、メモリセルアレイ領域の近傍に配置しているので、ＹＲＥＤＢ信号のラインは長くなる。
【００８３】
冗長回路部とＹプリデコーダ、Ｙデコーダが離れている場合、上述した第１の実施形態の構成では、ＹＲＥＤＢ信号のの配線長が長くなり、配線負荷が大きくなってしまう。従って、ＹＲＥＤＢ信号を素早く“Ｌ”レベルから“Ｈ”レベルとしても、この信号をＹプリデコーダ回路に伝搬するのが遅れてしまい、改善度が減ってしまう。
【００８４】
このような不具合を防止するために、ＹＲＥＤＢ信号を生成する論理回路部と、１ｓｈｏｔパルス生成回路１１をプリデコーダ側に配置し、ＹＲＥＤＢの負荷を軽減させている。なお、逆に、ＹＲＥＢ信号の負荷が大きくなってしまうが、ＹＲＥＤＢ信号の負荷とのバランスを考えてＹＲＥＤＢ信号を生成する論理回路部を配置すればよい。即ち、ＹＲＥＤＢ信号の高速化が目的であるものの、ヒューズ節点のレベルに応じてＹＲＥＤＢ信号を生成する過程、及び生成したＹＲＥＤＢ信号によりプリデコーダ回路を制御する過程が最適となるように配置する。
【００８５】
なお、上述した実施形態は、本発明の好適な実施の形態である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。
【００８６】
【発明の効果】
以上の説明より明らかなように本発明は、冗長セルから通常セルにアクセスを切り替える際に、アドレス信号を入力するタイミングに使用されたクロック信号の遷移タイミングに同期して、信号を強制的に活性化する活性化手段を有することにより、冗長セルから通常セルへアクセスが切り換わる際のアクセス時間が、通常セルのアクセス時間と同等にまで向上させることができる。
【００８７】
また、第１のＮチャネル型トランジスタと、ヒューズとからなる複数の第１の部材と、第２のＮチャネル型トランジスタと、ヒューズとからなる複数の第２の部材とがそれぞれラインに接続され、入力されたアドレス信号に応じて状態を変化させるヒューズ節点のレベル変化を待たずに、活性化信号生成手段により、デコード回路を活性化させる信号を活性化させることにより、通常セルのプリデコーダ回路の活性化が速くなり、Ｙアドレス信号の変化により通常セルを選択するＹＳＷを活性化することができる。よって、冗長セルから通常セルへアクセスが切り換わる際のアクセスが通常セルのアクセスと同等にまで向上させることができる。
【００８８】
これにより、ＹＳＷを活性化する時刻をアドレス信号の変化により決定することができ、例えば、データを出力する出力パスにおいて、データアンプ以降の内部信号の活性化時刻をアドレス信号を基準に設定すればよく、アクセスタイム、動作マージンを大幅に向上させることができる。また、アクセスタイムの向上によりサイクルタイムを向上させることも可能となる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置に係る実施形態の構成を表す回路図である。
【図２】第１のＹプリデコーダ回路の構成を表す回路図である。
【図３】第２のＹプリデコーダ回路の構成を表す回路図である。
【図４】第３のＹプリデコーダ回路の構成を表す回路図である。
【図５】第４のＹプリデコーダ回路の構成を表す回路図である。
【図６】第１のＹデコーダ回路の構成を表す回路図である。
【図７】第２のＹデコーダ回路の構成を表す回路図である。
【図８】冗長Ｙスイッチ回路の構成を表す回路図である。
【図９】冗長回路部の各部の信号出力タイミングを表すタイミングチャートである。
【図１０】データの出力経路を表す回路図である。
【図１１】ＣＡＳレイテンシを説明するための図である。
【図１２】外部アドレスが入力されてからデータが出力されるまでの信号出力タイミングを表すタイミングチャートである。
【図１３】本発明と従来の半導体記憶装置とのアクセスタイムの差異を表す図である。
【図１４】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１５】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１６】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１７】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１８】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図１９】半導体記憶装置の各部の出力する信号のシミュレーション波形を表す図である。
【図２０】本発明の半導体記憶装置に係る第２の実施形態の構成を表す回路図である。
【図２１】半導体記憶装置の全体構成を表すブロック図である。
【図２２】図２１に示された各部の出力する信号の流れを表す図である。
【図２３】半導体記憶装置内での信号の流れを説明するための図である。
【図２４】従来の冗長回路部の構成を表す回路図である。
【符号の説明】
１ 通常セル
２ 冗長セル
３ Ｙデコーダ回路
４ 冗長Ｙスイッチ回路
５ Ｙプリデコーダ回路
６ 冗長回路部
７ ＹＲＤ信号生成部
８ Ｙアドレス生成回路
９、１０ 冗長回路
１１ １ショットパルス生成回路
Claims (4)
- 外部から入力されたアドレス信号に基づいて、冗長セルの使用／不使用を意味する第１の信号を生成し、第１の信号により通常セル用のデコーダ回路を、前記冗長セル使用時に非活性、前記冗長セル不使用時に活性化するように制御する半導体記憶装置であって、
前記アドレス信号が冗長セルに該当する場合に活性状態となり、前記アドレス信号が通常セルに該当する場合に非活性状態となる複数の状態保持回路と、
前記複数の状態保持回路の出力信号を入力する１または複数の論理回路と、
前記論理回路の出力である１または複数の第２の信号と、前記冗長セルから前記通常セルにアクセスを切り替える際に、アドレス信号を入力するタイミングに使用されたクロック信号に同期する第３の信号を入力とする複合ゲートを備え、
前記複合ゲートの出力を第１の信号とすることを特徴とする半導体記憶装置。 - 前記論理回路は、前記状態保持回路の全てが非活性状態のとき前記第２の信号を活性状態に、前記状態保持回路のうちのいずれかが活性状態であるとき前記第２の信号を非活性状態にする構成であることを特徴とする請求項１記載の半導体記憶装置。
- 前記複合ゲートはＡＮＤ−ＮＯＲゲートであり、複数の第２の信号をＡＮＤゲート側に入力し、その出力をＮＯＲゲート側の１端子に入力し、第３の信号をＮＯＲゲート側の残り１端子に入力する構成であることを特徴とする請求項１記載の半導体記憶装置。
- 前記第３の信号は、前記クロック信号を入力して、入力した信号を所定の時間遅延させる遅延手段と、前記遅延手段により遅延を取った信号の出力を反転させる出力反転手段と、前記クロック信号と前記出力反転手段により出力される信号とを入力とするＮＯＲゲートにて生成されることを特徴とする請求項１記載の半導体記憶装置。
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