JP2001035184A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 アクセスタイムを向上させた半導体記憶装置
を提供する。 【解決手段】 外部から入力されたアドレス信号に基づ
いて、冗長セルの使用／不使用を意味するＹＲＥＤＢ信
号を生成し、この信号により通常セル用のデコーダ回路
を、冗長セル使用時に不活性、冗長セル不使用時に活性
するように制御する半導体記憶装置において、入力した
アドレス信号が冗長セルに該当する信号であった場合に
活性となり、入力したアドレス信号が通常セルに該当す
る信号であった場合に非活性となる複数の冗長回路１０
と、冗長回路のすべてが非活性状態にあるとＹＲＥＤＢ
信号を活性化し、冗長回路のうちの何れかが活性状態に
あるとＹＲＥＤＢ信号を非活性状態とする論理回路部
と、冗長セルから通常セルにアクセスが切り換わる際
に、アドレス信号を入力するタイミングに使用されたク
ロック信号の遷移に同期して、ＹＲＥＤＢ信号を強制的
に活性化する１ショットパルス生成回路１１とを有する
ので、冗長セルから通常セルへのアクセスタイムを向上
させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に冗長セルを備えた同期型半導体記憶装置に関
する。

【０００２】

【従来の技術】近年の半導体記憶装置は、大容量化が進
み、必然的に不良欠陥のあるメモリセルの量も増加する
傾向にある。よって、冗長セルの量も増加させていかな
ければならない。一般的には、ある単位のメモリセルに
対して、プロセス、回路、チップ面積から見て妥当と思
われる量だけ冗長セルを設ける必要がある。

【０００３】図２１には、従来の同期型半導体記憶装置
（以下、単に半導体記憶装置という）の全体構成が示さ
れている。図２１に示されるように半導体記憶装置は、
通常セル領域１と冗長セル領域２とからなるセルアレイ
領域と、その近傍に配置されたＹデコーダ回路３及び冗
長Ｙスイッチ回路４と、同じくセルアレイ領域の周辺部
に配置されたＹプリデコーダ回路５および冗長回路部６
により構成される。通常セル領域のメモリセルにアクセ
スするために、Ｙデコーダ回路３、Ｙプリデコーダ回路
５が配置され、冗長セル領域のメモリセルにアクセスす
るために、冗長Ｙスイッチ回路４が配置されている。冗
長回路部６は、通常セルへアクセスするか、冗長セルへ
アクセスするかを入力されたアドレスに基づいて選択す
るための回路である。

【０００４】図２２には、図２１に示された各部の信号
の流れが示されている。図２２に示されるように、Ｙプ
リデコーダ回路５及び冗長回路部６には、通常セル及び
冗長セルのアドレスを示すアドレス信号ＹＡｊＴ（ｊ
は、任意の正整数、Ｔはこのアドレス信号が“Ｈ”レベ
ルにあることを示しているものとする）が入力される。
冗長回路部６は、このアドレス信号ＹＡｊＴを入力し
て、冗長セルの使用／不使用を意味するＹＲＥＤＢ信号
を生成し、Ｙプリデコーダ回路５に出力する。また、冗
長セルを選択する冗長Ｙスイッチ信号ＲＹＳＷを生成す
る冗長Ｙスイッチ回路４に、冗長Ｙスイッチ活性化信号
ＲＹＳｎを出力する。Ｙプリデコーダ回路５は、前述し
たアドレス信号ＹＡｊＴ及び冗長回路部６からのＹＲＥ
ＤＢ信号を入力して、これらの信号をプリデコードした
Ｙプリデコード信号を出力する。Ｙデコーダ回路３は、
Ｙプリデコーダ回路５からのＹプリデコード信号を入力
して、情報の読み出し、または書き込みを行う、通常セ
ル領域のセルアレイを選択するＹスイッチ信号ＹＳＷを
生成する。冗長Ｙスイッチ回路４は、冗長回路部６から
の冗長Ｙスイッチ活性化信号ＲＹＳを入力して、冗長セ
ル２を活性化させるスイッチ信号ＲＹＳＷを出力する。

【０００５】ここで、Ｙアドレス信号ＹＡｊＴについ
て、図２３を参照しながら説明する。半導体記憶装置か
らなるチップが活性状態となり、外部よりＲＥＡＤもし
くはＷＲＩＴＥのコマンドが入力されると、外部から入
力したクロックに同期して半導体記憶装置内部のクロッ
クであるＩＣＬＫが生成される。ＩＣＬＫに同期して、
外部から取り込ませたアドレス信号をラッチし、Ｙアド
レス信号ＹＡｊＴがＹアドレス生成回路８にて生成され
る。アドレス信号ＹＡｊＴは、半導体記憶装置内にある
Ｙプリデコーダ回路５及び冗長回路部６に入力される。
また、ＩＣＬＫ信号に同期したＹＲＤクロック同期信号
がＹＲＤ信号生成部７にて生成される。

【０００６】次に、図２４を参照しながら冗長回路部６
の構成について説明する。図２４に示されるように冗長
回路部６は、ヒューズ２２と、ゲートにアドレス信号Ｙ
ＡｊＴを入力し、ドレインにヒューズを直列に接続し、
ソースが接地されたＮチャネルトランジスタ２３とから
なる部材と、ヒューズ２４と、ゲートにアドレス信号Ｙ
ＡｊＴを反転させた反転アドレス信号を入力し、ドレイ
ンにヒューズを直列に接続し、ソースが接地されたＮチ
ャネルトランジスタ２５とからなる部材とのヒューズ側
がラインにそれぞれ接続されてヒューズ節点を構成して
いる。なお、図２４には、ヒューズ節点「００」の構成
のみが示されているが、図２４に示された他のヒューズ
節点「０１」「１０」「１１」の構成は、上述した他の
ヒューズ節点の構成と同一であるため図示を省略する。

【０００７】また、ヒューズ節点の入力側には、ゲート
にクロック同期信号ＹＲＤを入力し、ドレインに高位側
電源を入力し、ソースがヒューズ節点に接続されたＰチ
ャネルトランジスタ２０が接続され、ヒューズ節点をプ
リチャージするプリチャージ回路を構成している。

【０００８】また、ヒューズ節点の入力側には、ＲＥＡ
ＤもしくはＷＲＩＴＥ時に冗長回路７を活性化させる信
号φをゲート入力とするＮチャネルトランジスタ２１が
接続されている。

【０００９】また、冗長Ｙスイッチ回路に入力される活
性化信号ＲＹＳを出力するヒューズ節点の第１の出力端
側には、ヒューズ節点のレベルをラッチする、Ｐチャネ
ルトランジスタ２９からなるラッチ回路と、二段のイン
バータ２７、２８からなるバッファ回路とが設けられて
いる。Ｐチャネルトラジスタ２９のゲートに、インバー
タ２７によりヒューズ節点のレベルを反転させた信号を
入力することにより、ヒューズ節点のレベルをラッチす
る。

【００１０】また、冗長セルの活性／非活性を決定する
ＹＲＥＤＢ信号を生成するための、ヒューズ節点の第２
の出力端は、ラインによりＮＯＲ回路３０に接続されて
いる。このＮＯＲ回路３０には他のヒューズ節点のレベ
ルを示す信号（以下、レベル信号という）も入力されて
いる。ＮＯＲ回路３０は、隣接する２つの冗長回路（図
２４においては、ヒューズ節点「００」と「０１」、及
びヒューズ節点「１０」と「１１」）からのレベル信号
を入力し、論理信号ＹＲＥＢｎ（ｎは、任意の正整数）
信号を出力する。

【００１１】各ＮＯＲ回路から出力される論理信号ＹＲ
ＥＢｎは、ＮＡＮＤ回路３２に集められる。ＮＡＮＤ回
路３２は、入力した論理信号ＹＲＥＢｎの信号レベルに
応じたＮＡＮＤの論理を取り、論理信号ＹＲＥｎを出力
する。なお、図２４には示されていないが、上述した構
成と同様の冗長回路７、ＮＯＲ回路３０、ＮＡＮＤ回路
３２は他にも設けられており、ＮＡＮＤ回路３２によ
り、ＹＲＥｎ信号を出力する。複数のＮＡＮＤ回路３２
からの論理信号は、ＮＯＲ回路３３に集められ、論理信
号ＹＲＥｎの信号レベルに応じたＮＯＲの論理を取り、
論理信号ＹＲＥＤＢ信号を出力する。

【００１２】通常セル１と冗長セル２の選択は、Ｙアド
レス信号ＹＡｊＴが生成された後の冗長回路部での判定
結果で決まる。冗長セル「使用」と判定されると、冗長
回路部からの冗長セル使用／不使用を決定する信号ＹＲ
ＥＤＢにより、Ｙデコーダ回路３は、非活性となり、Ｙ
デコード信号を発生しない。一方、冗長回路７からは、
冗長Ｙスイッチ活性信号ＲＹＳが出力され、冗長Ｙスイ
ッチ回路より冗長Ｙスイッチ信号ＲＹＳＷが出力され
る。

【００１３】また、冗長セル「未使用」と判定される
と、ＹＲＥＤＢ信号は出力されず、Ｙプリデコーダ回路
５より、Ｙプリデコード信号が出力され、Ｙデコーダ回
路３より通常セルを選択するスイッチ信号ＹＳＷが出力
される。

【００１４】

【発明が解決しようとする課題】上述したように、従来
の構成の半導体記憶装置における冗長回路は、図２４に
示されるようにＹＲＥＤＢ信号の切り替わりをヒューズ
節点のレベル変化で決めている。よって、冗長セルから
通常セルへアクセスが切り替わる際に、ヒューズ節点が
“Ｈ”レベルから“Ｌ”レベルに変化し、ＹＲＥＤＢ信
号が“Ｌ”レベルから“Ｈ”レベルとなり、通常セルの
Ｙプリデコーダを活性化し、スイッチ信号ＹＳＷを出力
していた。

【００１５】しかしながら、近年、半導体記憶装置の大
容量化に伴い、冗長セルの台数が増加し、チップ面積も
大きくなり、ヒューズ節点の論理和を取るための段数の
増加、およびＹＲＥＤＢ信号の配線負荷の増加が生じ、
冗長セルから通常セルへアクセスが切り替わる際のＹＳ
Ｗの出力が遅れるようになってきた。

【００１６】信号ＹＳＷが遅れることにより、チップと
してのアクセスタイムが悪化し、最悪の場合には、正し
いデータを出力できない場合も生じる。

【００１７】本発明は上記事情に鑑みてなされたもので
あり、冗長セルから通常セルにアクセスが切り替わる際
のアクセスタイムを向上させた半導体記憶装置を提供す
ることを目的とする。

【００１８】

【課題を解決するための手段】かかる目的を達成するた
めに本発明の半導体記憶装置は、外部から入力されたア
ドレス信号に基づいて、冗長セルの使用／不使用を意味
する信号を生成し、この信号により通常セル用のデコー
ダ回路を、冗長セル使用時に非活性、冗長セル不使用時
に活性化するように制御する半導体記憶装置であって、
冗長セルから通常セルにアクセスを切り替える際に、ア
ドレス信号を入力するタイミングに使用されたクロック
信号の遷移に同期して、信号を強制的に活性化する活性
化手段を有することを特徴とする。

【００１９】上記の信号が非活性化状態になると、外部
から入力されたアドレス信号のうちのいくつかを通常セ
ル用のデコーダ回路に出力しないように制御するプリデ
コーダ回路を有するとよい。

【００２０】上記の半導体記憶装置は、入力したアドレ
ス信号が冗長セルに該当する信号であった場合に活性状
態となり、入力したアドレス信号が通常セルに該当する
信号であった場合に非活性状態となる複数の状態保持回
路と、状態保持回路のすべてが非活性状態にあると信号
を活性状態とし、状態保持回路のうちのいずれかが活性
状態にあると信号を非活性状態とする論理回路とを有す
るとよい。

【００２１】上記の半導体記憶装置は、少なくとも２の
状態保持回路に保持された状態を表す信号を入力とし、
これらの信号のＮＯＲ論理を取る複数の第１のＮＯＲゲ
ートと、第１のＮＯＲゲートによりＮＯＲの論理を取ら
れた信号を入力とし、これらの信号のＡＮＤ論理を取る
ＡＮＤゲートと、ＡＮＤゲートによりＡＮＤの論理を取
られた信号と、活性化手段から出力される信号とを入力
とし、これらの信号のＮＯＲ論理を取る第２のＮＯＲゲ
ートとからなる論理回路が複数設けられ、複数の論理回
路から出力された、ＮＯＲの論理を取られた信号を入力
とし、これらの信号のＮＯＲ論理を取る第３のＮＯＲゲ
ートとを有し、活性化手段は、クロック信号に同期した
クロック同期信号に同期して一瞬だけ活性化する信号を
第２のＮＯＲゲートに出力するとよい。

【００２２】上記の活性化手段は、クロック同期信号を
入力して、入力した信号を所定の時間遅延させる遅延手
段と、遅延手段により遅延を取った信号の出力を反転さ
せる出力反転手段と、クロック信号に同期したクロック
同期信号と、出力反転手段により出力される信号とを入
力して、これらの信号のＮＯＲ論理を取る第４のＮＯＲ
ゲートとからなるとよい。

【００２３】本発明の半導体記憶装置は、外部から入力
されたアドレス信号に基づき、冗長セルの使用／不使用
を意味する信号を生成し、この信号にて、通常セル用の
デコーダ回路を、冗長セル使用時に非活性、冗長セル不
使用時に活性化させるように制御する半導体記憶装置で
あって、アドレス信号をゲートに入力し、ドレイン側に
ヒューズが接続され、ソースが接地された第１のＮチャ
ネル型トランジスタと、該第１のＮチャネル型トランジ
スタのドレイン側に接続されたヒューズとからなる複数
の第１の部材と、アドレス信号をインバータにより反転
させた信号をゲートに入力し、ドレイン側にヒューズが
接続され、ソースが接地された第２のＮチャネル型トラ
ンジスタと、第２のＮチャネル型トランジスタのドレイ
ン側に接続されたヒューズとからなる複数の第２の部材
とがラインにそれぞれ接続されたヒューズ節点と、アド
レス信号を入力するタイミングに使用されたクロック信
号に同期したクロック同期信号をゲート入力とし、ドレ
インが高位側電源に接続され、ソースがヒューズ節点に
接続され、該ヒューズ節点に電荷をチャージする第１の
Ｐチャネル型トランジスタと、ドレインにヒューズ節点
が接続され、ソースが接地され、ゲートに入力された信
号によりヒューズ節点を活性化する第３のＮチャネル型
トランジスタと、ヒューズ節点の出力側に設けられ、ヒ
ューズ節点の状態を反転させる第１のインバータ、及び
該第１のインバータからの出力を反転させる第２のイン
バータと、ゲートが第１のインバータの出力側に接続さ
れ、ドレインが高位側電源に接続され、ソースがヒュー
ズ節点に接続された第２のＰチャネル型トランジスタと
を有する複数の冗長回路部と、少なくとも２の冗長回路
部のヒューズ節点に保持された状態を表す信号を入力と
し、これらの信号のＮＯＲ論理を取る複数の第１のＮＯ
Ｒゲートと、第１のＮＯＲゲートによりＮＯＲの論理を
取られた信号を入力とし、これらの信号のＡＮＤ論理を
取るＡＮＤゲートと、ＡＮＤゲートによりＡＮＤの論理
を取られた信号と、アドレス信号を入力するタイミング
に使用されたクロック信号に同期したクロック同期信号
に同期して一瞬だけ活性化する信号とを入力し、これら
の信号のＮＯＲ論理を取る第２のＮＯＲゲートと、クロ
ック同期信号に同期して一瞬だけ活性化する信号を生成
する活性化信号生成手段とからなる複数の論理回路部
と、複数の論理回路部から出力され、ＮＯＲの論理を取
られた信号を入力とし、これらの信号のＮＯＲ論理を取
る第３のＮＯＲゲートとを有することを特徴とする。

【００２４】上記の第３のＮＯＲゲートより出力される
信号が活性化されると、アドレス信号のうちのいくつか
を通常セル用のデコーダ回路に出力しないように制御す
るプリデコーダ回路を有するとよい。

【００２５】

【発明の実施の形態】次に添付図面を参照しながら本発
明の半導体記憶装置に係る実施の形態を詳細に説明す
る。図１〜図２０を参照すると本発明の半導体記憶装置
に係る実施の形態が示されている。なお、以下の説明に
おいては、図２１から図２４を用いて説明した従来の半
導体記憶装置の構成と同一構成の部材に関しては同一符
号を付して説明する。

【００２６】本発明の半導体記憶装置に係る実施形態の
全体構成は、図２１から図２３に示された従来の半導体
記憶装置の構成と大部において同一であるため、以下で
は、本発明の特徴部分である冗長回路部６の構成の説明
から行う。

【００２７】図１に示されるように第１の実施形態の冗
長回路部６は、ヒューズ２２と、ゲートにアドレス信号
ＹＡｊＴを入力し、ドレインにヒューズを直列に接続
し、ソースが接地されたＮチャネルトランジスタ２３と
からなる部材と、ヒューズ２４と、ゲートにアドレス信
号ＹＡｊＴを反転させた反転アドレス信号を入力し、ド
レインにヒューズを直列に接続し、ソースが接地された
Ｎチャネルトランジスタ２５とからなる部材とのヒュー
ズ側がラインにそれぞれ接続されてヒューズ節点を構成
している。なお、図１には、ヒューズ節点「００」の構
成のみが示されているが、図１に示された他のヒューズ
節点「０１」「１０」「１１」の構成は、上述した他の
ヒューズ節点の構成と同一であるため図示を省略する。

【００２８】また、ヒューズ節点の入力側には、ゲート
にクロック同期信号ＹＲＤを入力し、ドレインに高位側
電源を入力し、ソースがヒューズ節点に接続されたＰチ
ャネルトランジスタ２０が接続され、ヒューズ節点をプ
リチャージするプリチャージ回路を構成している。

【００２９】また、ヒューズ節点の入力側には、ＲＥＡ
ＤもしくはＷＲＩＴＥ時に冗長回路１０を活性化させる
信号φをゲート入力とするＮチャネルトランジスタ２１
が接続されている。

【００３０】また、冗長Ｙスイッチ回路に入力される活
性化信号ＲＹＳを出力するヒューズ節点の第１の出力端
側には、ヒューズ節点のレベルをラッチする、Ｐチャネ
ルトランジスタ２９からなるラッチ回路２９と、二段の
インバータ２７、２８からなるバッファ回路とが設けら
れている。Ｐチャネルトラジスタ２９のゲートに、イン
バータ２７によりヒューズ節点のレベルを反転させた信
号を入力することにより、ヒューズ節点のレベルをラッ
チする。以上の構成により冗長回路１０が形成されてい
る。

【００３１】また、冗長セルの活性／非活性を決定する
ＹＲＥＤＢ信号を生成するための、ヒューズ節点の第２
の出力端は、ラインによりＮＯＲ回路に接続されてい
る。このＮＯＲ回路には他のヒューズ節点からのレベル
信号も入力されている。なお、図１に示された実施形態
においては、ヒューズ節点「００」と「０１」の状態が
ＮＯＲ回路３０に出力され、ヒューズ節点「１０」と
「１１」の状態がＮＯＲ回路３１に出力される。ＮＯＲ
回路には、隣接する２つの冗長回路１０の状態が出力さ
れ、ＮＯＲ論理により論理信号ＹＲＥＢｎ（ｎは任意の
整数）を出力する。

【００３２】各ＮＯＲ回路から出力される論理信号ＹＲ
ＥＢｎは、ＡＮＤ回路３４及びＮＯＲ回路３５からなる
ＡＮＤ−ＮＯＲ複合ゲート回路に集められる。ＡＮＤ回
路３４は、入力した論理信号ＹＲＥＢｎの信号レベルに
応じたＡＮＤの論理を取った信号を、ＮＯＲ回路３５に
出力する。また、ＮＯＲ回路３５には、本発明の特徴で
ある１ショットパルス生成回路１１からのＹＲＤＢ信号
も入力される。１ショットパルス生成回路１１は、前述
したクロック同期信号ＹＲＤから１ショットパルスを生
成する回路であり、ＮＯＲ回路３７、ディレイ素子３
８、インバータ３９により構成される。なお、図１には
示されていないが、上述した構成と同様の冗長回路、Ｎ
ＯＲ回路、ＡＮＤ−ＮＯＲ複合ゲート回路は他にも設け
られており、ＮＯＲ回路３５により論理信号ＹＲＥｎを
出力する。複数のＡＮＤ−ＮＯＲ複合ゲート回路からの
論理信号ＹＲＥｎは、ＮＯＲ回路３６に集められ、論理
信号ＹＲＥｎの信号レベルに応じたＮＯＲの論理を取
り、論理信号ＹＲＥＤＢ信号を出力する。

【００３３】次に、図２、３、４、５を参照しながらＹ
プリデコーダ回路５の構成について説明する。Ｙプリデ
コーダ回路５は、冗長回路部６からの冗長セルの使用／
不使用を意味するＹＲＥＤＢ信号と、アドレス信号ＹＡ
ｊＴとを入力し、これらの信号をプリデコードする回路
である。Ｙプリデコーダ回路５は、以下に示されるよう
に第１のＹプリデコーダ回路４０、第２のＹプリデコー
ダ回路６０、第３のＹプリデコーダ回路８０、第４のプ
リデコーダ回路１１０とにより構成される。

【００３４】まず、図２を参照しながら第１のＹプリデ
コーダ回路４０の構成を説明する。図２に示された第１
のＹプリデコーダ回路４０は、入力したアドレス信号Ｙ
Ａ０Ｔの出力を反転させるインバータ４１と、入力した
アドレス信号ＹＡ１Ｔの出力を反転させるインバータ４
２と、アドレス信号ＹＡ０Ｔの出力をインバータ４１に
より反転させた信号と、アドレス信号ＹＡ１Ｔの出力を
インバータ４２により反転させた信号と、アドレス信号
ＹＡ８Ｔとを入力とするＮＡＮＤ回路４３と、アドレス
信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔの出力をインバ
ータ４２により反転させた信号と、アドレス信号ＹＡ８
Ｔを入力とするＮＡＮＤ回路４４と、アドレス信号ＹＡ
０Ｔの出力をインバータ４１により反転させた信号と、
アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔとを入
力とするＮＡＮＤ回路４５と、アドレス信号ＹＡ０Ｔ
と、アドレス信号ＹＡ１Ｔと、アドレス信号ＹＡ８Ｔと
を入力とするＮＡＮＤ回路４６と、ＮＡＮＤ回路４３か
ら４６の出力のそれぞれを反転させるインバータ４７か
ら５０と、インバータ４７の出力信号と、ＹＲＥＤＢ信
号とを入力とするＮＡＮＤ回路５１と、インバータ４８
の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ
回路５２と、インバータ４９の出力信号と、ＹＲＥＤＢ
信号とを入力とするＮＡＮＤ回路５３と、インバータ５
０の出力信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮ
Ｄ回路５４と、ＮＡＮＤ回路５１から５４の出力をそれ
ぞれ反転させるインバータ５５から５８により構成され
る。

【００３５】上記構成の第１のＹプリデコーダ回路４０
は、アドレス信号ＹＡ０ＴとＹＡ1Ｔを入力するデコー
ド回路であり、ＹＡ８Ｔ信号、ＹＲＥＤＢ信号の論理に
より４つのプリデコード信号Ｙ０Ｎ１Ｎ８Ｔ，Ｙ０Ｔ１
Ｎ８Ｔ，Ｙ０Ｎ１Ｔ８Ｔ，Ｙ０Ｔ１Ｔ８Ｔの活性、非活
性を決める。なお、プリデコード信号を表す記号におい
て、“Ｔ”は、アドレス信号ＹＡｊＴが“Ｈ”レベルの
状態にあることを示しており、“Ｎ”は、アドレス信号
ＹＡｊＮが“Ｌ”レベルの状態にあることを表している
ものとする。例えば、プリデコード信号「Ｙ０Ｎ１Ｔ８
Ｔ」は、アドレス信号「ＹＡ０Ｎ」が“Ｌ”レベルで、
アドレス信号「ＹＡ１Ｔ」が“Ｈ”レベルで、アドレス
信号「ＹＡ８Ｔ」も“Ｈ”レベルにある時に出力される
信号であるものとする。

【００３６】図２に示された第１のＹプリデコード回路
４０では、ＹＡ８ＴをＹＡ０Ｔ、ＹＡ１Ｔを入力とする
ＮＡＮＤ回路に入力し、ＹＡ８Ｔが“Ｈ”レベルの時に
活性する。また、ＹＲＥＤＢ信号は、ＹＡｊＴのデコー
ド信号とＮＡＮＤの論理をとり、ＹＲＥＤＢ信号が
“Ｈ”レベルの時に活性、“Ｌ”レベルの時に非活性と
なる。

【００３７】次に、図３を参照しながら第２のプリデコ
ーダ回路６０の構成について説明する。図３に示される
ように、第２のプリデコーダ回路６０は、アドレス信号
ＹＡ０Ｔの出力を反転させるインバータ６１と、アドレ
ス信号ＹＡ１Ｔの出力を反転させるインバータ６２と、
アドレス信号ＹＡ８Ｔの出力を反転させるインバータ６
３と、アドレス信号ＹＡ０Ｔの出力をインバータ６１に
より反転させた信号と、アドレス信号ＹＡ１Ｔの出力を
インバータ６２により反転させた信号と、アドレス信号
ＹＡ８Ｔの出力をインバータ６３により反転させた信号
とを入力とするＮＡＮＤ回路６４と、アドレス信号ＹＡ
０Ｔと、アドレス信号ＹＡ１Ｔの出力をインバータ６２
により反転させた信号と、アドレス信号ＹＡ８Ｔの出力
をインバータ６３により反転させた信号とを入力とする
ＮＡＮＤ回路６５と、アドレス信号ＹＡ０Ｔの出力をイ
ンバータ６１により反転させた信号と、アドレス信号Ｙ
Ａ１Ｔと、アドレス信号ＹＡ８Ｔの出力をインバータ６
３により反転させた信号とを入力とするＮＡＮＤ回路６
６と、アドレス信号ＹＡ０Ｔと、アドレス信号ＹＡ１Ｔ
と、アドレス信号ＹＡ８Ｔの出力をインバータ６３によ
り反転させた信号とを入力とするＮＡＮＤ回路６７と、
ＮＡＮＤ回路６４から６７の出力をそれぞれに反転させ
るインバータ６８から７１と、インバータ６８によりＮ
ＡＮＤ回路６４の出力を反転させた信号と、ＹＲＥＤＢ
信号とを入力とするＮＡＮＤ回路７２と、インバータ６
９によりＮＡＮＤ回路６５の出力を反転させた信号と、
ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路７３と、イ
ンバータ７０によりＮＡＮＤ回路６６の出力を反転させ
た信号と、ＹＲＥＤＢ信号とを入力とするＮＡＮＤ回路
７４と、インバータ７１によりＮＡＮＤ回路６７の出力
を反転させた信号と、ＹＲＥＤＢ信号とを入力とするＮ
ＡＤＮ回路７５と、ＮＡＮＤ回路７２から７５の出力を
それぞれに反転させるインバータ７６から７９とを有し
て構成される。

【００３８】上記構成の第２のＹプリデコーダ回路６０
も、アドレス信号ＹＡ０ＴとＹＡ１Ｔを入力するデコー
ド回路であり、ＹＡ８Ｎ信号、ＹＲＥＤＢ信号の論理に
より４つのプリデコード信号Ｙ０Ｎ１Ｎ８Ｔ，Ｙ０Ｔ１
Ｎ８Ｔ，Ｙ０Ｎ１Ｔ８Ｔ，Ｙ０Ｔ１Ｔ８Ｔの活性、非活
性を決める。

【００３９】図３に示された第２のＹプリデコード回路
６０では、ＹＡ８ＮをＹＡ０Ｔ、ＹＡ１ＴのＮＡＮＤ回
路に入力し、ＹＡ８Ｎが“Ｌ”レベルの時に活性する。
また、ＹＲＥＤＢ信号は、ＹＡｊＴのデコード信号とＮ
ＡＮＤの論理をとり、ＹＲＥＤＢが“Ｈ”の時に活性、
“Ｌ”の時に非活性となる。

【００４０】このように、ＹＲＥＤＢ信号が“Ｌ”レベ
ルの時には、後述するＹデコーダ回路へＹＡ０Ｔ，ＹＡ
１Ｔ，ＹＡ８Ｔ信号をプリデコードしたプリデコード信
号を出力しないことにより、Ｙデコード回路が非活性と
なり、通常セルへのアクセスを中止することができる。

【００４１】次に、図４を参照しながら、第３のＹプリ
デコーダ回路８０の構成について説明する。図４には、
アドレス信号ＹＡ２Ｔ、ＹＡ３Ｔ、ＹＡ４Ｔをプリデコ
ードする第３のＹプリデコード回路８０の構成が示され
ている。図４に示されるように、この第３のＹプリデコ
ード回路８０は、アドレス信号ＹＡ２Ｔの出力を反転さ
せるインバータ８１、８４と、アドレス信号ＹＡ３Ｔの
出力を反転させるインバータ８２、８５と、アドレス信
号ＹＡ４Ｔの出力を反転させるインバータ８３と、アド
レス信号ＹＡ２Ｔの出力をインバータ８１により反転さ
せた信号と、アドレス信号ＹＡ３Ｔの出力をインバータ
８２により反転させた信号と、アドレス信号ＹＡ４Ｔの
出力をインバータ８３により反転させた信号とを入力と
するＮＡＮＤ回路８６と、アドレス信号ＹＡ２Ｔと、ア
ドレス信号ＹＡ３Ｔの出力をインバータ８２により反転
させた信号と、アドレス信号ＹＡ４Ｔの出力をインバー
タ８３により反転させた信号とを入力とするＮＡＮＤ回
路８７と、アドレス信号ＹＡ２Ｔの出力をインバータ８
１により反転させた信号と、アドレス信号ＹＡ３Ｔと、
アドレス信号ＹＡ４Ｔの出力をインバータ８３により反
転させた信号とを入力とするＮＡＮＤ回路８８と、アド
レス信号ＹＡ２Ｔと、アドレス信号ＹＡ３Ｔと、アドレ
ス信号ＹＡ４Ｔの出力をインバータ８３により反転させ
た信号とを入力とするＮＡＮＤ回路８９と、アドレス信
号ＹＡ２Ｔの出力をインバータ８４により反転させた信
号と、アドレス信号ＹＡ３Ｔの出力をインバータ８５に
より反転させた信号と、アドレス信号ＹＡ４Ｔとを入力
とするＮＡＮＤ回路９０と、アドレス信号ＹＡ２Ｔと、
アドレス信号ＹＡ３Ｔの出力をインバータ８５により反
転させた信号と、アドレス信号ＹＡ４Ｔとを入力とする
ＮＡＮＤ回路９１と、アドレス信号ＹＡ２Ｔの出力をイ
ンバータ８４により反転させた信号と、アドレス信号Ｙ
Ａ３Ｔと、アドレス信号ＹＡ４Ｔとを入力とするＮＡＮ
Ｄ回路９２と、アドレス信号ＹＡ２Ｔと、アドレス信号
ＹＡ３Ｔと、アドレス信号ＹＡ４Ｔとを入力とするＮＡ
ＮＤ回路９３と、ＮＡＮＤ回路８６〜９３の出力をそれ
ぞれ反転させるインバータ９４から１０１とを有して構
成される。

【００４２】図４に示されたＹプリデコーダ回路８０
は、インバータ９４から、アドレス信号ＹＡ２Ｔ、ＹＡ
３Ｔ、ＹＡ４ＴがすべてＬレベルであった場合に、Ｙ２
Ｎ３Ｎ４Ｎ信号が出力される。インバータ９５からは、
アドレス信号ＹＡ２ＴがＨレベルで、アドレス信号ＹＡ
３Ｔ、ＹＡ４ＴがＬレベルであった場合に、Ｙ２Ｔ３Ｎ
４Ｎ信号が出力される。インバータ９６からは、アドレ
ス信号ＹＡ３ＴがＨレベルで、アドレス信号ＹＡ２Ｔ、
ＹＡ３ＴがＬレベルであった場合に、Ｙ２Ｎ３Ｔ４Ｎが
出力される。インバータ９７からは、アドレス信号ＹＡ
２ＴとＹＡ３ＴとがＨレベルで、アドレス信号ＹＡ４Ｔ
がＬレベルであった場合に、信号Ｙ２Ｔ３Ｔ４Ｎが出力
される。インバータ９８からは、アドレス信号ＹＡ２Ｔ
とＹＡ３ＴとがＬレベルで、アドレス信号ＹＡ４ＴがＨ
レベルであった場合に、信号Ｙ２Ｎ３Ｎ４Ｔが出力され
る。インバータ９９からは、アドレス信号ＹＡ２ＴとＹ
Ａ４ＴとがＨレベルで、アドレス信号ＹＡ３ＴがＬレベ
ルであった場合に、信号Ｙ２Ｔ３Ｎ４Ｔが出力される。
インバータ１００からは、アドレス信号ＹＡ３ＴとＹＡ
４ＴとがＨレベルで、アドレス信号ＹＡ２ＴがＬレベル
であった場合に、信号Ｙ２Ｎ３Ｔ４Ｔが出力される。イ
ンバータ１０１からは、アドレス信号ＹＡ２Ｔ，ＹＡ３
Ｔ，ＹＡ４ＴがすべてＨレベルであった場合に、信号Ｙ
２Ｔ３Ｔ４Ｔが出力される。なお、以下では、この第２
のＹプリデコーダ回路８０から出力される信号をＹＰＲ
Ｄ２と表す。

【００４３】次に、図５を参照しながら、第４のＹプリ
デコーダ回路１１０の構成を説明する。図５には、アド
レス信号ＹＡ５Ｔ、ＹＡ６Ｔ、ＹＡ７Ｔとをプリデコー
ドする第４のプリデコーダ回路１１０の構成が示されて
いる。図５に示されるように、この第４のＹプリデコー
ド回路１１０は、アドレス信号ＹＡ５Ｔの出力を反転さ
せるインバータ１１１、１１４と、アドレス信号ＹＡ６
Ｔの出力を反転させるインバータ１１２、１１５と、ア
ドレス信号ＹＡ７Ｔの出力を反転させるインバータ１１
３と、アドレス信号ＹＡ５Ｔの出力をインバータ１１１
により反転させた信号と、アドレス信号ＹＡ６Ｔの出力
をインバータ１１２により反転させた信号と、アドレス
信号ＹＡ７Ｔの出力をインバータ１１３により反転させ
た信号とを入力とするＮＡＮＤ回路１１６と、アドレス
信号ＹＡ５Ｔと、アドレス信号ＹＡ６Ｔの出力をインバ
ータ１１２により反転させた信号と、アドレス信号ＹＡ
７Ｔの出力をインバータ１１３により反転させた信号と
を入力とするＮＡＮＤ回路１１７と、アドレス信号ＹＡ
５Ｔの出力をインバータ１１１により反転させた信号
と、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔの
出力をインバータ１１３により反転させた信号とを入力
とするＮＡＮＤ回路１１８と、アドレス信号ＹＡ５Ｔ
と、アドレス信号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔの
出力をインバータ１１３により反転させた信号とを入力
とするＮＡＮＤ回路１１９と、アドレス信号ＹＡ５Ｔの
出力をインバータ１１４により反転させた信号と、アド
レス信号ＹＡ６Ｔの出力をインバータ１１５により反転
させた信号と、アドレス信号ＹＡ７Ｔとを入力とするＮ
ＡＮＤ回路１２０と、アドレス信号ＹＡ５Ｔと、アドレ
ス信号ＹＡ６Ｔの出力をインバータ１１５により反転さ
せた信号と、アドレス信号ＹＡ７Ｔとを入力とするＮＡ
ＮＤ回路１２１と、アドレス信号ＹＡ５Ｔの出力をイン
バータ１１４により反転させた信号と、アドレス信号Ｙ
Ａ６Ｔと、アドレス信号ＹＡ７Ｔとを入力とするＮＡＮ
Ｄ回路１２２と、アドレス信号ＹＡ５Ｔと、アドレス信
号ＹＡ６Ｔと、アドレス信号ＹＡ７Ｔとを入力とするＮ
ＡＮＤ回路１２３と、ＮＡＮＤ回路１１６から１２３の
出力をそれぞれに反転させるインバータ１２４から１３
１とを有して構成される。

【００４４】図５に示されたＹプリデコーダ回路７０
は、インバータ１２４から、アドレス信号ＹＡ５Ｔ、Ｙ
Ａ６Ｔ、ＹＡ７ＴがすべてＬレベルであった場合に、Ｙ
５Ｎ６Ｎ７Ｎ信号が出力される。インバータ１２５から
は、アドレス信号ＹＡ５ＴがＨレベルで、アドレス信号
ＹＡ６Ｔ、ＹＡ７ＴがＬレベルであった場合に、Ｙ５Ｔ
６Ｎ７Ｎ信号が出力される。インバータ１２６からは、
アドレス信号ＹＡ６ＴがＨレベルで、アドレス信号ＹＡ
５Ｔ、ＹＡ７ＴがＬレベルであった場合に、Ｙ５Ｎ６Ｔ
７Ｎが出力される。インバータ１２７からは、アドレス
信号ＹＡ５ＴとＹＡ６ＴとがＨレベルで、アドレス信号
ＹＡ７ＴがＬレベルであった場合に、信号Ｙ５Ｔ６Ｔ７
Ｎが出力される。インバータ１２８からは、アドレス信
号ＹＡ５ＴとＹＡ６ＴとがＬレベルで、アドレス信号Ｙ
Ａ７ＴがＨレベルであった場合に、信号Ｙ５Ｎ６Ｎ７Ｔ
が出力される。インバータ１２９からは、アドレス信号
ＹＡ５ＴとＹＡ７ＴとがＨレベルで、アドレス信号ＹＡ
６ＴがＬレベルであった場合に、信号Ｙ５Ｔ６Ｎ７Ｔが
出力される。インバータ１３０からは、アドレス信号Ｙ
Ａ６ＴとＹＡ７ＴとがＨレベルで、アドレス信号ＹＡ５
ＴがＬレベルであった場合に、信号Ｙ５Ｎ６Ｔ７Ｔが出
力される。インバータ１３１からは、アドレス信号ＹＡ
５Ｔ，ＹＡ６Ｔ，ＹＡ７ＴがすべてＨレベルであった場
合に、信号Ｙ５Ｔ６Ｔ７Ｔが出力される。なお、以下で
は、この第４のＹプリデコーダ回路１００から出力され
る信号をＹＰＲＤ３と表す。

【００４５】次に、図６及び図７を参照しながら、Ｙデ
コーダ回路３の構成について説明する。Ｙデコーダ回路
３は、第１のＹデコーダ回路１４０と、第２のＹデコー
ダ回路１５０とを有して構成される。なお、図６には第
１のＹデコーダ回路１４０の構成が示され、図７には第
２のＹデコーダ回路１５０の構成が示されている。

【００４６】図６に示された第１のＹデコーダ回路１４
０は、図２に示された第１のＹプリデコーダ回路４０か
らの信号Ｙ０Ｎ１Ｎ８Ｔと、図４に示された第３のＹプ
リデコーダ回路８０からの信号ＹＰＲＤ２と、図５に示
された第４のＹプリデコーダ回路１１０からの信号ＹＰ
ＲＤ３とを入力とするＮＡＮＤ回路１４１と、第１のＹ
プリデコーダ回路４０からの信号Ｙ０Ｔ１Ｎ８Ｔと、第
３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、
第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３
とを入力とするＮＡＮＤ回路１４２と、第１のＹプリデ
コーダ回路４０からの信号Ｙ０Ｎ１Ｔ８Ｔと、第３のＹ
プリデコーダ回路８０からの信号ＹＰＲＤ２と、第４の
Ｙプリデコーダ回路１１０から信号ＹＰＲＤ３とを入力
とするＮＡＮＤ回路１４３と、第１のＹプリデコーダ回
路４０からの信号Ｙ０Ｔ１Ｔ８Ｔと、第３のＹプリデコ
ーダ回路８０からの信号ＹＰＲＤ２と、第４のＹプリデ
コーダ回路からの信号ＹＰＲＤ３とを入力とするＮＡＮ
Ｄ回路１４４と、ＮＡＮＤ回路１４１から１４４の出力
をそれぞれ反転させるインバータ１４５から１４８とを
有して構成される。各インバータ１４５から１４８から
は、通常セルを選択するスイッチ信号ＹＳＷ０、ＹＳＷ
１、ＹＳＷ２、ＹＳＷ３がそれぞれ出力される。

【００４７】また、図７に示された第２のＹデコーダ回
路１５０は、図３に示された第２のＹプリデコーダ回路
６０からの信号Ｙ０Ｎ１Ｎ８Ｎと、図４に示された第３
のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、図
５に示された第４のＹプリデコーダ回路１１０からの信
号ＹＰＲＤ３とを入力とするＮＡＮＤ回路１５１と、第
２のＹプリデコーダ回路６０からの信号Ｙ０Ｔ１Ｎ８Ｎ
と、第３のＹプリデコーダ回路８０からの信号ＹＰＲＤ
２と、第４のＹプリデコーダ回路１１０からの信号ＹＰ
ＲＤ３とを入力とするＮＡＮＤ回路１５２と、第２のＹ
プリデコーダ回路６０からの信号Ｙ０Ｎ１Ｔ８Ｔと、第
３のＹプリデコーダ回路８０からの信号ＹＰＲＤ２と、
第４のＹプリデコーダ回路１１０からの信号ＹＰＲＤ３
とを入力とするＮＡＮＤ回路１５３と、第２のＹプリデ
コーダ回路６０からの信号Ｙ０Ｔ１Ｔ８Ｎと、第３のプ
リデコーダ回路８０からの信号ＹＰＲＤ２と、第４のＹ
プリデコーダ回路１１０からの信号ＹＰＲＤ３とを入力
とするＮＡＮＤ回路１５４と、ＮＡＮＤ回路１５１から
１５４の出力をそれぞれに反転させるインバータ１５５
から１５８とを有して構成される。各インバータから
は、通常セルを選択するスイッチ信号ＹＳＷ４、ＹＳＷ
５、ＹＳＷ６、ＹＳＷ７がそれぞれ出力される。

【００４８】次に、図８を参照しながら冗長Ｙスイッチ
回路４の構成について説明する。図８に示される冗長Ｙ
スイッチ回路４は、２段のインバータ１６１、１６２に
より構成される。この構成の冗長Ｙスイッチ回路４は、
冗長回路部６からの信号ＲＹＳｎに対応するように冗長
回路毎に設けられている。この２段のインバータ１６
１、１６２を介して出力される信号が冗長セルを選択す
るＲＹＳＷｎとなって出力される。

【００４９】上記構成の半導体記憶装置は、冗長セルの
使用／不使用を意味する信号ＹＲＥＤＢにて、通常セル
用のＹデコーダ回路を「冗長セル使用時に非活性、不使
用時に活性」と制御する半導体記憶装置であって、冗長
セルから通常セルへアクセスが切り替わる際の上記ＹＲ
ＥＤＢ信号の非活性化をクロック同期信号ＹＲＤにて行
うことにより、通常セルへのアクセス遅れを防ぐことを
目的とする。

【００５０】この目的を達成するために、本実施形態で
は、冗長セルから通常セルへアクセスが切り替わる際、
ヒューズ節点をクロック同期信号ＹＲＤにてプリチャー
ジ後、アドレス信号ＹＡｊＴにてヒューズ節点のチャー
ジを引き抜き、冗長セルの使用／不使用を意味する信号
ＹＲＥＤＢを“Ｌ”レベルから“Ｈ”レベルとするが、
ＹＲＥＤＢ信号が“Ｌ”レベルの時に、クロック同期信
号の１ショットパルスにていち早くＹＲＥＤＢ信号を
“Ｌ”レベルから“Ｈ”レベルにする論理を含む構成と
する。

【００５１】これにより、通常セル用のデコーダの活性
化を早めることが可能となり、冗長セルから通常セルへ
のアクセスが切り替わる際の通常セルのスイッチ信号Ｙ
ＳＷを、通常セルから通常セルへアクセスが切り替わる
際のそれと同等の時刻に活性化することができる。

【００５２】通常セル１と冗長セル２の選択は、Ｙアド
レス信号ＹＡｊＴが生成された後の冗長回路部での判定
結果で決まる。冗長セル「使用」と判定されると、冗長
回路部からの冗長セル使用／不使用を決定する信号ＹＲ
ＥＤＢにより、Ｙプリデコーダ回路は非活性となり、Ｙ
プリデコード信号を発生しない。一方、冗長回路から
は、冗長Ｙスイッチ活性信号ＲＹＳが出力され、冗長Ｙ
スイッチ回路より冗長Ｙスイッチ信号ＲＹＳＷが出力さ
れる。

【００５３】また、冗長セル「未使用」と判定される
と、ＹＲＥＤＢ信号が出力され、Ｙプリデコーダ回路よ
りＹプリデコード信号が出力され、Ｙデコーダ回路より
通常セルを選択するスイッチ信号ＹＳＷが出力される。

【００５４】次に、アドレス信号ＹＡｊＴが入力された
際のヒューズ接点の動作について、図１を参照しながら
説明する。

【００５５】まず、冗長セルに対応したアドレス信号が
入力されると、この“Ｈ”レベルの信号がゲート入力さ
れるＮチャネルトランジスタに接続されたヒューズ、及
びインバータ２６を介して“Ｈ”レベルが入力される、
他の選択されていないアドレス信号をゲート入力とする
Ｎチャネルトランジスタに接続されたヒューズとがカッ
トされることにより、ヒューズ節点のレベルを“Ｈ”レ
ベルに保つことができる。

【００５６】また、通常セルに対応するアドレス信号が
入力されると、このアドレス信号が“Ｈ”レベルでゲー
ト入力されるＮチャネルトランジスタに接続されたヒュ
ーズ、及びインバータ２６を介して“Ｈ”レベルが入力
される他の選択されていないアドレス信号をゲート入力
とするＮチャネルトランジスタが導通することにより、
ヒューズ節点にチャージされた電荷を引き抜き、ヒュー
ズ節点を“Ｌ”レベルにすることができる。

【００５７】次に、上記構成による動作を図１及び図９
を参照しながらより詳細に説明する。まず、ＲＥＡＤも
しくはＷＲＩＴＥ時に信号φが“Ｌ”レベルになり、冗
長回路が活性化される。外部からＣＬＫが入力される
と、ＣＨＩＰ内部のＣＬＫである信号ＩＣＬＫが、１シ
ョット“Ｈ”となり、ＹＲＤはそれに同期して１ショッ
ト“Ｌ”を出力する。ＹＳＷの選択のされ方は、「通常
セル→通常セル」、「通常セル→冗長セル」、「冗長セ
ル→冗長セル」、「冗長セル→通常セル」の４パターン
が存在する。

【００５８】図９（ａ）の「通常セル→通常セル」とい
うアクセスの場合から説明する。通常セルが選択されて
いる場合には、ヒューズ節点はヒューズとＮチャネルト
ランジスタによりチャージが引き抜かれるので、ヒュー
ズ節点００から１１は、すべて“Ｌ”レベルとなり、Ｙ
ＲＥＢ０、１は“Ｌ”レベルとなり、ＹＲＥ０、１、２
はすべて“Ｌ”レベル、従って、ＹＲＥＤＢ信号は
“Ｈ”レベルになる。

【００５９】「通常セルから通常セル」へアクセスが切
り替わる場合は、ＹＲＤ信号にてヒューズ節点をプリチ
ャージ中に、ＹＡｊＴによりいずれかのＮチャネルトラ
ンジスタが導通し、ヒューズを介してチャージを引き抜
くのでヒューズ節点は、わずかにＧＮＤレベルから上昇
する程度であり、ＹＲＥＢ０，１、ＹＲＥ０，１は前の
状態から変化しない。よって、１ショットパルス生成回
路８から出力されるＹＲＤＢの１ショット“Ｈ”があっ
てもなくても、ＹＲＥＢ０、１が“Ｈ”であるので、Ｙ
ＲＥＤＢは“Ｈ”レベルのままとなる。従って、ＹＡｊ
Ｔの変化を受けて、ＹＳＷがＹデコーダより出力され
る。なお、通常ＹＳＷは複数選択されることのないよ
う、クロスポイントがＧＮＤレベルに近いレベル（以
下、“ＬＯＷ”クロス）となるよう調整する。この場合
のアクセスは従来と全く変わらないことになる。

【００６０】次に、「通常セルから冗長セル」にアクセ
スが切り替わる場合の動作を、図９（ｂ）を参照ながら
説明する。通常セルが選択されている場合は、図９
（ａ）と同じである。次のサイクルで、冗長セルに相当
するアドレス信号ＹＡｊＴに切り替わると、ＹＲＤによ
りヒューズ節点がプリチャージ中に、ＹＡｊＴにより全
てのＮチャネルトランジスタが非導通となり、ヒューズ
及びＮチャネルトランジスタによるチャージの引き抜き
パスが存在しなくなるので、ヒューズ節点は“Ｌ”レベ
ルから“Ｈ”レベルに変化する。

【００６１】通常セルからヒューズ節点００に相当する
冗長セルに切り替わるとすると、ヒューズ節点００が
“Ｌ”レベルから“Ｈ”レベルになり、他の節点はＧＮ
Ｄレベルであるから、ＹＲＥＢ０が“Ｈ”レベルから
“Ｌ”レベルに変化する。ここで、ＹＲＤＢが１ショッ
ト”Ｈ“を出力中なら、ＹＲＥ０は”Ｌ“であるが、出
力後ならＹＲＥＢ０を受けて“Ｌ”レベルから“Ｈ”レ
ベルになる。よって、ＹＲＥＤＢは“Ｈ”レベルから
“Ｌ”レベルになり、Ｙプリデコーダ回路は、非活性と
なり、通常セル用のスイッチ信号ＹＳＷは出力されなく
なる。一方、冗長セル用のスイッチ信号ＲＹＳＷは、ヒ
ューズ節点００から２段のバッファ１７を介してＲＹＳ
０が“Ｌ”レベルから“Ｈ”レベルになることにより活
性化される。通常、冗長セル用のスイッチ信号ＲＹＳＷ
は通常用に比べ段数が少ないので、通常ＹＳＷよりも速
い時刻に活性化される。従って、図９に示されるように
“Ｌ”クロスではなく、ほぼセンターのレベルにてクロ
スする。通常ＹＳＷに合わせる場合は、段数を多くする
などすればよい。

【００６２】次に、「冗長セルから通常セル」に切り替
わる場合の動作を、図９（ｃ）を参照しながら説明す
る。冗長セルが選択されている場合は、図９（ｂ）と同
じで、ヒューズ節点は“Ｌ”レベル、ＹＲＥＢは“Ｌ”
レベル、ＹＲＥは“Ｈ”レベル、ＹＲＥＤＢは“Ｌ”レ
ベルである。次のサイクルで、通常セルに相当するアド
レス信号ＹＡｊＴに切り替わると、ＹＲＤによりヒュー
ズ節点がプリチャージ中に、ＹＡｊＴにより、いずれか
のＮｃｈトランジスタが導通し、ヒューズを介してチャ
ージを引き抜くので、ヒューズ節点は“Ｈ”レベルから
“Ｌ”レベルに変化する。ヒューズ節点００に相当する
冗長セルから切り替わるとすると、ヒューズ節点００が
“Ｈ”レベルから“Ｌ”レベルになり、他の節点はＧＮ
Ｄレベルであるから、ＹＲＥＢ０が“Ｌ”レベルから
“Ｈ”レベルに変化する。しかし、それよりも前にＹＲ
ＤＢがＹＲＤを受けて“Ｌ”レベルから“Ｈ”レベルに
なるので、ＹＲＥ０はＹＲＥＢに関わらず“Ｈ”レベル
から“Ｌ”レベルに遷移し、ＹＲＥＤＢは“Ｌ”レベル
から“Ｈ”レベルになる。したがって、Ｙプリデコーダ
は活性化し、通常ＹＳＷが出力される。このＹＳＷ信号
の活性化時刻は、ＹＡｊＴ信号によって決定されるの
で、通常セルから通常セルへアクセスが切り替わる時の
活性化時刻と同等になる。

【００６３】従来の半導体記憶装置においては、図９
（ｃ）に示されるようにＹＲＥＢ０が“Ｌ”レベルから
“Ｈ”レベルに遷移し、ＹＲＥ０が“Ｈ”レベルから
“Ｌ”レベルに遷移し、ＹＲＥＤＢが“Ｌ”レベルから
“Ｈ”レベルに遷移するというアクセスであった（図中
の点線の遷移）。従って、Ｙプリデコーダ回路にＹＡｊ
Ｔ信号が到着していても、ＹＲＥＤＢが“Ｌ”レベルか
ら“Ｈ”レベルに遷移するのが遅く、通常セル選択用の
ＹＳＷの活性化は、点線のように遅れてしまっていた。
それに対して本実施形態では、ＹＲＤＢからの太い実線
のパスで、ＹＲＥＤＢのいち速い活性化が可能になる。

【００６４】なお、ＹＲＤＢは１ショット“Ｈ”である
ので、やがては“Ｈ”レベルから“Ｌ”レベルに遷移す
る。よって、“Ｌ”レベルになった後もＹＲＥＢ０が
“Ｌ”レベルであるとＹＲＥ０が再び“Ｈ”レベルにな
り、ＹＲＥＤＢは“Ｈ”レベルから“Ｌ”レベルに遷移
してしまう。このような不具合を防止するために、ＹＲ
ＥＤＢの１ショット“Ｈ”の時間を１ショットパルス生
成回路内のディレイ素子２４にて調整する。

【００６５】最後に、「冗長セルから冗長セル」にアク
セスが切り替わる場合を図９（ｄ）を用いて説明する。
冗長セルが選択されている場合は、図９（ｃ）と同じ
で、ヒューズ節点は“Ｈ”レベル、ＹＲＥＢは“Ｌ”レ
ベル、ＹＲＥは“Ｈ”レベル”、ＹＲＥＤＢは“Ｌ”レ
ベルである。

【００６６】次のサイクルで、別の冗長セルに相当する
ＹＡｊＴに切り替わる場合について説明する。ヒューズ
節点００からヒューズ節点１０に相当する冗長セルへ切
り替わるとすると、ＹＲＤによりヒューズ節点００がプ
リチャージ中に、ＹＡｊＴにより、いずれかのＮｃｈト
ランジスタが導通し、ヒューズを介してチャージを引き
抜くので、ヒューズ節点００は“Ｈ”レベルから“Ｌ”
レベルに遷移する。ヒューズ節点００からは冗長セルか
ら通常セルへの切り替え動作が始まるのであるから、Ｙ
ＲＤＢが“Ｌ”レベルから“Ｈ”レベルになることによ
り、ＹＲＥＢが“Ｈ”レベルから“Ｌ”レベルに遷移
し、ＹＲＥＤＢが“Ｌ”レベルから“Ｈ”レベルに遷移
する。同時に、ヒューズ節点1 ０からは通常セルから冗
長セルへの切り替え動作が始まるのであるから、ヒュー
ズ節点１０が“Ｌ”レベルから“Ｈ”レベルに遷移する
ことにより、ＹＲＥＢ１が“Ｈ”レベルから“Ｌ”レベ
ルに遷移する。これを受けて、ＹＲＥ０は再び“Ｌ”レ
ベルから“Ｈ”レベルになる。よって、ＹＲＥＤＢは再
び“Ｈ”レベルから“Ｌ”レベルとなって、Ｙプリデコ
ーダ回路を非活性にする。ヒューズ節点１０に相当する
冗長セル用のＲＹＳＷはヒューズ節点００に相当するＲ
ＹＳＷと同様に、２段のバッファを介して活性される。

【００６７】この場合は、ＹＲＤＢの１ショット“Ｈ”
の時間が長いと、その分ＹＲＥＤＢの“Ｈ”時間が長く
なり、結果として活性されてはならない通常セル用のＹ
ＳＷが活性されてしまう。よって、ＹＲＤＢの１ショッ
ト“Ｈ”は長すぎても短すぎてもよくなく、１ショット
パルス生成回路のディレイ素子２４の時間調整を注意し
て行う必要がある。

【００６８】図１０に、メモリセルアレイを選択するス
イッチ信号ＹＳＷがメモリセルアレイに入力されてか
ら、データが出力されるまでのアクセスパスを示す。図
１０に示されるように、通常セル用選択信号ＹＳＷが選
択され、メモリセルアレイからのデータが、データバス
へ微小差電位としてデータバスに伝搬し、データアンプ
１７１へ入力される。その後、ＰＩＯという信号が活性
化されて、微小差電位が増幅され、データラッチ回路１
７２、データアウトバッファ回路１７３、アウトプット
トランジスタ回路１７４を介してデータ（ＤＱ）が出力
される。

【００６９】アクセスタイムは、一般にクロック信号が
入力されてからＤＱが“Ｈ”レベル、または“Ｌ”レベ
ルとなるまでの時間を意味し、ｔＡＡと呼んでいる。

【００７０】図１０中、φ１，φ２はシンクロナスＤＲ
ＡＭでいうＣＡＳレイテンシに対応して制御される信号
であり、例えばＣＡＳレイテンシ＝２の時はφ２をＣＬ
Ｋ同期に、ＣＡＳレイテンシ＝３の時はφ１、φ２をそ
れぞれＣＬＫ同期に、というように制御する。ｔＡＡを
速くするほど、ＣＡＳレイテンシ＝２及び３でのサイク
ルタイムを速くできるので、如何にｔＡＡを速くするこ
とができるかが製品開発にあたって最優先となる。

【００７１】なお、ＣＡＳレイテンシとは、図１１に示
されるようにＲＥＡＤのコマンドが入力されてから出力
までに必要なクロックのカウント数である。

【００７２】また、図１０に示された信号ＰＩＯは、デ
ータアンプ回路１７１に入力される制御信号であり、図
１２に示されるようにクロック同期信号ＹＲＤの遷移タ
イミングに対して所定の遅延時間を取って遷移する信号
である。データアンプ回路１７１の動作前には、予め微
小電位を十分にデータアンプ回路の入力部に与えておか
なければならない。微小差電位をデータアンプの入力部
に十分に与えておかないと、誤データを増幅してしまう
ことがあるからである。従って、ＹＳＷの遷移タイミン
グとＰＩＯの遷移タイミングには一定の間隔を確保して
おかなければならない。従って、最も遅いＹＳＷの遷移
タイミングに対してＰＩＯの遷移タイミングを調節す
る。

【００７３】また、図１０に示されたφ１は、ＣＡＳレ
イテンシ＝３の時のみデータラッチ回路１７２に保持し
たデータをデータアウトバッファ回路１７３に転送する
転送タイミングを制御する信号である。また、図１０に
示されたデータアウトバッファ回路１７３に入力される
ＯＥ信号は、データアウトバッファ回路１７３からアウ
トプットトランジスタ回路１７４へのデータの転送を可
能とする信号であり、図１２に示されるように、可能な
時刻となると転送タイミングとなると“Ｈ”レベルの状
態に遷移する。また、アウトプットトランジスタ回路１
７４に入力されるφ２は、ＣＡＳレイテンシ＝２及び３
の時にアウトプットトランジスタ回路１７４がデータを
出力するタイミングを制御する信号である。

【００７４】図１３に、本実施形態と従来の半導体記憶
装置の「冗長セルから通常セル」にアクセスが切り換わ
る際のアクセスタイミングの差異を示す。ＰＩＯ信号が
遷移してからデータが出力されるまでのタイムは、図１
２または図１４に示されるようにアドレス信号によらず
一定であり、４．２ｎｓである。よって、ｔＡＡの２／
３はクロック信号が入力されてからＹＳＷ信号が出力さ
れるまでのアクセスにかかる時間であり、ＹＳＷの高速
化がｔＡＡの高速化につながるといえる。

【００７５】図１３に示されるように、従来の半導体記
憶装置においては、冗長セルから通常セルにアクセスが
切り替わり、スイッチ信号ＹＳＷが出力されるまでにか
かる時間は、８．５ｎｓと大幅にかかり、ＰＩＯ信号が
出力されるまでにかかる時間７．５ｎｓよりも遅れてし
まう。この時のＹＳＷの遷移は、アドレス信号の遷移タ
イミングではなく、ＹＲＥＤＢ信号の遷移タイミングに
よるものであるから、ＹＳＷのアクセスとしては最も遅
くなる。なぜなら、通常セルのＹＳＷのアクセスはアド
レス信号ＹＡｊＴで決まり、冗長セルのＹＳＷのアクセ
スはヒューズ節点からの２段のバッファを介しているの
で通常セルのＹＳＷよりも速いからである。

【００７６】ＹＳＷの遷移タイミングとＰＩＯ信号の遷
移タイミングとの時間差を０．８ｎｓとすると、ＰＩＯ
信号の遷移タイミングは７．９ｎｓから９．３ｎｓと大
幅に遅らせなければならない。この時、データが出力さ
れるには、１３．５ｎｓかかる。

【００７７】これに対し、本実施形態では、図１３に示
されるようにＹＲＥＤＢ信号の遷移にかかる時間が５．
４ｎｓと従来より、１．４ｎｓも速くなり、通常セルの
ＹＳＷが遷移するのにかかる時間も７．１ｎｓと、通常
セルから通常セルにアクセスが切り換わる際のＹＳＷの
遷移時間と同等となる。従って、ＰＩＯ信号の遷移にか
ける時間も７．９ｎｓでよく、データを出力するまでに
かかる時間も１２．１ｎｓとなる。

【００７８】このように、本実施形態は、従来の半導体
記憶装置において１３．５ｎｓかかっていたｔＡＡを、
１２．１ｎｓにまで向上させることが可能となり、ＹＲ
ＥＤＢ信号の遷移にかかる時間の高速化に対する効果が
はっきりする。

【００７９】図１４から図１９に、上述した「通常セル
→冗長セル」、「冗長セル→冗長セル」、「冗長セル→
通常セル」の３パターンでの信号シミュレーション波形
を示す。

【００８０】まず、図１４に「通常セルから冗長セル」
にアクセスが切り換わる際に出力される信号のシュミレ
ーション波形を、図１５に、本実施形態において、同様
な状況で出力される信号のシミュレーション波形を示
す。このアクセスでは、冗長セルの選択信号であるＲＹ
ＳＷが、従来も本発明も７．０ｎｓに活性化されてお
り、ＹＲＥＤＢが“Ｈ”レベルから“Ｌ”レベルへの遷
移により、通常セルのＹＳＷが非活性になることが分か
る。

【００８１】次に、図１６に「冗長セルから冗長セル」
にアクセスが切り換わる際に出力される信号のシミュレ
ーション波形を、図１７に、本実施形態において、同様
な状況で出力される信号のシミュレーション波形を示
す。このアクセスでは、前アクセスでの冗長回路のヒュ
ーズ節点が“Ｈ”レベルから“Ｌ”レベルに遷移し、次
アクセスでの冗長回路のヒューズ節点が“Ｌ”レベルか
ら“Ｈ”レベルになるのがわかる。しかし、従来ではＹ
ＲＥＤＢ信号は“Ｌ”レベルであるのに対し、本実施形
態ではＹＲＤＢ信号により、一瞬“Ｈ”になり、すぐ
“Ｌ”に戻っているのが確認できる。これにより、通常
セルのＹＳＷが一瞬活性されるが、すぐ非活性になる。
ＹＲＤＢの“Ｈ”パルスが長いと通常セルＹＳＷも長く
活性されてしまうことになるので、“Ｈ”パルスの幅は
長くはできないことが分かる。このアクセスでもＲＹＳ
Ｗの活性は７．２ｎｓ程度であり、従来も本実施形と同
様である。

【００８２】最後に、図１８に「冗長セルから通常セ
ル」にアクセスが切り換わる際に出力される信号のシミ
ュレーション波形を、図１９に、本実施形態において、
同様な状況で出力される信号のシミュレーション波形を
示す。このアクセスでは、ＹＲＥＤＢ信号が“Ｌ”レベ
ルから“Ｈ”レベルになる時刻が従来は６．８ｎｓであ
るのに対し、本実施形態では５．４ｎｓと１．４ｎｓ高
速になっているのが分かる。従って、通常セルのＹＳＷ
も８．５ｎｓに対し、７．１ｎｓと本実施形態の方が速
い。ＹＲＥＤＢ信号の高速化分がＹＳＷの高速化に寄与
していることが分かる。

【００８３】上述のように本実施形態は、ヒューズ節点
のレベル変化を待たずにＹＲＥＤＢ信号が“Ｌ”レベル
から“Ｈ”レベルになるため、通常セルのプリデコーダ
が速く活性し、Ｙアドレス信号の変化により、ＹＳＷが
活性されるので、冗長セルから通常セルへアクセスが切
り替わる際のアクセスタイミングを、通常セルから通常
セルへアクセスが切り換わる際のそれと同等にまで向上
させることができる。よって、ＹＳＷの活性する時刻
は、Ｙアドレス信号の変化により決定されることになる
ので、データアンプ回路以降の内部信号の活性時刻はＹ
アドレス信号を基準に設定すればよいことになり、アク
セスタイム、及び動作マージンの大幅な向上をもたら
す。また、アクセスタイムの向上により、サイクルタイ
ムも向上する。なぜなら、図５でＣＡＳレイテンシ２の
時はφ２の制御を、ＣＡＳレイテンシ３の時はφ１、２
の制御を速い時刻に活性することができるからである。

【００８４】次に、図２０を参照しながら本発明の半導
体記憶装置に係る第２の実施形態の構成について説明す
る。図２０に示された本発明に係る第２の実施形態は、
回路構成は上記第１の実施形態と同一であるが、ＹＲＥ
ＤＢ信号を生成する論理部と、１ショットパルスを生成
する１ショットパルス生成回路１１とをプリデコーダ回
路側に設けたことを特徴としている。

【００８５】上述した第１の実施形態においては、冗長
回路部１０を一カ所にまとめて配置している構成を取っ
ているが、冗長回路部１０はヒューズの存在により、レ
イアウト上の制約を受け、配置場所が限定される。Ｙプ
リデコーダ回路、Ｙデコーダ回路は、メモリセルアレイ
領域の近傍に配置しているので、ＹＲＥＤＢ信号のライ
ンは長くなる。

【００８６】冗長回路部とＹプリデコーダ、Ｙデコーダ
が離れている場合、上述した第１の実施形態の構成で
は、ＹＲＥＤＢ信号のの配線長が長くなり、配線負荷が
大きくなってしまう。従って、ＹＲＥＤＢ信号を素早く
“Ｌ”レベルから“Ｈ”レベルとしても、この信号をＹ
プリデコーダ回路に伝搬するのが遅れてしまい、改善度
が減ってしまう。

【００８７】このような不具合を防止するために、ＹＲ
ＥＤＢ信号を生成する論理回路部と、１ｓｈｏｔパルス
生成回路１１をプリデコーダ側に配置し、ＹＲＥＤＢの
負荷を軽減させている。なお、逆に、ＹＲＥＢ信号の負
荷が大きくなってしまうが、ＹＲＥＤＢ信号の負荷との
バランスを考えてＹＲＥＤＢ信号を生成する論理回路部
を配置すればよい。即ち、ＹＲＥＤＢ信号の高速化が目
的であるものの、ヒューズ節点のレベルに応じてＹＲＥ
ＤＢ信号を生成する過程、及び生成したＹＲＥＤＢ信号
によりプリデコーダ回路を制御する過程が最適となるよ
うに配置する。

【００８８】なお、上述した実施形態は、本発明の好適
な実施の形態である。但し、これに限定されるものでは
なく、本発明の要旨を逸脱しない範囲内において種々変
形実施が可能である。

【００８９】

【発明の効果】以上の説明より明らかなように本発明
は、冗長セルから通常セルにアクセスを切り替える際
に、アドレス信号を入力するタイミングに使用されたク
ロック信号の遷移タイミングに同期して、信号を強制的
に活性化する活性化手段を有することにより、冗長セル
から通常セルへアクセスが切り換わる際のアクセス時間
が、通常セルのアクセス時間と同等にまで向上させるこ
とができる。

【００９０】また、第１のＮチャネル型トランジスタ
と、ヒューズとからなる複数の第１の部材と、第２のＮ
チャネル型トランジスタと、ヒューズとからなる複数の
第２の部材とがそれぞれラインに接続され、入力された
アドレス信号に応じて状態を変化させるヒューズ節点の
レベル変化を待たずに、活性化信号生成手段により、デ
コード回路を活性化させる信号を活性化させることによ
り、通常セルのプリデコーダ回路の活性化が速くなり、
Ｙアドレス信号の変化により通常セルを選択するＹＳＷ
を活性化することができる。よって、冗長セルから通常
セルへアクセスが切り換わる際のアクセスが通常セルの
アクセスと同等にまで向上させることができる。

【００９１】これにより、ＹＳＷを活性化する時刻をア
ドレス信号の変化により決定することができ、例えば、
データを出力する出力パスにおいて、データアンプ以降
の内部信号の活性化時刻をアドレス信号を基準に設定す
ればよく、アクセスタイム、動作マージンを大幅に向上
させることができる。また、アクセスタイムの向上によ
りサイクルタイムを向上させることも可能となる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置に係る実施形態の構成
を表す回路図である。

【図２】第１のＹプリデコーダ回路の構成を表す回路図
である。

【図３】第２のＹプリデコーダ回路の構成を表す回路図
である。

【図４】第３のＹプリデコーダ回路の構成を表す回路図
である。

【図５】第４のＹプリデコーダ回路の構成を表す回路図
である。

【図６】第１のＹデコーダ回路の構成を表す回路図であ
る。

【図７】第２のＹデコーダ回路の構成を表す回路図であ
る。

【図８】冗長Ｙスイッチ回路の構成を表す回路図であ
る。

【図９】冗長回路部の各部の信号出力タイミングを表す
タイミングチャートである。

【図１０】データの出力経路を表す回路図である。

【図１１】ＣＡＳレイテンシを説明するための図であ
る。

【図１２】外部アドレスが入力されてからデータが出力
されるまでの信号出力タイミングを表すタイミングチャ
ートである。

【図１３】本発明と従来の半導体記憶装置とのアクセス
タイムの差異を表す図である。

【図１４】半導体記憶装置の各部の出力する信号のシミ
ュレーション波形を表す図である。

【図１５】半導体記憶装置の各部の出力する信号のシミ
ュレーション波形を表す図である。

【図１６】半導体記憶装置の各部の出力する信号のシミ
ュレーション波形を表す図である。

【図１７】半導体記憶装置の各部の出力する信号のシミ
ュレーション波形を表す図である。

【図１８】半導体記憶装置の各部の出力する信号のシミ
ュレーション波形を表す図である。

【図１９】半導体記憶装置の各部の出力する信号のシミ
ュレーション波形を表す図である。

【図２０】本発明の半導体記憶装置に係る第２の実施形
態の構成を表す回路図である。

【図２１】半導体記憶装置の全体構成を表すブロック図
である。

【図２２】図２１に示された各部の出力する信号の流れ
を表す図である。

【図２３】半導体記憶装置内での信号の流れを説明する
ための図である。

【図２４】従来の冗長回路部の構成を表す回路図であ
る。

【符号の説明】

１ 通常セル ２ 冗長セル ３ Ｙデコーダ回路 ４ 冗長Ｙスイッチ回路 ５ Ｙプリデコーダ回路 ６ 冗長回路部 ７ ＹＲＤ信号生成部 ８ Ｙアドレス生成回路 ９、１０ 冗長回路 １１ １ショットパルス生成回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部から入力されたアドレス信号に基づ
   いて、冗長セルの使用／不使用を意味する信号を生成
   し、この信号により通常セル用のデコーダ回路を、前記
   冗長セル使用時に非活性、前記冗長セル不使用時に活性
   化するように制御する半導体記憶装置であって、 前記冗長セルから前記通常セルにアクセスを切り替える
   際に、アドレス信号を入力するタイミングに使用された
   クロック信号の遷移に同期して、前記信号を強制的に活
   性化する活性化手段を有することを特徴とする半導体記
   憶装置。
2. 【請求項２】 前記信号が非活性化状態になると、前記
   外部から入力されたアドレス信号のうちのいくつかを前
   記通常セル用のデコーダ回路に出力しないように制御す
   るプリデコーダ回路を有することを特徴とする請求項１
   記載の半導体記憶装置。
3. 【請求項３】 入力したアドレス信号が冗長セルに該当
   する信号であった場合に活性状態となり、前記入力した
   アドレス信号が通常セルに該当する信号であった場合に
   非活性状態となる複数の状態保持回路と、 前記状態保持回路のすべてが非活性状態にあると前記信
   号を活性状態とし、前記状態保持回路のうちのいずれか
   が活性状態にあると前記信号を非活性状態とする論理回
   路とを有することを特徴とする請求項１または２記載の
   半導体記憶装置。
4. 【請求項４】 少なくとも２の状態保持回路に保持され
   た状態を表す信号を入力とし、これらの信号のＮＯＲ論
   理を取る複数の第１のＮＯＲゲートと、 前記第１のＮＯＲゲートによりＮＯＲの論理を取られた
   信号を入力とし、これらの信号のＡＮＤ論理を取るＡＮ
   Ｄゲートと、 前記ＡＮＤゲートによりＡＮＤの論理を取られた信号
   と、前記活性化手段から出力される信号とを入力とし、
   これらの信号のＮＯＲ論理を取る第２のＮＯＲゲート
   と、 からなる論理回路が複数設けられ、 前記複数の論理回路から出力された、ＮＯＲの論理を取
   られた信号を入力とし、これらの信号のＮＯＲ論理を取
   る第３のＮＯＲゲートと、 を有し、 前記活性化手段は、前記クロック信号に同期したクロッ
   ク同期信号に同期して一瞬だけ活性化する信号を前記第
   ２のＮＯＲゲートに出力することを特徴とする請求項３
   記載の半導体記憶装置。
5. 【請求項５】 前記活性化手段は、 前記クロック同期信号を入力して、入力した信号を所定
   の時間遅延させる遅延手段と、 前記遅延手段により遅延を取った信号の出力を反転させ
   る出力反転手段と、 前記クロック信号に同期したクロック同期信号と、前記
   出力反転手段により出力される信号とを入力して、これ
   らの信号のＮＯＲ論理を取る第４のＮＯＲゲートと、 からなることを特徴とする請求項４記載の半導体記憶装
   置。
6. 【請求項６】 外部から入力されたアドレス信号に基づ
   き、冗長セルの使用／不使用を意味する信号を生成し、
   この信号にて、通常セル用のデコーダ回路を、前記冗長
   セル使用時に非活性、前記冗長セル不使用時に活性化さ
   せるように制御する半導体記憶装置であって、 前記アドレス信号をゲートに入力し、ドレイン側にヒュ
   ーズが接続され、ソースが接地された第１のＮチャネル
   型トランジスタと、該第１のＮチャネル型トランジスタ
   のドレイン側に接続された前記ヒューズとからなる複数
   の第１の部材と、前記アドレス信号をインバータにより
   反転させた信号をゲートに入力し、ドレイン側にヒュー
   ズが接続され、ソースが接地された第２のＮチャネル型
   トランジスタと、前記第２のＮチャネル型トランジスタ
   のドレイン側に接続された前記ヒューズとからなる複数
   の第２の部材とがラインにそれぞれ接続されたヒューズ
   節点と、 前記アドレス信号を入力するタイミングに使用されたク
   ロック信号に同期したクロック同期信号をゲート入力と
   し、ドレインが高位側電源に接続され、前記ソースが前
   記ヒューズ節点に接続され、該ヒューズ節点に電荷をチ
   ャージする第１のＰチャネル型トランジスタと、 ドレインに前記ヒューズ節点が接続され、ソースが接地
   され、ゲートに入力された信号により前記ヒューズ節点
   を活性化する第３のＮチャネル型トランジスタと、 前記ヒューズ節点の出力側に設けられ、前記ヒューズ節
   点の状態を反転させる第１のインバータ、及び該第１の
   インバータからの出力を反転させる第２のインバータ
   と、 前記ゲートが前記第１のインバータの出力側に接続さ
   れ、ドレインが高位側電源に接続され、ソースが前記ヒ
   ューズ節点に接続された第２のＰチャネル型トランジス
   タと、 を有する複数の冗長回路部と、 少なくとも２の冗長回路部の前記ヒューズ節点に保持さ
   れた状態を表す信号を入力とし、これらの信号のＮＯＲ
   論理を取る複数の第１のＮＯＲゲートと、 前記第１のＮＯＲゲートによりＮＯＲの論理を取られた
   信号を入力とし、これらの信号のＡＮＤ論理を取るＡＮ
   Ｄゲートと、 前記ＡＮＤゲートによりＡＮＤの論理を取られた信号
   と、アドレス信号を入力するタイミングに使用されたク
   ロック信号に同期したクロック同期信号に同期して一瞬
   だけ活性化する信号とを入力し、これらの信号のＮＯＲ
   論理を取る第２のＮＯＲゲートと、 前記クロック同期信号に同期して一瞬だけ活性化する信
   号を生成する活性化信号生成手段と、 からなる複数の論理回路部と、 前記複数の論理回路部から出力され、ＮＯＲの論理を取
   られた信号を入力とし、これらの信号のＮＯＲ論理を取
   る第３のＮＯＲゲートと、 を有することを特徴とする半導体記憶装置。
7. 【請求項７】 前記第３のＮＯＲゲートより出力される
   信号が活性化されると、前記アドレス信号のうちのいく
   つかを前記通常セル用のデコーダ回路に出力しないよう
   に制御するプリデコーダ回路を有することを特徴とする
   請求項６記載の半導体記憶装置。