JP2000030463A - 同期型半導体記憶装置 - Google Patents
同期型半導体記憶装置Info
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- JP2000030463A JP2000030463A JP10197625A JP19762598A JP2000030463A JP 2000030463 A JP2000030463 A JP 2000030463A JP 10197625 A JP10197625 A JP 10197625A JP 19762598 A JP19762598 A JP 19762598A JP 2000030463 A JP2000030463 A JP 2000030463A
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- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 外部アドレス信号のセットアップ時間が短い
同期型半導体記憶装置を提供する。 【解決手段】 ラッチ回路６１〜６４からなる前段アド
レス入力レジスタ６Ａとラッチ回路６５〜６８からなる
後段アドレス入力レジスタ６Ｂとの間にプリデコーダ５
を設ける。外部アドレス信号ＥＡ０，ＥＡ１の入力が遅
れてプリデコード信号／Ａ１・／Ａ０，／Ａ１・／Ａ
０，Ａ１・／Ａ０，Ａ１・Ａ０の生成が内部クロック信
号φ２の立上がりに間に合わない場合でも、後段アドレ
ス入力レジスタ６Ｂのラッチ回路６５〜６８によりプリ
デコード信号はラッチされる。
同期型半導体記憶装置を提供する。 【解決手段】 ラッチ回路６１〜６４からなる前段アド
レス入力レジスタ６Ａとラッチ回路６５〜６８からなる
後段アドレス入力レジスタ６Ｂとの間にプリデコーダ５
を設ける。外部アドレス信号ＥＡ０，ＥＡ１の入力が遅
れてプリデコード信号／Ａ１・／Ａ０，／Ａ１・／Ａ
０，Ａ１・／Ａ０，Ａ１・Ａ０の生成が内部クロック信
号φ２の立上がりに間に合わない場合でも、後段アドレ
ス入力レジスタ６Ｂのラッチ回路６５〜６８によりプリ
デコード信号はラッチされる。
Description
【０００１】
【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、さらに詳しくは、アドレス入力レジスタを
有するシンクロナスバーストスタティックランダムアク
セスメモリ（以下「ＢＳＲＡＭ」と略す）に関する。
装置に関し、さらに詳しくは、アドレス入力レジスタを
有するシンクロナスバーストスタティックランダムアク
セスメモリ（以下「ＢＳＲＡＭ」と略す）に関する。
【０００２】
【従来の技術】近年、コンピュータシステムの高速化の
ため、マイクロプロセッサと主記憶との間にキャッシュ
メモリを配置することが一般的となっている。キャッシ
ュメモリとしては、外部クロック信号に同期して動作す
るＢＳＲＡＭが広く普及している。
ため、マイクロプロセッサと主記憶との間にキャッシュ
メモリを配置することが一般的となっている。キャッシ
ュメモリとしては、外部クロック信号に同期して動作す
るＢＳＲＡＭが広く普及している。
【０００３】図８は、従来のＢＳＲＡＭの概略構成を示
すブロック図である。図８を参照して、このＢＳＲＡＭ
１は、メモリセルアレイ２と、クロックバッファ３と、
アドレスバッファ４と、プリデコーダ５と、アドレス入
力レジスタ６と、デコーダ７と、入出力（Ｉ／Ｏ）バッ
ファ８とを備える。図８では簡単のために、２ビットの
外部アドレス信号ＥＡ０，ＥＡ１に関連する回路のみが
代表的に示されているが、実際にはこれよりも多い複数
ビットの外部アドレス信号が与えられる。
すブロック図である。図８を参照して、このＢＳＲＡＭ
１は、メモリセルアレイ２と、クロックバッファ３と、
アドレスバッファ４と、プリデコーダ５と、アドレス入
力レジスタ６と、デコーダ７と、入出力（Ｉ／Ｏ）バッ
ファ８とを備える。図８では簡単のために、２ビットの
外部アドレス信号ＥＡ０，ＥＡ１に関連する回路のみが
代表的に示されているが、実際にはこれよりも多い複数
ビットの外部アドレス信号が与えられる。
【０００４】図９は、図８に示されたＢＳＲＡＭの動作
を示すタイミング図である。図９を参照して、クロック
バッファ３は、外部クロック信号ＣＬＫに応答して互い
に相補的な内部クロック信号φ１およびφ２を生成す
る。外部アドレス信号ＥＡ０，ＥＡ１は、内部クロック
信号φ１がＨ（論理ハイ）レベルの期間に入力される。
アドレスバッファ４は、外部アドレス信号ＥＡ０，ＥＡ
１に応答して互いに相補的な内部アドレス信号Ａ０，Ａ
１および／Ａ０，／Ａ１を生成する。ここで、外部アド
レス信号Ａ０の入力から内部アドレス信号／Ａ０の生成
までに遅延時間Ｄ１が生じる。続いて、プリデコーダ５
は、内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１に応
答してプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ
０，Ａ１・／Ａ０，Ａ１・Ａ０を生成する。ここで、内
部アドレス信号／Ａ０の発生からプリデコード信号／Ａ
１・／Ａ０の発生までに遅延時間Ｄ２が生じる。このと
き内部クロック信号φ１はＨレベルであるから、プリデ
コード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ
０，Ａ１・Ａ０はアドレス入力レジスタ６の前段のラッ
チ回路６１〜６４にラッチされる。続いて、内部クロッ
ク信号φ２の立上がりに応答して、前段のラッチ回路６
１〜６４にラッチされたプリデコード信号／Ａ１・／Ａ
０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０が後段の
ラッチ回路６５〜６８にそれぞれラッチされる。アドレ
ス入力レジスタ６は、このラッチされたプリデコード信
号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１
・Ａ０をデコーダ７に出力する。
を示すタイミング図である。図９を参照して、クロック
バッファ３は、外部クロック信号ＣＬＫに応答して互い
に相補的な内部クロック信号φ１およびφ２を生成す
る。外部アドレス信号ＥＡ０，ＥＡ１は、内部クロック
信号φ１がＨ（論理ハイ）レベルの期間に入力される。
アドレスバッファ４は、外部アドレス信号ＥＡ０，ＥＡ
１に応答して互いに相補的な内部アドレス信号Ａ０，Ａ
１および／Ａ０，／Ａ１を生成する。ここで、外部アド
レス信号Ａ０の入力から内部アドレス信号／Ａ０の生成
までに遅延時間Ｄ１が生じる。続いて、プリデコーダ５
は、内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１に応
答してプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ
０，Ａ１・／Ａ０，Ａ１・Ａ０を生成する。ここで、内
部アドレス信号／Ａ０の発生からプリデコード信号／Ａ
１・／Ａ０の発生までに遅延時間Ｄ２が生じる。このと
き内部クロック信号φ１はＨレベルであるから、プリデ
コード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ
０，Ａ１・Ａ０はアドレス入力レジスタ６の前段のラッ
チ回路６１〜６４にラッチされる。続いて、内部クロッ
ク信号φ２の立上がりに応答して、前段のラッチ回路６
１〜６４にラッチされたプリデコード信号／Ａ１・／Ａ
０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０が後段の
ラッチ回路６５〜６８にそれぞれラッチされる。アドレ
ス入力レジスタ６は、このラッチされたプリデコード信
号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１
・Ａ０をデコーダ７に出力する。
【０００５】ここで、ラッチ回路６５がプリデコード信
号／Ａ１・／Ａ０を確実にラッチするためには、内部ク
ロック信号φ２が立上がる前にラッチ回路６１によるプ
リデコード信号／Ａ１・／Ａ０のラッチが完了していな
ければならない。すなわち、プリデコード信号／Ａ１・
／Ａ０の発生から内部クロック信号φ２の立上がりまで
に、アドレス入力レジスタ６のセットアップ時間ｔｓｕ
（ｒｅｇ）が必要である。したがって、外部アドレス信
号Ａ０のセットアップ時間ｔｓとしては、上記遅延時間
Ｄ１およびＤ２とアドレス入力レジスタ６のセットアッ
プ時間ｔｓｕ（ｒｅｇ）とを加算した時間が少なくとも
必要である。すなわち、ｔｓ≧Ｄ１＋Ｄ２＋ｔｓｕ（ｒ
ｅｇ）でなければならない。
号／Ａ１・／Ａ０を確実にラッチするためには、内部ク
ロック信号φ２が立上がる前にラッチ回路６１によるプ
リデコード信号／Ａ１・／Ａ０のラッチが完了していな
ければならない。すなわち、プリデコード信号／Ａ１・
／Ａ０の発生から内部クロック信号φ２の立上がりまで
に、アドレス入力レジスタ６のセットアップ時間ｔｓｕ
（ｒｅｇ）が必要である。したがって、外部アドレス信
号Ａ０のセットアップ時間ｔｓとしては、上記遅延時間
Ｄ１およびＤ２とアドレス入力レジスタ６のセットアッ
プ時間ｔｓｕ（ｒｅｇ）とを加算した時間が少なくとも
必要である。すなわち、ｔｓ≧Ｄ１＋Ｄ２＋ｔｓｕ（ｒ
ｅｇ）でなければならない。
【０００６】
【発明が解決しようとする課題】したがって、外部アド
レス信号ＥＡ０，ＥＡ１の入力が遅くなり、外部アドレ
ス信号ＥＡ０，ＥＡ１の入力から内部クロック信号φ２
の立上がりまでの時間がセットアップ時間ｔｓよりも短
くなると、ラッチ回路６５〜６８はプリデコード信号／
Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ
０をラッチすることができず、その結果、アドレス入力
レジスタ６は正しい信号を出力することができない。
レス信号ＥＡ０，ＥＡ１の入力が遅くなり、外部アドレ
ス信号ＥＡ０，ＥＡ１の入力から内部クロック信号φ２
の立上がりまでの時間がセットアップ時間ｔｓよりも短
くなると、ラッチ回路６５〜６８はプリデコード信号／
Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ
０をラッチすることができず、その結果、アドレス入力
レジスタ６は正しい信号を出力することができない。
【０００７】一般に、ＲＡＭには歩留りを向上するため
に不良メモリセルをスペアメモリセルと置換する冗長回
路が設けられるが、この冗長回路にも上記のようなセッ
トアップ時間が必要である。そのため、外部アドレス信
号の入力が遅れると、冗長回路も正しく機能しないとい
う問題がある。
に不良メモリセルをスペアメモリセルと置換する冗長回
路が設けられるが、この冗長回路にも上記のようなセッ
トアップ時間が必要である。そのため、外部アドレス信
号の入力が遅れると、冗長回路も正しく機能しないとい
う問題がある。
【０００８】なお、特開平２−１６６６９６号公報（米
国特許５，０８６，４１４号）には、２段のラッチ回路
を備えたメモリが開示されているが、冗長回路は全く開
示されていない。
国特許５，０８６，４１４号）には、２段のラッチ回路
を備えたメモリが開示されているが、冗長回路は全く開
示されていない。
【０００９】それゆえに、この発明の目的は、外部アド
レス信号のセットアップ時間が短い同期型半導体記憶装
置を提供することである。
レス信号のセットアップ時間が短い同期型半導体記憶装
置を提供することである。
【００１０】
【課題を解決するための手段】この発明の１つの局面に
従うと、外部クロック信号に同期して動作する同期型半
導体記憶装置は、メモリセルアレイと、冗長メモリセル
アレイと、クロックバッファと、第１のラッチ回路と、
プリデコーダと、第２のラッチ回路と、デコーダと、プ
ログラム回路と、第３のラッチ回路と、冗長デコーダと
を備える。クロックバッファは、外部クロック信号に応
答して互いに相補的な第１および第２の内部クロック信
号を生成する。第１のラッチ回路は、第１の内部クロッ
ク信号に応答してアドレス信号をラッチする。プリデコ
ーダは、第１のラッチ回路からのアドレス信号に応答し
てプリデコード信号を生成する。第２のラッチ回路は、
第２の内部クロック信号に応答してプリデコーダからの
プリデコード信号をラッチする。デコーダは、第２のラ
ッチ回路からのプリデコード信号に応答してメモリセル
アレイをアクセスする。プログラム回路は、不良アドレ
スがプログラム可能で、第１のラッチ回路からのアドレ
ス信号がそのプログラムされた不良アドレスを指定する
ときイネーブル信号を生成する。第３のラッチ回路は、
第２の内部クロック信号に応答してイネーブル信号をラ
ッチする。冗長デコーダは、第３のラッチ回路からのイ
ネーブル信号に応答して冗長メモリセルアレイをアクセ
スする。
従うと、外部クロック信号に同期して動作する同期型半
導体記憶装置は、メモリセルアレイと、冗長メモリセル
アレイと、クロックバッファと、第１のラッチ回路と、
プリデコーダと、第２のラッチ回路と、デコーダと、プ
ログラム回路と、第３のラッチ回路と、冗長デコーダと
を備える。クロックバッファは、外部クロック信号に応
答して互いに相補的な第１および第２の内部クロック信
号を生成する。第１のラッチ回路は、第１の内部クロッ
ク信号に応答してアドレス信号をラッチする。プリデコ
ーダは、第１のラッチ回路からのアドレス信号に応答し
てプリデコード信号を生成する。第２のラッチ回路は、
第２の内部クロック信号に応答してプリデコーダからの
プリデコード信号をラッチする。デコーダは、第２のラ
ッチ回路からのプリデコード信号に応答してメモリセル
アレイをアクセスする。プログラム回路は、不良アドレ
スがプログラム可能で、第１のラッチ回路からのアドレ
ス信号がそのプログラムされた不良アドレスを指定する
ときイネーブル信号を生成する。第３のラッチ回路は、
第２の内部クロック信号に応答してイネーブル信号をラ
ッチする。冗長デコーダは、第３のラッチ回路からのイ
ネーブル信号に応答して冗長メモリセルアレイをアクセ
スする。
【００１１】上記同期型半導体記憶装置においては、外
部クロック信号の入力が遅れてプリデコード信号の生成
が第２の内部クロック信号の立上がりまたは立下がりに
間に合わない場合でも、第２のラッチ回路によりプリデ
コード信号がラッチされる。そのため、外部アドレス信
号のセットアップ時間を短くすることができる。
部クロック信号の入力が遅れてプリデコード信号の生成
が第２の内部クロック信号の立上がりまたは立下がりに
間に合わない場合でも、第２のラッチ回路によりプリデ
コード信号がラッチされる。そのため、外部アドレス信
号のセットアップ時間を短くすることができる。
【００１２】好ましくは、上記同期型半導体記憶装置は
さらに、アドレスバッファを備える。アドレスバッファ
は、外部アドレス信号に応答して互いに相補的な第１お
よび第２の内部アドレス信号を生成して第１のラッチ回
路に与える。あるいは、上記同期型半導体記憶装置はさ
らに、第１のアドレスバッファと、第２のアドレスバッ
ファとを備える。第１のアドレスバッファは、外部アド
レス信号に応答して内部アドレス信号を生成して第１の
ラッチ回路に与える。第２のアドレスバッファは、第１
のラッチ回路からの内部アドレス信号に応答して、互い
に相補的な第１および第２の内部アドレス信号を生成し
てプリデコーダに与える。
さらに、アドレスバッファを備える。アドレスバッファ
は、外部アドレス信号に応答して互いに相補的な第１お
よび第２の内部アドレス信号を生成して第１のラッチ回
路に与える。あるいは、上記同期型半導体記憶装置はさ
らに、第１のアドレスバッファと、第２のアドレスバッ
ファとを備える。第１のアドレスバッファは、外部アド
レス信号に応答して内部アドレス信号を生成して第１の
ラッチ回路に与える。第２のアドレスバッファは、第１
のラッチ回路からの内部アドレス信号に応答して、互い
に相補的な第１および第２の内部アドレス信号を生成し
てプリデコーダに与える。
【００１３】この場合、第１のラッチ回路をアドレスバ
ッファとプリデコーダとの間に設けるよりもアドレスバ
ッファ内に設けた方が必要なラッチ回路の数は少なくな
る。そのため、第１のラッチ回路に必要なレイアウト面
積を低減することができる。
ッファとプリデコーダとの間に設けるよりもアドレスバ
ッファ内に設けた方が必要なラッチ回路の数は少なくな
る。そのため、第１のラッチ回路に必要なレイアウト面
積を低減することができる。
【００１４】好ましくは、上記第１のラッチ回路は、第
１のスイッチと、第１のラッチとを含む。第１のスイッ
チは、第１の内部クロック信号に応答してオンになる。
第１のラッチは、スイッチを通して与えられたアドレス
信号をラッチする。
１のスイッチと、第１のラッチとを含む。第１のスイッ
チは、第１の内部クロック信号に応答してオンになる。
第１のラッチは、スイッチを通して与えられたアドレス
信号をラッチする。
【００１５】好ましくは、上記第２のラッチ回路は、第
２のスイッチと、第２のラッチとを含む。第２のスイッ
チは、第２の内部クロック信号に応答してオンになる。
第２のラッチは、第２のスイッチを通して与えられたア
ドレス信号をラッチする。
２のスイッチと、第２のラッチとを含む。第２のスイッ
チは、第２の内部クロック信号に応答してオンになる。
第２のラッチは、第２のスイッチを通して与えられたア
ドレス信号をラッチする。
【００１６】この発明のもう１つの局面に従うと、外部
クロック信号に同期して動作する同期型半導体記憶装置
は、メモリセルアレイと、冗長メモリセルアレイと、ク
ロックバッファと、アドレスバッファと、複数の第１の
ラッチ回路と、プリデコーダと、複数の第２のラッチ回
路と、デコーダと、プログラム回路と、第３のラッチ回
路と、冗長デコーダとを備える。クロックバッファは、
外部クロック信号に応答して互いに相補的な第１および
第２の内部クロック信号を生成する。アドレスバッファ
は、複数のバッファと、相補アドレス生成手段とを含
む。複数のバッファは、外部アドレス信号のビットに対
応して設けられる。バッファの各々は、外部アドレス信
号の対応するビットを受ける。相補アドレス生成手段
は、複数バッファからの外部アドレス信号に応答して互
いに相補的な第１および第２の内部アドレス信号を生成
する。複数の第１のラッチ回路は、第１および第２の内
部アドレス信号のビットに対応して設けられる。第１の
ラッチ回路の各々は、第１の内部クロック信号に応答し
て第１および第２の内部アドレス信号の対応するビット
をラッチする。プリデコーダは、複数の第１のラッチ回
路からの第１および第２の内部アドレス信号に応答して
プリデコード信号を生成する。複数の第２のラッチ回路
は、プリデコード信号のビットに対応して設けられる。
第２のラッチ回路の各々は、第２の内部クロック信号に
応答してプリデコーダからのプリコード信号の対応する
ビットをラッチする。デコーダは、複数の第２のラッチ
回路からのプリデコード信号に応答してメモリセルアレ
イをアクセスする。プログラム回路は、不良アドレスが
プログラム可能で、複数の第１のラッチ回路からの第１
および第２の内部アドレス信号がそのプログラムされた
不良アドレスを指定するときイネーブル信号を生成す
る。第３のラッチ回路は、第２の内部クロック信号に応
答してイネーブル信号をラッチする。冗長デコーダは、
第３のラッチ回路からのイネーブル信号に応答して冗長
メモリセルアレイをアクセスする。
クロック信号に同期して動作する同期型半導体記憶装置
は、メモリセルアレイと、冗長メモリセルアレイと、ク
ロックバッファと、アドレスバッファと、複数の第１の
ラッチ回路と、プリデコーダと、複数の第２のラッチ回
路と、デコーダと、プログラム回路と、第３のラッチ回
路と、冗長デコーダとを備える。クロックバッファは、
外部クロック信号に応答して互いに相補的な第１および
第２の内部クロック信号を生成する。アドレスバッファ
は、複数のバッファと、相補アドレス生成手段とを含
む。複数のバッファは、外部アドレス信号のビットに対
応して設けられる。バッファの各々は、外部アドレス信
号の対応するビットを受ける。相補アドレス生成手段
は、複数バッファからの外部アドレス信号に応答して互
いに相補的な第１および第２の内部アドレス信号を生成
する。複数の第１のラッチ回路は、第１および第２の内
部アドレス信号のビットに対応して設けられる。第１の
ラッチ回路の各々は、第１の内部クロック信号に応答し
て第１および第２の内部アドレス信号の対応するビット
をラッチする。プリデコーダは、複数の第１のラッチ回
路からの第１および第２の内部アドレス信号に応答して
プリデコード信号を生成する。複数の第２のラッチ回路
は、プリデコード信号のビットに対応して設けられる。
第２のラッチ回路の各々は、第２の内部クロック信号に
応答してプリデコーダからのプリコード信号の対応する
ビットをラッチする。デコーダは、複数の第２のラッチ
回路からのプリデコード信号に応答してメモリセルアレ
イをアクセスする。プログラム回路は、不良アドレスが
プログラム可能で、複数の第１のラッチ回路からの第１
および第２の内部アドレス信号がそのプログラムされた
不良アドレスを指定するときイネーブル信号を生成す
る。第３のラッチ回路は、第２の内部クロック信号に応
答してイネーブル信号をラッチする。冗長デコーダは、
第３のラッチ回路からのイネーブル信号に応答して冗長
メモリセルアレイをアクセスする。
【００１７】上記同期型半導体記憶装置においては、第
１のラッチ回路がプリデコーダの前でかつアドレスバッ
ファの後に設けられているため、外部アドレス信号の入
力が遅れてプリデコード信号の生成が第２の内部クロッ
ク信号の立上がりまたは立下がりに間に合わない場合で
も、第２のラッチ回路によりプリデコード信号はラッチ
される。そのため、外部アドレス信号のセットアップ時
間を短くすることができる。
１のラッチ回路がプリデコーダの前でかつアドレスバッ
ファの後に設けられているため、外部アドレス信号の入
力が遅れてプリデコード信号の生成が第２の内部クロッ
ク信号の立上がりまたは立下がりに間に合わない場合で
も、第２のラッチ回路によりプリデコード信号はラッチ
される。そのため、外部アドレス信号のセットアップ時
間を短くすることができる。
【００１８】この発明のさらにもう１つの局面に従う
と、外部クロック信号に同期して動作する同期型半導体
記憶装置は、メモリセルアレイと、冗長メモリセルアレ
イと、クロックバッファと、アドレスバッファとを備え
る。クロックバッファは、外部クロック信号に応答して
互いに相補的な第１および第２の内部クロック信号を生
成する。アドレスバッファは、複数のバッファと、複数
の第１のラッチ回路と、相補アドレス生成手段とを含
む。複数のバッファは、外部アドレス信号のビットに対
応して設けられる。バッファの各々は、外部アドレス信
号の対応するビットを受ける。複数の第１のラッチ回路
は、複数のバッファに対応して設けられる。第１のラッ
チ回路の各々は、第１の内部クロック信号に応答して対
応するバッファからの外部アドレス信号のビットをラッ
チする。相補アドレス生成手段は、複数の第１のラッチ
回路からの外部アドレス信号に応答して互いに相補的な
第１および第２の内部アドレス信号を生成する。上記半
導体記憶装置はさらに、プリデコーダと、複数の第２の
ラッチ回路と、デコーダと、プログラム回路と、第３の
ラッチ回路と、冗長デコーダとを備える。プリデコーダ
は、アドレスバッファからの第１および第２の内部アド
レス信号に応答してプリデコード信号を生成する。複数
の第２のラッチ回路は、プリデコード信号のビットに対
応して設けられる。第２のラッチ回路の各々は、第２の
内部クロック信号に応答してプリデコーダからのプリデ
コード信号の対応するビットをラッチする。デコーダ
は、複数の第２のラッチ回路からのプリデコード信号に
応答してメモリセルアレイをアクセスする。プログラム
回路は、不良アドレスがプログラム可能で、複数の第１
のラッチ回路からの外部アドレス信号がそのプログラム
された不良アドレスを指定するときイネーブル信号を生
成する。第３のラッチ回路は、第２の内部クロック信号
に応答してイネーブル信号をラッチする。冗長デコーダ
は、第３のラッチ回路からのイネーブル信号に応答して
冗長メモリセルアレイをアクセスする。
と、外部クロック信号に同期して動作する同期型半導体
記憶装置は、メモリセルアレイと、冗長メモリセルアレ
イと、クロックバッファと、アドレスバッファとを備え
る。クロックバッファは、外部クロック信号に応答して
互いに相補的な第１および第２の内部クロック信号を生
成する。アドレスバッファは、複数のバッファと、複数
の第１のラッチ回路と、相補アドレス生成手段とを含
む。複数のバッファは、外部アドレス信号のビットに対
応して設けられる。バッファの各々は、外部アドレス信
号の対応するビットを受ける。複数の第１のラッチ回路
は、複数のバッファに対応して設けられる。第１のラッ
チ回路の各々は、第１の内部クロック信号に応答して対
応するバッファからの外部アドレス信号のビットをラッ
チする。相補アドレス生成手段は、複数の第１のラッチ
回路からの外部アドレス信号に応答して互いに相補的な
第１および第２の内部アドレス信号を生成する。上記半
導体記憶装置はさらに、プリデコーダと、複数の第２の
ラッチ回路と、デコーダと、プログラム回路と、第３の
ラッチ回路と、冗長デコーダとを備える。プリデコーダ
は、アドレスバッファからの第１および第２の内部アド
レス信号に応答してプリデコード信号を生成する。複数
の第２のラッチ回路は、プリデコード信号のビットに対
応して設けられる。第２のラッチ回路の各々は、第２の
内部クロック信号に応答してプリデコーダからのプリデ
コード信号の対応するビットをラッチする。デコーダ
は、複数の第２のラッチ回路からのプリデコード信号に
応答してメモリセルアレイをアクセスする。プログラム
回路は、不良アドレスがプログラム可能で、複数の第１
のラッチ回路からの外部アドレス信号がそのプログラム
された不良アドレスを指定するときイネーブル信号を生
成する。第３のラッチ回路は、第２の内部クロック信号
に応答してイネーブル信号をラッチする。冗長デコーダ
は、第３のラッチ回路からのイネーブル信号に応答して
冗長メモリセルアレイをアクセスする。
【００１９】上記同期型半導体記憶装置においては、第
１のラッチ回路がアドレスバッファ内に設けられている
ため、外部アドレス信号の入力が遅れてプリデコード信
号の生成が第２の内部クロック信号の立上がりまたは立
下がりに間に合わない場合でも、第２のラッチ回路によ
りプリデコード信号がラッチされる。そのため、外部ア
ドレス信号のセットアップ時間を短くすることができ
る。
１のラッチ回路がアドレスバッファ内に設けられている
ため、外部アドレス信号の入力が遅れてプリデコード信
号の生成が第２の内部クロック信号の立上がりまたは立
下がりに間に合わない場合でも、第２のラッチ回路によ
りプリデコード信号がラッチされる。そのため、外部ア
ドレス信号のセットアップ時間を短くすることができ
る。
【００２０】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
【００２１】［実施の形態１］図１は、この発明の実施
の形態１によるＢＳＲＡＭの概略構成を示すブロック図
である。図１を参照して、ＢＳＲＡＭ１０は、メモリセ
ルアレイ２と、冗長メモリセルアレイ２１と、クロック
バッファ３と、アドレスバッファ４と、前段アドレス入
力レジスタ６Ａと、プリデコーダ５と、後段アドレス入
力レジスタ６Ｂと、デコーダ７と、不良アドレスプログ
ラム回路１４と、ラッチ回路１８と、冗長デコーダ７１
と、入出力バッファ８とを備える。
の形態１によるＢＳＲＡＭの概略構成を示すブロック図
である。図１を参照して、ＢＳＲＡＭ１０は、メモリセ
ルアレイ２と、冗長メモリセルアレイ２１と、クロック
バッファ３と、アドレスバッファ４と、前段アドレス入
力レジスタ６Ａと、プリデコーダ５と、後段アドレス入
力レジスタ６Ｂと、デコーダ７と、不良アドレスプログ
ラム回路１４と、ラッチ回路１８と、冗長デコーダ７１
と、入出力バッファ８とを備える。
【００２２】メモリセルアレイ２は、複数行および複数
列に配置された複数のスタティックメモリセル（図示せ
ず）と、複数行に配置され各々が対応する行に配置され
た複数のメモリセルに接続された複数のワード線（図示
せず）と、複数列に配置され各々が対応する列に配置さ
れた複数のメモリセルに接続された複数のビット線対
（図示せず）とを含む。冗長メモリセルアレイ２１は、
複数の冗長スタティックメモリセル（図示せず）を含
む。冗長スタティックメモリセルは、メモリセルアレイ
２中の不良スタティックメモリセルと電気的に置換され
得る。
列に配置された複数のスタティックメモリセル（図示せ
ず）と、複数行に配置され各々が対応する行に配置され
た複数のメモリセルに接続された複数のワード線（図示
せず）と、複数列に配置され各々が対応する列に配置さ
れた複数のメモリセルに接続された複数のビット線対
（図示せず）とを含む。冗長メモリセルアレイ２１は、
複数の冗長スタティックメモリセル（図示せず）を含
む。冗長スタティックメモリセルは、メモリセルアレイ
２中の不良スタティックメモリセルと電気的に置換され
得る。
【００２３】クロックバッファ３は、図２に示されるよ
うにインバータ回路３１および３２を含む。したがっ
て、クロックバッファ３は、クロック端子１１を介して
与えられた外部クロック信号ＣＬＫに応答して互いに相
補的な内部クロック信号φ１およびφ２を生成する。
うにインバータ回路３１および３２を含む。したがっ
て、クロックバッファ３は、クロック端子１１を介して
与えられた外部クロック信号ＣＬＫに応答して互いに相
補的な内部クロック信号φ１およびφ２を生成する。
【００２４】アドレスバッファ４は、バッファ４１，４
２と、インバータ回路４３〜４８とを含む。バッファ４
１，４２は、外部アドレス信号のビットＥＡ０，ＥＡ１
に対応して設けられる。外部アドレス信号の第１ビット
ＥＡ０は、アドレス端子１２を介してバッファ４１に与
えられる。外部アドレス信号の第２ビットＥＡ１は、ア
ドレス端子１３を介してバッファ４２に与えられる。な
お、図１では外部アドレス信号の第１ビットＥＡ０およ
び第２ビットＥＡ１に関連する回路のみが代表的に示さ
れている。インバータ回路４３〜４８は、複数のバッフ
ァ４１，４２からの外部アドレス信号ＥＡ０，ＥＡ１に
応答して互いに相補的な第１の内部アドレス信号Ａ０，
Ａ１および第２の内部アドレス信号／Ａ０，／Ａ１を生
成する。
２と、インバータ回路４３〜４８とを含む。バッファ４
１，４２は、外部アドレス信号のビットＥＡ０，ＥＡ１
に対応して設けられる。外部アドレス信号の第１ビット
ＥＡ０は、アドレス端子１２を介してバッファ４１に与
えられる。外部アドレス信号の第２ビットＥＡ１は、ア
ドレス端子１３を介してバッファ４２に与えられる。な
お、図１では外部アドレス信号の第１ビットＥＡ０およ
び第２ビットＥＡ１に関連する回路のみが代表的に示さ
れている。インバータ回路４３〜４８は、複数のバッフ
ァ４１，４２からの外部アドレス信号ＥＡ０，ＥＡ１に
応答して互いに相補的な第１の内部アドレス信号Ａ０，
Ａ１および第２の内部アドレス信号／Ａ０，／Ａ１を生
成する。
【００２５】前段アドレス入力レジスタ６Ａは、複数の
ラッチ回路６１〜６４を含む。ラッチ回路６１〜６４は
内部アドレス信号のビット／Ａ０，Ａ０，／Ａ１，Ａ１
に対応して設けられる。ラッチ回路６１〜６４の各々
は、内部クロック信号φ１に応答して内部アドレス信号
の対応するビットをラッチする。
ラッチ回路６１〜６４を含む。ラッチ回路６１〜６４は
内部アドレス信号のビット／Ａ０，Ａ０，／Ａ１，Ａ１
に対応して設けられる。ラッチ回路６１〜６４の各々
は、内部クロック信号φ１に応答して内部アドレス信号
の対応するビットをラッチする。
【００２６】ラッチ回路６１は、たとえば図３に示され
るように、スイッチ６９と、ラッチ７０とを含む。スイ
ッチ６９は、インバータ回路６９１と、転送ゲート６９
２とを含む。転送ゲート６９２は、内部クロック信号φ
１に応答してオンになる。ラッチ７０は、インバータ回
路７０１〜７０３を含む。ラッチ７０は、スイッチ６９
を通して与えられたアドレス信号の対応するビット／Ａ
０をラッチする。したがって、ラッチ回路６１は、内部
クロック信号φ１に応答して内部アドレス信号の対応す
るビット／Ａ０をラッチする。その他のラッチ回路６２
〜６４もラッチ回路６１と同様に構成される。
るように、スイッチ６９と、ラッチ７０とを含む。スイ
ッチ６９は、インバータ回路６９１と、転送ゲート６９
２とを含む。転送ゲート６９２は、内部クロック信号φ
１に応答してオンになる。ラッチ７０は、インバータ回
路７０１〜７０３を含む。ラッチ７０は、スイッチ６９
を通して与えられたアドレス信号の対応するビット／Ａ
０をラッチする。したがって、ラッチ回路６１は、内部
クロック信号φ１に応答して内部アドレス信号の対応す
るビット／Ａ０をラッチする。その他のラッチ回路６２
〜６４もラッチ回路６１と同様に構成される。
【００２７】再び図１を参照して、プリデコーダ５は、
ＮＡＮＤ回路５１〜５４と、インバータ回路５５〜５８
とを含む。したがって、プリデコーダ５は、前段アドレ
ス入力レジスタ６Ａからの内部アドレス信号／Ａ０，Ａ
０，／Ａ１，Ａ１に応答してプリデコード信号／Ａ１・
／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０を生
成する。
ＮＡＮＤ回路５１〜５４と、インバータ回路５５〜５８
とを含む。したがって、プリデコーダ５は、前段アドレ
ス入力レジスタ６Ａからの内部アドレス信号／Ａ０，Ａ
０，／Ａ１，Ａ１に応答してプリデコード信号／Ａ１・
／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０を生
成する。
【００２８】後段アドレス入力レジスタ６Ｂは、複数の
ラッチ回路６５〜６８を含む。ラッチ回路６５〜６８
は、プリデコード信号のビット／Ａ１・／Ａ０，／Ａ１
・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０に対応して設けられ
る。ラッチ回路６５〜６８の各々は、内部クロック信号
φ２に応答してプリデコーダ５からのプリデコード信号
／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・
Ａ０の対応するビットをラッチする。ラッチ回路６５〜
６８は、図３に示されたラッチ回路６１と同様に構成さ
れる。
ラッチ回路６５〜６８を含む。ラッチ回路６５〜６８
は、プリデコード信号のビット／Ａ１・／Ａ０，／Ａ１
・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０に対応して設けられ
る。ラッチ回路６５〜６８の各々は、内部クロック信号
φ２に応答してプリデコーダ５からのプリデコード信号
／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・
Ａ０の対応するビットをラッチする。ラッチ回路６５〜
６８は、図３に示されたラッチ回路６１と同様に構成さ
れる。
【００２９】デコーダ７は、後段アドレス入力レジスタ
６Ｂからのプリデコード信号／Ａ１・／Ａ０，／Ａ１・
Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０に応答してメモリセル
アレイ２をアクセスする。より具体的には、デコーダ７
は、メモリセルアレイ２中のワード線を選択する行デコ
ーダ（図示せず）と、メモリセルアレイ２中のビット線
対を選択する列デコーダ（図示せず）とを含む。
６Ｂからのプリデコード信号／Ａ１・／Ａ０，／Ａ１・
Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０に応答してメモリセル
アレイ２をアクセスする。より具体的には、デコーダ７
は、メモリセルアレイ２中のワード線を選択する行デコ
ーダ（図示せず）と、メモリセルアレイ２中のビット線
対を選択する列デコーダ（図示せず）とを含む。
【００３０】不良アドレスプログラム回路１４は、不良
アドレスがプログラム可能で、前段アドレス入力レジス
タ６Ａからの内部アドレス信号／Ａ０，Ａ０，／Ａ１，
Ａ１がそのプログラムされた不良アドレスを指定すると
きスペア素子イネーブル信号ＳＥＥを生成する。不良ア
ドレスプログラム回路１４の詳細は後述する。
アドレスがプログラム可能で、前段アドレス入力レジス
タ６Ａからの内部アドレス信号／Ａ０，Ａ０，／Ａ１，
Ａ１がそのプログラムされた不良アドレスを指定すると
きスペア素子イネーブル信号ＳＥＥを生成する。不良ア
ドレスプログラム回路１４の詳細は後述する。
【００３１】ラッチ回路１８は、内部クロック信号φ２
に応答してスペア素子イネーブル信号ＳＥＥをラッチす
る。ラッチ回路１８は、図３に示されたラッチ回路６１
と同様に構成される。
に応答してスペア素子イネーブル信号ＳＥＥをラッチす
る。ラッチ回路１８は、図３に示されたラッチ回路６１
と同様に構成される。
【００３２】冗長デコーダ７１は、ラッチ回路１８から
のスペア素子イネーブル信号ＳＥＥに応答して冗長メモ
リセルアレイ２１をアクセスする。すなわち、冗長デコ
ーダ７１は、メモリセルアレイ２中の不良部分を冗長メ
モリセルアレイ２１と置換する。
のスペア素子イネーブル信号ＳＥＥに応答して冗長メモ
リセルアレイ２１をアクセスする。すなわち、冗長デコ
ーダ７１は、メモリセルアレイ２中の不良部分を冗長メ
モリセルアレイ２１と置換する。
【００３３】入出力バッファ８は、メモリセルアレイ２
または冗長メモリセルアレイ２１から読出されたデータ
を外部に出力したり、外部から入力されたデータをメモ
リセルアレイ２または冗長メモリセルアレイ２１に書込
んだりする。
または冗長メモリセルアレイ２１から読出されたデータ
を外部に出力したり、外部から入力されたデータをメモ
リセルアレイ２または冗長メモリセルアレイ２１に書込
んだりする。
【００３４】不良アドレスプログラム回路１４は、図４
に示されるように、ＰチャネルＭＯＳトランジスタ１４
１〜１４４と、ＮチャネルＭＯＳトランジスタ１４５〜
１４８と、ヒューズ１４９〜１５２と、ＮチャネルＭＯ
Ｓトランジスタ１５３〜１５６と、インバータ回路１５
７〜１６１とを含む。この不良アドレスプログラム回路
１４は、電源投入直後の所定期間だけＨレベルとなるリ
セット信号ＲＳＴを受ける。リセット信号ＲＳＴは、ト
ランジスタ１４１〜１４８のゲートに与えられる。
に示されるように、ＰチャネルＭＯＳトランジスタ１４
１〜１４４と、ＮチャネルＭＯＳトランジスタ１４５〜
１４８と、ヒューズ１４９〜１５２と、ＮチャネルＭＯ
Ｓトランジスタ１５３〜１５６と、インバータ回路１５
７〜１６１とを含む。この不良アドレスプログラム回路
１４は、電源投入直後の所定期間だけＨレベルとなるリ
セット信号ＲＳＴを受ける。リセット信号ＲＳＴは、ト
ランジスタ１４１〜１４８のゲートに与えられる。
【００３５】この不良アドレスプログラム回路１４はさ
らに、インバータ回路１６５〜１６７と、転送ゲート１
６８〜１７３と、ＮＡＮＤ回路１７４と、ＮＯＲ回路
（負論理）１７５とを含む。前段アドレス入力レジスタ
６Ａからの内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ
１，Ａ２，／Ａ２は、転送ゲート１６８〜１７３を介し
てＮＡＮＤ回路１７４に与えられる。ＮＯＲ回路１７５
は、ＮＡＮＤ回路１７４の出力信号およびインバータ回
路１６１の出力信号に応答してスペア素子イネーブル信
号ＳＥＥを生成する。なお、図４では内部アドレス信号
Ａ０，／Ａ０，Ａ１，／Ａ１，Ａ２，／Ａ２に関連する
回路のみが代表的に示されている。
らに、インバータ回路１６５〜１６７と、転送ゲート１
６８〜１７３と、ＮＡＮＤ回路１７４と、ＮＯＲ回路
（負論理）１７５とを含む。前段アドレス入力レジスタ
６Ａからの内部アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ
１，Ａ２，／Ａ２は、転送ゲート１６８〜１７３を介し
てＮＡＮＤ回路１７４に与えられる。ＮＯＲ回路１７５
は、ＮＡＮＤ回路１７４の出力信号およびインバータ回
路１６１の出力信号に応答してスペア素子イネーブル信
号ＳＥＥを生成する。なお、図４では内部アドレス信号
Ａ０，／Ａ０，Ａ１，／Ａ１，Ａ２，／Ａ２に関連する
回路のみが代表的に示されている。
【００３６】メモリセルアレイ２中に不良が存在しない
場合、つまり冗長メモリセルアレイ２１、冗長デコーダ
７１などの冗長回路を使用しない場合、いずれのヒュー
ズ１４９〜１５２も切断されない。したがって、電源投
入後十分な時間が経過すると、リセット信号ＲＳＴはＬ
（論理ロー）レベルとなり、これに応じてインバータ回
路１６１はＨレベルの出力信号をＮＯＲ回路１７５に与
える。そのため、ＮＡＮＤ回路１７４の出力信号に関係
なくＮＯＲ回路１７５はスペア素子イネーブル信号ＳＥ
ＥをＬレベルに非活性化する。
場合、つまり冗長メモリセルアレイ２１、冗長デコーダ
７１などの冗長回路を使用しない場合、いずれのヒュー
ズ１４９〜１５２も切断されない。したがって、電源投
入後十分な時間が経過すると、リセット信号ＲＳＴはＬ
（論理ロー）レベルとなり、これに応じてインバータ回
路１６１はＨレベルの出力信号をＮＯＲ回路１７５に与
える。そのため、ＮＡＮＤ回路１７４の出力信号に関係
なくＮＯＲ回路１７５はスペア素子イネーブル信号ＳＥ
ＥをＬレベルに非活性化する。
【００３７】一方、メモリセルアレイ２中に不良が存在
する場合、つまり冗長回路を使用する場合、ヒューズ１
５２を切断するとともに、いずれかのヒューズ１４９〜
１５１を切断することによりその不良アドレスがプログ
ラムされる。したがって、電源投入直後にリセット信号
ＲＳＴがＨレベルになると、トランジスタ１４４および
１４８からなるインバータ回路はＬレベルの出力信号を
インバータ回路１６０に与え、インバータ回路１６０お
よびトランジスタ１５６からなるラッチ回路はこの出力
信号をラッチする。その後、リセット信号ＲＳＴはＬレ
ベルになるが、ヒューズ１５２が切断されているので、
インバータ１６０およびトランジスタ１５６からなるラ
ッチ回路はその出力信号をＨレベルに維持し、そのた
め、インバータ回路１６１はその出力信号をＬレベルに
維持する。
する場合、つまり冗長回路を使用する場合、ヒューズ１
５２を切断するとともに、いずれかのヒューズ１４９〜
１５１を切断することによりその不良アドレスがプログ
ラムされる。したがって、電源投入直後にリセット信号
ＲＳＴがＨレベルになると、トランジスタ１４４および
１４８からなるインバータ回路はＬレベルの出力信号を
インバータ回路１６０に与え、インバータ回路１６０お
よびトランジスタ１５６からなるラッチ回路はこの出力
信号をラッチする。その後、リセット信号ＲＳＴはＬレ
ベルになるが、ヒューズ１５２が切断されているので、
インバータ１６０およびトランジスタ１５６からなるラ
ッチ回路はその出力信号をＨレベルに維持し、そのた
め、インバータ回路１６１はその出力信号をＬレベルに
維持する。
【００３８】たとえば（Ａ０，Ａ１，Ａ２）＝（０，
１，０）が不良の場合、ヒューズ１４９および１５１が
切断され、ヒューズ１５０は切断されない。電源投入後
所定期間が経過すると、インバータ回路１５７およびト
ランジスタ１５３からなるラッチ回路ならびにインバー
タ回路１５９およびトランジスタ１５５からなるラッチ
回路は、上記と同様にそれぞれの出力信号をＨレベルに
維持するが、インバータ回路１５８およびトランジスタ
１５４からなるラッチ回路はその出力信号をＬレベルに
変える。したがって、転送ゲート１６９，１７０，１７
３がオンになり、転送ゲート１６８，１７１，１７２が
オフになるため、内部アドレス信号／Ａ０，Ａ１，／Ａ
２がＮＡＮＤ回路１７４に与えられる。したがって、
（Ａ０，Ａ１，Ａ２）＝（０，１，０）の場合、ＮＡＮ
Ｄ回路１７４の３つの入力信号はすべてＨレベルとな
り、Ｌレベルの出力信号がＮＯＲ回路１７５に与えられ
る。そのため、ＮＯＲ回路１７５はスペア素子イネーブ
ル信号ＳＥＥをＨレベルに活性化する。
１，０）が不良の場合、ヒューズ１４９および１５１が
切断され、ヒューズ１５０は切断されない。電源投入後
所定期間が経過すると、インバータ回路１５７およびト
ランジスタ１５３からなるラッチ回路ならびにインバー
タ回路１５９およびトランジスタ１５５からなるラッチ
回路は、上記と同様にそれぞれの出力信号をＨレベルに
維持するが、インバータ回路１５８およびトランジスタ
１５４からなるラッチ回路はその出力信号をＬレベルに
変える。したがって、転送ゲート１６９，１７０，１７
３がオンになり、転送ゲート１６８，１７１，１７２が
オフになるため、内部アドレス信号／Ａ０，Ａ１，／Ａ
２がＮＡＮＤ回路１７４に与えられる。したがって、
（Ａ０，Ａ１，Ａ２）＝（０，１，０）の場合、ＮＡＮ
Ｄ回路１７４の３つの入力信号はすべてＨレベルとな
り、Ｌレベルの出力信号がＮＯＲ回路１７５に与えられ
る。そのため、ＮＯＲ回路１７５はスペア素子イネーブ
ル信号ＳＥＥをＨレベルに活性化する。
【００３９】上述したようにこの発明の実施の形態１で
は、図８に示されたアドレス入力レジスタ６が前段アド
レス入力レジスタ６Ａと後段アドレス入力レジスタ６Ｂ
とに分割され、前段アドレス入力レジスタ６Ａがアドレ
スバッファ４とプリデコーダ５との間に挿入されてい
る。
は、図８に示されたアドレス入力レジスタ６が前段アド
レス入力レジスタ６Ａと後段アドレス入力レジスタ６Ｂ
とに分割され、前段アドレス入力レジスタ６Ａがアドレ
スバッファ４とプリデコーダ５との間に挿入されてい
る。
【００４０】次に、上記のように構成されたＢＳＲＡＭ
１０の動作を説明する。外部アドレス信号ＥＡ０，ＥＡ
１のセットアップ時間ｔｓが十分に長い場合、つまり内
部クロック信号φ２の立上がりよりも十分前に外部アド
レス信号ＥＡ０，ＥＡ１が入力された場合、従来と同様
にプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ
１・／Ａ０，Ａ１・Ａ０は内部クロック信号φ２の立上
がりよりも前に生成されるから、ラッチ回路６５〜６８
はプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ
１・／Ａ０，Ａ１・Ａ０を確実にラッチすることができ
る。
１０の動作を説明する。外部アドレス信号ＥＡ０，ＥＡ
１のセットアップ時間ｔｓが十分に長い場合、つまり内
部クロック信号φ２の立上がりよりも十分前に外部アド
レス信号ＥＡ０，ＥＡ１が入力された場合、従来と同様
にプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ
１・／Ａ０，Ａ１・Ａ０は内部クロック信号φ２の立上
がりよりも前に生成されるから、ラッチ回路６５〜６８
はプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ
１・／Ａ０，Ａ１・Ａ０を確実にラッチすることができ
る。
【００４１】図５は、外部アドレス信号のセットアップ
時間ｔｓが短い場合の動作を示すタイミング図である。
外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔ
ｓが短い場合、つまり内部クロック信号φ２の立上がり
よりもほんの少し前に外部アドレス信号ＥＡ０，ＥＡ１
が入力された場合、プリデコード信号／Ａ１・／Ａ０，
／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０の生成が内部
クロック信号φ２の立上がりに間に合わない場合があ
る。アドレスバッファ４による遅延時間をＤ１とし、前
段アドレス入力レジスタ６Ａによる遅延時間をＬＤと
し、プリデコーダ５による遅延時間をＤ２とすると、外
部アドレス信号ＥＡ０，ＥＡ１の入力からプリデコード
信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ
１・Ａ０の生成までの総遅延時間ＴＤはＤ１＋ＬＤ＋Ｄ
２となる。このようにプリデコード信号の生成は従来よ
りも時間ＬＤだけ遅くなるが、ラッチ回路６１〜６４が
プリデコーダ５よりも前に設けられているため、プリデ
コード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ
０，Ａ１・Ａ０は直接ラッチ回路６５〜６８に与えられ
る。したがって、プリデコード信号／Ａ１・／Ａ０，／
Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０は内部クロック
信号φ２の立上がりよりも遅く生成されるが、このとき
内部クロック信号φ２はＨレベルであるから、その生成
されたプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ
０，Ａ１・／Ａ０，Ａ１・Ａ０はラッチ回路６５〜６８
にラッチされる。したがって、後段アドレス入力レジス
タ６Ｂは正しいプリデコード信号／Ａ１・／Ａ０，／Ａ
１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０をデコーダ７に与
えることができる。
時間ｔｓが短い場合の動作を示すタイミング図である。
外部アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔ
ｓが短い場合、つまり内部クロック信号φ２の立上がり
よりもほんの少し前に外部アドレス信号ＥＡ０，ＥＡ１
が入力された場合、プリデコード信号／Ａ１・／Ａ０，
／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０の生成が内部
クロック信号φ２の立上がりに間に合わない場合があ
る。アドレスバッファ４による遅延時間をＤ１とし、前
段アドレス入力レジスタ６Ａによる遅延時間をＬＤと
し、プリデコーダ５による遅延時間をＤ２とすると、外
部アドレス信号ＥＡ０，ＥＡ１の入力からプリデコード
信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，Ａ
１・Ａ０の生成までの総遅延時間ＴＤはＤ１＋ＬＤ＋Ｄ
２となる。このようにプリデコード信号の生成は従来よ
りも時間ＬＤだけ遅くなるが、ラッチ回路６１〜６４が
プリデコーダ５よりも前に設けられているため、プリデ
コード信号／Ａ１・／Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ
０，Ａ１・Ａ０は直接ラッチ回路６５〜６８に与えられ
る。したがって、プリデコード信号／Ａ１・／Ａ０，／
Ａ１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０は内部クロック
信号φ２の立上がりよりも遅く生成されるが、このとき
内部クロック信号φ２はＨレベルであるから、その生成
されたプリデコード信号／Ａ１・／Ａ０，／Ａ１・Ａ
０，Ａ１・／Ａ０，Ａ１・Ａ０はラッチ回路６５〜６８
にラッチされる。したがって、後段アドレス入力レジス
タ６Ｂは正しいプリデコード信号／Ａ１・／Ａ０，／Ａ
１・Ａ０，Ａ１・／Ａ０，Ａ１・Ａ０をデコーダ７に与
えることができる。
【００４２】同様に、不良アドレスプログラム回路１４
によるスペア素子イネーブル信号ＳＥＥの生成が内部ク
ロック信号φ２の立上がりより遅れたとしても、ラッチ
回路１８はスペア素子イネーブル信号ＳＥＥをラッチし
て冗長デコーダ７１に与えることができる。
によるスペア素子イネーブル信号ＳＥＥの生成が内部ク
ロック信号φ２の立上がりより遅れたとしても、ラッチ
回路１８はスペア素子イネーブル信号ＳＥＥをラッチし
て冗長デコーダ７１に与えることができる。
【００４３】以上のようにこの実施の形態１によれば、
プリデコーダ５がラッチ回路６１〜６４とラッチ回路６
５〜６８との間に設けられているため、外部アドレス信
号ＥＡ０，ＥＡ１のセットアップ時間ｔｓを短くするこ
とができる。また、不良アドレスプログラム回路１４も
ラッチ回路６１〜６４とラッチ回路１８との間に設けら
れているため、冗長回路が使用されている場合でも外部
アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓを
短くすることができる。
プリデコーダ５がラッチ回路６１〜６４とラッチ回路６
５〜６８との間に設けられているため、外部アドレス信
号ＥＡ０，ＥＡ１のセットアップ時間ｔｓを短くするこ
とができる。また、不良アドレスプログラム回路１４も
ラッチ回路６１〜６４とラッチ回路１８との間に設けら
れているため、冗長回路が使用されている場合でも外部
アドレス信号ＥＡ０，ＥＡ１のセットアップ時間ｔｓを
短くすることができる。
【００４４】［実施の形態２］図６は、この発明の実施
の形態２によるＢＳＲＡＭの概略構成を示すブロック図
である。図１に示された実施の形態１と異なり、図６に
示されるように、この実施の形態２によるＢＳＲＡＭ２
０では前段アドレス入力レジスタ６ＡＡがアドレスバッ
ファ４０内に設けられる。より具体的には、前段アドレ
ス入力レジスタ６ＡＡは、バッファ４１，４２を含む前
段アドレスバッファ４０Ａと、インバータ回路４３〜４
８を含む後段アドレスバッファ４０Ｂとの間に設けられ
る。また、この実施の形態２では、前段アドレス入力レ
ジスタ６ＡＡからの内部アドレス信号Ａ０，Ａ１，Ａ２
が不良アドレスプログラム回路１５に与えられる。
の形態２によるＢＳＲＡＭの概略構成を示すブロック図
である。図１に示された実施の形態１と異なり、図６に
示されるように、この実施の形態２によるＢＳＲＡＭ２
０では前段アドレス入力レジスタ６ＡＡがアドレスバッ
ファ４０内に設けられる。より具体的には、前段アドレ
ス入力レジスタ６ＡＡは、バッファ４１，４２を含む前
段アドレスバッファ４０Ａと、インバータ回路４３〜４
８を含む後段アドレスバッファ４０Ｂとの間に設けられ
る。また、この実施の形態２では、前段アドレス入力レ
ジスタ６ＡＡからの内部アドレス信号Ａ０，Ａ１，Ａ２
が不良アドレスプログラム回路１５に与えられる。
【００４５】したがって、この不良アドレスプログラム
回路１５は、図４に示された不良アドレスプログラム回
路１４の構成に加えて、図７に示されるように、複数の
インバータ回路１６２〜１６４を含む。インバータ回路
１６２〜１６４は、アドレス信号のビットＡ０，Ａ１，
Ａ２に対応して設けられる。インバータ回路１６２〜１
６４は、アドレス信号Ａ０，Ａ１，Ａ２に応答してこれ
と相補的なアドレス信号／Ａ０，／Ａ１，／Ａ２を生成
する。
回路１５は、図４に示された不良アドレスプログラム回
路１４の構成に加えて、図７に示されるように、複数の
インバータ回路１６２〜１６４を含む。インバータ回路
１６２〜１６４は、アドレス信号のビットＡ０，Ａ１，
Ａ２に対応して設けられる。インバータ回路１６２〜１
６４は、アドレス信号Ａ０，Ａ１，Ａ２に応答してこれ
と相補的なアドレス信号／Ａ０，／Ａ１，／Ａ２を生成
する。
【００４６】この実施の形態２によれば、前段アドレス
入力レジスタ６ＡＡがアドレスバッファ４０内に設けら
れているため、前段アドレス入力レジスタ６ＡＡを構成
するラッチ回路６９，７０の数を上記実施の形態１より
も少なくすることができる。そのため、前段アドレス入
力レジスタ６ＡＡに必要なレイアウト面積を低減するこ
とができる。
入力レジスタ６ＡＡがアドレスバッファ４０内に設けら
れているため、前段アドレス入力レジスタ６ＡＡを構成
するラッチ回路６９，７０の数を上記実施の形態１より
も少なくすることができる。そのため、前段アドレス入
力レジスタ６ＡＡに必要なレイアウト面積を低減するこ
とができる。
【００４７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４８】
【発明の効果】以上のようにこの発明によれば、プリデ
コーダが第１のラッチ回路と第２のラッチ回路との間に
設けられ、かつプログラム回路が第１のラッチ回路と第
３のラッチ回路との間に設けられているため、外部アド
レス信号のセットアップ時間を短くすることができる。
コーダが第１のラッチ回路と第２のラッチ回路との間に
設けられ、かつプログラム回路が第１のラッチ回路と第
３のラッチ回路との間に設けられているため、外部アド
レス信号のセットアップ時間を短くすることができる。
【００４９】第１のラッチ回路がアドレスバッファ内に
設けられる場合は、必要な第１のラッチ回路の数を少な
くすることができる。
設けられる場合は、必要な第１のラッチ回路の数を少な
くすることができる。
【図１】 この発明の実施の形態１によるＢＳＲＡＭの
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図２】 図１に示されたクロックバッファの構成を示
す回路図である。
す回路図である。
【図３】 図１に示されたラッチ回路の構成を示す回路
図である。
図である。
【図４】 図１に示された不良アドレスプログラム回路
の構成を示す回路図である。
の構成を示す回路図である。
【図５】 図１に示されたＢＳＲＡＭの動作を示すタイ
ミング図である。
ミング図である。
【図６】 この発明の実施の形態２によるＢＳＲＡＭの
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図７】 図６に示された不良アドレスプログラム回路
の構成を示す回路図である。
の構成を示す回路図である。
【図８】 従来のＢＳＲＡＭの概略構成を示すブロック
図である。
図である。
【図９】 図８に示されたＢＳＲＡＭの動作を示すタイ
ミング図である。
ミング図である。
２ メモリセルアレイ、３ クロックバッファ、４，４
０ アドレスバッファ、５ プリデコーダ、６Ａ，６Ａ
Ａ 前段アドレス入力レジスタ、６Ｂ 後段アドレス入
力レジスタ、７ デコーダ、１０，２０ ＢＳＲＡＭ、
１４，１５ 不良アドレスプログラム回路、１８，６１
〜７０ ラッチ回路、２１ 冗長メモリセルアレイ、６
９ スイッチ、７０ ラッチ、７１ 冗長デコーダ、Ｅ
Ａ０，ＥＡ１ 外部アドレス信号、Ａ０，／Ａ０，Ａ
１，／Ａ１，Ａ２，／Ａ２ 内部アドレス信号、Ａ１・
Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，／Ａ１・／Ａ０
プリデコード信号、ＣＬＫ 外部クロック信号、φ１，
φ２ 内部クロック信号、ＳＥＥ スペア素子イネーブ
ル信号。
０ アドレスバッファ、５ プリデコーダ、６Ａ，６Ａ
Ａ 前段アドレス入力レジスタ、６Ｂ 後段アドレス入
力レジスタ、７ デコーダ、１０，２０ ＢＳＲＡＭ、
１４，１５ 不良アドレスプログラム回路、１８，６１
〜７０ ラッチ回路、２１ 冗長メモリセルアレイ、６
９ スイッチ、７０ ラッチ、７１ 冗長デコーダ、Ｅ
Ａ０，ＥＡ１ 外部アドレス信号、Ａ０，／Ａ０，Ａ
１，／Ａ１，Ａ２，／Ａ２ 内部アドレス信号、Ａ１・
Ａ０，／Ａ１・Ａ０，Ａ１・／Ａ０，／Ａ１・／Ａ０
プリデコード信号、ＣＬＫ 外部クロック信号、φ１，
φ２ 内部クロック信号、ＳＥＥ スペア素子イネーブ
ル信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小猿 邦彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 AA07 BA02 BA04 BA62 CA02 CA03 CA04 EA02 5L106 CC04 CC13 CC17 CC32
Claims (7)
- 【請求項１】 外部クロック信号に同期して動作する同
期型半導体記憶装置であって、 メモリセルアレイと、 冗長メモリセルアレイと、 前記外部クロック信号に応答して互いに相補的な第１お
よび第２の内部クロック信号を生成するクロックバッフ
ァと、 前記第１の内部クロック信号に応答してアドレス信号を
ラッチする第１のラッチ回路と、 前記第１のラッチ回路からのアドレス信号に応答してプ
リデコード信号を生成するプリデコーダと、 前記第２の内部クロック信号に応答して前記プリデコー
ダからのプリデコード信号をラッチする第２のラッチ回
路と、 前記第２のラッチ回路からのプリデコード信号に応答し
て前記メモリセルアレイをアクセスするデコーダと、 不良アドレスがプログラム可能で、前記第１のラッチ回
路からのアドレス信号がそのプログラムされた不良アド
レスを指定するときイネーブル信号を生成するプログラ
ム回路と、 前記第２の内部クロック信号に応答して前記イネーブル
信号をラッチする第３のラッチ回路と、 前記第３のラッチ回路からのイネーブル信号に応答して
前記冗長メモリセルアレイをアクセスする冗長デコーダ
とを備える、同期型半導体記憶装置。 - 【請求項２】 前記同期型半導体記憶装置はさらに、 外部アドレス信号に応答して互いに相補的な第１および
第２の内部アドレス信号を生成して前記第１のラッチ回
路に与えるアドレスバッファを備える、請求項１に記載
の同期型半導体記憶装置。 - 【請求項３】 前記同期型半導体記憶装置はさらに、 外部アドレス信号に応答して内部アドレス信号を生成し
て前記第１のラッチ回路に供給する第１のアドレスバッ
ファと、 前記第１のラッチ回路からの内部アドレス信号に応答し
て互いに相補的な第１および第２の内部アドレス信号を
生成して前記プリデコーダに与える第２のアドレスバッ
ファとを備える、請求項１に記載の同期型半導体記憶装
置。 - 【請求項４】 前記第１のラッチ回路は、 前記第１の内部クロック信号に応答してオンになる第１
のスイッチと、 前記スイッチを通して与えられたアドレス信号をラッチ
する第１のラッチとを含む、請求項１から請求項３のい
ずれか１項に記載の同期型半導体記憶装置。 - 【請求項５】 前記第２のラッチ回路は、 前記第２の内部クロック信号に応答してオンになる第２
のスイッチと、 前記第２のスイッチを通して与えられたアドレス信号を
ラッチする第２のラッチとを含む、請求項１から請求項
４のいずれか１項に記載の同期型半導体記憶装置。 - 【請求項６】 外部クロック信号に同期して動作する同
期型半導体記憶装置であって、 メモリセルアレイと、 冗長メモリセルアレイと、 前記外部クロック信号に応答して互いに相補的な第１お
よび第２の内部クロック信号を生成するクロックバッフ
ァと、 アドレスバッファとを備え、前記アドレスバッファは、 外部アドレス信号のビットに対応して設けられ、各々が
前記外部アドレス信号の対応するビットを受ける複数の
バッファと、 前記複数のバッファからの外部アドレス信号に応答して
互いに相補的な第１および第２の内部アドレス信号を生
成する相補アドレス生成手段とを含み、 前記同期型半導体記憶装置はさらに、 前記第１および第２の内部アドレス信号のビットに対応
して設けられ、各々が前記第１の内部クロック信号に応
答して前記第１および第２の内部アドレス信号の対応す
るビットをラッチする複数の第１のラッチ回路と、 前記複数の第１のラッチ回路からの第１および第２の内
部アドレス信号に応答してプリデコード信号を生成する
プリデコーダと、 前記プリデコード信号のビットに対応して設けられ、各
々が前記第２の内部クロック信号に応答して前記プリデ
コーダからのプリデコード信号の対応するビットをラッ
チする複数の第２のラッチ回路と、 前記複数の第２のラッチ回路からのプリデコード信号に
応答して前記メモリセルアレイをアクセスするデコーダ
と、 不良アドレスがプログラム可能で、前記複数の第１のラ
ッチ回路からの第１および第２の内部アドレス信号がそ
のプログラムされた不良アドレスを指定するときイネー
ブル信号を生成するプログラム回路と、 前記第２の内部クロック信号に応答して前記イネーブル
信号をラッチする第３のラッチ回路と、 前記第３のラッチ回路からのイネーブル信号に応答して
前記冗長メモリセルアレイをアクセスする冗長デコーダ
とを備える、同期型半導体記憶装置。 - 【請求項７】 外部クロック信号に同期して動作する同
期型半導体記憶装置であって、 メモリセルアレイと、 冗長メモリセルアレイと、 前記外部クロック信号に応答して互いに相補的な第１お
よび第２の内部クロック信号を生成するクロックバッフ
ァと、 アドレスバッファとを備え、前記アドレスバッファは、 外部アドレス信号のビットに対応して設けられ、各々が
前記外部アドレス信号の対応するビットを受ける複数の
バッファと、 前記複数のバッファに対応して設けられ、各々が前記第
１の内部クロック信号に応答して対応するバッファから
の外部アドレス信号のビットをラッチする複数の第１の
ラッチ回路と、 前記複数の第１のラッチ回路からの外部アドレス信号に
応答して互いに相補的な第１および第２の内部アドレス
信号を生成する相補アドレス生成手段とを含み、 前記同期型半導体記憶装置はさらに、 前記アドレスバッファからの第１および第２の内部アド
レス信号に応答してプリデコード信号を生成するプリデ
コーダと、 前記プリデコード信号のビットに対応して設けられ、各
々が前記第２の内部クロック信号に応答して前記プリデ
コーダからのプリデコード信号の対応するビットをラッ
チする複数の第２のラッチ回路と、 前記複数の第２のラッチ回路からのプリデコード信号に
応答して前記メモリセルアレイをアクセスするデコーダ
と、 不良アドレスがプログラム可能で、前記複数の第１のラ
ッチ回路からの外部アドレス信号がそのプログラムされ
た不良アドレスを指定するときイネーブル信号を生成す
るプログラム回路と、 前記第２の内部クロック信号に応答して前記イネーブル
信号をラッチする第３のラッチ回路と、 前記第３のラッチ回路からのイネーブル信号に応答して
前記冗長メモリセルアレイをアクセスする冗長デコーダ
とを備える、同期型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19762598A JP4159657B2 (ja) | 1998-07-13 | 1998-07-13 | 同期型半導体記憶装置 |
| US09/212,308 US6026036A (en) | 1998-07-13 | 1998-12-16 | Synchronous semiconductor memory device having set up time of external address signal reduced |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19762598A JP4159657B2 (ja) | 1998-07-13 | 1998-07-13 | 同期型半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000030463A true JP2000030463A (ja) | 2000-01-28 |
| JP2000030463A5 JP2000030463A5 (ja) | 2005-10-27 |
| JP4159657B2 JP4159657B2 (ja) | 2008-10-01 |
Family
ID=16377605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19762598A Expired - Fee Related JP4159657B2 (ja) | 1998-07-13 | 1998-07-13 | 同期型半導体記憶装置 |
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|---|---|
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| JP (1) | JP4159657B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11328976A (ja) * | 1998-03-20 | 1999-11-30 | Cypress Semiconductor Corp | 単一サイクル読み取り／書き込み動作を実施する回路と方法、並びに上記回路を備えて上記方法を実行するランダムアクセスメモリ |
| US6501702B2 (en) | 2000-05-30 | 2002-12-31 | Kabushiki Kaisha Toshiba | Semiconductor memory integrated circuit |
| JP2011141291A (ja) * | 1995-05-31 | 2011-07-21 | Texas Instruments Inc <Ti> | Ｉｃ端子のための低オーバヘッド・メモリ設計 |
| JP2016062626A (ja) * | 2014-09-17 | 2016-04-25 | 株式会社東芝 | 半導体集積回路 |
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|---|---|---|---|---|
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| US7173867B2 (en) * | 2001-02-02 | 2007-02-06 | Broadcom Corporation | Memory redundancy circuit techniques |
| US6745354B2 (en) | 2000-02-02 | 2004-06-01 | Broadcom Corporation | Memory redundancy implementation |
| US8164362B2 (en) * | 2000-02-02 | 2012-04-24 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
| US6411557B2 (en) | 2000-02-02 | 2002-06-25 | Broadcom Corporation | Memory architecture with single-port cell and dual-port (read and write) functionality |
| US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
| JP2003123478A (ja) | 2001-10-03 | 2003-04-25 | Fujitsu Ltd | 半導体装置及び半導体記憶装置 |
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| US9585400B2 (en) | 2004-03-23 | 2017-03-07 | The Middleby Corporation | Conveyor oven apparatus and method |
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| US8839714B2 (en) | 2009-08-28 | 2014-09-23 | The Middleby Corporation | Apparatus and method for controlling a conveyor oven |
| US8811109B2 (en) | 2012-02-27 | 2014-08-19 | Qualcomm Incorporated | Memory pre-decoder circuits employing pulse latch(es) for reducing memory access times, and related systems and methods |
| US8923090B1 (en) | 2013-09-24 | 2014-12-30 | Lsi Corporation | Address decoding circuits for reducing address and memory enable setup time |
| IT202000029771A1 (it) * | 2020-12-03 | 2022-06-03 | Sk Hynix Inc | Architettura di latch |
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| JPH09147595A (ja) * | 1995-11-24 | 1997-06-06 | Nec Corp | 半導体記憶装置 |
| JPH1074396A (ja) * | 1996-08-30 | 1998-03-17 | Nec Corp | 半導体記憶装置 |
| JP3361018B2 (ja) * | 1996-11-11 | 2003-01-07 | 株式会社東芝 | 半導体記憶装置 |
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-
1998
- 1998-07-13 JP JP19762598A patent/JP4159657B2/ja not_active Expired - Fee Related
- 1998-12-16 US US09/212,308 patent/US6026036A/en not_active Expired - Lifetime
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| US6026036A (en) | 2000-02-15 |
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