JP3036266B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、冗長メモリセルを有す
る半導体記憶装置に関し、特に、通常メモリセル及び、
冗長メモリセルの多重選択を回避し、且つメモリセルア
クセスを高速に行なう半導体記憶装置に関する。

【０００２】

【従来の技術】図３に従来の半導体記憶装置の構成の一
例を示し、図４に、図３に示す従来の半導体記憶装置に
於ける動作タイミングチャートを示す。

【０００３】図３に於いて、A0、A1、……Anは不良メモ
リセルをアクセスするアドレス信号もしくは、不良メモ
リセルをアクセスするアドレス信号をデコードした信号
であり、XA0、XA1、……XAnはそれぞれA0、A1、……An
と論理的に相補的なレベルの信号である。２００〜２０
７は冗長メモリセル使用時にレーザ光線によって切断す
るヒューズであり、ヒューズ２００〜２０７の一端はプ
リチャージノードFUSE０に共通に接続されている。２０
８〜２１５はゲートにアドレス信号もしくは、アドレス
信号をデコードした信号A0〜An、XA0〜XAnを入力し、ソ
ースが接地され、ドレインがヒューズ２００〜２０７の
一端に接続されているＮチャネルトランジスタである。
２１６はゲートにプリチャージ制御信号XPRを入力し、
ソースが電源電圧Vccに接続され、ドレインがプリチャ
ージノードFUSE０に接続されているＰチャネルトランジ
スタである。２１７はゲートにプリチャージノードFUSE
０を入力し、プリチャージノードFUSE０の反転信号を出
力するインバータ、２１８はゲートにインバータ２１７
の出力を入力し、ソースが電源電圧Vccに接続され、ド
レインがプリチャージノードFUSE０に接続されているＰ
チャネルトランジスタである。

【０００４】２３０は一つの不良メモリセルに対応する
アドレスをプログラムするプログラマブル回路である。
２３１〜２３３は２３０が示す破線で囲まれた回路部分
と同様の回路を有するプログラマブル回路であり、それ
ぞれ、プリチャージ制御信号XPR及び、アドレス信号も
しくは、アドレス信号をデコードした信号A0〜An、XA0
〜XAnを入力し、プリチャージノードFUSE１〜FUSE３を
出力する。

【０００５】２４０はプリチャージノードFUSE０、FUSE
１及び、クロック信号CLK1を入力し、冗長回路活性化信
号SPE０をクロック信号CLK1に同期して出力するダイナ
ミックORゲート、２４１はプリチャージノードFUSE２、
FUSE３及び、クロック信号CLK1を入力し、冗長回路活性
化信号SPE１をクロック信号CLK1に同期して出力するダ
イナミックORゲート、２４２は冗長回路活性化信号SPE
０、SPE１を入力し、通常回路非活性化信号NDISを出力
するNORゲート、２５０は通常回路非活性化信号NDIS
と、ドライバ選択信号SELと、冗長回路活性化信号SPE０
及びSPE１が遷移しレベルが確定するタイミングに対し
てタイミングマージンをもつクロック信号CLK2を入力
し、通常ワードラインドライバイネーブル信号WDGOを出
力するANDゲート、２５１は冗長回路活性化信号SPE０及
び、ドライバ選択信号SELと、クロック信号CLK2を入力
し、冗長ワードラインドライバイネーブル信号SWDGO０
を出力するANDゲート、２５２は冗長回路活性化信号SPE
１及び、ドライバ選択信号SELと、クロック信号CLK2を
入力し、冗長ワードラインドライバイネーブル信号SWDG
O１を出力するANDゲート、２５３は通常ワードラインド
ライバイネーブル信号WDGOを入力し、ワードラインドラ
イブ信号WDを出力する通常ワードラインドライバ、２５
４は冗長ワードラインドライバイネーブル信号SWDGO０
を入力し、冗長ワードラインドライブ信号SWD０を出力
する冗長ワードラインドライバである。２５５は冗長ワ
ードラインドライバイネーブル信号SWDGO１を入力し、
冗長ワードラインドライブ信号SWD１を出力する冗長ワ
ードラインドライバである。

【０００６】以上の様に構成された従来の半導体記憶装
置に於いて、不良メモリセルに対応するアドレスの最下
位ビットが０の場合、同一アドレスがアクセスされる
と、アドレス信号A0がLowレベルになり、アドレス信号X
A0がHighレベルになる。即ち、Ｎチャネルトランジスタ
２０８が非導通となり、Ｎチャネルトランジスタ２０９
が導通する。従って、冗長メモリセルを使用する場合、
ヒューズ２０１をレーザ光線で切断する。逆に、不良メ
モリセルに対応するアドレスの最下位ビットが１の場
合、同一アドレスがアクセスされると、アドレス信号A0
がHighレベルになり、アドレス信号XA0がLowレベルにな
る。即ち、Ｎチャネルトランジスタ２０８が導通し、Ｎ
チャネルトランジスタ２０９が非導通となる。従って、
冗長メモリセルを使用する場合、ヒューズ２００をレー
ザ光線で切断する。以下、A1とXA1、A2とXA2、……Anと
XAnに関しても同様にヒューズの切断が行なわれ、２ｎ
個のヒューズの内、ｎ個のヒューズが切断されて一つの
不良メモリセルに対応するアドレスがプログラムされ
る。

【０００７】従って、図３に示す従来の半導体記憶装置
の一例に於いては、４個のアドレスに対応する不良メモ
リセルを冗長メモリセルに置換することができる。ま
た、冗長回路活性化信号SPE０、SPE１をそれぞれ出力す
るダイナミックORゲート２４０、２４１がクロック信号
CLK1で制御されるのは、冗長セルを多数使用する場合、
冗長回路活性化信号SPE０、SPE１がメモリアクセス毎に
充放電を行ない、不要な電力消費が行なわれるのを防ぐ
為である。

【０００８】図３に示す従来の半導体記憶装置が動作す
ると、先ず、図４（ａ）に示す如く、プリチャージ制御
信号XPRがLowレベルの期間にPチャネルトランジスタ２
１６が導通し、図４（ｃ）に示す如く、プリチャージノ
ードFUSE０〜FUSE３がHighレベルに保持される。続いて
プリチャージ制御信号XPRがHighレベルに遷移した後、
図４（ｂ）に示す如く、アドレス信号A0〜An、XA0〜XAn
がHighレベルもしくはLowレベルのいずれかに確定す
る。例えば、プログラマブル回路２３０に於いてプログ
ラムを行なった不良メモリセルに対応するアドレスがア
クセスされた場合、Ｎチャネルトランジスタ２０８〜２
１５の内、アドレス信号A0〜An、XA0〜XAnによりゲート
電位がHighレベルとなり導通状態のトランジスタのドレ
インに接続されるヒューズは全て切断されているため、
図４（ｃ）の実線に示す如く、プリチャージノードFUSE
０はHighレベルに保持される。また、プログラマブル回
路２３０に於いてプログラムを行なった不良メモリセル
に対応するアドレス以外のアドレスがアクセスされた場
合、Ｎチャネルトランジスタ２０８〜２１５の内、アド
レス信号A0〜An、XA0〜XAnによりゲート電位がHighレベ
ルとなり導通状態のトランジスタのドレインに接続され
ているヒューズの内、切断されていないヒューズを通じ
て、プリチャージノードFUSE０に充電されていた電荷が
放電され、図４（ｃ）の破線に示す如く、プリチャージ
ノードFUSE０はLowレベルに遷移する。以下同様に、プ
ログラマブル回路２３１〜２３３に於いてプログラムを
行なった不良メモリセルに対応するアドレスがアクセス
された場合、それぞれノードFUSE１〜FUSE３が図４
（ｃ）の実線に示す如くHighレベルに保持される。

【０００９】プログラマブル回路２３０〜２３３に於い
てプログラムを行なった不良メモリセルに対応するアド
レスのいずれかがアクセスされた場合、プリチャージノ
ードFUSE０〜FUSE３のいずれかがHighレベルに保持さ
れ、また、図４（ｆ）に示す如く、ドライバ選択信号SE
LがHighレベルに遷移する。その後、図４（ｄ）に示す
如く、FUSE０〜FUSE３のレベルが確定する時間に更にマ
ージンをとった時間ｔ１の後、クロック信号CLK1がHigh
レベルに遷移し、続いて図４（ｅ）実線に示す如く、冗
長回路活性化信号SPE０もしくはSPE１がHighレベルに遷
移する。

【００１０】次に、図４（ｇ）に示す如く、冗長回路活
性化信号SPE０もしくはSPE１のレベルが確定する時間に
更にマージンをとった時間ｔ２の後、クロック信号CLK2
がHighレベルに遷移し、続いて図４（ｈ）の実線に示す
如く、冗長ワードラインドライバイネーブル信号SWDGO
０もしくはSWDGO１がHighレベルに遷移し、図４（ｊ）
の実線に示す如く、通常ワードラインドライバイネーブ
ル信号WDGOがLowレベルに保持される。

【００１１】更に、図４（ｉ）の実線に示す如く、冗長
ワードラインドライブ信号SWD０もしくはSWD１がHighレ
ベルに遷移し、図示せざる冗長メモリセルをアクセスす
る。同時に、図４（ｋ）の実線に示す如く、ワードライ
ンドライブ信号WDがLowレベルに保持され、図示せざる
通常メモリセルのアクセスは行なわれない。

【００１２】また、プログラマブル回路２３０〜２３３
においてプログラムを行なった不良メモリセルに対応す
るアドレス以外のアドレスがアクセスされた場合、プリ
チャージノードFUSE０〜FUSE３は全て図４（ｃ）の破線
に示す如く、Lowレベルに遷移し、また、図４（ｆ）に
示す如く、ドライバ選択信号SELがHighレベルに遷移す
る。その後、図４（ｄ）に示す如く、FUSE０〜FUSE３の
レベルが確定する時間に更にマージンをとった時間ｔ１
の後、クロック信号CLK1がHighレベルに遷移し、図４
（ｅ）破線に示す如く、冗長回路活性化信号SPE０及びS
PE１がLowレベルに保持される。次に、図４（ｇ）に示
す如く、時間ｔ２の後、クロック信号CLK2がHighレベル
に遷移し、続いて図４（ｊ）の破線に示す如く、通常ワ
ードラインドライバイネーブル信号WDGOがHighレベルに
遷移し、図４（ｈ）の破線に示す如く、冗長ワードライ
ンドライバイネーブル信号SWDGO０及びSWDGO１がLowレ
ベルに保持される。続いて、図４（ｋ）の破線に示す如
く、ワードラインドライブ信号WDがHighレベルに遷移
し、図示せざる通常メモリセルをアクセスする。同時
に、図４（ｉ）の破線に示す如く、冗長ワードラインド
ライブ信号SWD０及びSWD１がLowレベルに保持され、図
示せざる冗長メモリセルのアクセスは行なわれない。

【００１３】

【発明が解決しようとする課題】しかしながら上記の様
な構成では、冗長回路活性化信号SPE０もしくはSPE１の
みで、通常ワードラインドライバもしくは冗長ワードラ
インドライバの使用選択をしているため、通常ワードラ
インドライバと冗長ワードラインドライバの多重選択を
避けるために冗長回路活性化信号SPE０及びSPE１のレベ
ルが確定する時間に対して十分マージンをとった時間の
後に、クロック信号CLK2を入力しなければならず、メモ
リセルアクセスのクリティカルパスである冗長セル使用
判定の高速化を妨げるという問題点を有していた。

【００１４】本発明はかかる点に鑑み、通常ワードライ
ンドライバと冗長ワードラインドライバの多重選択を回
避しつつ、メモリセルアクセスの高速化を実現する半導
体記憶装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、通常メモリセルアクセ
スを活性化する信号を発生する通常メモリセルアクセス
活性化信号発生回路と、前記通常メモリセルアクセス活
性化信号発生回路に接続され、通常メモリセルをアクセ
スする信号を出力するドライバと、冗長メモリセルアク
セスを活性化する信号を発生する複数の冗長メモリセル
アクセス活性化信号発生回路と、前記複数の冗長メモリ
セルアクセス活性化信号発生回路にそれぞれ接続され、
冗長メモリセルをアクセスする信号を出力する複数のド
ライバとを備えたものである。

【００１６】さらに詳述すると、本発明の半導体記憶装
置は、それぞれ異なる特定アドレスがプログラムされ、
且つ、それぞれ入力アドレス信号に接続され、前記入力
アドレス信号の値と前記それぞれ異なる特定アドレスの
値との比較をそれぞれ行う複数のアドレス比較器と、前
記複数のアドレス比較器の出力信号全てを入力するアン
ドゲートと、前記アンドゲートの出力信号とドライバ選
択信号に接続され、通常メモリセルをアクセスする信号
線のドライバを活性化する信号を発生するアンドゲート
と、前記複数のアドレス比較器の複数の出力信号の内、
それぞれ異なる一部の出力信号とクロック信号を入力す
る複数のダイナミックオアゲートと、前記複数のダイナ
ミックオアゲートの出力信号のそれぞれと前記ドライバ
選択信号にそれぞれ接続され、それぞれ異なる冗長メモ
リセルをアクセスする複数の信号線のドライバを活性化
する信号を発生する複数のアンドゲートとを備えたもの
である。

【００１７】

【作用】本発明は上記した構成により、入力アドレス信
号が複数のアドレス比較器それぞれにプログラムされた
それぞれ異なる特定アドレス、即ち、複数の不良メモリ
セルのアドレスのいずれかと一致した場合、複数のアド
レス比較器の内、不良メモリセルのアドレスと一致した
アドレス比較器の出力が、アドレス一致を示すレベルと
なり、他のアドレス比較器の出力はアドレス不一致を示
すレベルとなる。

【００１８】従って、複数のアドレス比較器の出力信号
全てを入力するアンドゲートの出力は、通常メモリセル
へのアクセス不活性化を示すレベルとなり、アンドゲー
トの出力と入力アドレスのデコード信号に接続されるア
ンドゲートは通常メモリセルをアクセスする信号線のド
ライバを不活性化する信号を発生し、通常メモリセルア
クセス不活性化の制御は、アドレス比較器の出力が確定
し次第、クロック信号の制御を受けずに高速に行なわれ
る。

【００１９】同時に、複数のダイナミックオアゲートの
内、入力アドレス信号とプログラムされたアドレスが一
致したアドレス比較器の出力信号を入力するダイナミッ
クオアゲートの出力は、クロック信号が活性化すると、
冗長メモリセルへのアクセス活性化を示すレベルとな
り、他のダイナミックオアゲートの出力は、冗長メモリ
セルへのアクセス不活性化を示すレベルとなる。よっ
て、冗長メモリセルへのアクセス活性化を示すレベルと
なったダイナミックオアゲートの出力と入力アドレスの
デコード信号にそれぞれ接続されるアンドゲートは、対
応する冗長メモリセルをアクセスする信号線のドライバ
を活性化する信号を発生し、冗長メモリセルへのアクセ
ス不活性化を示すレベルとなったダイナミックオアゲー
トの出力と入力アドレスのデコード信号にそれぞれ接続
されるアンドゲートは、対応する冗長メモリセルをアク
セスする信号線のドライバを不活性化する信号を発生す
る。従って、通常メモリセルのアクセス不活性化の制御
と、冗長メモリセルのアクセス活性化の制御が別信号で
行なわれる。

【００２０】また、入力アドレス信号が複数のアドレス
比較器それぞれにプログラムされたそれぞれ異なる特定
アドレス、即ち、複数の不良メモリセルのアドレスのい
ずれにも一致しない場合、複数のアドレス比較器の出力
が、全てアドレス不一致を示すレベルとなり、複数のア
ドレス比較器の出力信号全てを入力するアンドゲートの
出力は、通常メモリセルへのアクセス活性化を示すレベ
ルとなる。複数のアドレス比較器の出力信号全てを入力
するアンドゲートの出力と入力アドレスのデコード信号
に接続されるアンドゲートは通常メモリセルをアクセス
する信号線のドライバを活性化する信号を発生し、通常
メモリセルアクセス活性化の制御は、アドレス比較器の
出力が確定し次第、クロック信号の制御を受けずに高速
に行なわれる。同時に、複数のダイナミックオアゲート
の出力は、クロック信号が活性化すると、全て冗長メモ
リセルへのアクセス不活性化を示すレベルとなる。よっ
て、複数のダイナミックオアゲートの出力と入力アドレ
スのデコード信号にそれぞれ接続される複数のアンドゲ
ートは、対応する冗長メモリセルをアクセスする信号線
のドライバを不活性化する信号を発生する。

【００２１】従って、通常メモリセルのアクセス活性化
の制御と、冗長メモリセルのアクセス不活性化の制御が
別信号で行なわれ、通常メモリセル及び冗長メモリセル
をアクセスする信号線のドライバを活性化するアンドゲ
ートは、クロック信号による制御を受けないので、通常
メモリセル及び冗長メモリセルの多重選択を回避し、且
つ、メモリセルアクセスのクリティカルパスである冗長
メモリセル使用判定を高速に行なうことが可能である。

【００２２】

【実施例】以下本発明の実施例の半導体記憶装置につい
て、図面を参照しながら説明する。

【００２３】図１に本発明の実施例に於ける半導体記憶
装置の回路構成の一例を示し、図２に、図１に示す本発
明の実施例の半導体記憶装置の動作タイミングチャート
を示す。

【００２４】図１に於いて、A0、A1、……Anは不良メモ
リセルをアクセスするアドレス信号もしくは、不良メモ
リセルをアクセスするアドレス信号をデコードした信号
であり、XA0、XA1、……XAnはそれぞれA0、A1、……An
と論理的に相補的なレベルの信号である。１００〜１０
７は冗長メモリセル使用時にレーザ光線によって切断す
るヒューズであり、ヒューズ１００〜１０７の一端はプ
リチャージノードFUSE０に共通に接続されている。１０
８〜１１５はゲートにアドレス信号もしくは、アドレス
信号をデコードした信号A0〜An、XA0〜XAnを入力し、ソ
ースが接地され、ドレインがヒューズ１００〜１０７の
一端に接続されているＮチャネルトランジスタである。
１１６はゲートにプリチャージ制御信号XPRを入力し、
ソースが電源電圧Vccに接続され、ドレインがプリチャ
ージノードFUSE０に接続されているＰチャネルトランジ
スタである。１１７はゲートにプリチャージノードFUSE
０を入力し、プリチャージノードFUSE０の反転信号を出
力するインバータ、１１８はゲートにインバータ１１７
の出力を入力し、ソースが電源電圧Vccに接続され、ド
レインがプリチャージノードFUSE０に接続されているＰ
チャネルトランジスタである。

【００２５】１３０は一つの不良メモリセルに対応する
アドレスをプログラムするプログラマブル回路である。
１３１〜１３３は１３０が示す破線で囲まれた回路部分
と同様の回路を有するプログラマブル回路であり、それ
ぞれ、プリチャージ制御信号XPR及び、アドレス信号も
しくは、アドレス信号をデコードした信号A0〜An、XA0
〜XAnを入力し、プリチャージノードFUSE１〜FUSE３を
出力する。

【００２６】１４０はプリチャージノードFUSE０〜FUSE
３の反転信号を入力し、通常回路活性化信号NENを出力
するANDゲート、１４１はプリチャージノードFUSE０、F
USE１及び、クロック信号CLK1を入力し、冗長回路活性
化信号SPE０をクロック信号CLK1に同期して出力するダ
イナミックORゲート、１４２はプリチャージノードFUSE
２、FUSE３及び、クロック信号CLK1を入力し、冗長回路
活性化信号SPE１をクロック信号CLK1に同期して出力す
るダイナミックORゲート、１５０は通常回路活性化信号
NENと、ドライバ選択信号SELを入力し、通常ワードライ
ンドライバイネーブル信号WDGOを出力するANDゲート、
１５１は冗長回路活性化信号SPE０及び、ドライバ選択
信号SELを入力し、冗長ワードラインドライバイネーブ
ル信号SWDGO０を出力するANDゲート、１５２は冗長回路
活性化信号SPE１及び、ドライバ選択信号SELを入力し、
冗長ワードラインドライバイネーブル信号SWDGO１を出
力するANDゲート、１５３は通常ワードラインドライバ
イネーブル信号WDGOを入力し、ワードラインドライブ信
号WDを出力する通常ワードラインドライバ、１５４は冗
長ワードラインドライバイネーブル信号SWDGO０を入力
し、冗長ワードラインドライブ信号SWD０を出力する冗
長ワードラインドライバ、１５５は冗長ワードラインド
ライバイネーブル信号SWDGO１を入力し、冗長ワードラ
インドライブ信号SWD１を出力する冗長ワードラインド
ライバである。

【００２７】以上の様に構成された本実施例の半導体記
憶装置に於いて、不良メモリセルに対応するアドレスの
最下位ビットが０の場合、同一アドレスがアクセスされ
ると、アドレス信号A0がLowレベルになり、アドレス信
号XA0がHighレベルになる。即ち、Ｎチャネルトランジ
スタ１０８が非導通となり、Ｎチャネルトランジスタ１
０９が導通する。従って、冗長メモリセルを使用する場
合、ヒューズ１０１をレーザ光線で切断する。逆に、不
良メモリセルに対応するアドレスの最下位ビットが１の
場合、同一アドレスがアクセスされると、アドレス信号
A0がHighレベルになり、アドレス信号XA0がLowレベルに
なる。即ち、Ｎチャネルトランジスタ１０８が導通し、
Ｎチャネルトランジスタ１０９が非導通となる。従っ
て、冗長メモリセルを使用する場合、ヒューズ１００を
レーザ光線で切断する。以下、A1とXA1、A2とXA2、……
AnとXAnに関しても同様にヒューズの切断が行なわれ、
２ｎ個のヒューズの内、ｎ個のヒューズが切断されて一
つの不良メモリセルに対応するアドレスがプログラムさ
れる。従って、図１に示す本発明の実施例の半導体記憶
装置の一例に於いては、ｍ個のアドレスに対応する不良
メモリセルを冗長メモリセルに置換することができる。

【００２８】以上の様に構成された本発明の実施例の半
導体記憶装置に於いて、以下、その動作を、図２を参照
して説明する。

【００２９】先ず、図２（ａ）に示す如く、プリチャー
ジ制御信号XPRがLowレベルの期間にPチャネルトランジ
スタ１１６が導通し、図２（ｃ）に示す如く、プリチャ
ージノードFUSE０〜FUSE３がHighレベルに保持される。
続いてプリチャージ制御信号XPRがHighレベルに遷移し
た後、図２（ｂ）に示す如く、アドレス信号A0〜An、XA
0〜XAnがHighレベルもしくはLowレベルのいずれかに確
定する。例えば、プログラマブル回路１３０に於いてプ
ログラムを行なった不良メモリセルに対応するアドレス
がアクセスされた場合、Ｎチャネルトランジスタ１０８
〜１１５の内、アドレス信号A0〜An、XA0〜XAnによりゲ
ート電位がHighレベルとなり導通状態のトランジスタの
ドレインに接続されるヒューズは全て切断されているた
め、図２（ｃ）の実線に示す如く、プリチャージノード
FUSE０はHighレベルに保持される。

【００３０】また、プログラマブル回路１３０に於いて
プログラムを行なった不良メモリセルに対応するアドレ
ス以外のアドレスがアクセスされた場合、Ｎチャネルト
ランジスタ１０８〜１１５の内、アドレス信号A0〜An、
XA0〜XAnによりゲート電位がHighレベルとなり導通状態
のトランジスタのドレインに接続されているヒューズの
内、切断されていないヒューズを通じて、プリチャージ
ノードFUSE０に充電されていた電荷が放電され、図２
（ｃ）の破線に示す如く、プリチャージノードFUSE０は
Lowレベルに遷移する。以下同様に、プログラマブル回
路１３１〜１３３に於いてプログラムを行なった不良メ
モリセルに対応するアドレスがアクセスされた場合、そ
れぞれノードFUSE１〜FUSE３が図２の（ｃ）の実線に示
す如くHighレベルに保持される。

【００３１】プログラマブル回路１３０〜１３３に於い
てプログラムを行なった不良メモリセルに対応するアド
レスのいずれかがアクセスされた場合、プリチャージノ
ードFUSE０〜FUSE３のいずれかがHighレベルに保持さ
れ、図２（ｇ）に示す如く、ドライバ選択信号SELがHig
hレベルに遷移する。図２（ｄ）の実線に示す如く、プ
リチャージノードFUSE０〜FUSE３のいずれかがHighレベ
ルに保持されているので、ANDゲート１４０の出力であ
る通常回路活性化信号NENの出力はLowレベルに保持さ
れ、その結果、図２（ｊ）の実線に示す如く、通常ワー
ドラインドライバイネーブル信号WDGOがLowレベルに保
持されて、ワードラインドライブ信号WDがLowレベルに
保持される。よって、図示せざる通常メモリセルのアク
セスは行なわれない。

【００３２】また、図２（ｅ）に示す如く、FUSE０〜FU
SE３のレベルが確定する時間に更にマージンをとった時
間ｔ１の後、クロック信号CLK1がHighレベルに遷移し、
続いて図２（ｆ）の実線に示す如く、冗長回路活性化信
号SPE０もしくはSPE１がHighレベルに遷移する。その結
果、図２（ｈ）の実線に示す如く、冗長ワードラインド
ライバイネーブル信号SWDGO０もしくはSWDGO１がHighレ
ベルに遷移し、図２（ｉ）の実線に示す如く、冗長ワー
ドラインドライブ信号SWD０もしくはSWD１がHighレベル
に遷移し、図示せざる冗長メモリセルをアクセスする。

【００３３】また、プログラマブル回路１３０〜１３３
においてプログラムを行なった不良メモリセルに対応す
るアドレス以外のアドレスがアクセスされた場合、プリ
チャージノードFUSE０〜FUSE３は全て図２（ｃ）の破線
に示す如く、Lowレベルに遷移し、また、図２（ｇ）に
示す如く、ドライバ選択信号SELがHighレベルに遷移す
る。プリチャージノードFUSE０〜FUSE３が全てLowレベ
ルに遷移することにより、ANDゲート１４０の出力であ
る通常回路活性化信号NENの出力はHighレベルに遷移す
る。その結果、図２（ｊ）の破線に示す如く、通常ワー
ドラインドライバイネーブル信号WDGOがHighレベルに遷
移し、ワードラインドライブ信号WDがHighレベルに遷移
する。よって、図示せざる通常メモリセルのアクセスが
行なわれる。

【００３４】また、図２（ｅ）に示す如く、FUSE０〜FU
SE３のレベルが確定する時間に更にマージンをとった時
間ｔ１の後、クロック信号CLK1がHighレベルに遷移し、
図２（ｆ）の破線に示す如く、冗長回路活性化信号SPE
０及びSPE１がLowレベルに保持される。その結果、図２
（ｈ）の破線に示す如く、冗長ワードラインドライバイ
ネーブル信号SWDGO０及びSWDGO１がLowレベルに保持さ
れ、図２（ｉ）の破線に示す如く、冗長ワードラインド
ライブ信号SWD０及びSWD１がLowレベルに保持されて、
図示せざる冗長メモリセルをアクセスする。

【００３５】以上の様に、本発明の実施例によれば、通
常ワードラインドライバ１５３と、冗長ワードラインド
ライバ１５４、１５５をそれぞれ異なる活性化信号NEN
とSPE０、SPE１で制御することにより、ワードライン駆
動が従来例に示す様なSPE０及びSPE１の遷移タイミング
に対してマージンを必要とするクロックの制御を受けな
いので、通常メモリセルと冗長メモリセルの多重選択を
回避しつつ、アクセスの高速化を実現できる。

【００３６】尚、本発明の実施例に於いて、プログラマ
ブル回路数を４つとし、冗長回路活性化信号数及び冗長
ワードラインドライバ数を２つとしたが、プログラマブ
ル回路数、冗長回路活性化信号数及び冗長ワードライン
ドライバ数に制限は無い。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
通常ワードラインドライバと冗長ワードラインドライバ
をそれぞれ異なる活性化信号で制御することにより、従
来、冗長回路活性化信号のみで制御する際に必要であっ
た、冗長回路活性化信号の遷移タイミングに対してマー
ジンを必要とするクロックを不要とし、メモリセルアク
セスのクリティカルパスである冗長回路使用判定を高速
に行ない、アクセス高速化が可能であり、その実用的効
果は大きい。

【図面の簡単な説明】

【図１】本発明の実施例に於ける半導体記憶装置の回路
構成図

【図２】同実施例の動作タイミングチャート

【図３】従来の半導体記憶装置の回路構成図

【図４】同従来例の動作タイミングチャート

【符号の説明】

１３０、１３１、１３２、１３３ プログラマブル回路 １４０、１５０、１５１、１５２ ANDゲート １４１、１４２ ダイナミックORゲート １５３ 通常ワードラインドライバ １５４、１５５ 冗長ワードラインドライバ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−191500（ＪＰ，Ａ) 特開 昭62−134899（ＪＰ，Ａ) 特開 平４−241299（ＪＰ，Ａ) 特開 昭62−40700（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれ異なる特定アドレスがプログラ
   ムされ、且つ、それぞれ入力アドレス信号に接続され、
   前記入力アドレス信号の値と前記それぞれ異なる特定ア
   ドレスの値との比較をそれぞれ行う複数のアドレス比較
   器と、 前記複数のアドレス比較器の出力信号全てを入力するア
   ンドゲートと、 前記アンドゲートの出力信号（NEN）とドライバ選択信
   号（SEL）に接続され、通常メモリセルをアクセスする
   信号線のドライバ（１５３）を活性化する信号（WDGO）
   を発生するアンドゲート（１５０）と、 前記複数のアドレス比較器の複数の出力信号の内、それ
   ぞれ異なる一部の出力信号とクロック信号を入力する複
   数のダイナミックオアゲートと、 前記複数のダイナミックオアゲートの出力信号（SPE0、
   SPE1）のそれぞれと前記ドライバ選択信号にそれぞれ接
   続され、それぞれ異なる冗長メモリセルをアクセスする
   複数の信号線のドライバ（１５４、１５５）を活性化す
   る信号（SWDGO0、SWDGO1）を発生する複数のアンドゲー
   ト（１５１、１５２）とを備えた半導体記憶装置。