KR100334210B1

KR100334210B1 - 전원전압레벨과무관하게실질적으로일정한마진을갖는리던던트디코더를구비한반도체메모리장치

Info

Publication number: KR100334210B1
Application number: KR1019970038039A
Authority: KR
Inventors: 요시노리 마쯔이
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-08-09
Filing date: 1997-08-09
Publication date: 2002-06-20
Also published as: KR19980018542A; US5815453A; JPH1055693A; JP2982700B2

Abstract

리던던트 디코더는 충전선, 충전선에 접속되고 선택적으로 파괴되어 메모리셀의 결함 열 그룹에 할당된 제1 어드레스를 저장하는 다수의 퓨즈 소자, 및 퓨즈 소자와 접지선 사이에 접속되고 액세스될 메모리셀의 열 그룹에 할당된 제2 어드레스를 나타내는 내부 어드레스 신호가 게이트되는 다수의 스위칭 트랜지스터를 가지며, 제1 어드레스와 제2 어드레스를 비교하여 결함 열 그룹이 액세스되었는지를 식별하고, 결함 열 그룹이 액세스된 경우에는, 모든 스위칭 트랜지스터가 턴 오프되고, 출력 회로가 충전선의 전위 레벨에 기초하여 내부 제어 신호를 발생시켜, 결함 열 그룹을 리던던트 열 그룹으로 대체하고, 비결함 열 그룹이 액세스된 경우에는, 적어도 하나의 전류 경로가 파괴되지 않은 퓨즈 소자와 스위칭 트랜지스터를 경유하여 충전선에서 접지선까지 제공되고, 출력 회로는 내부 제어 신호를 생성하지 않으며, 전류 미러 회로는 출력 회로를 일련의 파괴되지 않는 퓨즈 소자의 저항 및 관련된 스위칭 트랜지스터로부터 보호하기 위해 충전선 및 출력 회로 사이에 접속된다.

Description

전원 전압 레벨과 무관하게 실질적으로 일정한 마진을 갖는 리던던트 디코더를 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING REDUNDANT DECODER WITH SUBSTANTIALLY CONSTANT MARGIN REGARDLESS OF POWER VOLTAGE LEVEL}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 전원 전압 레벨과 무관한 일정한 마진을 갖는 리던던트(redundant) 디코더를 구비한 반도체 메모리 장치에 관한 것이다.

동적 랜덤 액세스 메모리 장치는 메인 메모리 및/또는 그래픽 메모리로서 컴퓨터 시스템에 탑재되고, 데이타 액세스를 가속화시키기 위해 시스템 클록을 이용한 동기화를 수행한다. 시스템 클록은 외부로부터 반도체 동적 랜덤 액세스 메모리 장치로 공급되고, 내부에서는 시스템 클록으로부터 클록 신호가 생성된다. 시스템 클록은 적절한 타이밍에서 구성 유닛으로 분배되어, 데이타 액세스 시퀀스를 제어한다.

도 1은 반도체 동적 랜덤 액세스 메모리 장치의 전형적인 일례를 도시하고 있다. 종래 기술의 반도체 동적 랜덤 액세스 메모리 장치는 단일 반도체 칩(100) 상에 집적되고, 16 메가비트 메모리셀 어레이(101), 메모리셀에 선택적으로 접속된 4096개의 워드선(WL0-WL4095) 및 역시 메모리셀에 선택적으로 접속된 (도시되지 않은) 비트선 그룹을 포함한다. 워드선(WL0-WL4095)은 각각의 행 어드레스를 갖고, 활성 레벨로 선택적으로 변경된다. 선택된 워드선에 결합된 메모리셀은 비트선 그룹에 전기적으로 접속되고, 데이타 비트는 비트선 그룹을 통해 전파된다.

종래 기술의 반도체 동적 랜덤 액세스 메모리 장치는 어드레스 핀(A0-A11)에 접속된 어드레스 버퍼(102), 어드레스 버퍼(102)에 접속된 행 어드레스 디코더(103), 어드레스 버퍼(102)에 또한 접속된 열 어드레스 발생기(104), 열 어드레스 발생기(104)에 접속된 열 어드레스 디코더(105) 및 비트선 그룹과 래치 회로(107) 사이에 접속된 센스 증폭기(106)를 더 포함한다. 열 어드레스디코더(105)는 512개의 열 선택선(CSL0-CSL511)을 지니고 있으며, 이 열 선택선(CSL0-CSL511)에 열 어드레스가 각각 할당된다. 액세스된 메모리셀은 워드선(WL0-WL4095) 및 열 선택선(CSL0-CSL511)을 이용하여 선택되고, 8개의 메모리셀은 16 메가비트 메모리셀 어레이(101)로부터 일시에 선택된다.

어드레스 버퍼(102)는 어드레스 비트(A0-A11)에 대응하는 내부 행 어드레스 신호를 행 어드레스 디코더(103)로 공급하고, 내부 행 어드레스 신호는 행 어드레스 중 하나를 나타낸다. 행 어드레스 디코더(103)는 행 어드레스를 결정하기 위해 내부 행 어드레스 신호를 복호화하여, 행 어드레스가 할당된 워드선을 활성 상태로 변경한다. 그리고, 데이타 비트는 비트선 그룹에서 선택된 워드선에 접속된 메모리셀로부터 판독되어, 비트선 그룹을 통해 센스 증폭기(106)로 전달된다.

어드레스 버퍼(102)는 또한 어드레스 비트(A0-A8)에 대응하는 내부 어드레스 비트를 행 어드레스 발생기(104)에 공급하고, 열 어드레스 발생기(104)는 열 어드레스를 나타내는 내부 열 어드레스 신호(Y0-Y8)를 생성한다. 그리고, 8개의 데이타 비트가 센스 증폭기(106)로부터 래치 회로(107)로 공급되거나 역으로 래치 회로(207)로부터 센스 증폭기(208)로 공급된다.

종래 기술의 반도체 동적 랜덤 액세스 메모리 장치는 데이타 핀(D0-DV)에 접속된 출력 데이타 버퍼(108), 역시 데이타 핀(D0-DV)에 접속되는 입력 데이타 버퍼(109), 및 래치 회로(107)와 출력/입력 데이타 버퍼(108/109) 사이에 접속되는 입/출력 스위칭 회로(110)를 더 포함한다. 입/출력 스위칭 회로(110)는 (도시되지 않은) 내부 판독/기록 제어 신호에 따라 래치 회로(107)를 출력 데이타 버퍼(108)또는 입력 데이타 버퍼(109)에 선택적으로 접속한다. 입/출력 스위칭 회로(110)가 출력 버퍼(108)를 선택하면, 데이타 비트가 래치 회로(107)로부터 출력 데이타 버퍼(108)로 전달되고, 출력 데이타 버퍼(108)는 데이타 비트로부터 8비트 출력 데이타 신호(Sout)를 생성한다. 한편, 입/출력 스위칭 회로(110)가 래치 회로(107)에 입력 데이타 버퍼(109)를 접속하면, 입력 데이타 버퍼(109)는 8비트 입력 데이타 신호(Sin)로부터 입력 데이타 비트를 생성하고, 이 입력 데이타 비트는 입/출력 스위칭 회로(110)를 통해 입력 데이타 버퍼(109)에서부터 래치 회로(107)로 전달된다.

종래 기술의 반도체 동적 랜덤 액세스 메모리 장치는 클록 핀(CLK)에 접속된 내부 발진기(111) 및 제어 신호 핀(CSB, RASB, CASB 및 WEB)에 접속된 클록 발생기(112)를 더 포함한다. 시스템 클록은 클록 핀(CLK)을 통해 내부 발진기(111)로 공급되고, 행 어드레스 스트로브 신호(RASB), 열 어드레스 스트로브 신호(CASB), 기록 인에이블 신호(WEB) 및 칩 선택 신호(CSB)는 제어 신호 핀(CSB, RASB, CASB 및 WEB)을 통해 클록 발생기(112)로 공급된다. 내부 발진기(111)는 시스템 클록 신호를 이용한 동기화에 의해 내부 클록 신호(ICLK)를 생성하고, 이 내부 클록 신호(ICLK)를 어드레스 버퍼(102) 및 클록 발생기(112)로 분배한다.

어드레스 버퍼(102) 및 클록 발생기(112)는 내부 클록 신호(ICLK)가 상승할 때, 어드레스 비트(A0-A11) 및 행 어드레스 스트로브 신호/열 어드레스 스트로브 신호/기록 인에이블 신호/칩 선택 신호를 각각 래치한다. 클록 발생기(112)는 LOAD1, LOAD2 및 PRE와 같은 내부 타이밍 제어 신호를 생성한다. 내부 타이밍 제어 신호(LOAD1/LOAD2)는 열 어드레스 발생기(104)로 인가되고, 열 어드레스 발생기(104)는 각각의 내부 타이밍 제어 신호(LOAD1/LOAD2)에 응답하여, 어드레스 비트(A0-A8)로부터 내부 열 어드레스 신호(Y0-Y8)를 생성한다. 내부 타이밍 제어 신호(PRE)는 이후에 설명한다.

종래 기술의 반도체 동적 랜덤 액세스 메모리 장치는 메모리셀의 결함 열 그룹을 메모리셀의 리던던트 열 그룹으로 대체하는 리던던트 디코더(113)를 더 포함한다. 메모리셀 어레이(101)는, 정상적으로 데이타 비트를 저장하는 데에 이용되는 메모리셀의 복수의 정규 열 그룹과 추가 메모리셀의 열 그룹을 포함한다. 종래 기술의 반도체 동적 랜덤 액세스 메모리 장치 제조 후 수행되는 검사를 통해 메모리셀의 결함 열 그룹이 발견된 경우, 메모리셀의 결함 열 그룹은 메모리셀의 리던던트 열 그룹으로 대체되게 되고, 종래 기술의 반도체 메모리 장치는 설계 규격에 있어서 보증되는 데이타 저장부로서 메모리셀 어레이(101)를 제공한다.

리던던트 디코더(113)는 메모리셀의 결함 열 그룹의 열 어드레스를 저장하며, 어드레스 비트(A0-A8)가 메모리셀의 결합 열 그룹에 할당된 열 어드레스를 나타내는지 여부를 식별하기 위해, 내부 타이밍 제어 신호(PRE)에 응답하여 내부 열 어드레스 신호(Y0-Y8)를 비교한다. 결함 열 그룹에 할당된 열 어드레스가 리던던트 디코더(113)에 저장된 열 어드레스와 일치하는 경우, 리던던트 디코더(113)는 열 어드레스 디코더(105)에 디스에이블 신호(RED)를 공급하여, 열 어드레스 디코더(105)가 내부 열 어드레스 신호(Y0-Y8)에 응답하지 않게 하고, 센스 증폭기(106)가 리던던트 열 그룹으로부터 판독된 데이타 비트를 래치 회로로 전달하게 한다.

도 2는 리던던트 디코더(113)의 회로 구성을 도시하고 있다. 리던던트 디코더(113)는 충전선(113a)에 병렬로 접속된 9쌍의 퓨즈 소자(FSP0-FSP8), 9쌍의 퓨즈 소자(FSP0-FSP8)와 접지선 사이에 접속된 9쌍의 스위칭 트랜지스터(SWP0-SWP8) 및 9개의 인버터(IV0-IV8)를 포함한다. 퓨즈 소자(FSP0-FSP8)의 각각의 쌍은 제1 퓨즈 소자(FSa)와 제2 퓨즈 소자(FSb)로 구성되고, 스위칭 트랜지스터(SWP0-SWP8)의 각각의 쌍은 제1 n 채널 증속형(enhancement) 스위칭 트랜지스터(SWa)와 제2 n 채널 증속형 스위칭 트랜지스터(SWb)로 구성된다.

9쌍의 퓨즈 소자(FSP0-FSP8)는 메모리셀의 결함 열 그룹에 할당된 9개의 열 어드레스의 어드레스 비트에 할당된다. 어드레스 비트 중 하나가 논리 "1" 레벨이면, 제2 퓨즈 소자(FSb)는 레이저빔의 조사에 의해 절단된다. 한편, 어드레스 비트가 논리 "0" 레벨이면, 제1 퓨즈 소자(FSa)가 절단된다. 이러한 방식으로, 결합 열 그룹에 할당된 열 어드레스가 리던던트 디코더(113)에 저장된다.

내부 열 어드레스 신호(Y0-Y8)는 각각 인버터(IV0-IV8)로 인가되고, 인버터(IV0-IV8)는 상보적인 내부 열 어드레스 신호를 생성한다. 각각의 제1 n 채널 증속형 스위칭 트랜지스터(SWa)는 각각의 제1 퓨즈 소자(FSa)에 접속되어, 상보적인 내부 열 어드레스 신호 각각이, 제1 n 채널 증속형 스위칭 트랜지스터(SWa)의 게이트 전극 각각에 공급되게 한다. 한편, 제2 n 채널 증속형 스위칭 트랜지스터(SWb)는 제2 퓨즈 소자(FSb) 각각에 접속되어, 내부 열 어드레스 신호(Y0-Y8) 각각이 제2 n 채널 증속형 스위칭 트랜지스터(SWb)의 게이트 전극에공급되게 한다. 따라서, 각각의 내부 열 어드레스 신호(Y0-Y8)는 관련된 쌍인 제1 또는 제2 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)를 턴 온시킨다.

리던던트 디코더(113)는 포지티브 전원선(Vdd)과 충전선(113a) 사이에 접속된 p 채널 증속형 충전용 트랜지스터(113b), 충전선(113a)과 접지선 사이에 접속된 n 채널 증속형 방전용 트랜지스터(113c), 충전선(113a)을 경유하여 입력 노드에 접속된 인버터(113d), 및 디스에이블 신호(RED)와 선택 신호(RCSL)를 생성하기 위해 인버터(113d)에 접속된 래치 회로(103e)를 더 포함한다. p 채널 증속형 충전용 트랜지스터(113b)는 저 레벨의 내부 타이밍 제어 신호(PRE)에 응답하여, 충전선(113a)을 포지티브 전원 전압 레벨(Vdd)로 충전한다. 한편 n 채널 증속형 방전용 트랜지스터(113c)는 고 레벨의 내부 타이밍 제어 신호(PRE)에 응답하여, 충전선(113a)을 방전한다.

결합 열 그룹의 열 어드레스가 [000000000]의 내부 열 어드레스 신호(Y0-Y8)를 나타낸다고 가정하자. 제1 퓨즈 소자(FSa)는 절단되었다. 내부 열 어드레스 신호(Y0-Y8)가 리던던트 디코더(113)로 공급될 때는, 내부 열 어드레스 신호(Y0-Y8)가 제2 n 채널 증속형 스위칭 트랜지스터(SWb)를 오프 상태로 유지한다. 상보적인 내부 열 어드레스 신호가 제1 n 채널 증속형 스위칭 트랜지스터(SWa)를 턴 온시키더라도 제1 퓨즈 소자(FSa)는 절단되어 있으므로, 접지선과 충전선(113a) 사이에는 전류 흐름이 발생되지 않는다. 그러나, 내부 열 어드레스 신호(Y0-Y8)가 결함 열 그룹의 열 어드레스와 상이한 열 어드레스를 나타내는 경우, 적어도 하나의 내부 열 어드레스 신호(Y0-Y8)가 논리 "1" 레벨이 되고, 논리 "1" 레벨의 내부 열어드레스는 제2 n 채널 증속형 스위칭 트랜지스터(SWb)를 턴 온시키게 되어, 충전선(113a)은 제2 n 채널 증속형 스위칭 트랜지스터(SWb)를 통해 방전된다.

충전선(113a)의 전위 레벨은 인버터(113d)를 통해 래치 회로(113e)로 전달되게 되는데, 래치 회로(113e)는 내부 타이밍 제어 신호(PRE)에 응답하여 인버터(113d)의 출력 노드에서의 전위 레벨에 따라 디스에이블 신호(RED)와 선택 신호(RCSL)를 비활성 레벨과 활성 레벨 사이에서 변경한다.

도 3은 메모리셀 어레이(101)에서의 시퀀스 액세스를 도시하고 있다. 열 어드레스(AD0) 및 다음 열 어드레스(AD1)가 대체되지 않은 메모리셀의 열 그룹과 결함 열 그룹을 대체한 메모리셀의 리던던트 열 그룹에 할당된 것으로 가정한다. 행 어드레스 디코더(103)는 워드선(WL0-WL8) 중 하나를 활성 레벨로 변경하고, 센스 증폭기(106)는 비트선 그룹에서 전위 레벨을 증가시킨다.

내부 클록 신호(ICLK)가 시간 t1에서 상승하고, 어드레스 버퍼(102)는 내부 클록 신호(ICLK)에 응답하여 열 어드레스(AD0)를 나타내는 외부 열 어드레스 비트를 래치한다. 내부 클록 신호(ICLK)는 클록 발생기(112)에도 인가되며, 클록 발생기(112)는 내부 타이밍 제어 신호를 연속하여 생성하게 된다.

클록 발생기(112)는 시간 t2에서 내부 타이밍 클록 신호(LOAD1)를 생성하고, 열 어드레스 발생기(104)는 내부 타이밍 제어 신호(LOAD1)에 응답하여, 내부 열 어드레스 신호(Y0-Y8)를 생성한다.

클록 발생기(112)는 시간 t3에서 내부 타이밍 제어 신호(PRE)를 고 레벨에서 저 레벨로 변경한다. 클록 발생기(112)가 내부 타이밍 제어 신호(PRE)를 고 레벨로 유지하고 있던 동안, n 채널 증속형 방전용 트랜지스터(113c)가 턴 온되었고, 충전선(113a)이 접지 레벨이었다. 저 레벨의 내부 타이밍 클록 신호(PRE)는 n 채널 증속형 방전용 트랜지스터(113c)를 턴 오프시키고 p 채널 증속형 충전용 트랜지스터(113b)를 턴 온시킨다. 충전선(113a)이 포지티브 전원 전압 레벨(Vdd)로 충전되면, 내부 열 어드레스 신호(Y0-Y8)와 그 상보적인 신호가 n 채널 증속형 스위칭 트랜지스터쌍(SWP0-SWP8)에 공급된다. 상술된 바와 같이, 열 어드레스(AD0)는 대체되지 않은 메모리셀의 열 그룹을 나타내며, 적어도 하나의 절단되지 않은 퓨즈 소자(FSa/FSb)가, 그에 접속된 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)를 통해 접지선에 접속된다. 따라서, 충전선(113a)과 인버터(113d)의 입력 노드가 인버터(113d)의 임계값보다 낮은 중간 레벨을 유지하게 된다. 인버터(113d)의 출력 노드는 고 레벨이 되고, 고 레벨은 저 레벨의 내부 타이밍 제어 신호(PRE)에 앞서 래치 회로(113e)에 저장된다. 래치 회로(113e)는 디스에이블 신호(RED)와 선택 신호(RCSL)를 불활성 저 레벨로 유지한다.

이러한 이유로, 열 어드레스 디코더(105)는 내부 열 어드레스 신호(Y0-Y8)를 복호하여, 선택 신호(CSL0-CSL511) 중 하나를 활성 고 레벨로 변경한다. 그러면, 데이타 비트가 센스 증폭기(106)로부터 래치 회로(107)로 전달된다. 선택 신호(RCSL)가 불활성 저 레벨로 유지되므로, 리던던트 메모리셀로부터 판독된 데이타 비트는 래치 회로(107)로 전달되지 않는다.

클록 발생기(112)는 시간 t4에서 내부 타이밍 제어 신호(PRE)를 고 레벨로 변경하고, n 채널 증속형 방전용 트랜지스터(113c)가 턴 온하여 충전선(113a) 및인버터(113d)의 입력 노드를 방전시킨다.

내부 클록 신호(ICLK)는 시간 t5에서 다시 고 레벨로 변경된다. 어드레스 버퍼(102)는 열 어드레스(AD1)를 나타내는 열 어드레스 비트(A0-A8)를 래치한다.

내부 클록 신호(ICLK)는 클록 발생기(112)에도 공급되며, 클록 발생기(112)는 내부 타이밍 제어 신호를 연속하여 생성하기 시작한다.

클록 발생기(112)는 시간 t6에서 내부 타이밍 클록 신호(LOAD2)를 생성하며, 열 어드레스 발생기(104)는 내부 타이밍 제어 신호(LOAD2)에 응답하여, 열 어드레스(AD1)를 나타내는 내부 열 어드레스 신호(Y0-Y8)를 생성한다.

클록 발생기(112)는 내부 타이밍 제어 신호(PRE)를 시간 t7에서 고 레벨에서 저 레벨로 변경한다. 시간 t4 내지 t7동안 n 채널 증속형 방전용 트랜지스터(113c)가 턴 온되어 있었으므로, 충전선(113a)은 접지 레벨로 되어 있다. 저 레벨의 내부 타이밍 클록 신호(PRE)는 n 채널 증속형 방전용 트랜지스터(113c)를 턴 오프시키고 p 채널 증속형 충전용 트랜지스터(113b)를 턴 온시킨다. 충전선(113a)은 포지티브 전원 전압 레벨(Vdd)로 충전되고, 내부 열 어드레스 신호(Y0-Y8) 및 그 상보적인 신호가 n 채널 증속형 스위칭 트랜지스터쌍(SWP0-SWP8)에 공급되게 된다. 상술된 바와 같이, 열 어드레스(AD1)는 메모리셀의 결함 열 그룹을 나타내고, 모든 파괴된 퓨즈 소자(FSa/FSb)는 관련된 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)에 의해서 접지선으로부터 분리된다. 따라서, 이러한 이유로, 충전선(113a) 및 인버터(113d)의 입력 노드는 포지티브 전원 전압 레벨(Vdd)로 충전된다.

인버터(113d)의 출력 노드는 시간 t8에서 저 레벨로 변경되고, 이 저 레벨은 저 레벨의 내부 타이밍 제어 신호(PRE)에 앞서 래치 회로(113e) 내에 저장된다. 래치 회로(113e)는 디스에이블 신호(RED)와 선택 신호(RCSL)를 고 레벨로 충전한다.

따라서, 열 어드레스 디코더(105)가 디스에이블되어, 내부 열 어드레스 신호(Y0-Y8)에 응답하지 않는다. 모든 선택선(CSL0-CSL511)은 불활성 저 레벨로 유지된다. 활성 고 레벨의 선택선(RCSL)은 리던던트 메모리셀로부터 판독된 데이타 비트를 센스 증폭기(106)로부터 래치 회로(107)로 전달한다.

클록 발생기(112)는 시간 t10에서 내부 타이밍 제어 신호(PRE)를 고 레벨로 변경하고, 충전선(113a)과 인버터(113d)의 입력 노드에서 방전이 발생하도록 n 채널 증속형 방전용 트랜지스터(113c)를 턴 온시킨다.

퓨즈 소자(FSa/FSb)는 텅스텐 실리사이드로 구성되는데, 레이저 트리밍(laser trimming)을 통해 선택적으로 절단된다. 레이저 트리밍은 퓨즈 소자(FSa/FSb)의 패턴 한도를 설정한다. 여기서, 16 메가비트 반도체 동적 랜덤 액세스 메모리 장치의 퓨즈 소자(FSa/FSb)는 약 500옴으로 조절된다.

종래 기술의 반도체 동적 랜덤 액세스 메모리 장치는, 포지티브 전원 전압 레벨(Vdd)이 증가할 때, 인버터(113d)의 임계치와 충전선(113a) 간의 마진(margin) 문제에 직면하게 된다. 상세하게 설명하면, 내부 열 어드레스 중 단 하나의 내부 열 어드레스(Y0)가 리던던트 디코더(113) 내에 저장된 결함 열 그룹의 어드레스 비트와 상이하다고 생각하자. 충전선(113a)은 절단되지 않은 퓨즈 소자(FSa/FSb)와관련된 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)를 통해 접지선에 접속되고, p 채널 증속형 충전용 트랜지스터(113b)는 충전선(113a)의 레벨을 인버터(113d)의 임계값 이하인 임의의 레벨로 상승시킨다. 충전선(113a)과 인버터(113d)의 입력 노드의 임의의 전위 레벨은, p 채널 증속형 충전용 트랜지스터(113b)의 온-저항, n 채널 증속형 스위칭 트랜지스터(SWa/SWb)의 온-저항 및 절단되지 않은 퓨즈 소자(FSa/FSb)의 저항에 의해 결정된다. 포지티브 전원 전압 레벨(Vdd), p 채널 증속형 충전용 트랜지스터(113b) 및 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)가 각각 3.3V의 포지티브 전원 전압 레벨(Vdd), 2㏀의 온-저항 및 500Ω의 온-저항을 제공하는 경우, 인버터(113d)의 입력 노드는 0.33Vdd로 된다. 인버터(113d)가 0.5Vdd의 임계값을 갖는 경우, 마진은 0.17Vdd이다.

그러나, 전원 전압 레벨(Vdd)이 4.0Vdd로 증가되면, p 채널 증속형 충전용 트랜지스터(113b) 및 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)의 온-저항은 드레인 전류 방정식 ID=β/2 * (VGS-Vth)²에 의해 주어지게 되는데, 여기서 Vth는 이들 트랜지스터(113b, SWa/SWb)가 포화 영역에서 동작할 경우의 임계값으로, p 채널 증속형 충전용 트랜지스터(113b)에 대해서는 -0.7V이고, n 채널 증속형 스위칭 트랜지스터(SWa/SWb)에 대해서는 0.5V이다. 온-저항은 p 채널 증속형 충전용 트랜지스터(113b)가 1.23㏀인 것으로 계산되고 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)가 0.32㏀인 것으로 계산된다. 퓨즈 소자(FSa/FSb)는 500Ω을 제공하고, 충전선(113a)과 인버터(113d)의 입력 노드는 0.40Vdd로 증가된다. 이해될 수 있는것처럼, 포지티브 전원 전압 레벨(Vdd)이 3.3V에서 4.0V로 증가되면, 마진은 20% 이상 감소된다. 드레인 전류(ID)는 퓨즈 소자(FSa/FSb)의 저항의 변화없이 포지티브 전원 전압 레벨(Vdd)과 함께 지수적으로 증가하고, 충전선(113a)의 전위 레벨은 인버터(113d)의 임계값에 점점 더 근접하게 된다. 따라서, 충전선(113a)과 인버터(113d)의 임계값 사이의 마진이 감소하게 되므로, 인버터(113d)의 출력 노드에서 자칫 허저드 잡음이 발생할 수 있다.

퓨즈 소자(FSa/FSb)가 텅스텐 실리사이드 스트립을 이용하여 형성되는 경우, 저항이 20% 변화하는 것을 방지할 수가 없다. 만일 저항이 20% 변화되면, 퓨즈 소자(FSa/FSb)는 600Ω의 저항을 제공한다. 이 상태에서, 포지티브 전원 전압 레벨(Vdd)이 4.0V로 변화될 때는, 충전선(113a)이 0.43Vdd로 조정되고, 마진이 더 감소하게 된다.

그러므로 전원 전압 레벨과 무관하게 큰 마진을 갖는 리던던트 디코더를 구비한, 반도체 메모리 장치를 제공하는데 본 발명의 주요 목적이 있다.

본 발명의 한 양상에 따라, 적어도 하나의 메모리셀 그룹 및 적어도 하나의 리던던트 메모리셀 그룹을 각각 대체 가능한 다수의 메모리셀 그룹을 갖는 메모리셀 어레이; 외부 장치와 통신을 하기 위한 데이타 인터페이스; 제1 어드레스를 표현하는 어드레스 신호에 응답하여 다수의 메모리셀 그룹과 리던던트 메모리셀 그룹을 데이타 인터페이스에 선택적으로 접속하기 위한 어드레싱 수단; 및 적어도 하나의 리던던트 메모리셀 그룹으로 대체된 다수의 메모리셀 그룹 중 하나에 할당된제2 어드레스를 저장하기 위한 메모리 회로, 어드레스 신호가 적어도 하나의 리던던트 메모리셀 그룹을 대체된 다수의 메모리셀 그룹 중 하나에 할당된 제1 어드레스를 지시하는지 여부를 식별하기 위해 제1 어드레스와 제2 어드레스를 비교하며, 제2 어드레스가 제1 어드레스와 일치할 때 자신의 출력 노드에 소정의 레벨을 제공하는 비교기, 전원 전위 선에 접속되는 충전 회로, 정 전위선에 접속되는 방전 회로, 충전 회로와 방전 회로 사이에 접속되고 출력 노드에서 전위 레벨을 변화시키기 위해 비교기의 출력 노드에 접속되는 제어 노드를 갖는 전류 미러 회로, 및 어드레싱 수단에 의해 공급된 제어 신호를 생성하기 위해 전류 미러 회로의 출력 노드의 전위 레벨에 응답하며, 제어 신호가 어드레싱 수단을 다수의 메모리셀 그룹 중 하나 대신 리던던트 메모리셀 그룹을 데이타 인터페이스에 접속하도록 하는 제어 신호 발생 회로를 포함하는 리던던트 디코더를 포함하는 반도체 메모리 장치를 제공한다.

반도체 메모리 장치의 특징 및 장점은 첨부된 도면과 관련한 다음 설명에서 보다 분명하게 이해될 수 있을 것이다.

도 1은 종래 기술의 반도체 동적 랜덤 액세스 메모리 장치의 배치를 도시한 블록도.

도 2는 종래 기술의 반도체 동적 랜덤 액세스 메모리 장치 내에 통합된 리던던트 디코더의 회로 구성을 도시한 회로도.

도 3은 대체되지 않은 열 그룹과 리던던트 열 그룹의 순차 액세스를 도시한 타이밍 차트.

도 4는 본 발명에 따른 반도체 동적 랜덤 액세스 메모리 장치의 배치를 도시한 블록도.

도 5는 반도체 동적 랜덤 액세스 메모리 장치 내에 통합된 리던던트 디코더의 회로 구성을 도시한 회로도.

도 6은 대체되지 않은 열 그룹과 리던던트 열 그룹의 순차 액세스를 도시한 타이밍 차트.

도 7은 본 발명에 따른 다른 반도체 동적 랜덤 액세스 메모리 장치 내에 통합된 다른 리던던트 디코더의 회로 구성을 도시한 회로도.

<도면의 주요 부분에 대한 부호의 설명>

100, 200: 단일 반도체 칩

101, 201: 16 메가비트 메모리셀 어레이

102, 202: 어드레스 버퍼

103, 203: 행 어드레스 디코더

104, 204: 열 어드레스 발생기

105, 205: 열 어드레스 디코더

206: 열 셀렉터

107, 207: 래치 회로

106, 208: 센스 증폭기

108, 209: 출력 데이타 버퍼

109, 210: 입력 데이타 버퍼

110, 211: I/O 스위칭 회로

111, 212: 내부 발진기

112, 213: 클록 발생기

113, 214: 리던던트 디코더

<제1 실시예>

도 4의 도면을 참조하면, 반도체 동적 랜덤 액세스 메모리 장치는 단일 반도체 칩(200) 상에 탑재되고, 16 메가비트 메모리셀 어레이(201), 어레이(201)의 메모리셀에 선택적으로 접속된 4096 워드선(WL0-WL4095) 및 메모리셀에 또한 선택적으로 접속된 비트선 그룹(BL0-BLx)을 포함한다. 워드선(WL0-WL4095)은 각각의 행어드레스를 갖는데, 선택적으로 활성 레벨로 변경된다. 비트선 그룹(BL0-BLx)은 메모리셀의 열에 접속되고, 메모리셀의 열은 메모리셀의 열 그룹과 메모리셀의 적어도 하나의 리던던트 열 그룹으로 분할된다. 메모리셀의 정규 열 그룹에 접속된 비트선 그룹은 각각 열 어드레스를 가지며, 선택된 워드선에 접속된 메모리셀로부터 판독된 또는 메모리셀에 기록된 데이타 비트를 나타내는 전위차를 전달한다. 메모리셀의 정규 열 그룹 중 하나에 결함이 발견될 때는, 메모리셀의 결함 열 그룹이 메모리셀의 리던던트 열 그룹으로 대체되고, 데이타 비트가 메모리셀의 결함 열 대신 메모리셀의 열 그룹으로 기록되거나 메모리셀의 열 그룹으로부터 판독된다. 예를 들어, 비트선 그룹(BLx)은 메모리셀의 리던던트 열 그룹에 접속된다고 생각할 수 있다. 메모리셀은 도 4에서 작은 원으로 표시된다.

반도체 동적 랜덤 액세스 메모리 장치는 어드레스 핀(A0-A11)에 접속된 어드레스 버퍼(202), 어드레스 버퍼(202)에 접속된 행 어드레스 디코더(203), 역시 어드레스 버퍼(202)에 접속된 열 어드레스 발생기(204), 열 어드레스 발생기(204)에 접속된 열 어드레스 디코더(205), 비트선(BL0-BLx)과 래치 회로(207) 사이에 접속된 열 셀렉터(206) 및 비트선 그룹(BL0-BLx)에 접속된 센스 증폭기(208)를 더 포함한다. 열 어드레스 디코더(205)는 512개의 열 선택선(CSL0-CSL511)을 가지며, 열 셀렉터(206)는 비트선 그룹(BL0-BLx-1)을 래치 회로(207)에 접속한다. 워드선(WL0-WL4095)과 열 선택선(CSL0-CSL511)은 16 메가비트 메모리셀 어레이(201)로부터 보통 8개의 메모리셀을 선택하게 되는데, 메모리셀의 각 열 그룹은 8개의 메모리셀의 열로 구성된다.

어드레스 핀(A0-A11)은 외부 행 어드레스 비트와 외부 열 어드레스 비트에 분배되며, 행 어드레스 비트와 열 어드레스 비트는 상이한 타이밍에서 어드레스 핀(A0-A11)으로 공급된다.

어드레스 버퍼(202)가 외부 행 어드레스 비트를 수신할 때는, 어드레스 버퍼(202)는 어드레스 비트(A0-A11)에 대응되는 내부 열 어드레스 신호를 열 어드레스 디코더(203)에 공급한다. 내부 행 어드레스 신호는 행 어드레스 중 하나를 나타낸다. 행 어드레스 디코더(203)는 액세스된 메모리셀에 할당된 행 어드레스를 결정하기 위해 내부 행 어드레스 신호를 복호하여, 행 어드레스가 할당된 워드선(WL0-WL4096) 중 하나를 활성 레벨로 변경한다. 그리고, 데이타 비트는 선택된 워드선에 접속된 메모리셀로부터 비트선 그룹(BL0-BLx)으로 판독되어 출력되고, 비트선 그룹(BL0-BLx)을 통해 센스 증폭기(208)로 전달된다. 센스 증폭기(208)는 비트선 그룹(BL0-BLx) 상의 전위차의 크기를 증가시킨다.

어드레스 버퍼(202)는 또한 외부 열 어드레스 비트(A0-A8)에 대응하는 내부 어드레스 비트를 열 어드레스 발생기(204)로 공급하고, 열 어드레스 발생기(204)는 열 어드레스 중 하나를 나타내는 내부 열 어드레스 신호(Y0-Y8)를 생성한다. 열 어드레스 디코더(205)는 내부 열 어드레스 신호(Y0-Y8)를 복호하고, 열 어드레스에 할당된 열 선택선을 활성 레벨로 변경한다. 그러면, 8개의 데이타 비트가 센스 증폭기(208)로부터 래치 회로(207)로 공급되거나 역으로 래치 회로(207)로부터 센스 증폭기(208)로 공급된다.

반도체 동적 메모리 랜덤 액세스 메모리 장치는 데이타 핀(D0-DV)에 접속된출력 데이타 버퍼(209), 역시 데이타 핀(D0-DV)에 접속된 입력 데이타 버퍼(210) 및 래치 회로(207)와 출력/입력 데이타 버퍼(209/210) 사이에 접속된 입/출력 스위칭 회로(211)를 더 포함한다. 입/출력 스위칭 회로(211)는 (도시되지 않은) 내부 판독/기록 제어 신호에 응답하고, 래치 회로(207)에 출력 데이타 버퍼(209) 또는 입력 데이타 버퍼(210)를 선택적으로 접속한다.

입/출력 스위칭 회로(211)가 출력 버퍼(209)를 선택할 때는, 데이타 비트가 래치 회로(207)에서 출력 데이타 버퍼(209)로 전달되고, 출력 데이타 버퍼(209)는 판독 데이타 버퍼로부터 8비트 출력 데이타 신호(Sout)를 생성한다.

한편, 입/출력 스위칭 회로(211)가 입력 데이타 버퍼(210)를 래치 회로(207)에 접속할 때는, 입력 데이타 버퍼(210)가 8비트 입력 데이타 신호(Sin)로부터 기록 데이타 비트를 생성하고, 기록 데이타 비트는 입/출력 스위칭 회로(211)를 통해 입력 데이타 버퍼(210)로부터 래치 회로(207)로 전달된다.

반도체 동적 메모리 랜덤 액세스 메모리 장치는 클록 핀(CLK)에 접속된 내부 발진기(212) 및 제어 신호 핀(CSB, RASB, CASB 및 WEB)에 접속된 클록 발생기(213)를 더 포함한다. 시스템 클록은 클록 핀(CLK)을 통해 내부 발진기(212)로 공급되고, 행 어드레스 스트로브 신호(RASB), 열 어드레스 스트로브 신호(CASB) 기록 인에이블 신호(WEB) 및 칩 선택 신호(CSB)는 제어 신호 핀(CSB, RASB, CASB 및 WEB)을 통해 클록 발생기(213)로 공급된다. 내부 발진기(212)는 시스템 클록 신호를 동기화하면서 내부 클록 신호(ICLK)를 생성하고, 내부 클록 신호(ICLK)를 어드레스 버퍼(202) 및 클록 발생기(213)에 분배한다.

어드레스 버퍼(202)와 클록 발생기(213)는 내부 클록 신호(ICLK)의 상승시 외부 행/열 어드레스 비트(A0-A11/A0-A8) 및 행 어드레스 스트로브 신호/열 어드레스 스트로브 신호/기록 인에이블 신호/칩 선택 신호를 각각 래치한다. 클록 발생기(213)는 LOAD1, LOAD2 및 PRE와 같은 내부 타이밍 제어 신호를 생성한다. 내부 타이밍 제어 신호(LOAD1/LOAD2)는 열 어드레스 발생기(204)로 공급되고, 열 어드레스 발생기(204)는 어드레스 비트(A0-A8)로부터 내부 열 어드레스 신호(Y0-Y8)를 생성하기 위해 각각의 내부 타이밍 제어 신호(LOAD1/LOAD2)에 응답한다. 내부 타이밍 제어 신호(PRE)는 이후에 설명하게 될 것이다.

반도체 동적 메모리 랜덤 액세스 메모리 장치는 메모리셀의 결함 열 그룹을 메모리셀의 리던던트 열 그룹을 대체하기 위한 리던던트 디코더(214)를 더 포함한다. 리던던트 디코더(214)는 메모리셀의 결함 열 그룹의 어드레스를 저장하고, 내부 타이밍 제어 신호(PRE)에 응답하여 내부 열 어드레스 신호(Y0-Y8)를 저장된 열 어드레스와 비교하여, 어드레스 비트(A0-A8)가 메모리셀의 결함 열 그룹에 할당된 열 어드레스를 나타내는지를 식별한다. 결함 열 그룹에 할당된 열 어드레스가 리던던트 디코더(214) 내에 저장된 열 어드레스와 일치하는 경우, 리던던트 디코더(214)는 열 어드레스 디코더(205)에 디스에이블 신호(RED)를 공급하여, 열 어드레스 디코더(205)가 내부 열 어드레스 신호(Y0-Y8)에 응답하지 않게 하고, 열 셀렉터(206)가 선택 신호(RCSL)를 이용하여 리던던트 열 그룹으로부터 판독된 데이타 비트를 래치 회로(207)로 전달하게 한다.

도 5는 리던던트 디코더(214)의 회로 구성을 도시한다. 리던던트디코더(214)는 충전선(214a)에 병렬로 접속된 9쌍의 퓨즈 소자(FSP0-FSP8), 9쌍의 퓨즈 소자(FSP0-FSP8)와 접지선 사이에 접속된 9쌍의 스위칭 트랜지스터(FWP0-FWP8) 및 9개의 인버터(IV0-IV8)를 포함한다. 각각의 퓨즈 소자(FSP0-FSP8) 쌍은 제1 퓨즈 소자(FSa)와 제2 퓨즈 소자(FSb)로 구성되고, 각각의 스위칭 트랜지스터(FWP0-FWP8)는 제1 n 채널 증속형 스위칭 트랜지스터(SWa)와 제2 n 채널 증속형 스위칭 트랜지스터(SWb)로 구성된다. 퓨즈 소자(FSa/FSb)는 텅스텐 실리사이드로 형성되고, 각각의 퓨즈 소자(FSa/FSb)는 500Ω의 저항을 제공하도록 설계된다. 이 경우에, n 채널 증속형 스위칭 트랜지스터(SWa/SWb)의 채널 폭은 퓨즈 소자(FSa/FSb)의 저항이 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)의 온 저항의 10% 이하로 되도록 결정된다. 이로 인해, 퓨즈 소자(FSa/FSb)가 리던던트 디코더(214)의 마진에 미치는 영향을 보다 줄일 수 있다.

9쌍의 퓨즈 소자(FSP0-FSP8)에는 메모리셀의 결함 열 그룹에 할당된 열 어드레스의 9개의 어드레스 비트가 할당된다. 어드레스 비트 중 하나가 논리 "1" 레벨이면, 제2 퓨즈 소자(FSb)가 레이저 빔의 방출에 의해 절단된다. 한편, 어드레스 비트가 논리 "0" 레벨이면, 제1 퓨즈 소자(FSa)가 절단된다. 이러한 방식으로, 결함 열에 할당된 행 어드레스가 리던던트 디코더(214)에 저장된다.

내부 열 어드레스 신호(Y0-Y8)는 인버터(IV0-IV8)로 각각 공급되고, 인버터(IV0-IV8)는 상보적인 내부 열 어드레스 신호를 생성한다. 제1 n 채널 증속형 스위칭 트랜지스터(SWa)는 제1 퓨즈 소자(FSa)에 각각 접속되고, 상보적인 내부 열 어드레스 신호는 제1 n 채널 증속형 스위칭 트랜지스터(SWa)의 게이트 전극으로각각 공급된다. 한편, 제2 n 채널 증속형 스위칭 트랜지스터(SWb)는 퓨즈 소자(FSb)에 각각 접속되고, 내부 열 어드레스 신호(Y0-Y8)는 제2 n 채널 증속형 스위칭 트랜지스터(SWb)의 게이트 전극에 각각 공급된다. 따라서, 각각의 내부 열 어드레스 신호(Y0-Y8)는 관련된 제1 또는 제2 n 채널 증속형 스위칭 트랜지스터(SWa/SWb) 쌍을 턴 온한다. 이 경우, 퓨즈 소자(FSP0-FSP8)의 쌍은 메모리 회로의 조합으로 형성하고, n 채널 증속형 스위칭 트랜지스터(SWa/SWb) 쌍 및 인버터(IV0-IV8)를 총괄하여 비교기를 형성한다.

리던던트 디코더(214)는 전류 미러 회로(214b), 충전 회로(214c), 방전 회로(214d) 및 제어 신호 발생 회로(214e)를 더 포함한다.

충전 회로(214c)는 p 채널 증속형 충전 트랜지스터(214f)에 의해서 구현되고, 포지티브 전원 전압선(Vdd)은 p 채널 증속형 충전 트랜지스터(214f)의 소스 노드에 접속된다. 내부 타이밍 제어 신호(PRE)는 p 채널 증속형 충전 트랜지스터(214f)의 게이트 전극으로 공급되어, p 채널 증속형 충전 트랜지스터(214f)가 전류 미러 회로(214b)로 포지티브 전원 전위 레벨(Vdd)을 공급하게 한다.

전류 미러 회로(214b)는 p 채널 증속형 전계 효과 트랜지스터(214g/214h)의 병렬 조합에 의해서 구현된다. p 채널 증속형 전계 효과 트랜지스터(214g)는 p 채널 증속형 충전 트랜지스터(214f)와 충전선(214a) 사이에 접속되고, 다른 채널 증속형 전계 효과 트랜지스터(214h)는 포지티브 전원 전압선(Vdd)과 전류 미러 회로(214b)의 출력 노드(N10) 사이에 접속된다. p 채널 증속형 전계 효과 트랜지스터(214g/214h)의 양쪽의 게이트 전극은 충전선(214a)에 접속되는데, p 채널 증속형 전계 효과 트랜지스터(214g/214h)는 충전선(214a)의 전위 레벨에 따라 채널 전도도를 변경시킨다. 따라서, 충전선(214a)의 전위 레벨은 전류 미러 회로(214b)를 통해 제어 신호 발생 회로(214e)로 전달된다.

방전 회로(214d)는 p 채널 증속형 전계 효과 트랜지스터(214g/214h)와 접지선 사이에 접속된 n 채널 증속형 방전 트랜지스터(214j/214k)의 병렬 조합 및 상보적인 타이밍 제어 회로(PREB)를 생성하기 위한 인버터(IV10)를 포함한다. n 채널 증속형 방전 트랜지스터(214j)에 내부 타이밍 제어 신호(PRE)가 게이트되고, 다른 n 채널 증속형 방전 트랜지스터(214k)에 상보적인 내부 타이밍 제어 신호(PREB)가 게이트된다. 전류 미러 회로(214b)를 경유한 충전선(214a) 상의 전위 레벨은 출력 노드(N10)를 통과하는 전류량으로 전환되고, p 채널 증속형 전계 효과 트랜지스터(214h)와 n 채널 증속형 방전 트랜지스터(214k)는 이 전류량을 출력 노드(n10)에서 전위 레벨로 변환시킨다. 출력 노드(N10)의 전위 레벨은 CMOS의 전위 레벨 범위 내에서 변화된다.

제어 신호 발생 회로(214e)는 인버터(IV11) 및 래치 회로(214m)를 포함한다. 인버터(IV11)는 그 입력 노드가 전류 미러 회로(214b)의 출력 노드(N10)에 접속되고, 래치 회로는 내부 타이밍 제어 신호(PRE)에 응답하여 디스에이블 신호(RED)와 선택 신호(RCSL)를 생성한다. 디스에이블 신호(RED)는 열 어드레스 디코더(205)로 공급되어, 열 어드레스 디코더(205)가 선택선(CSL0-CSL511)을 구동하지 않게 한다. 선택 신호(RCSL)는 열 셀렉터(206)로 공급되어, 열 셀렉터(206)가 비트선(BLx)과래치 회로(207) 사이에 신호 경로를 제공하게 한다.

도 6은 메모리셀 어레이(201)에 대한 순차적인 액세스를 도시하고 있다. 행 어드레스 디코더는 워드선(WL0-WL4096) 중 하나를 변경하였다. 데이타 비트는 선택된 워드선과 관련되는 메모리셀로부터 판독되어 비트선 그룹(BL0-BLx)으로 전달되고, 판독된 데이타 비트는 센스 증폭기(208)에서 미리 증폭되었다.

다음 설명에서, 메모리셀의 정규 열 그룹이 메모리셀의 리던던트 열 그룹으로 대체되었다. 열 어드레스(AD1)는 리던던트 열 그룹으로 대체된 메모리셀의 정규 열 그룹에 할당되며, 퓨즈 소자쌍(FSP0-FSP8) 내에 미리 저장되어 있다. 열 어드레스(AD0)는 메모리셀의 결함이 없는 정규 열 그룹에 할당된다.

내부 발진기(212)는 시간 t11에서 내부 클록 신호(ICLK)를 발진하고, 어드레스 버퍼(202)는 열 어드레스(AD0)를 래치한다. 내부 클록 신호(ICLK)는 클록 발생기(213)에도 공급되고, 클록 발생기(213)는 시간 t12에서 내부 타이밍 제어 신호(LOAD1)를 고 레벨로 변경한다. 그리고, 열 어드레스 발생기(204)가 열 어드레스 비트로부터 내부 열 어드레스 신호(Y0-Y8)를 생성하고, 내부 열 어드레스 신호(Y0-Y8)는 열 어드레스 디코더(205)와 리던던트 디코더(214)로 공급된다.

클록 발생기(213)는 시간 t13에서 내부 타이밍 제어 신호(PRE)를 저 레벨로 변경하고, 인버터(IV10)는 내부 타이밍 제어 신호(PRE)로부터 상보적인 내부 타이밍 제어 신호(PREB)를 생성한다. 여기서, p 채널 증속형 충전 트랜지스터(214f), n 채널 증속형 방전 트랜지스터(214j) 및 n 채널 증속형 방전 트랜지스터(214k)는 각각 온 상태, 오프 상태 및 온 상태가 된다. 전류는 p 채널 증속형 충전 트랜지스터(214f)와 p 채널 증속형 전계 효과 트랜지스터(214g)를 통해 충전선(214a)으로 흐르고, 충전선(214a)은 포지티브 전원 전압 레벨(Vdd)에 근접한 임의의 레벨로 충전된다. 전류는 또한 p 채널 증속형 전계 효과 트랜지스터(214h)와 n 채널 증속형 방전 트랜지스터(214k)를 통해 흐르게 되고, 출력 노드(N10)의 전위 레벨이 약간 감소하게 된다. 열 어드레스(AD0)는 리던던트 디코더(214) 내에 저장된 열 어드레스와 상이하고, 적어도 하나의 전류 경로가 퓨즈 소자(FSa/FSb) 및 관련된 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)를 통해 형성된다. 방전 전류는, p 채널 증속형 전계 효과 트랜지스터(214g)를 통해, p 채널 증속형 전계 효과 트랜지스터(214h)를 통과하는 전류로 전환된다. 전류는 출력 노드(N10)에서 전위 레벨로 전환되고, 전위 레벨은 p 채널 증속형 전계 효과 트랜지스터(214h)와 n 채널 증속형 방전용 트랜지스터(214k) 간의 전류 구동 능력비에 의해서 결정된다. 그러나, 출력 노드(N10)의 전위 레벨은 인버터(IV11)의 임계값을 초과하지 않으며, 인버터(IV11)는 그 출력 노드를 저 레벨로 유지한다. 저 레벨은 내부 타이밍 제어 신호(PRE)에 응답하여 래치 회로(214m)에 저장되고, 래치 회로(214m)는 디스에이블 신호(RED) 및 선택 신호(RCSL)를 저 레벨로 유지한다.

내부 타이밍 제어 신호(PRE)는 시간 t14에서 고 레벨로 전환되고, p 채널 증속형 충전용 트랜지스터(214f), n 채널 증속형 방전용 트랜지스터(214j) 및 n 채널 증속형 방전용 트랜지스터(214k)는 각각 오프 상태, 온 상태 및 오프 상태로 변경된다. 충전선(214a)은 방전되고, 출력 노드(N10)는 포지티브 전원 전압 레벨(Vdd)로 충전된다.

내부 클록 신호(ICLK)는 시간 t15에서 상승하고, 열 어드레스(AD1)는 어드레스 버퍼(202)에 저장된다. 클록 발생기(213)는 시간 t16에서 내부 타이밍 제어 신호(LOAD2)를 고 레벨로 변경하고, 열 어드레스 발생기(204)는 AD0-AD1로부터 내부 타이밍 어드레스 신호(Y0-Y8)를 변경한다.

클록 발생기(213)는 시간 t17에서 내부 타이밍 제어 신호(PRE)를 저 레벨로 변경하고, 충전선(214a)은 p 채널 증속형 충전용 트랜지스터(214f) 및 p 채널 증속형 전계 효과 트랜지스터(214g)를 통해 충전된다.

내부 열 어드레스 신호(Y0-Y8)는 리던던트 디코더(214)로 공급되고, 내부 열 어드레스 신호(Y0-Y8)의 열 어드레스(AD1)는 메모리셀의 결함 열 그룹의 열 어드레스와 비교된다. 열 어드레스(AD1)는 리던던트 디코더(214)에 저장된 열 어드레스로 구성되고, 충전선(214a)과 접지선 사이에 전류 경로가 제공되지 않는다. 그리고, p 채널 증속형 전계 효과 트랜지스터(214g/214h)가 턴 오프되고, 출력 노드(N10)가 접지 레벨로 감소된다. 인버터(IV11)는 그 다음 출력 노드를 고 레벨로 변경하고, 고 레벨은 내부 타이밍 제어 신호(PRE)에 응답하여 래치 회로(214m)에 의해 래치된다.

래치 회로(214m)는 활성 고 레벨의 디스에이블 신호(RED) 및 활성 고 레벨의 선택 신호(RCSL)를 각각 열 어드레스 디코더(205) 및 열 셀렉터(206)로 공급한다. 열 어드레스 디코더(205)는 디스에이블되므로, 선택선(CSL0-CSL511)이 활성 레벨로 변경되지 않는다. 선택선(RCSL)은 열 셀렉터(206)가 비트선 그룹(BLx)을 래치 회로(207)에 접속하도록 작용하고, 데이타 비트는 래치 회로(207) 및 입/출력 스위칭회로(211)를 통해 출력 데이타 버퍼(209)로 공급된다.

다음 설명에서는, 내부 열 어드레스 비트(Y0)만이 퓨즈 소자(FSP0) 쌍에 저장된 어드레스 비트의 논리 레벨에 상반되는 것으로 가정한다. FSP0 쌍의 퓨즈 소자(FSb) 및 SWP0 쌍의 n 채널 증속형 스위칭 트랜지스터(SWb)는 충전선(214a)에서 접지선까지의 전류 경로를 제공한다.

상술한 바와 같이, 방전 전류는 p 채널 증속형 전계 효과 트랜지스터(214g)를 통해 p 채널 증속형 전계 효과 트랜지스터(214h)를 통하는 전류로 전환되고, p 채널 증속형 전계 효과 트랜지스터(214h) 및 n 채널 증속형 방전용 트랜지스터(214k)는 출력 노드에서의 전위 레벨을 CMOS의 전위 레벨 범위 내에서 변화시킨다.

단 하나의 열 어드레스 신호만이 어드레스 비트의 논리 레벨에 상반되는 경우, 출력 노드(N10)의 전위 레벨은 인버터(IV11)의 임계값에 더 가까워진다. 상세하게는, 관련된 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)가 최소한의 전류를 방전하고, 충전선(214a)에서의 전위 강하는 극도로 감소되고, p 채널 증속형 전계 효과 트랜지스터(214h)의 온 저항은 n 채널 증속형 방전용 트랜지스터(214k)의 온 저항보다 훨씬 작아지게 된다. 이 결과 출력 노드(N10)에서의 전위 레벨이 인버터(IV11)의 임계값에 근사하게 된다.

n 채널 증속형 스위칭 트랜지스터(SWa/SWb)의 채널 폭은, 3.3V의 포지티브 전원 전압 레벨 하에서 온-저항이 7.8㏀으로 되도록 결정된 것으로 가정한다. 퓨즈 소자(FSa/FSb)의 저항은 500Ω이며, 이는 온 저항의 6.4%이다.

n 채널 증속형 방전용 트랜지스터(214k)의 채널 치수는, p 채널 증속형 전계 효과 트랜지스터(214h)를 통해 "1"의 단위 전류가 흐른다고 가정할 때, 출력 노드(N10)의 전위 레벨이 0.66Vdd가 되도록 결정된다.

포지티브 전원 전압 레벨(Vdd)이 4.0V로 증가될 때, p 채널 증속형 전계 효과 트랜지스터(214h)는 단위 전류보다 1.5배 큰 전류가 흐르는 것을 허용한다. p 채널 증속형 트랜지스터와 n 채널 증속형 트랜지스터는 각각 -1.7V의 임계값과 0.5V의 임계값을 가지며, 양 트랜지스터는 포화 영역에서 동작하는 것으로 가정된다. 드레인 전류(ID)는 ID=β/2 ×(VGS-Vth)²의 방정식에 의해 주어지고, n 채널 증속형 스위칭 트랜지스터(SWa/SWb)의 온 저항은 5㏀ 정도이다. 따라서, 전류가 1.5배 증가한다.

퓨즈 소자(FSa/FSb)의 저항은 500Ω이며, 이것은 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)의 온 저항의 10%이다. n 채널 증속형 방전용 트랜지스터(214k)의 온 저항은 64%로 증가되고, 출력 노드의 전위 레벨은 0.634Vcc (0.66Vcc×0.64×1.5)이다. 따라서, 포지티브 전원 전압(Vdd)이 3.3V에서 4.0V로 변하더라도, 마진 감소율은 5% 미만으로 된다.

퓨즈 소자(FSa/FSb)의 저항이 20% 증가해도, 퓨즈 소자(FSa/FSb)는 600Ω의 저항을 제공한다. 4.0V의 포지티브 전원 전압에서 출력 노드(N10)의 전위 레벨은 0.62Vdd이다. 마진은 거의 1% 감소한다.

상술된 설명에 의해 이해된 바와 같이, 본 발명에 따른 리던던트 디코더는포지티브 전원 전압 레벨(Vdd)에 민감하게 반응하지 않으며, 디스에이블 신호(RED) 및 선택 신호(RCSL)를 안정적으로 생성한다.

<제2 실시예>

도 7은 본 발명에 예시된 다른 반도체 메모리 장치 내에 탑재된 리던던트 디코더(314)를 도시한다. 다른 구성들은 제1 실시예의 구성과 동일하므로, 리던던트 디코더(314)에만 초점을 맞추어 설명한다.

리던던트 디코더(314)는 퓨즈 소자(FSc)를 제외하고는 리던던트 디코더(214)의 회로 구성과 동일하다. 이러한 이유로, 다른 회로 구성은 리던던트 디코더(214)에 대응하는 구성 요소로 명명한다. 퓨즈 소자(FSc)는 출력 노드(N10)와 n 채널 증속형 방전용 트랜지스터(214k) 사이에 삽입된다. 퓨즈 소자(FSc)는 텅스텐 실리사이드로 형성되고, 퓨즈 소자(FSa/FSb)의 저항보다 큰 저항을 제공한다. 이러한 이유로, 퓨즈 소자에 따라 전압이 n 채널 증속형 스위칭 트랜지스터(SWa/SWb)와 n 채널 증속형 방전용 트랜지스터(214k) 사이에서 등화되어, 마진이 감소되지 않는다.

본 발명의 특정 실시예에 도시되고 설명되었을지라도, 본 기술 분야의 통상의 전문가에게 본 발명의 정신이나 범위에서 이탈되지 않는 범위 내에서 다양하게 변화되거나 변형되는 것이 자명하다.

예를 들어, 리던던트 디코더는, 반도체 정적 랜덤 액세스 메모리, 전기적 소거 및 프로그램 가능한 판독 전용 메모리 장치 및 전기적 프로그램 가능한 판독 전용 메모리 장치와 같은 일종의 반도체 메모리 장치 내에 탑재된다.

리던던트 디코더는 메모리셀의 결함 행의 행 어드레스를 저장하여, 결함 행을 리던던트 행으로 대체할 수 있다.

리던던트 디코더는 하나 이상의 결함 메모리셀 그룹들의 어드레스를 저장하여, 결함 메모리셀 그룹을 각각 메모리셀 어드레스 그룹으로 대체할 수 있다.

따라서, 본 발명은 반도체 메모리 장치에서 포지티브 전원 전압 레벨(Vdd)에 민감하게 반응하지 않으면서 안정되게 동작하는 리던던트 디코더를 제공함으로써 마진을 일정하게 유지할 수 있는 효과가 있다.

Claims

반도체 메모리 장치에 있어서,

A) 적어도 하나의 리던던트(redundant) 메모리셀 그룹 및 상기 적어도 하나의 리던던트 메모리셀 그룹으로 각각 대체가능한 복수의 메모리셀 그룹을 갖는 메모리셀 어레이;

B) 외부 장치와 통신하기 위한 데이타 인터페이스;

C) 제1 어드레스를 나타내는 어드레스 신호에 응답하여 상기 복수의 메모리셀 그룹과 상기 리던던트 메모리셀 그룹을 상기 데이타 인터페이스에 선택적으로 접속하기 위한 어드레싱 수단; 및

D) 리던던트 디코더

-상기 리던던트 디코더는,

D-1) 상기 적어도 하나의 리던던트 메모리셀 그룹으로 대체된 상기 복수의 메모리셀 그룹 중 하나에 할당된 제2 어드레스를 저장하기 위한 메모리 회로,

D-2) 상기 어드레스 신호가 상기 적어도 하나의 리던던트 메모리셀 그룹으로 대체된 상기 복수의 메모리셀 그룹 중 상기 하나에 할당된 상기 제1 어드레스를 나타내는지 여부를 식별하기 위해 상기 제2 어드레스와 상기 제1어드레스를 비교하며, 상기 제2 어드레스가 상기 제1 어드레스와 일치하는 경우에는 자신의 출력 노드에 소정의 레벨을 제공하는 비교기,

D-3) 전원 전위선에 접속된 충전 회로,

D-4) 정전위선에 접속된 방전 회로,

D-5) 상기 충전 회로와 상기 방전 회로 사이에 접속되고, 상기 비교기의 상기 출력 노드에 접속된 제어 노드를 포함하여, 자신의 출력 노드에서의 전위 레벨을 변화시키는 전류 미러 회로, 및

D-6) 상기 전류 미러 회로의 상기 출력 노드에서의 상기 전위 레벨에 응답하여 상기 어드레싱 수단에 공급되는 제어 신호를 생성하는 제어 신호 발생 회로 -상기 제어 신호는, 상기 어드레싱 수단이 상기 복수의 메모리셀 중 상기 하나 대신에 상기 리던던트 메모리셀 그룹을 상기 데이터 인터페이스에 접속시키게 함-

를 포함함-

를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 메모리 회로는 상기 비교기의 상기 출력 노드에 병렬로 접속되고 상기 제2 어드레스를 나타내는 어드레스 비트가 할당된 복수의 제1 퓨즈 소자쌍을 지니며, 상기 각각의 쌍의 제1 퓨즈 소자는 상기 어드레스 비트 중 관련된 비트의 논리 레벨에 따라 선택적으로 절단되는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 전류 미러 회로의 상기 출력 노드와 상기 방전 회로 사이에 접속된 제2 퓨즈 소자를 더 포함하며, 상기 제2 퓨즈 소자는 제1 퓨즈 소자의 저항과 근사적으로 동일한 저항을 제공하는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서,

상기 메모리 회로는 상기 비교기의 상기 출력 노드에 병렬로 접속되고 상기 제2 어드레스를 나타내는 어드레스 비트가 할당된 복수의 퓨즈 소자쌍을 가지며, 상기 각각의 쌍의 퓨즈 소자는 상기 어드레스 비트 중 관련된 비트의 논리 레벨에 따라 선택적으로 절단되고,

상기 비교기는 상기 복수의 상기 퓨즈 소자쌍과 정전위선 사이에 접속된 복수의 스위칭 트랜지스터, 및 상기 제1 어드레스를 나타내는 상기 어드레스 신호로부터 상보적인 어드레스 신호를 생성하기 위한 복수의 논리 회로를 가지며, 상기 복수의 스위칭 트랜지스터는 상기 어드레스 신호와 상기 상보적인 어드레스 신호에 의해 게이트되는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 퓨즈 소자 각각의 저항은 상기 복수의 스위칭 트랜지스터 중 관련된 트랜지스터의 온 저항의 10% 이하인 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 전류 미러 회로는,

상기 충전 회로와 상기 비교기의 상기 출력 노드 사이에 접속되고, 상기 제어 노드에 접속된 제1 게이트 전극을 갖는 제1 트랜지스터, 및

상기 전원 전위선과 상기 전류 미러 회로의 상기 출력 노드 사이에 접속되고 상기 제어 노드에 접속된 제2 게이트 전극을 갖는 제2 트랜지스터

를 포함하고,

상기 방전 회로는,

상기 제1 트랜지스터와 상기 정전위선 사이에 접속되고, 내부 타이밍 제어 신호에 의해서 게이트되는 제1 방전용 트랜지스터, 및

상기 제2 트랜지스터와 정전위선 사이에 접속되고 상기 내부 타이밍 제어 신호의 상보적인 신호에 의해 게이트되는 제2 방전용 트랜지스터

를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서,

상기 충전 회로는, 상기 내부 타이밍 제어 신호에 응답하여, 상기 제1 어드레스와 상기 제2 어드레스를 비교하기 전에 제1 위상에서 상기 전원 전위선을 상기 제1 트랜지스터에 접속시키고,

상기 내부 타이밍 제어 신호 및 상기 상보적인 신호는 상기 제1 위상에서 상기 제1 방전용 트랜지스터 및 상기 제2 방전용 트랜지스터를 오프 상태 및 온 상태로 각각 변경하여, 상기 비교기의 상기 출력 노드를 상기 소정의 레벨로 충전하는 것을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서, 상기 내부 타이밍 제어 신호는 상기 제어 신호 생성 후에 제2 위상에서 상기 충전 회로 및 상기 제1 방전용 트랜지스터를 오프 상태 및 온 상태로 변경하고, 상기 상보적인 신호는 상기 제2 위상에서 상기 제2 방전용 트랜지스터를 온 상태로 변경하는 것을 특징으로 하는 반도체 메모리 장치.
리던던트 디코더 회로에 있어서,

어드레스 신호가 게이트에 입력되는 N 채널 MOS 트랜지스터와, 상기 N 채널 MOS 트랜지스터의 드레인에 한쪽 끝이 접속된 퓨즈 소자와, 상기 퓨즈 소자의 다른쪽 끝을, 게이트와 드레인이 접속된 제1 P 채널 MOS 트랜지스터의 드레인에 접속하고, 게이트를 상기 제1 P 채널 MOS 트랜지스터의 게이트에 공통 접속한 제2 P 채널 MOS 트랜지스터의 드레인으로부터 출력을 얻는 구성으로 되어 있는 것을 특징으로 하는 리던던트 디코더 회로.
리던던트 디코더 회로에 있어서,

어드레스 신호 및 그 반전 신호가 게이트에 입력되는 N 채널 MOS 트랜지스터와, 상기 N 채널 MOS 트랜지스터쌍의 드레인에 각각 한쪽 끝이 접속된 퓨즈 소자와, 상기 퓨즈 소자의 다른쪽 끝을, 게이트와 드레인이 접속된 제1 P 채널 MOS 트랜지스터의 드레인에 접속하고, 게이트를 상기 제1 P 채널 MOS 트랜지스터의 게이트에 공통 접속한 제2 P 채널 MOS 트랜지스터의 드레인에, 출력단의 N 채널 MOS 트랜지스터의 드레인을 접속하고 상기 출력단의 N 채널 MOS 트랜지스터의 드레인으로부터 출력 레벨을 얻는 것을 특징으로 하는 리던던트 디코더 회로.
리던던트 디코더 회로에 있어서,

어드레스 신호 및 그 반전 신호를 각각 게이트에 입력한 N 채널 MOS 트랜지스터쌍, 및 상기 N 채널 MOS 트랜지스터쌍의 드레인에 각각 한쪽 끝이 접속된 퓨즈 소자쌍을 어드레스 신호의 수만큼 구비하고,

상기 복수의 퓨즈 소자의 다른쪽 끝이 공통 접속되고,

상기 복수의 퓨즈 소자의 다른쪽 끝의 공통 접속점을 게이트와 드레인을 접속한 제1 P 채널 MOS 트랜지스터의 드레인에 접속하고,

상기 제1 P 채널 MOS 트랜지스터의 드레인은, 소스를 접지하고 게이트에 입력되는 리던던트 디코더 활성 신호에 기초하여 리던던트 디코더 활성화 시에 오프 상태로 되는 제1 N 채널 MOS 트랜지스터의 드레인에 접속되고,

게이트를 상기 제1 P 채널 MOS 트랜지스터의 게이트에 공통 접속한 제2 P 채널 MOS 트랜지스터의 드레인은, 소스를 접지하고 게이트에 입력되는 리던던트 디코더 활성화 신호에 기초하여 리던던트 디코더 활성화 시에 온 상태로 되는 출력단의 N 채널 MOS 트랜지스터의 드레인에 접속되고,

상기 제2 P 채널 MOS 트랜지스터와 상기 출력단의 N 채널 MOS 트랜지스터의 드레인의 접속점으로부터 출력 레벨을 얻는 것을 특징으로 하는 리던던트 디코더 회로.
제10항 또는 제11항에 있어서, 상기 출력단의 N 채널 MOS 트랜지스터의 드레인에, 상기 퓨즈 소자와 동일한 재료로 이루어진 저항 소자를 부가한 것을 특징으로 하는 리던던트 디코더 회로.