JPH1055693A - 冗長デコーダ回路 - Google Patents
冗長デコーダ回路Info
- Publication number
- JPH1055693A JPH1055693A JP8227777A JP22777796A JPH1055693A JP H1055693 A JPH1055693 A JP H1055693A JP 8227777 A JP8227777 A JP 8227777A JP 22777796 A JP22777796 A JP 22777796A JP H1055693 A JPH1055693 A JP H1055693A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- address
- signal
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
を抑える冗長デコーダ回路の提供。 【解決手段】被置換アドレスの比較部と、該比較部にお
いて不一致時に発生する電流をカレントミラーにより伝
達する能動負荷としての第1のPチャネルMOSトラン
ジスタと、電流が伝達される能動負荷としての第2のP
チャネルMOSトランジスタと、ドレイン端を接続した
第1のNチャネルMOSトランジスタにより構成される
出力段を有する。
Description
に関し、特にカラム選択線を置き換えるための冗長デコ
ーダ回路に関する。
装置の主記憶装置やグラフィックス等に用いられるDR
AM(ダイナミックランダムアクセスメモリ)は高速化
の要請からシステムクロックに同期して動作させる回路
構成がとられるようになってきている。これらのDRA
Mでは外部から入力されるシステムクロックにより生成
された内部クロック信号を内部回路ブロックに供給し
て、クロック信号に同期した動作をさせる。クロック信
号に同期して動作する従来のDRAMについて説明す
る。
AMの全体構成をブロック図にて示したものであり、半
導体チップ上に集積されている。
モリセルアレイであり、4096本のワード線と512
本のカラム選択線CSL(CSL0〜CSL511)を
持つ。したがって、1アドレスは8個のメモリセルに対
応するので、1入出力(データ幅)は8ビットである。
号であり、内部クロック生成回路140に入力され、内
部クロック信号ICLKが生成される。内部クロック信
号ICLKは、アドレスバッファ回路102、クロック
ジェネレータ105等に供給され、クロック信号CLK
の立ち上がり時に同時に入力されるアドレス信号A0〜
A11、コマンド信号RASB(ロウアドレスストロー
ブ)、CASB(カラムアドレスストローブ)、WEB
(ライトイネーブル)、CSB(チップセレクト)等を
内部に取り込む。
ドレス生成回路で、取り込まれたアドレス信号から内部
ロウアドレス、カラムアドレスを生成する。
たコマンド信号RASB、CASB、WEB、CSBを
受け、カラムアドレスの生成タイミングを制御する信号
を発生する。106はカラムデコーダである。108は
I/Oスイッチ、109は出力バッファ、111はラッ
チ回路である。
て、まず読み出し動作を説明する。
11を受けたアドレスバッファ102は、ロウアドレス
としてA0〜A11をロウデコーダ103に供給し、カ
ラムアドレスとしてA0〜A8をカラムアドレス生成回
路104に供給する。内部アドレス信号A0〜A11を
受けたロウデコーダ103はこれをデコードし、109
6本あるワード線の1本を選択する。
たカラムアドレス生成回路104は、カラムアドレス信
号Y0〜Y8を出力する。
クロックジェネレータ105からの信号LOAD1、2
によって制御されている。ここで、LOAD1信号は外
部から与えられる信号が読み出し、または書き込みコマ
ンドである場合に、クロックに同期して発生する信号で
あり、LOAD2信号はLOAD1信号が発生した後、
クロック信号に同期して次の内部アドレスを生成する信
号である。次に、生成されるアドレスは、カウンター回
路等により生成されるが、ここではその説明は省略す
る。また、クロックジェネレータ107からは、図示し
た以外にも他の制御信号も出力されているが、これらに
ついての説明も省略する。
デコーダ106に供給され、カラム選択線CSLが活性
化される。
アドレスのメモリセルに欠陥がある場合、これを冗長メ
モリセルに置き換えるための回路である。
ックジェネレータ105からの信号PREによって制御
されている。信号PREは、内部アドレス信号の変化時
に、クロックジェネレータ105から発生される信号で
あり、カラム冗長デコーダ112を活性化する。冗長デ
コーダは、ヒューズトリミング等によりプログラミング
されており、入力するアドレス信号が被置換アドレスで
あるか否かを判定し、被置換アドレスである場合には、
カラム選択線CSLの選択を禁止する信号REDを発生
し、一方、冗長セルを選択する冗長カラム選択線RCS
Lを活性化する。各冗長デコーダにはカラムアドレス信
号Y0〜Y8が入力する。
ぞれが8個のメモリセルに接続されているため、8個の
メモリセルが同時に読み出されることになる。これら同
時に読み出された8ビットのデータは、すべてラッチ回
路111にラッチされ、I/Oスイッチ108に供給さ
れる。
力する。ここで、冗長カラム選択線RCSLが、活性化
が禁止されたCSLの代わりに選択された場合も同様に
セルデータを読み出す。
は、この16MDRAMの出力D0〜D7として外部に
出力される。そして、これらデータが出力されている間
に、クロックジェネレータ105からのLOAD2信号
によりカラムアドレス信号Y0〜Y8が変化し、CSL
の選択が変えられて、さらに次のデータがアクセスされ
る。
従来技術についてさらに詳細に説明する。
を構成の一例を示す図である。500−0〜500−1
7はヒューズ素子でレーザトリミングにより切断され被
置換アドレスがプログラミングされる。各ヒューズはそ
れぞれのアドレス信号、あるいはその反転信号がゲート
端子に供給されるNチャネルMOSトランジスタ510
−0〜501−17のドレイン端子に接続し、例えば被
置換アドレスのY0に対するアドレス論理値が“1”で
ある場合には、500−1のヒューズを、アドレス論理
値が“0”である場合には500−0のヒューズを切断
する。同時に、Y1〜Y8までのアドレスがプログラミ
ングされる。
に応じてクロックジェネレータ105から発生されるカ
ラム冗長デコーダ400の活性化信号であり、新たなカ
ラムアドレス信号Y0〜Y8の入力に対して被置換アド
レスであるか否かの判定動作を行う。また、この信号P
REはラッチ回路405にも入力され、判定結果を示す
内部信号404のラッチ回路405への取り込みを行
う。
コーダ400の動作タイミングを示す。図6を参照し
て、T1のサイクルで生成されるカラムアドレスA0は
被置換アドレスではなく、T2のタイミングで生成され
るカラムアドレスA1が被置換アドレスである場合を示
している。
0が与えられると、同時にカラム冗長デコーダ400の
活性化信号PREが発生される。信号PREのアクティ
ブレベルはロウレベルでPチャネルMOSトランジスタ
401をオン、NチャネルMOSトランジスタ406を
オフさせ、カラム冗長デコーダを活性化させる。ここで
は、カラム冗長デコーダ400に入力したカラムアドレ
ス信号Y0〜Y8が被置換アドレスと一致しないため、
いずれかのアドレスビットに対するヒューズが切断され
ていない。
路がオンしているので、PチャネルMOSトランジスタ
401により節点402が充電されても、そのレベルは
インバータ403の閾値を越えることはなく、判定結果
を示す内部信号404のレベルはハイレベルを保持して
いる。
りラッチ回路405へ取り込まれ、カラム選択線CSL
の選択を禁止する信号REDは非活性化レベルであるロ
ウレベル、冗長セルを選択する冗長カラム選択線RCS
Lも非活性化レベルであるロウレベルのままとなる。
1が与えられると、カラムアドレス信号Y0〜Y8が被
置換アドレスと一致しているため、それぞれのアドレス
ビットの論理値に相当するフューズが切断されており、
節点402を放電する電流経路がオフし、PチャネルM
OSトランジスタ401により節点402が充電される
と、そのレベルはインバータ403の閾値を越え、判定
結果を示す内部信号404のレベルはロウレベルとな
る。内部信号404のレベルは信号PREによりラッチ
回路405へ取り込まれ、カラム選択線CSLの選択を
禁止する信号REDは活性化レベルであるハイレベル、
冗長セルを選択する冗長カラム選択線RCSLも活性化
レベルであるハイレベルとなる。
に同期して動作するDRAMの動作の説明、特にカラム
冗長デコーダに関する説明であるが、この従来のカラム
冗長デコーダの問題点について以下に説明する。
500−17は、通常タングステンシリサイド(WS
i)で形成されている。また、ヒューズ素子のパターン
形状はレーザ装置によるヒューズトリミング時の精度等
の制約から決まっている。現在製造されている16MD
RAMではヒューズ素子の抵抗値は、以上の条件により
ほぼ500Ωとされている。
したカラムアドレス信号のうち、1ビット、Y0のアド
レス信号のみが被置換アドレスと異なるものとする。Y
0のアドレスビットに対するヒューズ500−1は切断
されていないので、節点402にはヒューズ素子500
−1とNチャネルMOSトランジスタ501−1を介し
て放電される電流経路が生じる。PチャネルMOSトラ
ンジスタ401により節点402が充電されると、節点
402のレベルはインバータ403の閾値を越えないレ
ベルまで上昇する。
トのみ被置換アドレスと異なる場合、1つの放電経路の
みしか生じないため、最も節点402のレベルがインバ
ータ403の閾値レベルに近づく。この時の節点402
のレベルは、PチャネルMOSトランジスタ401のオ
ン抵抗値と、NチャネルMOSトランジスタ501−1
のオン抵抗値およびヒューズ抵抗値500Ωにより決ま
る。
OSトランジスタ401のチャネル幅をオン抵抗が2K
Ωになるように、またNチャネルMOSトランジスタ5
01−1のチャネル幅をオン抵抗が500Ωとなるよう
に決めると、節点402のレベルはヒューズ抵抗500
Ωとの抵抗比から0.33VCCとなる。
する。電源電圧を4.0Vにした時、PチャネルMOS
トランジスタ401、NチャネルMOSトランジスタ5
01−1の各トランジスタのオン抵抗は、PチャネルM
OSトランジスタの閾値VTを−0.7V、Nチャネル
MOSトランジスタの閾値VTを0.5V、トランジス
タが飽和領域で動作しているとしてドレイン電流を示す
式、ID=β/2×(VGS−VT)2より、1.23K
Ω、0.32KΩとなる。
ズ抵抗500Ωとの抵抗比から0.40VCCとなり2
0%以上レベルが悪化する。
ジスタのドレイン電流は指数的に増大する一方、ヒュー
ズ抵抗は変化しないため、節点402のレベルは上昇
し、よりインバータ403の閾値レベルが近づく。すな
わち、接地レベルや電源レベルのノイズに対してインバ
ータ403の出力404にハザードノイズが生じる危険
性が大きくなり、このカラム冗長デコーダ400の動作
マージンが小さいことを意味する。
ン・シリサイドの抵抗値は、20%程度ばらつく。
ズ素子の抵抗値は600Ωとなり、この時、VCC4.
0Vの節点402のレベルは0.43VCCとなり、9
%程度レベルが悪化し、さらにインバータ403の閾値
に近づき動作マージンが減少する。
なされたものであって、その目的は、ヒューズ素子の抵
抗による動作マージンの減少を抑える冗長デコーダ回路
を提供することにある。
め、本発明の冗長デコーダ回路は、アドレス信号と被置
換アドレスの比較部と、比較部において不一致時に発生
する電流をカレントミラーにより伝達する能動負荷とし
てのPチャネルMOSトランジスタと、電流が伝達され
る能動負荷としてのPチャネルMOSトランジスタとN
チャネルMOSトランジスタにより構成される出力段を
有することを特徴とする。
いて以下に説明する。本発明に係る冗長デコーダ回路
は、その好ましい実施の形態において、ヒューズ素子の
抵抗値が動作マージンにおよぼす影響が充分小さくなる
よう、ヒューズ素子の抵抗値がドレイン端にヒューズ素
子が接続するNチャネルMOSトランジスタのオン抵抗
の10%以下になるようにNチャネルMOSトランジス
タのチャネル幅が決められる。
スと異なる時に発生する放電電流は能動負荷としてのカ
レントミラー構成のPチャネルMOSトランジスタ(図
2の201、202)により出力段に伝達される。
荷としてのPチャネルMOSトランジスタに伝達された
電流は、NチャネルMOSトランジスタ(図2の20
3)との能力レシオ比によりCMOSレベルに変換され
る。本発明の実施の形態を更に詳細に説明すべく、本発
明の実施例を図面を参照して以下に説明する。
長デコーダの構成を示す図である。図2において、50
0−0〜500−17は、ヒューズ素子で、レーザトリ
ミングにより切断され被置換アドレスがプログラミング
される。各ヒューズはそれぞれのアドレス信号、あるい
はその反転信号がゲート端子に供給されるNチャネルM
OSトランジスタ501−0〜501−17のドレイン
端子に接続し、例えば被置換アドレスのY0に対するア
ドレス論理値が“1”である場合には、500−1のヒ
ューズを、アドレス論理値が“0”である場合には、5
00−0のヒューズを切断する。同様にしてY1〜Y8
までのアドレスがプログラミングされる。
に応じてクロックジェネレータ105から発生されるカ
ラム冗長デコーダ200の活性化信号で、新たなカラム
アドレス信号Y0〜Y8の入力に対して被置換アドレス
であるか否かの判定動作を行う。また、信号PREはラ
ッチ回路209にも入力され、判定結果を示す内部信号
208のラッチ回路209への取り込みを行う。
長デコーダの動作を説明するためのタイミング図であ
る。図4では、T1のサイクルで生成されるカラムアド
レスA0は被置換アドレスではなく、T2のタイミング
で生成されるカラムアドレスA1が被置換アドレスであ
る場合の動作タイミングが示されている。
0が与えられると、同時に、カラム冗長デコーダ200
の活性化信号PREが発生される。信号PREのアクテ
ィブレベルはロウレベルでPチャネルMOSトランジス
タ220をオン、NチャネルMOSトランジスタ204
をオフ、NチャネルMOSトランジスタ203をオンさ
せ、カラム冗長デコーダを活性化させる。ここでは、カ
ラム冗長デコーダ200に入力したカラムアドレス信号
Y0〜Y8が被置換アドレスと一致しないため、いずれ
かのアドレスビットに対するヒューズは切断されていな
い。したがって、節点230を放電する電流経路がオン
している。
ネルMOSトランジスタ201によりカレントミラー構
成とされている出力段のPチャネルMOSトランジスタ
202に伝達される。
OSトランジスタ203との能力レシオ比によりCMO
Sレベルに変換される。
えることはなく、判定結果を示す内部信号209のレベ
ルはロウレベルを保持している。
08のレベルは、信号PREによりラッチ回路209へ
取り込まれ、カラム選択線CSLの選択を禁止する信号
REDは非活性化レベルであるロウレベル、冗長セルを
選択する冗長カラム選択線RCSLも非活性化レベルで
あるロウレベルのままとなる。
1が与えられると、カラムアドレス信号Y0〜Y8が被
置換アドレスと一致するため、それぞれのアドレスビッ
トの論理値に相当するフューズが切断されており、節点
230を放電する電流経路がオフする。したがって、節
点230は、Pチャネルトランジスタ202がオフレベ
ルとなるまで充電される。出力節点207はロウレベル
となり、インバータ206の閾値を越え、判定結果を示
す内部信号208のレベルはハイレベルとなる。
よりラッチ回路209へ取り込まれ、カラム選択線CS
Lの選択を禁止する信号REDは活性化レベルであるハ
イレベル、冗長セルを選択する冗長カラム選択線RCS
Lも活性化レベルであるハイレベルとなる。
デコーダの動作の概要であるが、以下電源電圧の変動に
対する動作マージンについて述べる。
ムアドレス信号のうち、1ビット、Y0のアドレス信号
のみが被置換アドレスと異なるものとする。Y0のアド
レスビットに対するヒューズ500−1は切断されてい
ないので、節点230にはヒューズ素子500−1とN
チャネルMOSトランジスタ501−1を介して放電さ
れる電流経路が生じる。
MOSトランジスタ201によりカレントミラー構成と
なっている出力段のPチャネルMOSトランジスタ20
2に伝達される。さらに、出力節点207は、Nチャネ
ルMOSトランジスタ203との能力レシオ比により、
MOSレベルに変換される。
1ビットのみ被置換アドレスと異なる場合、1つの放電
経路のみしか生じないため電流値が小さく、Pチャネル
MOSトランジスタ202に対してNチャネルMOSト
ランジスタ203の能力比が大きくなり、最も出力節点
207のレベルがインバータ206の閾値に近づく。こ
こで、電源電圧3.3V時のNチャネルMOSトランジ
スタ501−1のチャネル幅をオン抵抗が7.8KΩと
なるように決める。ヒューズ素子の抵抗500ΩはNチ
ャネルMOSトランジスタ501−1の6.4%程度と
なる。
02に伝達される電流値を規格値1とし、出力節点20
7のレベルが0.66VCCとなるようにNチャネルM
OSトランジスタ203のチャネル幅を決める。
MOSトランジスタの閾値VTを−0.7V、Nチャネ
ルMOSトランジスタの閾値VTを0.5V、トランジ
スタが飽和領域で動作しているとしてドレイン電流を示
す式、ID=β/2×(VGS−VT)2より、Nチャネル
MOSトランジスタ501−1のオン抵抗は5KΩとな
り、PチャネルMOSトランジスタ202に伝達される
電流値は、規格値1.5程度となる。
ルMOSトランジスタ501−1の10%となる。この
時、NチャネルMOSトランジスタ203のオン抵抗は
0.64倍となるので、出力節点207のレベルは0.
66VCC×0.64×1.5=0.634VCCとな
り、レベルの悪化量は5%以下となる。
ズ素子の抵抗値は600Ωとなり、この時のVCC4.
0Vの節点207のレベルは0.62VCCとなるが、
これは1%程度の悪化に抑えられる。
ム冗長デコーダの構成を示す図である。図3を参照し
て、本実施例では、出力段のNチャネルMOSトランジ
スタ203のドレイン端にヒューズ素子と同じ素材(タ
ングステン シリサイド)で、放電用NチャネルMOS
トランジスタ501−1のオン抵抗に対するヒューズ素
子の抵抗値の比と同等の抵抗素子210を付加した構成
としている。
が501−1を介する放電側と、NチャネルMOSトラ
ンジスタ203による出力側で同等になり相殺されるた
めマージンの悪化が生じない。
ーダ回路によれば、アドレス信号と被置換アドレスの比
較部において不一致時に発生する電流を、カレントミラ
ーを構成するPチャネルMOSトランジスタにより、出
力段の能動負荷としてのPチャネルMOSトランジスタ
に伝達し、出力段のNチャネルMOSトランジスタとの
能力レシオにより出力レベルを発生させる構成としたこ
とにより、アドレス信号の入力するNチャネルMOSト
ランジスタのチャネル幅を小さくし、ヒューズ素子の抵
抗値による影響を抑えることを可能とするという効果を
奏する。
力するトランジスタサイズの減少はマスクレイアウトを
縮小する利点を有し、さらにアドレス信号の負荷低減の
効果も得られる。
体構成を示す図である。
路の構成を示す図である。
ダ回路の構成を示す図である。
ある。
である。
グを示す図である。
スタ 204、203、501、406 Nチャネルトランジ
スタ
Claims (4)
- 【請求項1】アドレス信号と被置換アドレスとの比較部
と、 該比較部において不一致時に発生する電流を、カレント
ミラーにより伝達する能動負荷としての第1のPチャネ
ルMOSトランジスタ及び電流が伝達される能動負荷と
しての第2のPチャネルMOSトランジスタと、該第2
のPチャネルMOSトランジスタにドレイン端を接続し
た第1のNチャネルMOSトランジスタにより構成され
る出力段を有することを特徴とする冗長デコーダ回路。 - 【請求項2】前記被置換アドレスの比較部が、アドレス
信号およびその反転信号がゲートに入力するNチャネル
MOSトランジスタのドレインにヒューズ素子の一端が
接続され、 該ヒューズ素子の他端が共通接続されて、前記第1のP
チャネルMOSトランジスタのドレイン及びゲートの接
続点に接続されてなることを特徴とする請求項1記載の
冗長デコーダ回路。 - 【請求項3】前記第1のNチャネルMOSトランジスタ
のドレインに、前記ヒューズ素子と同一の素材による抵
抗素子を付加したことを特徴とする請求項1記載の冗長
デコーダ回路。 - 【請求項4】アドレス信号およびその反転信号をゲート
入力とするNチャネルMOSトランジスタのドレインに
ヒューズ素子の一端が接続され、該ヒューズ素子の他端
が共通接続されてなる被置換アドレスの比較部を備え、
前記ヒューズ素子の他端の共通接続点を、PチャネルM
OSトランジスタからなるカレントミラー回路の入力端
に接続し、該カレントミラー回路の出力端とNチャネル
MOSトランジスタとの接続点から出力レベルを取り出
す、ことを特徴とする冗長デコーダ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8227777A JP2982700B2 (ja) | 1996-08-09 | 1996-08-09 | 冗長デコーダ回路 |
US08/908,709 US5815453A (en) | 1996-08-09 | 1997-08-08 | Semiconductor memory device having redundant decoder with subtantially constant margin regardless of power voltage level |
KR1019970038039A KR100334210B1 (ko) | 1996-08-09 | 1997-08-09 | 전원전압레벨과무관하게실질적으로일정한마진을갖는리던던트디코더를구비한반도체메모리장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8227777A JP2982700B2 (ja) | 1996-08-09 | 1996-08-09 | 冗長デコーダ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1055693A true JPH1055693A (ja) | 1998-02-24 |
JP2982700B2 JP2982700B2 (ja) | 1999-11-29 |
Family
ID=16866228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8227777A Expired - Fee Related JP2982700B2 (ja) | 1996-08-09 | 1996-08-09 | 冗長デコーダ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5815453A (ja) |
JP (1) | JP2982700B2 (ja) |
KR (1) | KR100334210B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100336953B1 (ko) * | 1998-11-05 | 2002-05-15 | 가네꼬 히사시 | 용장 회로를 갖는 반도체 메모리 장치 |
US6477102B1 (en) | 1999-06-24 | 2002-11-05 | Nec Corporation | Redundant programmable circuit and semiconductor memory device having the same |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6571348B1 (en) * | 1999-04-06 | 2003-05-27 | Genesis Semiconductor, Inc. | Method of and apparatus for providing look ahead column redundancy access within a memory |
DE10152034B4 (de) * | 2001-10-23 | 2004-08-26 | Infineon Technologies Ag | Speicheranordnung |
JP4062247B2 (ja) * | 2003-12-11 | 2008-03-19 | ソニー株式会社 | 半導体記憶装置 |
KR100761395B1 (ko) * | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0793989A (ja) * | 1993-09-22 | 1995-04-07 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
KR0158484B1 (ko) * | 1995-01-28 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리의 행리던던씨 |
-
1996
- 1996-08-09 JP JP8227777A patent/JP2982700B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 US US08/908,709 patent/US5815453A/en not_active Expired - Lifetime
- 1997-08-09 KR KR1019970038039A patent/KR100334210B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100336953B1 (ko) * | 1998-11-05 | 2002-05-15 | 가네꼬 히사시 | 용장 회로를 갖는 반도체 메모리 장치 |
US6477102B1 (en) | 1999-06-24 | 2002-11-05 | Nec Corporation | Redundant programmable circuit and semiconductor memory device having the same |
Also Published As
Publication number | Publication date |
---|---|
US5815453A (en) | 1998-09-29 |
JP2982700B2 (ja) | 1999-11-29 |
KR19980018542A (ko) | 1998-06-05 |
KR100334210B1 (ko) | 2002-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6384674B2 (en) | Semiconductor device having hierarchical power supply line structure improved in operating speed | |
US4689494A (en) | Redundancy enable/disable circuit | |
US4893277A (en) | Semiconductor memory | |
US5742554A (en) | Volatile memory device and method of refreshing same | |
US5956278A (en) | Semiconductor circuit device with internal power supply circuit | |
US6335895B1 (en) | Semiconductor storage device and system using the same | |
US7330386B2 (en) | Semiconductor memory device | |
KR100242720B1 (ko) | 반도체 메모리 장치의 칼럼선택 제어회로 | |
US5285419A (en) | Read/write memory with improved test mode data compare | |
JP2982700B2 (ja) | 冗長デコーダ回路 | |
US5995431A (en) | Bit line precharge circuit with reduced standby current | |
JP2760326B2 (ja) | 半導体記憶装置 | |
US6366509B2 (en) | Method and apparatus for repairing defective columns of memory cells | |
JPH0712902A (ja) | 半導体集積回路 | |
JPH08297969A (ja) | ダイナミック型半導体記憶装置 | |
US5448523A (en) | BICMOS cache TAG having small signal exclusive OR for TAG comparison | |
US6185136B1 (en) | Method and apparatus for repairing defective columns of memory cells | |
US20020001248A1 (en) | Semiconductor memory device | |
JP2000090667A (ja) | 集積化半導体メモリ | |
US20030101374A1 (en) | Semiconductor device with reduced terminal input capacitance | |
US6515916B2 (en) | Column switch in memory device and cache memory using the same | |
KR0172431B1 (ko) | 저전력 소비용 반도체 메모리장치 | |
US20020001218A1 (en) | Semiconductor memory device enabling selective production of different semiconductor memory devices operating at different external power-supply voltages | |
KR20050084162A (ko) | 상이한 메모리 어레이들의 열들에 의해 공유되는 전류 제한블리더 장치를 위한 장치 및 방법 | |
US5578942A (en) | Super VCC detection circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 14 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |