JP2982700B2 - 冗長デコーダ回路 - Google Patents
冗長デコーダ回路Info
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- G—PHYSICS
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Description
【０００１】
【発明の属する技術分野】本発明は、冗長デコーダ回路
に関し、特にカラム選択線を置き換えるための冗長デコ
ーダ回路に関する。
に関し、特にカラム選択線を置き換えるための冗長デコ
ーダ回路に関する。
【０００２】
【従来の技術】近年、コンピュータシステム等情報処理
装置の主記憶装置やグラフィックス等に用いられるＤＲ
ＡＭ（ダイナミックランダムアクセスメモリ）は高速化
の要請からシステムクロックに同期して動作させる回路
構成がとられるようになってきている。これらのＤＲＡ
Ｍでは外部から入力されるシステムクロックにより生成
された内部クロック信号を内部回路ブロックに供給し
て、クロック信号に同期した動作をさせる。クロック信
号に同期して動作する従来のＤＲＡＭについて説明す
る。
装置の主記憶装置やグラフィックス等に用いられるＤＲ
ＡＭ（ダイナミックランダムアクセスメモリ）は高速化
の要請からシステムクロックに同期して動作させる回路
構成がとられるようになってきている。これらのＤＲＡ
Ｍでは外部から入力されるシステムクロックにより生成
された内部クロック信号を内部回路ブロックに供給し
て、クロック信号に同期した動作をさせる。クロック信
号に同期して動作する従来のＤＲＡＭについて説明す
る。
【０００３】図１は、冗長デコーダを備えた１６ＭＤＲ
ＡＭの全体構成をブロック図にて示したものであり、半
導体チップ上に集積されている。
ＡＭの全体構成をブロック図にて示したものであり、半
導体チップ上に集積されている。
【０００４】図１において、１０１は１６Ｍビットのメ
モリセルアレイであり、４０９６本のワード線と５１２
本のカラム選択線ＣＳＬ（ＣＳＬ０〜ＣＳＬ５１１）を
持つ。したがって、１アドレスは８個のメモリセルに対
応するので、１入出力（データ幅）は８ビットである。
モリセルアレイであり、４０９６本のワード線と５１２
本のカラム選択線ＣＳＬ（ＣＳＬ０〜ＣＳＬ５１１）を
持つ。したがって、１アドレスは８個のメモリセルに対
応するので、１入出力（データ幅）は８ビットである。
【０００５】ＣＬＫは、外部から入力されるクロック信
号であり、内部クロック生成回路１４０に入力され、内
部クロック信号ＩＣＬＫが生成される。内部クロック信
号ＩＣＬＫは、アドレスバッファ回路１０２、クロック
ジェネレータ１０５等に供給され、クロック信号ＣＬＫ
の立ち上がり時に同時に入力されるアドレス信号Ａ０〜
Ａ１１、コマンド信号ＲＡＳＢ（ロウアドレスストロー
ブ）、ＣＡＳＢ（カラムアドレスストローブ）、ＷＥＢ
（ライトイネーブル）、ＣＳＢ（チップセレクト）等を
内部に取り込む。
号であり、内部クロック生成回路１４０に入力され、内
部クロック信号ＩＣＬＫが生成される。内部クロック信
号ＩＣＬＫは、アドレスバッファ回路１０２、クロック
ジェネレータ１０５等に供給され、クロック信号ＣＬＫ
の立ち上がり時に同時に入力されるアドレス信号Ａ０〜
Ａ１１、コマンド信号ＲＡＳＢ（ロウアドレスストロー
ブ）、ＣＡＳＢ（カラムアドレスストローブ）、ＷＥＢ
（ライトイネーブル）、ＣＳＢ（チップセレクト）等を
内部に取り込む。
【０００６】１０３はロウデコーダ、１０４はカラムア
ドレス生成回路で、取り込まれたアドレス信号から内部
ロウアドレス、カラムアドレスを生成する。
ドレス生成回路で、取り込まれたアドレス信号から内部
ロウアドレス、カラムアドレスを生成する。
【０００７】クロックジェネレータ１０５は、入力され
たコマンド信号ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢを
受け、カラムアドレスの生成タイミングを制御する信号
を発生する。１０６はカラムデコーダである。１０８は
Ｉ／Ｏスイッチ、１０９は出力バッファ、１１１はラッ
チ回路である。
たコマンド信号ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢを
受け、カラムアドレスの生成タイミングを制御する信号
を発生する。１０６はカラムデコーダである。１０８は
Ｉ／Ｏスイッチ、１０９は出力バッファ、１１１はラッ
チ回路である。
【０００８】図１に示した１６ＭＤＲＡＭの動作につい
て、まず読み出し動作を説明する。
て、まず読み出し動作を説明する。
【０００９】外部から与えられる入力アドレスＡ０〜Ａ
１１を受けたアドレスバッファ１０２は、ロウアドレス
としてＡ０〜Ａ１１をロウデコーダ１０３に供給し、カ
ラムアドレスとしてＡ０〜Ａ８をカラムアドレス生成回
路１０４に供給する。内部アドレス信号Ａ０〜Ａ１１を
受けたロウデコーダ１０３はこれをデコードし、１０９
６本あるワード線の１本を選択する。
１１を受けたアドレスバッファ１０２は、ロウアドレス
としてＡ０〜Ａ１１をロウデコーダ１０３に供給し、カ
ラムアドレスとしてＡ０〜Ａ８をカラムアドレス生成回
路１０４に供給する。内部アドレス信号Ａ０〜Ａ１１を
受けたロウデコーダ１０３はこれをデコードし、１０９
６本あるワード線の１本を選択する。
【００１０】一方、内部アドレス信号Ａ０〜Ａ８を受け
たカラムアドレス生成回路１０４は、カラムアドレス信
号Ｙ０〜Ｙ８を出力する。
たカラムアドレス生成回路１０４は、カラムアドレス信
号Ｙ０〜Ｙ８を出力する。
【００１１】カラムアドレス生成回路１０４の動作は、
クロックジェネレータ１０５からの信号ＬＯＡＤ１、２
によって制御されている。ここで、ＬＯＡＤ１信号は外
部から与えられる信号が読み出し、または書き込みコマ
ンドである場合に、クロックに同期して発生する信号で
あり、ＬＯＡＤ２信号はＬＯＡＤ１信号が発生した後、
クロック信号に同期して次の内部アドレスを生成する信
号である。次に、生成されるアドレスは、カウンター回
路等により生成されるが、ここではその説明は省略す
る。また、クロックジェネレータ１０７からは、図示し
た以外にも他の制御信号も出力されているが、これらに
ついての説明も省略する。
クロックジェネレータ１０５からの信号ＬＯＡＤ１、２
によって制御されている。ここで、ＬＯＡＤ１信号は外
部から与えられる信号が読み出し、または書き込みコマ
ンドである場合に、クロックに同期して発生する信号で
あり、ＬＯＡＤ２信号はＬＯＡＤ１信号が発生した後、
クロック信号に同期して次の内部アドレスを生成する信
号である。次に、生成されるアドレスは、カウンター回
路等により生成されるが、ここではその説明は省略す
る。また、クロックジェネレータ１０７からは、図示し
た以外にも他の制御信号も出力されているが、これらに
ついての説明も省略する。
【００１２】カラムアドレス信号Ｙ０〜Ｙ８は、カラム
デコーダ１０６に供給され、カラム選択線ＣＳＬが活性
化される。
デコーダ１０６に供給され、カラム選択線ＣＳＬが活性
化される。
【００１３】カラム冗長デコーダ１１２は、選択された
アドレスのメモリセルに欠陥がある場合、これを冗長メ
モリセルに置き換えるための回路である。
アドレスのメモリセルに欠陥がある場合、これを冗長メ
モリセルに置き換えるための回路である。
【００１４】カラム冗長デコーダ１１２の動作は、クロ
ックジェネレータ１０５からの信号ＰＲＥによって制御
されている。信号ＰＲＥは、内部アドレス信号の変化時
に、クロックジェネレータ１０５から発生される信号で
あり、カラム冗長デコーダ１１２を活性化する。冗長デ
コーダは、ヒューズトリミング等によりプログラミング
されており、入力するアドレス信号が被置換アドレスで
あるか否かを判定し、被置換アドレスである場合には、
カラム選択線ＣＳＬの選択を禁止する信号ＲＥＤを発生
し、一方、冗長セルを選択する冗長カラム選択線ＲＣＳ
Ｌを活性化する。各冗長デコーダにはカラムアドレス信
号Ｙ０〜Ｙ８が入力する。
ックジェネレータ１０５からの信号ＰＲＥによって制御
されている。信号ＰＲＥは、内部アドレス信号の変化時
に、クロックジェネレータ１０５から発生される信号で
あり、カラム冗長デコーダ１１２を活性化する。冗長デ
コーダは、ヒューズトリミング等によりプログラミング
されており、入力するアドレス信号が被置換アドレスで
あるか否かを判定し、被置換アドレスである場合には、
カラム選択線ＣＳＬの選択を禁止する信号ＲＥＤを発生
し、一方、冗長セルを選択する冗長カラム選択線ＲＣＳ
Ｌを活性化する。各冗長デコーダにはカラムアドレス信
号Ｙ０〜Ｙ８が入力する。
【００１５】カラム選択線ＣＳＬは、前述のようにそれ
ぞれが８個のメモリセルに接続されているため、８個の
メモリセルが同時に読み出されることになる。これら同
時に読み出された８ビットのデータは、すべてラッチ回
路１１１にラッチされ、Ｉ／Ｏスイッチ１０８に供給さ
れる。
ぞれが８個のメモリセルに接続されているため、８個の
メモリセルが同時に読み出されることになる。これら同
時に読み出された８ビットのデータは、すべてラッチ回
路１１１にラッチされ、Ｉ／Ｏスイッチ１０８に供給さ
れる。
【００１６】さらに、データを出力バッファ１０９に出
力する。ここで、冗長カラム選択線ＲＣＳＬが、活性化
が禁止されたＣＳＬの代わりに選択された場合も同様に
セルデータを読み出す。
力する。ここで、冗長カラム選択線ＲＣＳＬが、活性化
が禁止されたＣＳＬの代わりに選択された場合も同様に
セルデータを読み出す。
【００１７】出力バッファ１０９に供給されたデータ
は、この１６ＭＤＲＡＭの出力Ｄ０〜Ｄ７として外部に
出力される。そして、これらデータが出力されている間
に、クロックジェネレータ１０５からのＬＯＡＤ２信号
によりカラムアドレス信号Ｙ０〜Ｙ８が変化し、ＣＳＬ
の選択が変えられて、さらに次のデータがアクセスされ
る。
は、この１６ＭＤＲＡＭの出力Ｄ０〜Ｄ７として外部に
出力される。そして、これらデータが出力されている間
に、クロックジェネレータ１０５からのＬＯＡＤ２信号
によりカラムアドレス信号Ｙ０〜Ｙ８が変化し、ＣＳＬ
の選択が変えられて、さらに次のデータがアクセスされ
る。
【００１８】次に、図１に示したカラム冗長デコーダの
従来技術についてさらに詳細に説明する。
従来技術についてさらに詳細に説明する。
【００１９】図５は、従来のカラム冗長デコーダ４００
を構成の一例を示す図である。５００−０〜５００−１
７はヒューズ素子でレーザトリミングにより切断され被
置換アドレスがプログラミングされる。各ヒューズはそ
れぞれのアドレス信号、あるいはその反転信号がゲート
端子に供給されるＮチャネルＭＯＳトランジスタ５１０
−０〜５０１−１７のドレイン端子に接続し、例えば被
置換アドレスのＹ０に対するアドレス論理値が“１”で
ある場合には、５００−１のヒューズを、アドレス論理
値が“０”である場合には５００−０のヒューズを切断
する。同時に、Ｙ１〜Ｙ８までのアドレスがプログラミ
ングされる。
を構成の一例を示す図である。５００−０〜５００−１
７はヒューズ素子でレーザトリミングにより切断され被
置換アドレスがプログラミングされる。各ヒューズはそ
れぞれのアドレス信号、あるいはその反転信号がゲート
端子に供給されるＮチャネルＭＯＳトランジスタ５１０
−０〜５０１−１７のドレイン端子に接続し、例えば被
置換アドレスのＹ０に対するアドレス論理値が“１”で
ある場合には、５００−１のヒューズを、アドレス論理
値が“０”である場合には５００−０のヒューズを切断
する。同時に、Ｙ１〜Ｙ８までのアドレスがプログラミ
ングされる。
【００２０】信号ＰＲＥは、カラムアドレス信号の変化
に応じてクロックジェネレータ１０５から発生されるカ
ラム冗長デコーダ４００の活性化信号であり、新たなカ
ラムアドレス信号Ｙ０〜Ｙ８の入力に対して被置換アド
レスであるか否かの判定動作を行う。また、この信号Ｐ
ＲＥはラッチ回路４０５にも入力され、判定結果を示す
内部信号４０４のラッチ回路４０５への取り込みを行
う。
に応じてクロックジェネレータ１０５から発生されるカ
ラム冗長デコーダ４００の活性化信号であり、新たなカ
ラムアドレス信号Ｙ０〜Ｙ８の入力に対して被置換アド
レスであるか否かの判定動作を行う。また、この信号Ｐ
ＲＥはラッチ回路４０５にも入力され、判定結果を示す
内部信号４０４のラッチ回路４０５への取り込みを行
う。
【００２１】図６に、図５に示した従来のカラム冗長デ
コーダ４００の動作タイミングを示す。図６を参照し
て、Ｔ１のサイクルで生成されるカラムアドレスＡ０は
被置換アドレスではなく、Ｔ２のタイミングで生成され
るカラムアドレスＡ１が被置換アドレスである場合を示
している。
コーダ４００の動作タイミングを示す。図６を参照し
て、Ｔ１のサイクルで生成されるカラムアドレスＡ０は
被置換アドレスではなく、Ｔ２のタイミングで生成され
るカラムアドレスＡ１が被置換アドレスである場合を示
している。
【００２２】まず、Ｔ１のサイクルでカラムアドレスＡ
０が与えられると、同時にカラム冗長デコーダ４００の
活性化信号ＰＲＥが発生される。信号ＰＲＥのアクティ
ブレベルはロウレベルでＰチャネルＭＯＳトランジスタ
４０１をオン、ＮチャネルＭＯＳトランジスタ４０６を
オフさせ、カラム冗長デコーダを活性化させる。ここで
は、カラム冗長デコーダ４００に入力したカラムアドレ
ス信号Ｙ０〜Ｙ８が被置換アドレスと一致しないため、
いずれかのアドレスビットに対するヒューズが切断され
ていない。
０が与えられると、同時にカラム冗長デコーダ４００の
活性化信号ＰＲＥが発生される。信号ＰＲＥのアクティ
ブレベルはロウレベルでＰチャネルＭＯＳトランジスタ
４０１をオン、ＮチャネルＭＯＳトランジスタ４０６を
オフさせ、カラム冗長デコーダを活性化させる。ここで
は、カラム冗長デコーダ４００に入力したカラムアドレ
ス信号Ｙ０〜Ｙ８が被置換アドレスと一致しないため、
いずれかのアドレスビットに対するヒューズが切断され
ていない。
【００２３】したがって、節点４０２を放電する電流経
路がオンしているので、ＰチャネルＭＯＳトランジスタ
４０１により節点４０２が充電されても、そのレベルは
インバータ４０３の閾値を越えることはなく、判定結果
を示す内部信号４０４のレベルはハイレベルを保持して
いる。
路がオンしているので、ＰチャネルＭＯＳトランジスタ
４０１により節点４０２が充電されても、そのレベルは
インバータ４０３の閾値を越えることはなく、判定結果
を示す内部信号４０４のレベルはハイレベルを保持して
いる。
【００２４】内部信号４０４のレベルは信号ＰＲＥによ
りラッチ回路４０５へ取り込まれ、カラム選択線ＣＳＬ
の選択を禁止する信号ＲＥＤは非活性化レベルであるロ
ウレベル、冗長セルを選択する冗長カラム選択線ＲＣＳ
Ｌも非活性化レベルであるロウレベルのままとなる。
りラッチ回路４０５へ取り込まれ、カラム選択線ＣＳＬ
の選択を禁止する信号ＲＥＤは非活性化レベルであるロ
ウレベル、冗長セルを選択する冗長カラム選択線ＲＣＳ
Ｌも非活性化レベルであるロウレベルのままとなる。
【００２５】次に、Ｔ２のサイクルでカラムアドレスＡ
１が与えられると、カラムアドレス信号Ｙ０〜Ｙ８が被
置換アドレスと一致しているため、それぞれのアドレス
ビットの論理値に相当するフューズが切断されており、
節点４０２を放電する電流経路がオフし、ＰチャネルＭ
ＯＳトランジスタ４０１により節点４０２が充電される
と、そのレベルはインバータ４０３の閾値を越え、判定
結果を示す内部信号４０４のレベルはロウレベルとな
る。内部信号４０４のレベルは信号ＰＲＥによりラッチ
回路４０５へ取り込まれ、カラム選択線ＣＳＬの選択を
禁止する信号ＲＥＤは活性化レベルであるハイレベル、
冗長セルを選択する冗長カラム選択線ＲＣＳＬも活性化
レベルであるハイレベルとなる。
１が与えられると、カラムアドレス信号Ｙ０〜Ｙ８が被
置換アドレスと一致しているため、それぞれのアドレス
ビットの論理値に相当するフューズが切断されており、
節点４０２を放電する電流経路がオフし、ＰチャネルＭ
ＯＳトランジスタ４０１により節点４０２が充電される
と、そのレベルはインバータ４０３の閾値を越え、判定
結果を示す内部信号４０４のレベルはロウレベルとな
る。内部信号４０４のレベルは信号ＰＲＥによりラッチ
回路４０５へ取り込まれ、カラム選択線ＣＳＬの選択を
禁止する信号ＲＥＤは活性化レベルであるハイレベル、
冗長セルを選択する冗長カラム選択線ＲＣＳＬも活性化
レベルであるハイレベルとなる。
【００２６】
【発明が解決しようとする課題】以上が、クロック信号
に同期して動作するＤＲＡＭの動作の説明、特にカラム
冗長デコーダに関する説明であるが、この従来のカラム
冗長デコーダの問題点について以下に説明する。
に同期して動作するＤＲＡＭの動作の説明、特にカラム
冗長デコーダに関する説明であるが、この従来のカラム
冗長デコーダの問題点について以下に説明する。
【００２７】図５に示されるヒューズ素子５００−０〜
５００−１７は、通常タングステンシリサイド（ＷＳ
ｉ）で形成されている。また、ヒューズ素子のパターン
形状はレーザ装置によるヒューズトリミング時の精度等
の制約から決まっている。現在製造されている１６ＭＤ
ＲＡＭではヒューズ素子の抵抗値は、以上の条件により
ほぼ５００Ωとされている。
５００−１７は、通常タングステンシリサイド（ＷＳ
ｉ）で形成されている。また、ヒューズ素子のパターン
形状はレーザ装置によるヒューズトリミング時の精度等
の制約から決まっている。現在製造されている１６ＭＤ
ＲＡＭではヒューズ素子の抵抗値は、以上の条件により
ほぼ５００Ωとされている。
【００２８】ここで、カラム冗長デコーダ４００に入力
したカラムアドレス信号のうち、１ビット、Ｙ０のアド
レス信号のみが被置換アドレスと異なるものとする。Ｙ
０のアドレスビットに対するヒューズ５００−１は切断
されていないので、節点４０２にはヒューズ素子５００
−１とＮチャネルＭＯＳトランジスタ５０１−１を介し
て放電される電流経路が生じる。ＰチャネルＭＯＳトラ
ンジスタ４０１により節点４０２が充電されると、節点
４０２のレベルはインバータ４０３の閾値を越えないレ
ベルまで上昇する。
したカラムアドレス信号のうち、１ビット、Ｙ０のアド
レス信号のみが被置換アドレスと異なるものとする。Ｙ
０のアドレスビットに対するヒューズ５００−１は切断
されていないので、節点４０２にはヒューズ素子５００
−１とＮチャネルＭＯＳトランジスタ５０１−１を介し
て放電される電流経路が生じる。ＰチャネルＭＯＳトラ
ンジスタ４０１により節点４０２が充電されると、節点
４０２のレベルはインバータ４０３の閾値を越えないレ
ベルまで上昇する。
【００２９】このように、カラムアドレス信号が１ビッ
トのみ被置換アドレスと異なる場合、１つの放電経路の
みしか生じないため、最も節点４０２のレベルがインバ
ータ４０３の閾値レベルに近づく。この時の節点４０２
のレベルは、ＰチャネルＭＯＳトランジスタ４０１のオ
ン抵抗値と、ＮチャネルＭＯＳトランジスタ５０１−１
のオン抵抗値およびヒューズ抵抗値５００Ωにより決ま
る。
トのみ被置換アドレスと異なる場合、１つの放電経路の
みしか生じないため、最も節点４０２のレベルがインバ
ータ４０３の閾値レベルに近づく。この時の節点４０２
のレベルは、ＰチャネルＭＯＳトランジスタ４０１のオ
ン抵抗値と、ＮチャネルＭＯＳトランジスタ５０１−１
のオン抵抗値およびヒューズ抵抗値５００Ωにより決ま
る。
【００３０】ここで電源電圧３．３Ｖ時でＰチャネルＭ
ＯＳトランジスタ４０１のチャネル幅をオン抵抗が２Ｋ
Ωになるように、またＮチャネルＭＯＳトランジスタ５
０１−１のチャネル幅をオン抵抗が５００Ωとなるよう
に決めると、節点４０２のレベルはヒューズ抵抗５００
Ωとの抵抗比から０．３３ＶＣＣとなる。
ＯＳトランジスタ４０１のチャネル幅をオン抵抗が２Ｋ
Ωになるように、またＮチャネルＭＯＳトランジスタ５
０１−１のチャネル幅をオン抵抗が５００Ωとなるよう
に決めると、節点４０２のレベルはヒューズ抵抗５００
Ωとの抵抗比から０．３３ＶＣＣとなる。
【００３１】インバータ４０３の閾値は０．５ＶＣＣと
する。電源電圧を４．０Ｖにした時、ＰチャネルＭＯＳ
トランジスタ４０１、ＮチャネルＭＯＳトランジスタ５
０１−１の各トランジスタのオン抵抗は、ＰチャネルＭ
ＯＳトランジスタの閾値ＶTを−０．７Ｖ、Ｎチャネル
ＭＯＳトランジスタの閾値ＶTを０．５Ｖ、トランジス
タが飽和領域で動作しているとしてドレイン電流を示す
式、ＩD＝β／２×（ＶGS−ＶT）2より、１．２３Ｋ
Ω、０．３２ＫΩとなる。
する。電源電圧を４．０Ｖにした時、ＰチャネルＭＯＳ
トランジスタ４０１、ＮチャネルＭＯＳトランジスタ５
０１−１の各トランジスタのオン抵抗は、ＰチャネルＭ
ＯＳトランジスタの閾値ＶTを−０．７Ｖ、Ｎチャネル
ＭＯＳトランジスタの閾値ＶTを０．５Ｖ、トランジス
タが飽和領域で動作しているとしてドレイン電流を示す
式、ＩD＝β／２×（ＶGS−ＶT）2より、１．２３Ｋ
Ω、０．３２ＫΩとなる。
【００３２】したがって、節点４０２のレベルはヒュー
ズ抵抗５００Ωとの抵抗比から０．４０ＶＣＣとなり２
０％以上レベルが悪化する。
ズ抵抗５００Ωとの抵抗比から０．４０ＶＣＣとなり２
０％以上レベルが悪化する。
【００３３】このように、電源電圧を上げたときトラン
ジスタのドレイン電流は指数的に増大する一方、ヒュー
ズ抵抗は変化しないため、節点４０２のレベルは上昇
し、よりインバータ４０３の閾値レベルが近づく。すな
わち、接地レベルや電源レベルのノイズに対してインバ
ータ４０３の出力４０４にハザードノイズが生じる危険
性が大きくなり、このカラム冗長デコーダ４００の動作
マージンが小さいことを意味する。
ジスタのドレイン電流は指数的に増大する一方、ヒュー
ズ抵抗は変化しないため、節点４０２のレベルは上昇
し、よりインバータ４０３の閾値レベルが近づく。すな
わち、接地レベルや電源レベルのノイズに対してインバ
ータ４０３の出力４０４にハザードノイズが生じる危険
性が大きくなり、このカラム冗長デコーダ４００の動作
マージンが小さいことを意味する。
【００３４】また、ヒューズ素子を形成するタングステ
ン・シリサイドの抵抗値は、２０％程度ばらつく。
ン・シリサイドの抵抗値は、２０％程度ばらつく。
【００３５】抵抗値が２０％増大しているとき、ヒュー
ズ素子の抵抗値は６００Ωとなり、この時、ＶＣＣ４．
０Ｖの節点４０２のレベルは０．４３ＶＣＣとなり、９
％程度レベルが悪化し、さらにインバータ４０３の閾値
に近づき動作マージンが減少する。
ズ素子の抵抗値は６００Ωとなり、この時、ＶＣＣ４．
０Ｖの節点４０２のレベルは０．４３ＶＣＣとなり、９
％程度レベルが悪化し、さらにインバータ４０３の閾値
に近づき動作マージンが減少する。
【００３６】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、ヒューズ素子の抵
抗による動作マージンの減少を抑える冗長デコーダ回路
を提供することにある。
なされたものであって、その目的は、ヒューズ素子の抵
抗による動作マージンの減少を抑える冗長デコーダ回路
を提供することにある。
【００３７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の冗長デコーダ回路は、アドレス信号および
その反転信号がゲートに入力されるＮチャネルＭＯＳト
ランジスタと、前記ＮチャネルＭＯＳトランジスタ対の
ドレインにそれぞれ一端が接続されたヒューズ素子と、
前記ヒューズ素子の他端を、ゲートとドレインが接続さ
れた第１のＰチャネルＭＯＳトランジスタのドレインに
接続し、ゲートを前記第１のＰチャネルＭＯＳトランジ
スタのゲートに共通接続した第２のＰチャネルＭＯＳト
ランジスタのドレインに、出力段のＮチャネルＭＯＳト
ランジスタのドレインを接続し前記出力段のＮチャネル
ＭＯＳトランジスタのドレインから出力レベルを取り出
す、ことを特徴とする。
め、本発明の冗長デコーダ回路は、アドレス信号および
その反転信号がゲートに入力されるＮチャネルＭＯＳト
ランジスタと、前記ＮチャネルＭＯＳトランジスタ対の
ドレインにそれぞれ一端が接続されたヒューズ素子と、
前記ヒューズ素子の他端を、ゲートとドレインが接続さ
れた第１のＰチャネルＭＯＳトランジスタのドレインに
接続し、ゲートを前記第１のＰチャネルＭＯＳトランジ
スタのゲートに共通接続した第２のＰチャネルＭＯＳト
ランジスタのドレインに、出力段のＮチャネルＭＯＳト
ランジスタのドレインを接続し前記出力段のＮチャネル
ＭＯＳトランジスタのドレインから出力レベルを取り出
す、ことを特徴とする。
【００３８】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明に係る冗長デコーダ回路
は、その好ましい実施の形態において、ヒューズ素子の
抵抗値が動作マージンにおよぼす影響が充分小さくなる
よう、ヒューズ素子の抵抗値がドレイン端にヒューズ素
子が接続するＮチャネルＭＯＳトランジスタのオン抵抗
の１０％以下になるようにＮチャネルＭＯＳトランジス
タのチャネル幅が決められる。
いて以下に説明する。本発明に係る冗長デコーダ回路
は、その好ましい実施の形態において、ヒューズ素子の
抵抗値が動作マージンにおよぼす影響が充分小さくなる
よう、ヒューズ素子の抵抗値がドレイン端にヒューズ素
子が接続するＮチャネルＭＯＳトランジスタのオン抵抗
の１０％以下になるようにＮチャネルＭＯＳトランジス
タのチャネル幅が決められる。
【００３９】入力されたアドレス信号が、被置換アドレ
スと異なる時に発生する放電電流は能動負荷としてのカ
レントミラー構成のＰチャネルＭＯＳトランジスタ（図
２の２０１、２０２）により出力段に伝達される。
スと異なる時に発生する放電電流は能動負荷としてのカ
レントミラー構成のＰチャネルＭＯＳトランジスタ（図
２の２０１、２０２）により出力段に伝達される。
【００４０】カレントミラー構成により出力段の能動負
荷としてのＰチャネルＭＯＳトランジスタに伝達された
電流は、ＮチャネルＭＯＳトランジスタ（図２の２０
３）との能力レシオ比によりＣＭＯＳレベルに変換され
る。本発明の実施の形態を更に詳細に説明すべく、本発
明の実施例を図面を参照して以下に説明する。
荷としてのＰチャネルＭＯＳトランジスタに伝達された
電流は、ＮチャネルＭＯＳトランジスタ（図２の２０
３）との能力レシオ比によりＣＭＯＳレベルに変換され
る。本発明の実施の形態を更に詳細に説明すべく、本発
明の実施例を図面を参照して以下に説明する。
【００４１】図２は、本発明の一実施例に係るカラム冗
長デコーダの構成を示す図である。図２において、５０
０−０〜５００−１７は、ヒューズ素子で、レーザトリ
ミングにより切断され被置換アドレスがプログラミング
される。各ヒューズはそれぞれのアドレス信号、あるい
はその反転信号がゲート端子に供給されるＮチャネルＭ
ＯＳトランジスタ５０１−０〜５０１−１７のドレイン
端子に接続し、例えば被置換アドレスのＹ０に対するア
ドレス論理値が“１”である場合には、５００−１のヒ
ューズを、アドレス論理値が“０”である場合には、５
００−０のヒューズを切断する。同様にしてＹ１〜Ｙ８
までのアドレスがプログラミングされる。
長デコーダの構成を示す図である。図２において、５０
０−０〜５００−１７は、ヒューズ素子で、レーザトリ
ミングにより切断され被置換アドレスがプログラミング
される。各ヒューズはそれぞれのアドレス信号、あるい
はその反転信号がゲート端子に供給されるＮチャネルＭ
ＯＳトランジスタ５０１−０〜５０１−１７のドレイン
端子に接続し、例えば被置換アドレスのＹ０に対するア
ドレス論理値が“１”である場合には、５００−１のヒ
ューズを、アドレス論理値が“０”である場合には、５
００−０のヒューズを切断する。同様にしてＹ１〜Ｙ８
までのアドレスがプログラミングされる。
【００４２】信号ＰＲＥは、カラムアドレス信号の変化
に応じてクロックジェネレータ１０５から発生されるカ
ラム冗長デコーダ２００の活性化信号で、新たなカラム
アドレス信号Ｙ０〜Ｙ８の入力に対して被置換アドレス
であるか否かの判定動作を行う。また、信号ＰＲＥはラ
ッチ回路２０９にも入力され、判定結果を示す内部信号
２０８のラッチ回路２０９への取り込みを行う。
に応じてクロックジェネレータ１０５から発生されるカ
ラム冗長デコーダ２００の活性化信号で、新たなカラム
アドレス信号Ｙ０〜Ｙ８の入力に対して被置換アドレス
であるか否かの判定動作を行う。また、信号ＰＲＥはラ
ッチ回路２０９にも入力され、判定結果を示す内部信号
２０８のラッチ回路２０９への取り込みを行う。
【００４３】図４は、本発明の一実施例に係るカラム冗
長デコーダの動作を説明するためのタイミング図であ
る。図４では、Ｔ１のサイクルで生成されるカラムアド
レスＡ０は被置換アドレスではなく、Ｔ２のタイミング
で生成されるカラムアドレスＡ１が被置換アドレスであ
る場合の動作タイミングが示されている。
長デコーダの動作を説明するためのタイミング図であ
る。図４では、Ｔ１のサイクルで生成されるカラムアド
レスＡ０は被置換アドレスではなく、Ｔ２のタイミング
で生成されるカラムアドレスＡ１が被置換アドレスであ
る場合の動作タイミングが示されている。
【００４４】まず、Ｔ１のサイクルでカラムアドレスＡ
０が与えられると、同時に、カラム冗長デコーダ２００
の活性化信号ＰＲＥが発生される。信号ＰＲＥのアクテ
ィブレベルはロウレベルでＰチャネルＭＯＳトランジス
タ２２０をオン、ＮチャネルＭＯＳトランジスタ２０４
をオフ、ＮチャネルＭＯＳトランジスタ２０３をオンさ
せ、カラム冗長デコーダを活性化させる。ここでは、カ
ラム冗長デコーダ２００に入力したカラムアドレス信号
Ｙ０〜Ｙ８が被置換アドレスと一致しないため、いずれ
かのアドレスビットに対するヒューズは切断されていな
い。したがって、節点２３０を放電する電流経路がオン
している。
０が与えられると、同時に、カラム冗長デコーダ２００
の活性化信号ＰＲＥが発生される。信号ＰＲＥのアクテ
ィブレベルはロウレベルでＰチャネルＭＯＳトランジス
タ２２０をオン、ＮチャネルＭＯＳトランジスタ２０４
をオフ、ＮチャネルＭＯＳトランジスタ２０３をオンさ
せ、カラム冗長デコーダを活性化させる。ここでは、カ
ラム冗長デコーダ２００に入力したカラムアドレス信号
Ｙ０〜Ｙ８が被置換アドレスと一致しないため、いずれ
かのアドレスビットに対するヒューズは切断されていな
い。したがって、節点２３０を放電する電流経路がオン
している。
【００４５】この放電電流は、能動負荷としてのＰチャ
ネルＭＯＳトランジスタ２０１によりカレントミラー構
成とされている出力段のＰチャネルＭＯＳトランジスタ
２０２に伝達される。
ネルＭＯＳトランジスタ２０１によりカレントミラー構
成とされている出力段のＰチャネルＭＯＳトランジスタ
２０２に伝達される。
【００４６】さらに、出力節点２０７は、ＮチャネルＭ
ＯＳトランジスタ２０３との能力レシオ比によりＣＭＯ
Ｓレベルに変換される。
ＯＳトランジスタ２０３との能力レシオ比によりＣＭＯ
Ｓレベルに変換される。
【００４７】そのレベルはインバータ２０６の閾値を越
えることはなく、判定結果を示す内部信号２０９のレベ
ルはロウレベルを保持している。
えることはなく、判定結果を示す内部信号２０９のレベ
ルはロウレベルを保持している。
【００４８】インバータ２０６の出力Ｄある内部信号２
０８のレベルは、信号ＰＲＥによりラッチ回路２０９へ
取り込まれ、カラム選択線ＣＳＬの選択を禁止する信号
ＲＥＤは非活性化レベルであるロウレベル、冗長セルを
選択する冗長カラム選択線ＲＣＳＬも非活性化レベルで
あるロウレベルのままとなる。
０８のレベルは、信号ＰＲＥによりラッチ回路２０９へ
取り込まれ、カラム選択線ＣＳＬの選択を禁止する信号
ＲＥＤは非活性化レベルであるロウレベル、冗長セルを
選択する冗長カラム選択線ＲＣＳＬも非活性化レベルで
あるロウレベルのままとなる。
【００４９】次に、Ｔ２のサイクルでカラムアドレスＡ
１が与えられると、カラムアドレス信号Ｙ０〜Ｙ８が被
置換アドレスと一致するため、それぞれのアドレスビッ
トの論理値に相当するフューズが切断されており、節点
２３０を放電する電流経路がオフする。したがって、節
点２３０は、Ｐチャネルトランジスタ２０２がオフレベ
ルとなるまで充電される。出力節点２０７はロウレベル
となり、インバータ２０６の閾値を越え、判定結果を示
す内部信号２０８のレベルはハイレベルとなる。
１が与えられると、カラムアドレス信号Ｙ０〜Ｙ８が被
置換アドレスと一致するため、それぞれのアドレスビッ
トの論理値に相当するフューズが切断されており、節点
２３０を放電する電流経路がオフする。したがって、節
点２３０は、Ｐチャネルトランジスタ２０２がオフレベ
ルとなるまで充電される。出力節点２０７はロウレベル
となり、インバータ２０６の閾値を越え、判定結果を示
す内部信号２０８のレベルはハイレベルとなる。
【００５０】内部信号２０８のレベルは、信号ＰＲＥに
よりラッチ回路２０９へ取り込まれ、カラム選択線ＣＳ
Ｌの選択を禁止する信号ＲＥＤは活性化レベルであるハ
イレベル、冗長セルを選択する冗長カラム選択線ＲＣＳ
Ｌも活性化レベルであるハイレベルとなる。
よりラッチ回路２０９へ取り込まれ、カラム選択線ＣＳ
Ｌの選択を禁止する信号ＲＥＤは活性化レベルであるハ
イレベル、冗長セルを選択する冗長カラム選択線ＲＣＳ
Ｌも活性化レベルであるハイレベルとなる。
【００５１】以上が、本発明の実施例に係るカラム冗長
デコーダの動作の概要であるが、以下電源電圧の変動に
対する動作マージンについて述べる。
デコーダの動作の概要であるが、以下電源電圧の変動に
対する動作マージンについて述べる。
【００５２】カラム冗長デコーダ２００に入力したカラ
ムアドレス信号のうち、１ビット、Ｙ０のアドレス信号
のみが被置換アドレスと異なるものとする。Ｙ０のアド
レスビットに対するヒューズ５００−１は切断されてい
ないので、節点２３０にはヒューズ素子５００−１とＮ
チャネルＭＯＳトランジスタ５０１−１を介して放電さ
れる電流経路が生じる。
ムアドレス信号のうち、１ビット、Ｙ０のアドレス信号
のみが被置換アドレスと異なるものとする。Ｙ０のアド
レスビットに対するヒューズ５００−１は切断されてい
ないので、節点２３０にはヒューズ素子５００−１とＮ
チャネルＭＯＳトランジスタ５０１−１を介して放電さ
れる電流経路が生じる。
【００５３】放電電流は、能動負荷としてのＰチャネル
ＭＯＳトランジスタ２０１によりカレントミラー構成と
なっている出力段のＰチャネルＭＯＳトランジスタ２０
２に伝達される。さらに、出力節点２０７は、Ｎチャネ
ルＭＯＳトランジスタ２０３との能力レシオ比により、
ＭＯＳレベルに変換される。
ＭＯＳトランジスタ２０１によりカレントミラー構成と
なっている出力段のＰチャネルＭＯＳトランジスタ２０
２に伝達される。さらに、出力節点２０７は、Ｎチャネ
ルＭＯＳトランジスタ２０３との能力レシオ比により、
ＭＯＳレベルに変換される。
【００５４】本実施例において、カラムアドレス信号が
１ビットのみ被置換アドレスと異なる場合、１つの放電
経路のみしか生じないため電流値が小さく、Ｐチャネル
ＭＯＳトランジスタ２０２に対してＮチャネルＭＯＳト
ランジスタ２０３の能力比が大きくなり、最も出力節点
２０７のレベルがインバータ２０６の閾値に近づく。こ
こで、電源電圧３．３Ｖ時のＮチャネルＭＯＳトランジ
スタ５０１−１のチャネル幅をオン抵抗が７．８ＫΩと
なるように決める。ヒューズ素子の抵抗５００ΩはＮチ
ャネルＭＯＳトランジスタ５０１−１の６．４％程度と
なる。
１ビットのみ被置換アドレスと異なる場合、１つの放電
経路のみしか生じないため電流値が小さく、Ｐチャネル
ＭＯＳトランジスタ２０２に対してＮチャネルＭＯＳト
ランジスタ２０３の能力比が大きくなり、最も出力節点
２０７のレベルがインバータ２０６の閾値に近づく。こ
こで、電源電圧３．３Ｖ時のＮチャネルＭＯＳトランジ
スタ５０１−１のチャネル幅をオン抵抗が７．８ＫΩと
なるように決める。ヒューズ素子の抵抗５００ΩはＮチ
ャネルＭＯＳトランジスタ５０１−１の６．４％程度と
なる。
【００５５】この時、ＰチャネルＭＯＳトランジスタ２
０２に伝達される電流値を規格値１とし、出力節点２０
７のレベルが０．６６ＶＣＣとなるようにＮチャネルＭ
ＯＳトランジスタ２０３のチャネル幅を決める。
０２に伝達される電流値を規格値１とし、出力節点２０
７のレベルが０．６６ＶＣＣとなるようにＮチャネルＭ
ＯＳトランジスタ２０３のチャネル幅を決める。
【００５６】電源電圧を４．０Ｖとすると、Ｐチャネル
ＭＯＳトランジスタの閾値ＶTを−０．７Ｖ、Ｎチャネ
ルＭＯＳトランジスタの閾値ＶTを０．５Ｖ、トランジ
スタが飽和領域で動作しているとしてドレイン電流を示
す式、ＩD＝β／２×（ＶGS−ＶT）2より、Ｎチャネル
ＭＯＳトランジスタ５０１−１のオン抵抗は５ＫΩとな
り、ＰチャネルＭＯＳトランジスタ２０２に伝達される
電流値は、規格値１．５程度となる。
ＭＯＳトランジスタの閾値ＶTを−０．７Ｖ、Ｎチャネ
ルＭＯＳトランジスタの閾値ＶTを０．５Ｖ、トランジ
スタが飽和領域で動作しているとしてドレイン電流を示
す式、ＩD＝β／２×（ＶGS−ＶT）2より、Ｎチャネル
ＭＯＳトランジスタ５０１−１のオン抵抗は５ＫΩとな
り、ＰチャネルＭＯＳトランジスタ２０２に伝達される
電流値は、規格値１．５程度となる。
【００５７】ヒューズ素子の抵抗５００Ωは、Ｎチャネ
ルＭＯＳトランジスタ５０１−１の１０％となる。この
時、ＮチャネルＭＯＳトランジスタ２０３のオン抵抗は
０．６４倍となるので、出力節点２０７のレベルは０．
６６ＶＣＣ×０．６４×１．５＝０．６３４ＶＣＣとな
り、レベルの悪化量は５％以下となる。
ルＭＯＳトランジスタ５０１−１の１０％となる。この
時、ＮチャネルＭＯＳトランジスタ２０３のオン抵抗は
０．６４倍となるので、出力節点２０７のレベルは０．
６６ＶＣＣ×０．６４×１．５＝０．６３４ＶＣＣとな
り、レベルの悪化量は５％以下となる。
【００５８】また、抵抗値が２０％上昇したときヒュー
ズ素子の抵抗値は６００Ωとなり、この時のＶＣＣ４．
０Ｖの節点２０７のレベルは０．６２ＶＣＣとなるが、
これは１％程度の悪化に抑えられる。
ズ素子の抵抗値は６００Ωとなり、この時のＶＣＣ４．
０Ｖの節点２０７のレベルは０．６２ＶＣＣとなるが、
これは１％程度の悪化に抑えられる。
【００５９】図３は、本発明の第２の実施例に係るカラ
ム冗長デコーダの構成を示す図である。図３を参照し
て、本実施例では、出力段のＮチャネルＭＯＳトランジ
スタ２０３のドレイン端にヒューズ素子と同じ素材（タ
ングステン シリサイド）で、放電用ＮチャネルＭＯＳ
トランジスタ５０１−１のオン抵抗に対するヒューズ素
子の抵抗値の比と同等の抵抗素子２１０を付加した構成
としている。
ム冗長デコーダの構成を示す図である。図３を参照し
て、本実施例では、出力段のＮチャネルＭＯＳトランジ
スタ２０３のドレイン端にヒューズ素子と同じ素材（タ
ングステン シリサイド）で、放電用ＮチャネルＭＯＳ
トランジスタ５０１−１のオン抵抗に対するヒューズ素
子の抵抗値の比と同等の抵抗素子２１０を付加した構成
としている。
【００６０】これにより、ヒューズ抵抗による電圧依存
が５０１−１を介する放電側と、ＮチャネルＭＯＳトラ
ンジスタ２０３による出力側で同等になり相殺されるた
めマージンの悪化が生じない。
が５０１−１を介する放電側と、ＮチャネルＭＯＳトラ
ンジスタ２０３による出力側で同等になり相殺されるた
めマージンの悪化が生じない。
【００６１】
【発明の効果】以上、説明したように本発明の冗長デコ
ーダ回路によれば、アドレス信号と被置換アドレスの比
較部において不一致時に発生する電流を、カレントミラ
ーを構成するＰチャネルＭＯＳトランジスタにより、出
力段の能動負荷としてのＰチャネルＭＯＳトランジスタ
に伝達し、出力段のＮチャネルＭＯＳトランジスタとの
能力レシオにより出力レベルを発生させる構成としたこ
とにより、アドレス信号の入力するＮチャネルＭＯＳト
ランジスタのチャネル幅を小さくし、ヒューズ素子の抵
抗値による影響を抑えることを可能とするという効果を
奏する。
ーダ回路によれば、アドレス信号と被置換アドレスの比
較部において不一致時に発生する電流を、カレントミラ
ーを構成するＰチャネルＭＯＳトランジスタにより、出
力段の能動負荷としてのＰチャネルＭＯＳトランジスタ
に伝達し、出力段のＮチャネルＭＯＳトランジスタとの
能力レシオにより出力レベルを発生させる構成としたこ
とにより、アドレス信号の入力するＮチャネルＭＯＳト
ランジスタのチャネル幅を小さくし、ヒューズ素子の抵
抗値による影響を抑えることを可能とするという効果を
奏する。
【００６２】また、本発明によれば、アドレス信号の入
力するトランジスタサイズの減少はマスクレイアウトを
縮小する利点を有し、さらにアドレス信号の負荷低減の
効果も得られる。
力するトランジスタサイズの減少はマスクレイアウトを
縮小する利点を有し、さらにアドレス信号の負荷低減の
効果も得られる。
【図１】カラム冗長デコーダ回路を備えたＤＲＡＭの全
体構成を示す図である。
体構成を示す図である。
【図２】本発明の一実施例に係るカラム冗長デコーダ回
路の構成を示す図である。
路の構成を示す図である。
【図３】本発明の第２の実施例に係るカラム冗長デコー
ダ回路の構成を示す図である。
ダ回路の構成を示す図である。
【図４】本発明の一実施例の動作タイミングを示す図で
ある。
ある。
【図５】従来のカラム冗長デコーダ回路の構成を示す図
である。
である。
【図６】従来のカラム冗長デコーダ回路の動作タイミン
グを示す図である。
グを示す図である。
１００ １６ＭＤＲＡＭの全体図である。 １０１ １６Ｍビットメモリセル １０２ アドレスバッファ １０３ ロウデコーダ １０４ カラムアドレス生成回路 １０５ クロックジェネレータ １０６ カラムデコーダ １０７ センスアンプ １０８ Ｉ／Ｏスイッチ １０９ 出力バッファ １１０ 入力バッファ １１１ ラッチ回路 １４０ 内部クロック生成回路 ５０２、２０５、２０６ インバータ ５００ ヒューズ Ａ０〜Ａ１１ 入力アドレス Ｙ０〜Ｙ８ 内部アドレス信号 ＬＯＡＤ１、ＬＯＡＤ２、ＰＲＥ タイミング信号 ２０１、２０２、２２０、４０１ Ｐチャネルトランジ
スタ ２０４、２０３、５０１、４０６ Ｎチャネルトランジ
スタ
スタ ２０４、２０３、５０１、４０６ Ｎチャネルトランジ
スタ
Claims (4)
- 【請求項１】 アドレス信号がゲートに入力されるＮチ
ャネルＭＯＳトランジスタと、前記ＮチャネルＭＯＳト
ランジスタのドレインに一端が接続されたヒューズ素子
と、前記ヒューズ素子の他端を、ゲートとドレインが接
続された第１のＰチャネルＭＯＳトランジスタのドレイ
ンに接続し、ゲートを前記第１のＰチャネルＭＯＳトラ
ンジスタのゲートに共通接続した第２のＰチャネルＭＯ
Ｓトランジスタのドレインから出力を取り出す構成とさ
れている、ことを特徴とする冗長デコーダ回路。 - 【請求項２】 アドレス信号およびその反転信号がゲー
トに入力されるＮチャネルＭＯＳトランジスタと、前記
ＮチャネルＭＯＳトランジスタ対のドレインにそれぞれ
一端が接続されたヒューズ素子と、前記ヒューズ素子の
他端を、ゲートとドレインが接続された第１のＰチャネ
ルＭＯＳトランジスタのドレインに接続し、ゲートを前
記第１のＰチャネルＭＯＳトランジスタのゲートに共通
接続した第２のＰチャネルＭＯＳトランジスタのドレイ
ンに、出力段のＮチャネルＭＯＳトランジスタのドレイ
ンを接続し前記出力段のＮチャネルＭＯＳトランジスタ
のドレインから出力レベルを取り出す、ことを特徴とす
る冗長デコーダ回路。 - 【請求項３】 アドレス信号およびその反転信号をそれ
ぞれゲートに入力するＮチャネルＭＯＳトランジスタ対
と、前記ＮチャネルＭＯＳトランジスタ対のドレインに
それぞれ一端が接続されたヒューズ素子対と、をアドレ
ス信号の本数分備え、前記複数のヒューズ素子の他端が
共通接続され、前記複数のヒューズ素子の他端の共通接
続点を、ゲートとドレインを接続した第１のＰチャネル
ＭＯＳトランジスタのドレインに接続し、前記第１のＰ
チャネルＭＯＳトランジスタのドレインは、ソースを接
地しゲートに入力する冗長デコーダ活性信号に基づき冗
長デコーダ活性化時にオフ状態とされる第１のＮチャネ
ルＭＯＳトランジスタのドレインに接続され、ゲートを
前記第１のＰチャネルＭＯＳトランジスタのゲートに共
通接続した第２のＰチャネルＭＯＳトランジスタのドレ
インは、ソースを接地し、ゲートに入力する冗長デコー
ダ活性信号に基づき冗長デコーダ活性化時にオン状態と
される出力段のＮチャネルＭＯＳトランジスタのドレイ
ンに接続し、前記第２のＰチャネルＭＯＳトランジスタ
と前記出力段のＮチャネルＭＯＳトランジスタのドレイ
ンの接続点から出力レベルを取り出す、ことを特徴とす
る冗長デコーダ回路。 - 【請求項４】 前記出力段のＮチャネルＭＯＳトランジ
スタのドレインに、前記ヒューズ素子と同一の素材によ
る抵抗素子を付加したことを特徴とする請求項２又は３
記載の冗長デコーダ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227777A JP2982700B2 (ja) | 1996-08-09 | 1996-08-09 | 冗長デコーダ回路 |
| US08/908,709 US5815453A (en) | 1996-08-09 | 1997-08-08 | Semiconductor memory device having redundant decoder with subtantially constant margin regardless of power voltage level |
| KR1019970038039A KR100334210B1 (ko) | 1996-08-09 | 1997-08-09 | 전원전압레벨과무관하게실질적으로일정한마진을갖는리던던트디코더를구비한반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227777A JP2982700B2 (ja) | 1996-08-09 | 1996-08-09 | 冗長デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055693A JPH1055693A (ja) | 1998-02-24 |
| JP2982700B2 true JP2982700B2 (ja) | 1999-11-29 |
Family
ID=16866228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227777A Expired - Fee Related JP2982700B2 (ja) | 1996-08-09 | 1996-08-09 | 冗長デコーダ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5815453A (ja) |
| JP (1) | JP2982700B2 (ja) |
| KR (1) | KR100334210B1 (ja) |
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|---|---|---|---|---|
| JP2000200497A (ja) * | 1998-11-05 | 2000-07-18 | Nec Corp | ヒュ―ズ判定回路およびメモリの冗長設定回路 |
| US6571348B1 (en) * | 1999-04-06 | 2003-05-27 | Genesis Semiconductor, Inc. | Method of and apparatus for providing look ahead column redundancy access within a memory |
| JP3866451B2 (ja) | 1999-06-24 | 2007-01-10 | Ｎｅｃエレクトロニクス株式会社 | 冗長プログラム回路及びこれを内蔵した半導体記憶装置 |
| DE10152034B4 (de) * | 2001-10-23 | 2004-08-26 | Infineon Technologies Ag | Speicheranordnung |
| JP4062247B2 (ja) * | 2003-12-11 | 2008-03-19 | ソニー株式会社 | 半導体記憶装置 |
| KR100761395B1 (ko) * | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793989A (ja) * | 1993-09-22 | 1995-04-07 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| KR0158484B1 (ko) * | 1995-01-28 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리의 행리던던씨 |
-
1996
- 1996-08-09 JP JP8227777A patent/JP2982700B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 US US08/908,709 patent/US5815453A/en not_active Expired - Lifetime
- 1997-08-09 KR KR1019970038039A patent/KR100334210B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980018542A (ko) | 1998-06-05 |
| US5815453A (en) | 1998-09-29 |
| KR100334210B1 (ko) | 2002-06-20 |
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