JP2000260198A - 半導体メモリ装置及び半導体メモリ装置搭載システム - Google Patents

半導体メモリ装置及び半導体メモリ装置搭載システム

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JP2000260198A
JP2000260198A JP6553199A JP6553199A JP2000260198A JP 2000260198 A JP2000260198 A JP 2000260198A JP 6553199 A JP6553199 A JP 6553199A JP 6553199 A JP6553199 A JP 6553199A JP 2000260198 A JP2000260198 A JP 2000260198A
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  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 この発明は、不揮発性メモリを含むでヒュー
ズを使用することなく冗長救済を可能にし、及び不揮発
性メモリを含むことなく回路形成領域以外に形成された
ヒューズにより冗長救済を可能にした半導体メモリ装置
及び半導体メモリ搭載システムを提供することを課題と
する。 【解決手段】 この発明は、不揮発性の正規のメモリア
レイ１における不良のメモリセルの不良情報を不揮発性
のメモリセルからなるプログラムアレイ７に不揮発に記
憶して構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不良ビットを救済
するための構成を備えた半導体メモリ装置及びこの装置
を含む半導体メモリ装置搭載システムに関する。
【０００２】
【従来の技術】近年ＬＳＩの大規模化により、ＳＲＡＭ
をはじめとしてＤＲＡＭやフラッシュメモリなどの大容
量メモリを搭載したシステムＬＳＩが登場してきてい
る。これらのメモリセルは、高集積化のためその他のロ
ジックエリアより厳しい加工ルールを使用したり、クリ
ティカルエリア（最小の加工ルールで設計された領域）
が大きくなることが一般的である。したがって、メモリ
セルエリアの歩留まりは、その他のロジック部分に比較
して低くなっていた。
【０００３】この問題を解決するため、システムの組み
込みメモリにおいても、汎用メモリと同じように不良メ
モリの救済手段（冗長回路、リダンダンシ回路）を具備
し、システムＬＳＩの歩留まりを上げる手法が取られて
きている。
【０００４】図１０にメモリのリダンダンシの一構成例
を示す。図１０において、正規メモリアレイ１００はｍ
行×ｎ列で構成され、行デコーダ１０１により所望の行
（第ｉ行）が選択される。これにより、第ｉ行に接続さ
れたすべてのメモリセルが活性化される。各列は、ｎ個
の読み出し回路１０２、書き込み回路１０３を介して、
ｎビットのバスラインに接続されている。選択された第
ｉ行に接続されたメモリセルの読み出し回路１０２又は
書き込み回路１０３によりアクセスされる。
【０００５】このような構成において、例えば１ビット
の不良ビット救済を可能にするため、１つの冗長ビット
列１０４が正規メモリアレイ１００に近接して配置され
ている。通常、この冗長ビット列１０４には正規メモリ
アレイ１００の読み出し回路１０２、書き込み回路１０
３と同様の読み出し回路、書き込み回路も冗長に接続さ
れている。ここで、不良ビットが第ｊ行、第ｋ列に存在
する場合には、第ｋ列のすべてのメモリセルを読み出し
回路／書き込み回路を含めて使用不可とする。その代わ
り、第（ｋ＋１）列のメモリセル列及び読み出し回路１
０２、書き込み回路１０３を第ｋビットのバスラインに
接続する。第（ｋ＋１）ビットのバスラインには第（ｋ
＋２）列のメモリセル列及び読み出し回路、書き込み回
路を接続という具合にバスラインとの接続を１ビットず
つシフトする。第ｎビットのバスラインには、冗長ビッ
ト列１０４のメモリセル列及び読み出し回路、書き込み
回路が接続される。このような冗長救済法をシフトリダ
ンダンシと呼び、システムＬＳＩに組み込まれるメモリ
のようにバス幅の大きなメモリには、非常に有効な手法
である。これにより、１ビットの不良ビットが存在して
も本来の機能を損なうことがない。したがって、不良ビ
ットがあっても良品とできるので、歩留まりは飛躍的に
向上する。
【０００６】このようなビットシフトを実現するプログ
ラム回路１０５の実施形態を図１１に示す。図１１にお
いて、このプログラム回路１０５は各ビット列に配置さ
れ、通常は、論理積（ＡＮＤ）ゲート１０６の両入力が
ハイレベルとなりマルチプレクサ（ＭＵＸ）１０７によ
り正規メモリアレイ１００のビット列とバスラインは同
一のビットにそれぞれ対応して接続されており、一方、
ｋ列目のメモリセル列のリダンダンシを行う場合には、
ｋ列目に対応した金属配線層あるいはポリシリコン配線
層で構成されてｋ列目に対応したヒューズ１０８がレー
ザー等により溶断されてＡＮＤゲート１０６の一方の入
力がロウレベルとなることによりＭＵＸ１０７は第ｋビ
ットのバスラインに正規メモリアレイの第（ｋ＋１）列
を接続し、さらに第ｋ列のＡＮＤゲート１０６の出力は
上位側の全てのＡＮＤゲート１０６に伝搬されて第ｋビ
ット以降の上位ビットのＭＵＸ１０７は全て上位側のビ
ット列を選択し、不良ビットを含む第ｋ列から隣の第
（ｋ＋１）列へ接続をシフトさせる。このシフト情報は
ＡＮＤゲート１０６を介して第ｋビットから第ｎビット
のプログラム回路１０５に伝播されるため、１つの不良
ビットを修復するのに必要なヒューズ１０８の溶断は１
つでよい。
【０００７】しかしながら、このようなヒューズを用い
る手法では、ヒューズを溶断しやすくするため、ヒュー
ズ上の保護膜を薄くするなどのプロセス工程が必要であ
る。また、レーザーにより溶断するため、ヒューズのレ
イアウトパターンが小さくできないうえ、いかなる能動
素子および配線層もヒューズ領域に配置できないため、
面積的なオーバヘッドが大きいという問題があった。こ
れにより、図１２のＢＩＳＴ（Built-In Self-Test）に
よる冗長回路を含むシステムＬＳＩのテスト工程のフロ
ーチャートに示すように、ヒューズ溶断のための後工程
やヒューズ溶断後の再度のメモリテストが必要であると
いう問題が生じていた。また、当初からメモリセルに不
良ビットが含まれる場合には、最初のメモリテストで冗
長手段を持たない論理回路部分のテストが十分にでき
ず、冗長処理後に再テストを行わなければならないた
め、テストコストが増大するという問題があった。
【０００８】このような問題を解決するため、ＢＩＳＴ
の手法を用いて不良ビットを抽出し、この情報をレジス
タに記憶させヒューズ溶断を実現するＢＩＳＲ（Built-
In Self-Repair）が考案されている。図１３にＢＩＳＴ
を使用したメモリのセルフテストの一構成例を示す。図
１３において、ＢＩＳＴは、テスト対象メモリ１１０に
対してアドレスパターン発生器１１１、データパターン
発生器１１２、期待値発生器及び各ビットのバスに付帯
した期待値と読み出してきたデータを比較する比較回路
１１３を備えて構成され、メモリテスタの機能をＬＳＩ
チップ内に実現し、メモリセルアレイの良否判定をする
ものである。ＢＩＳＲでは、上述した比較回路１１３の
出力にレジスタを接続し、このレジスタにビットの良否
判定結果を格納する。このレジスタは前述したヒューズ
と同じ役割を果たし、不良セルの存在するメモリセル列
を使用せず、隣のメモリセル列に接続をシフトさせる。
【０００９】図１４にメモリセルから読み出されたデー
タと期待値とを比較して比較結果をレジスタに格納し、
格納内容に応じて不良ビットの救済のためのビットシフ
トを実施するＢＩＳＲの構成例を示す。図１４におい
て、センスアンプ（Ｓ／Ａ）１１４で増幅された読み出
しデータは、排他的否定論理和（ＥＸ−ＮＯＲ）ゲート
１１５で期待値と比較されて比較結果がレジスタ１１６
に保持される。比較結果が不一致の場合には、レジスタ
１１６には“０”が保持され、この情報がＡＮＤゲート
１１７、１１８を介して上位ビット側に伝搬され、伝搬
された情報にしたがってＭＵＸ１１９により前述したよ
うに上位側のビットにシフトされ不良ビット列が冗長ビ
ット列に置換される。しかしながら、レジスタ１１６に
不良セルの情報を保持するというＢＩＳＲはヒューズ溶
断とは異なり、一時的にしか不良情報を保持することが
できない。したがって、レジスタを使用したＢＩＳＲで
あってもヒューズを併用する必要があり、前述した問題
点のうち、メモリ部が救済可能なチップに対してヒュー
ズ溶断の工程前に他の論理回路部分の良否判断ができる
ようになるだけにすぎなかった。このため、ＢＩＳＲを
採用した場合であっても、ヒューズ導入のためのプロセ
ス工程増やチップ面積へのオーバヘッドは改善されず、
また図１５のＢＩＳＲによるテストフローに示すよう
に、ヒューズ溶断工程ならびにその後のテストは必要に
なっていた。
【００１０】一方、完全にヒューズを不要にするために
は、システムの起動時のたびに前述したＢＩＳＲによる
テストを実施することが考えられる。しかしながら、シ
ステム起動時と実際にシステム稼働時の環境が全く変化
しないという保証がない。例えば、システム起動時は筐
体内の温度が低く、システム稼働時には温度が上昇して
くることも考えられる。長期間システムが稼働している
場合には、筐体外の外気温変動の影響も受ける。また、
システムの電源に関しても、周囲温度や経時変化や他の
システム稼働状況により変動を受ける場合もありうる。
したがって、メモリセルのマージンが小さく、システム
起動時の条件でかろうじてテストをパスしたものは、電
圧／温度変動に伴いシステム稼働時に不良を引き起こす
可能性がある。これでは、システムの信頼性を著しく落
としてしまう。通常、ＬＳＩの出荷テストでは、高温／
低温、高電圧／低電圧などの動作環境のマージンテスト
を行う。これらを行った状態で良否判定してリダンダン
シを行っているので、元来動作マージンのないメモリセ
ルは出荷時にスクリーニングされている。このため、単
純にシステムの起動時にＢＩＳＲによるテストを実施す
るだけでは、実用性はない。
【００１１】
【発明が解決しようとする課題】以上説明したように、
ヒューズを使用した従来の冗長救済法にあっては、ヒュ
ーズの専有面積が大きくなって面積的なオーバーヘッド
が大きくなり、集積化の障害になるという不具合を招い
ていた。また、ヒューズの溶断のための工程やヒューズ
溶断後の再度のテスト工程が必要となり、多くの時間と
手間を要していた。
【００１２】一方、ヒューズを使用した従来の冗長救済
法を採用したメモリを含むシステムの起動時毎に前述し
たＢＩＳＲによるテストを実施して不良情報をレジスタ
に保持することによりヒューズを不要化することが考え
られるが、システムの起動時と稼働時とではシステム環
境が変化するおそれがあり、単にシステムの起動時にＢ
ＩＳＲによるテストを実施するだけでは、動作環境によ
る経時変化を考慮することができないという不具合を招
いていた。
【００１３】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、不揮発性メモ
リを含むでヒューズを使用することなく冗長救済を可能
にした半導体メモリ装置及び半導体メモリ搭載システム
を提供することにあり、また不揮発性メモリを含むこと
なく回路形成領域外に形成されたヒューズにより冗長救
済を可能にした半導体メモリ装置及び半導体メモリ搭載
システムを提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、不揮発性の正規のメ
モリセルアレイの中の不良なメモリセルの不良情報を一
時的に保持するレジスタと、前記不良なメモリセルと置
換される冗長メモリセルと、前記レジスタに保持された
不良情報に基づいて前記不良なメモリセルを前記冗長メ
モリセルに置換制御する制御回路と、前記正規のメモリ
セルアレイとカラムを共有して前記正規のメモリセルア
レイと同一のメモリセルが拡張され、前記レジスタに保
持された不良情報を前記不良なメモリセルと同一のカラ
ムに記憶するプログラムアレイと、前記レジスタに保持
された不良情報を前記プログラムアレイに書き込む書き
込み回路と、前記プログラムアレイに記憶された不良情
報を前記レジスタに読み出す読み出し回路とを有するこ
とを特徴とする。
【００１５】第２の手段は、正規の揮発性メモリセルア
レイの中の不良な揮発性メモリセルの不良情報を一時的
に保持し、保持内容がスキャン入出力される第１のスキ
ャンレジスタと、前記不良な揮発性メモリセルと置換さ
れる揮発性の冗長メモリセルと、前記第１のスキャンレ
ジスタに保持された不良情報に基づいて前記不良な揮発
性メモリセルを前記揮発性の冗長メモリセルに置換制御
する第１の制御回路とを備えてなる揮発性の半導体メモ
リ装置と、保持内容がスキャン入出力され、前記第１の
スキャンレジスタに接続されて保持内容が相互にスキャ
ン転送され、前記第１のスキャンレジスタに保持されて
スキャン転送された前記正規の揮発性メモリセルアレイ
の中の不良な揮発性メモリセルの不良情報を一時的に保
持する第２のスキャンレジスタと、正規の不揮発性メモ
リセルアレイとカラムを共有して前記正規の不揮発性メ
モリセルアレイと同一のメモリセルが拡張され、前記第
２のスキャンレジスタに保持された不良情報を記憶する
プログラムアレイと、前記第２のスキャンレジスタに保
持された不良情報を前記プログラムアレイに書き込む書
き込み回路と、前記プログラムアレイに記憶された不良
情報を前記第２のスキャンレジスタに読み出す読み出し
回路とを備えてなる不揮発性の半導体メモリ装置とを有
することを特徴とする。
【００１６】第３の手段は、正規の揮発性メモリセルア
レイの中の不良な揮発性メモリセルの不良情報を一時的
に保持し、保持内容がスキャン入出力される第１のスキ
ャンレジスタと、前記不良な揮発性メモリセルと置換さ
れる揮発性の冗長メモリセルと、前記第１のスキャンレ
ジスタに保持された不良情報に基づいて前記不良な揮発
性メモリセルを前記揮発性の冗長メモリセルに置換制御
する第１の制御回路とを備えてなる揮発性の半導体メモ
リ装置と、保持内容がスキャン入出力され、前記第１の
スキャンレジスタに接続されて保持内容が相互にスキャ
ン転送され、前記第１のスキャンレジスタに保持されて
スキャン転送された前記正規の揮発性メモリセルアレイ
の中の不良な揮発性メモリセルの不良情報、又は正規の
不揮発性メモリセルアレイの中の不良な不揮発性メモリ
セルの不良情報を一時的に保持する第２のスキャンレジ
スタと、前記不良な不揮発性メモリセルと置換される不
揮発性の冗長メモリセルと、前記第２のスキャンレジス
タに保持された不良情報に基づいて前記不良な不揮発性
のメモリセルを前記不揮発性の冗長メモリセルに置換制
御する第２の制御回路と、前記正規の不揮発性のメモリ
セルアレイとカラムを共有して前記正規の不揮発性のメ
モリセルアレイと同一のメモリセルが拡張され、前記第
１のスキャンレジスタに保持されて前記第２のスキャン
レジスタにスキャン転送された不良情報を記憶する第１
のプログラムアレイと、前記正規の不揮発性のメモリセ
ルアレイとカラムを共有して前記正規の不揮発性のメモ
リセルアレイと同一のメモリセルが拡張され、前記第２
のスキャンレジスタに保持された前記不揮発性メモリセ
ルの不良情報を記憶する第２のプログラムアレイと、前
記第２のスキャンレジスタに保持された不良情報を前記
第１又は第２のプログラムアレイに書き込む書き込み回
路と、前記第１又は第２のプログラムアレイに記憶され
た不良情報を前記第２のレジスタに読み出す読み出し回
路とを備えてなる不揮発性の半導体メモリ装置とを有す
ることを特徴とする。
【００１７】第４の手段は、正規のメモリセルアレイの
中の不良なメモリセルが、不良情報に基づいて予め設け
られた冗長メモリセルに置換されて不良なメモリセルが
救済されてなる半導体メモリ装置において、不良メモリ
セルの不良情報を記憶し、回路形成領域外のパッド形成
領域に配置形成されてなるヒューズと、前記ヒューズに
記憶された不良メモリセルの不良情報を回路形成領域の
メモリ本体に転送する転送手段とを有することを特徴と
する。
【００１８】第５の手段は、メモリセルの良否のテスト
を装置が起動される毎に実施し、前記メモリセルの良否
を判別するテスト手段と、前記テスト手段によりテスト
されたメモリセルの中の不良なメモリセルの不良情報を
一時的に保持するレジスタと、前記不良なメモリセルと
置換される冗長メモリセルと、前記レジスタに保持され
た不良情報に基づいて前記不良なメモリセルを前記冗長
メモリセルに置換制御する制御回路と、前記メモリセル
をアクセスする複数の異なるアクセス電圧を生成し、生
成したアクセス電圧を前記メモリセルに供給する制御型
電圧源とを備え、前記テスト手段は、前記制御型電圧源
から前記メモリセルに供給される複数の異なるアクセス
電圧に基づいて前記メモリセルのテストを実施し、実施
結果にしたがって前記メモリセルの良否を判別してなる
ことを特徴とする。
【００１９】第６の手段は、前記第５の手段の半導体メ
モリ装置において、前記メモリセルは、スタティックラ
ンダムアクセスメモリセルからなり、前記アクセス電圧
は、前記メモリセルのワード線の活性化電圧とすること
を特徴とする。
【００２０】第７の手段は、前記第５の手段の半導体メ
モリ装置において、前記メモリセルは、ダイナミックラ
ンダムアクセスメモリセルからなり、前記アクセス電圧
は、前記メモリセルのワード線ならびに前記メモリセル
を構成するキャパシタのプレートの活性化電圧とするこ
とを特徴とする。
【００２１】第８の手段は、前記第５の手段の半導体メ
モリ装置において、前記メモリセルは、不揮発性メモリ
セルからなり、前記アクセス電圧は、書き込みワード線
ならびに読み出しワード線の活性化電圧とすることを特
徴とする。
【００２２】第９の手段は、前記第１，２，３，４，
５，６，７又は８の手段の半導体メモリ装置と、前記半
導体メモリ装置を使用して所望の処理を行う処理手段と
を有することを特徴とする。
【００２３】
【発明の実施の形態】以下、図面を用いてそれぞれの発
明の実施形態を説明する。
【００２４】図１は請求項１記載の発明の一実施形態に
係る半導体メモリ装置の構成を示す図である。
【００２５】図１において、この実施形態の特徴とする
ところは、フラッシュメモリ等の不揮発性の半導体メモ
リ装置において、不良ビットの情報をメモリ自身に不揮
発に記憶するようにしたことにある。ここで、不揮発性
メモリは、書き込みに電子雪崩現象を用いているため、
チャージポンプ回路などの昇圧回路が必要で、書き込み
／読み出しにも特殊な回路が必要である。したがって、
単にリダンダンシヒューズの代わりを不揮発性メモリで
作ってしまうというと、面積的なオーバヘッドがかなり
でることになる。そこで、この実施形態では、正規の不
揮発性メモリアレイに冗長アレイ（プログラムアレイ）
を追加し、その領域をリダンダンシ情報（不良ビットの
情報）のプログラムに使用することを特徴とする。この
方法であれば、書き込み／読み出し回路などのアクセス
回路はすべて正規の不揮発性メモリアレイに付属のもの
が使えるので、面積のオーバヘッドは小さい。プログラ
ムアレイの行デコーダは、通常には開放されておらず、
出荷時およびシステム起動時にのみアクセス可能なよう
に設計されている。
【００２６】具体的には、図１において、不揮発性の半
導体メモリ装置は、正規のメモリ（ＲＯＭ）アレイ１
と、正規のメモリアレイ１の任意の行を選択する行デコ
ーダ２と、行デコーダ２で選択された行のメモリセルの
記憶データを読み出す読み出し回路３と、行デコーダ２
で選択された行のメモリセルにデータを書き込む書き込
み回路４と、図１４に示す構成からヒューズを除いて構
成されたたＢＩＳＲ回路５と、正規のメモリアレイ１の
１ビットの不良ビットと置換される冗長ビット列６と、
プログラムイネーブル（ＰＥ）信号により選択され、Ｂ
ＩＳＲ回路５のレジスタ１１６の保持内容のリダンダン
シ情報が書き込まれて（プログラムされて）リダンダン
シ情報を不揮発に記憶し、記憶されたリダンダンシ情報
がレジスタ１１６に読み出されるプログラムアレイ７を
備えて構成されている。
【００２７】読み出し回路３は、通常の読み出し動作時
に正規のメモリアレイ１から読み出された記憶データ又
はプログラムアレイ７から読み出されたリダンダンシ情
報を受けて、ＰＥ信号に基づいて読み出しバッファ又は
ＢＩＳＲ回路５の対応するビットのレジスタ１１６に与
えるデマルチプレクサを備え、通常の読み出し動作時に
は、例えばロウレベルのＰＥ信号により読み出しデータ
を選択して読み出しバッファに与え、一方、プログラム
アレイ１からのリダンダンシ情報の出力時には、ハイレ
ベルのＰＥ信号によりプログラムアレイ７から読み出さ
れたリダンダンシ情報を対応するビットのレジスタ１１
６に与える。
【００２８】書き込み回路４は、ＢＩＳＲ回路５の対応
するビットのレジスタ１１６の保持出力又は通常動作時
の書き込みデータをＰＥ信号に基づいて選択するマルチ
プレクサ（ＭＵＸ）を備え、通常の書き込み動作時に
は、例えばロウレベルのＰＥ信号により書き込みデータ
を選択して選択した書き込みデータを書き込みバッファ
を介して選択された行のメモリセルに書き込み、一方、
リダンダンシ情報のプログラムアレイ１への書き込み
（プログラム）時には、ハイレベルのＰＥ信号により対
応するビットのレジスタ１１６に保持された内容を選択
して選択した内容を書き込みバッファを介して選択され
たプログラムアレイ７のメモリセルに書き込む。
【００２９】このような構成において、出荷時のテスト
でＢＩＳＴ回路５を起動して、不良ビットのテストが行
われ、不良ビットがある場合には、このリダンダンシ情
報がレジスタ１１６に保持格納される。レジスタ１６に
保持されたリダンダンシ情報は対応するビットの書き込
み回路３のＭＵＸにより選択され、書き込みバッファな
らびにビット線を介してプログラムアレイ７のメモリセ
ルに書き込まれてプログラムされる。出荷後、システム
起動時にプログラムアレイ７に不揮発に記憶されたリダ
ンダンシ情報は読み出し回路３により読み出されて対応
するビットのＢＩＳＲ回路５のレジスタ１１６に格納さ
れ、レジスタに格納されたリダンダンシ情報にしたがっ
て不良ビットは冗長ビット列６に置換される。
【００３０】したがって、この実施形態にあっては、ヒ
ューズを使用することなく冗長救済が可能となり、ヒュ
ーズを使用した際の前述した不具合を全て解消すること
ができる。
【００３１】図２は請求項２記載の発明の一実施形態に
係る半導体メモリ装置の構成を示す図である。
【００３２】図２において、この実施形態の特徴とする
ところは、図１に示すような不揮発性の半導体メモリ装
置（ＲＯＭ）と揮発性の半導体メモリ装置（ＲＡＭ）を
含むシステムにおいて、不揮発性のメモリ装置に自身の
リダンダンシ情報に加えて揮発性の半導体メモリ装置の
リダンダンシ情報を記憶させ、揮発性の半導体メモリ装
置の起動時にリダンダンシ情報を不揮発性の半導体メモ
リ装置から揮発性の半導体メモリ装置に読み出し、この
読み出されたリダンダンシ情報により揮発性の半導体メ
モリ装置のリダンダンシを行うようにしたことにある。
なお、不揮発性の半導体メモリ装置に揮発性の半導体メ
モリ装置のリダンダンシ情報のみを記憶するようにして
もよい。
【００３３】上記特徴を実施するために、この実施形態
の不揮発性の半導体メモリ装置は、図１に示す実施形態
の不揮発性の半導体メモリ装置に対して揮発性の半導体
メモリ装置の不良情報をプログラムするＲＡＭ用プログ
ラムアレイ８を設け、図１に示すＢＩＳＲ回路５のレジ
スタ１１６を図３に示すように保持内容がスキャン可能
となるように構成してＢＩＳＲ回路９とし、正規のメモ
リ（ＲＡＭ）アレイ１１と、正規のメモリアレイ１１の
任意の行を選択する行デコーダ１２と、行デコーダ１２
で選択された行のメモリセルの記憶データを読み出す読
み出し回路１３と、行デコーダ１２で選択された行のメ
モリセルにデータを書き込む書き込み回路１４と、ＢＩ
ＳＲ回路９と同様にレジスタ１１６がスキャン可能に構
成されて不揮発性の半導体メモリ装置のＢＩＳＲ回路９
のスキャン可能なレジスタ１１６と接続されてそれぞれ
のメモリ装置のレジスタ１１６の保持内容が相互にスキ
ャン転送されるＢＩＳＲ回路１５と、正規のメモリアレ
イ１１の１ビットの不良ビットと置換される冗長ビット
列１６を備えてなる揮発性の半導体メモリ装置を有して
構成される。ＲＡＭ用プログラムアレイ８は、揮発性の
半導体メモリ装置の１行のビット数（カラム数）がＮと
し、不揮発性の半導体メモリ装置の１行のビット数（カ
ラム数）がＭであるとすれば、Ｉｎｔ（Ｎ／Ｍ）行のプ
ログラム行を用意すればよい。また、ＲＯＭ用のプログ
ラムアレイ７とＲＡＭ用のプログラムアレイ８は、ＲＯ
Ｍ用のプログラムイネーブル信号とＲＡＭ用のプログラ
ムイネーブル信号により選択される。
【００３４】このような構成において、揮発性の半導体
メモリ装置のＢＩＳＴにより抽出された不良ビットのリ
ダンダンシ情報はＢＩＳＲ回路１５のレジスタ１１６に
格納され、出荷時テストでは、揮発性の半導体メモリ装
置のＢＩＳＲ回路１５のレジスタ１１６に格納されたリ
ダンダンシ情報が不揮発性の半導体メモリ装置のＢＩＳ
Ｒ回路９のレジスタ１１６に転送され、書き込み回路４
を介してＲＡＭ用のプログラムアレイ８に書き込まれ
る。書き込まれたリダンダンシ情報は、出荷後のシステ
ム起動時に読み出され、不揮発性の半導体メモリ装置の
ＢＩＳＲ回路９のレジスタ１１６から揮発性の半導体メ
モリ装置のＢＩＳＲ回路１５のレジスタ１１６にスキャ
ン転送され、揮発性の半導体メモリ装置におけるリダン
ダンシ情報のプログラムが完了する。
【００３５】したがって、この実施形態にあっては、ヒ
ューズを使用することなく不揮発性ならびに揮発性の両
半導体メモリ装置の冗長救済が可能となり、ヒューズを
使用した際の前述した不具合を全て解消することができ
る。
【００３６】図４は請求項４記載の発明の一実施形態に
係る半導体メモリ装置の構成を示す図である。
【００３７】図４において、この実施形態の特徴とする
ところは、揮発性の半導体メモリ装置単体、もしくは不
揮発性の半導体メモリ装置を含まず揮発性の半導体メモ
リ装置を備えたシステムにおいて、リダンダンシ情報を
記憶するカラム数に対応したヒューズ１７とヒューズ１
７の溶断の有無を電気的に判別して保持するスキャン可
能なレジスタ１８を回路の形成領域１９外のパッド２０
の形成領域に設け、レジスタ１８に保持されたリダンダ
ンシ情報を回路形成領域のメモリ本体にスキャン転送さ
せるようにしたことにある。このような実施形態にあっ
ては、従来に比べてヒューズの回路形成領域の専有面積
へのオーバヘッドを少なくすることが可能となる。な
お、カラムのビット数が多ビットである場合、例えば１
２８（＝２7）ビットである場合には、７ビットのヒュ
ーズとレジスタにより１ビットのリダンダンシ情報を表
現し、これをカウンタによりカウントアップするカウン
ト動作によりリダンダンシ情報をＢＩＳＲ回路のレジス
タにスキャン転送してセットするような構成を採用して
もよい。このような構成によれば、カラム数と同数のヒ
ューズならびにレジスタを設ける構成に比べて構成の小
型化を図ることができる。
【００３８】図５は請求項５記載の発明の一実施形態に
係る半導体メモリ装置の構成を示す図である。
【００３９】図５において、この実施形態の特徴とする
ところは、ヒューズを搭載せずにリダンダンシを実現す
るためにシステムテム起動時にＢＩＳＲ回路を行いて一
時的にリダンダンシをプログラムする手法を改善し、シ
ステム起動時にメモリセルの動作マージンをチェック
し、そのチェック結果にしたがって不良セルを冗長セル
と置換するために、前述したＢＩＳＴ／ＢＩＳＲの構成
要素の他に、図１３に示す構成に加えてさらに制御型電
圧源２１を設け、この制御電圧源２１から動作マージン
をチェックするためのアクセス電圧を半導体メモリ装置
に供給して動作マージンのチェックを行うようにしたこ
とにある。
【００４０】この制御型電圧源２１は、ＢＩＳＴ／ＢＩ
ＳＲのテストコントローラ２２から制御されており、出
力電圧はメモリセルのアクセス電圧となる。近年の半導
体メモリ装置においては、複数の異なる電源電圧を使用
しているものが多く、このような半導体メモリ装置の場
合には複数の異なる電源電圧を生成する例えばチャージ
ポンプならびにこのチャージポンプの出力電圧を制御す
るリミッタ回路を備えており、リミッタ回路を調整する
ことによりチャージポンプで上記動作マージンをチャッ
クするアクセス電圧を容易に生成することが可能とな
る。
【００４１】この実施形態におけるＢＩＳＴ／ＢＩＳＲ
のテストフローは、図６を示すように、まず最初にテス
トコントローラ２２はアクセス電圧をノーミナルな電圧
に設定し、種々のテストパターンと期待値を生成し、メ
モリブロックに送り良否判定を行う。同じように、ノー
ミナル電圧の例えば１０％程度高い高電圧ならびに１０
％程度低い低電圧でもテストを行い、動作マージンの小
さいメモリセルを振るい落とす。高電圧／低電圧により
十分に大きなマージンをとれば、連続動作などによる温
度変化に対するマージンも確保できる。また、システム
起動時に毎回テストされるので、信頼性寿命などによる
メモリセルの動作マージン劣化が原因で不良したとして
も修復可能となり、システムレベルでの信頼性を飛躍的
に向上させることができる。また、実際に動作するスピ
ードでのチェックもその都度可能になり、パフォーマン
ス劣化により不良することも事前に検知し、冗長メモリ
セルと置換することができる。
【００４２】図７にＳＲＡＭのメモリセルの構成を示
す。図７において、基本的にＳＲＡＭの場合は、メモリ
セルのワード線電位を上げ／下げすることにより、等価
的に高／低電圧での動作マージンチェックをすることが
可能である。あるいは、ワード線と接地線の活性化電位
を制御するようにしてもよい。したがって、各ワード線
ドライバの電源に上記制御型電圧源２１を用いれば容易
に実現できる。近年、プロセス微細化により動作電圧が
低下するため、ＮチャネルＦＥＴのしきい値電圧Ｖｔｈ
の２倍が最低必要である。しかし、Ｖｔｈはビット線リ
ークによる誤動作をさけるため、スクリーリングしてい
くことが難しい。したがって、通常動作でのワード線電
圧を昇圧することが必要となる。ワード線を１レベルま
で上げると同時に、メモリセルの接地線を負電位側に駆
動することにより、メモリセルをアクセスする。このよ
うな場合に、すでにワード線駆動回路の電源として、外
部電源とは異なる内部生成した電源を利用しているの
で、このような機能を実現する際のオーバヘッドは非常
に小さい。
【００４３】図８にＤＲＡＭのメモリセルの構成を示
す。図８において、動作電圧の変更は、ＳＲＡＭ同様ワ
ード線電位を上げ下げすることにより実現できる。ま
た、電源電圧（ＶＤＤ）／２で実現されるビット線電位
やキャパシタのプレート電位を上記したように変更する
ことにより、“０”、“１”読み出しのアンバランスな
どのマージンテストを実現できる。これらの電源発生回
路は、元来通常のＤＲＡＭ動作に必要なものであり、こ
ちらもオーバヘッド少なく実現可能になる。
【００４４】図９に不揮発性メモリのメモリセルの構成
を示す。図９において、フローティングゲートを用いた
メモリセルの書き込み電圧と読み出し電圧は異なるが、
書き込みワード線電位と読み出しワード線電位を上記し
たように制御することにより容易に動作マージンを含め
たテストが可能になる。
【００４５】このような実施形態においては、、ヒュー
ズを使用することなく不揮発性又は揮発性の半導体メモ
リ装置の冗長救済が可能となり、ヒューズを使用した際
の前述した不具合を全て解消することができ、システム
の起動時毎に動作マージンのチャックが可能となり、歩
留まりならびに信頼性を向上させることができる。
【００４６】なお、上記それぞれの発明の半導体メモリ
装置は、そのメモリ装置を使用して様々な処理を行うシ
ステム、例えばプロセッサ、入力装置ならびに出力装置
と組み合わされてなる情報処理システムに搭載し用いる
ようにしてもよい。
【００４７】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセルの不良情報を不揮発性のメモリに記憶
し、あるいは装置の起動時毎に複数の異なるアクセス電
圧によりメモリセルをテストする構成を採用したので、
ヒューズを用いることなくリダンダンシが可能となり、
ヒューズ導入のためのプロセス工程ならびにヒューズ溶
断工程が削減され、チップ面積へのオーバヘッドが小さ
くなり、ヒューズ溶断後のテストが不要となり、歩留ま
りを向上させることができる。
【００４８】一方、メモリセルの不良情報を記憶したヒ
ューズをパッド形成領域に配置形成する構成を採用した
ので、回路形成領域の面積的なオーバヘッドを少なくす
ることができる。
【図面の簡単な説明】
【図１】請求項１記載の発明の一実施形態に係る半導体
メモリ装置の構成を示す図である。
【図２】請求項２記載の発明の一実施形態に係る半導体
メモリ装置の構成を示す図である。
【図３】図２に示すＢＩＳＲ回路の構成を示す図であ
る。
【図４】請求項４記載の発明の一実施形態に係る半導体
メモリ装置の構成を示す図である。
【図５】請求項５記載の発明の一実施形態に係る半導体
メモリ装置の構成を示す図である。
【図６】図５に示す装置におけるテストフローを示す図
である。
【図７】スタティックランダムアクセスメモリセルの構
成を示す図である。
【図８】ダイナミックランダムアクセスメモリセルの構
成を示す図である。
【図９】不揮発性メモリセルの構成を示す図である。
【図１０】メモリセルのリダンダンシを行う従来の半導
体メモリ装置の構成を示す図である。
【図１１】図１０に示すプログラム回路の構成を示す図
である。
【図１２】メモリセルのリダンダンシを行う従来の半導
体メモリ装置のテスト工程を示すフローチャートであ
る。
【図１３】ＢＩＳＴを実施する従来の半導体メモリ装置
の構成を示す図である。
【図１４】従来のＢＩＳＲ回路の構成を示す図である。
【図１５】従来のＢＩＳＲ回路を用いたテスト工程を示
すフローチャートである。
【符号の説明】
１ 正規のメモリ（ＲＯＭ）アレイ ２，１２ 行デコーダ ３，１３ 読み出し回路 ４，１４ 書き込み回路 ５，９，１５ ＢＩＳＲ回路 ６，１６ 冗長ビット列 ７ プログラムアレイ ８ ＲＡＭ用プログラムアレイ ９ ＢＩＳＲ回路 １１ 正規のメモリ（ＲＡＭ）アレイ １７ ヒューズ １８ レジスタ １９ 回路形成領域 ２０ パッド ２１ 制御型電圧源 ２２ テストコントローラ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４７１ Ｇ１１Ｃ 11/34 ３７１Ｄ ５Ｌ１０６ ４８１ 17/00 ６３９Ａ Ｆターム(参考） 5B015 HH05 JJ31 KA22 KB52 KB72 KB92 MM07 NN09 PP06 PP08 5B018 GA06 JA04 JA12 JA23 KA01 KA13 KA14 KA16 NA02 NA03 NA06 PA01 QA13 RA01 RA03 RA11 5B024 AA07 AA15 BA13 BA29 CA17 CA27 EA04 5B025 AA03 AB01 AC01 AD01 AD04 AD05 AD10 AD13 AD16 AE08 AE09 5F083 AD00 BS00 EP00 LA03 LA04 LA05 LA10 ZA10 5L106 AA01 AA02 AA10 CC04 CC05 CC09 CC14 CC17 DD08 FF08

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性の正規のメモリセルアレイの中
    の不良なメモリセルの不良情報を一時的に保持するレジ
    スタと、 前記不良なメモリセルと置換される冗長メモリセルと、 前記レジスタに保持された不良情報に基づいて前記不良
    なメモリセルを前記冗長メモリセルに置換制御する制御
    回路と、 前記正規のメモリセルアレイとカラムを共有して前記正
    規のメモリセルアレイと同一のメモリセルが拡張され、
    前記レジスタに保持された不良情報を前記不良なメモリ
    セルと同一のカラムに記憶するプログラムアレイと、 前記レジスタに保持された不良情報を前記プログラムア
    レイに書き込む書き込み回路と、 前記プログラムアレイに記憶された不良情報を前記レジ
    スタに読み出す読み出し回路とを有することを特徴とす
    る不揮発性の半導体メモリ装置。
  2. 【請求項２】 正規の揮発性メモリセルアレイの中の不
    良な揮発性メモリセルの不良情報を一時的に保持し、保
    持内容がスキャン入出力される第１のスキャンレジスタ
    と、 前記不良な揮発性メモリセルと置換される揮発性の冗長
    メモリセルと、 前記第１のスキャンレジスタに保持された不良情報に基
    づいて前記不良な揮発性メモリセルを前記揮発性の冗長
    メモリセルに置換制御する第１の制御回路とを備えてな
    る揮発性の半導体メモリ装置と、 保持内容がスキャン入出力され、前記第１のスキャンレ
    ジスタに接続されて保持内容が相互にスキャン転送さ
    れ、前記第１のスキャンレジスタに保持されてスキャン
    転送された前記正規の揮発性メモリセルアレイの中の不
    良な揮発性メモリセルの不良情報を一時的に保持する第
    ２のスキャンレジスタと、 正規の不揮発性メモリセルアレイとカラムを共有して前
    記正規の不揮発性メモリセルアレイと同一のメモリセル
    が拡張され、前記第２のスキャンレジスタに保持された
    不良情報を記憶するプログラムアレイと、 前記第２のスキャンレジスタに保持された不良情報を前
    記プログラムアレイに書き込む書き込み回路と、 前記プログラムアレイに記憶された不良情報を前記第２
    のスキャンレジスタに読み出す読み出し回路とを備えて
    なる不揮発性の半導体メモリ装置とを有することを特徴
    とする半導体メモリ装置。
  3. 【請求項３】 正規の揮発性メモリセルアレイの中の不
    良な揮発性メモリセルの不良情報を一時的に保持し、保
    持内容がスキャン入出力される第１のスキャンレジスタ
    と、 前記不良な揮発性メモリセルと置換される揮発性の冗長
    メモリセルと、 前記第１のスキャンレジスタに保持された不良情報に基
    づいて前記不良な揮発性メモリセルを前記揮発性の冗長
    メモリセルに置換制御する第１の制御回路とを備えてな
    る揮発性の半導体メモリ装置と、 保持内容がスキャン入出力され、前記第１のスキャンレ
    ジスタに接続されて保持内容が相互にスキャン転送さ
    れ、前記第１のスキャンレジスタに保持されてスキャン
    転送された前記正規の揮発性メモリセルアレイの中の不
    良な揮発性メモリセルの不良情報、又は正規の不揮発性
    メモリセルアレイの中の不良な不揮発性メモリセルの不
    良情報を一時的に保持する第２のスキャンレジスタと、 前記不良な不揮発性メモリセルと置換される不揮発性の
    冗長メモリセルと、 前記第２のスキャンレジスタに保持された不良情報に基
    づいて前記不良な不揮発性のメモリセルを前記不揮発性
    の冗長メモリセルに置換制御する第２の制御回路と、 前記正規の不揮発性のメモリセルアレイとカラムを共有
    して前記正規の不揮発性のメモリセルアレイと同一のメ
    モリセルが拡張され、前記第１のスキャンレジスタに保
    持されて前記第２のスキャンレジスタにスキャン転送さ
    れた不良情報を記憶する第１のプログラムアレイと、 前記正規の不揮発性のメモリセルアレイとカラムを共有
    して前記正規の不揮発性のメモリセルアレイと同一のメ
    モリセルが拡張され、前記第２のスキャンレジスタに保
    持された前記不揮発性メモリセルの不良情報を記憶する
    第２のプログラムアレイと、 前記第２のスキャンレジスタに保持された不良情報を前
    記第１又は第２のプログラムアレイに書き込む書き込み
    回路と、 前記第１又は第２のプログラムアレイに記憶された不良
    情報を前記第２のレジスタに読み出す読み出し回路とを
    備えてなる不揮発性の半導体メモリ装置とを有すること
    を特徴とする半導体メモリ装置。
  4. 【請求項４】 正規のメモリセルアレイの中の不良なメ
    モリセルが、不良情報に基づいて予め設けられた冗長メ
    モリセルに置換されて不良なメモリセルが救済されてな
    る半導体メモリ装置において、 不良メモリセルの不良情報を記憶し、回路形成領域外の
    パッド形成領域に配置形成されてなるヒューズと、 前記ヒューズに記憶された不良メモリセルの不良情報を
    回路形成領域のメモリ本体に転送する転送手段とを有す
    ることを特徴とする半導体メモリ装置。
  5. 【請求項５】 メモリセルの良否のテストを装置が起動
    される毎に実施し、前記メモリセルの良否を判別するテ
    スト手段と、 前記テスト手段によりテストされたメモリセルの中の不
    良なメモリセルの不良情報を一時的に保持するレジスタ
    と、 前記不良なメモリセルと置換される冗長メモリセルと、 前記レジスタに保持された不良情報に基づいて前記不良
    なメモリセルを前記冗長メモリセルに置換制御する制御
    回路と、 前記メモリセルをアクセスする複数の異なるアクセス電
    圧を生成し、生成したアクセス電圧を前記メモリセルに
    供給する制御型電圧源とを備え、 前記テスト手段は、前記制御型電圧源から前記メモリセ
    ルに供給される複数の異なるアクセス電圧に基づいて前
    記メモリセルのテストを実施し、実施結果にしたがって
    前記メモリセルの良否を判別してなることを特徴とする
    半導体メモリ装置。
  6. 【請求項６】 前記メモリセルは、スタティックランダ
    ムアクセスメモリセルからなり、前記アクセス電圧は、
    前記メモリセルのワード線の活性化電圧とすることを特
    徴とする請求項５記載の半導体メモリ装置。
  7. 【請求項７】 前記メモリセルは、ダイナミックランダ
    ムアクセスメモリセルからなり、前記アクセス電圧は、
    前記メモリセルのワード線ならびに前記メモリセルを構
    成するキャパシタのプレートの活性化電圧とすることを
    特徴とする請求項５記載の半導体メモリ装置。
  8. 【請求項８】 前記メモリセルは、不揮発性メモリセル
    からなり、前記アクセス電圧は、書き込みワード線なら
    びに読み出しワード線の活性化電圧とすることを特徴と
    する請求項５記載の半導体メモリ装置。
  9. 【請求項９】 前記請求項１，２，３，４，５，６，７
    又は８記載の半導体メモリ装置と、 前記半導体メモリ装置を使用して所望の処理を行う処理
    手段とを有することを特徴とする半導体メモリ装置搭載
    システム。
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