KR100501126B1 - 용장구제기능을 갖는 박막 자성체 기억 장치 - Google Patents

용장구제기능을 갖는 박막 자성체 기억 장치 Download PDF

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Abstract

메모리 어레이(10)에 인접하여 배치된 프로그램 유닛(PU0 ∼ PU2) 각각은, 치환 구제에 필요한 용장 정보의 1비트씩 기억한다. 통상의 데이터 판독 동작에 앞서, 프로그램 유닛으로부터 판독된 용장 정보는, 행 선택 회로(20) 내에 래치된다. 행 선택 회로(20)는 용장 정보에 의해 표시된 불량 행 어드레스와, 입력된 행 어드레스(RA1, RA1)의 일치 판정에 따라, 정규 메모리 셀에 대응하는 워드선(WL0 ∼ WL3) 및 스페어 워드선(SWL) 중 하나를 선택적으로 활성화한다.

Description

용장구제기능을 갖는 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE HAVING REDUNDANCY REPAIR FUNCTION}
본 발명은 박막 자성체 기억 장치에 관한 것으로, 특히 결함 메모리 셀을 구제하기 위한 용장 구성을 구비하는 박막 자성체 기억 장치에 관한 것이다.
저소비 전력으로 불휘발적인 데이터 기억이 가능한 기억 장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는, 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여, 불휘발적인 데이터 기억을 행하고, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합(MTJ : Magnetic Tunnel Junction)을 이용한 박막 자성체를 메모리 셀로서 이용함으로써, MRAM 디바이스의 성능이 비약적으로 진보되는 것이 발표되고 있다.
도 11은 자기 터널 접합부를 갖는 메모리 셀(이하, 단순히「MTJ 메모리 셀」라고도 칭함)의 구성을 도시한 개략도이다.
도 11을 참조하면, MTJ 메모리 셀은 기억 데이터 레벨에 따라 전기 저항이 변화하는 터널 자기 저항 소자 TMR과, 데이터 판독 시에 터널 자기 저항 소자 TMR을 통과하는 감지 전류 Is의 경로를 형성하기 위한 액세스 소자 ATR을 구비한다. 액세스 소자 ATR은 대표적으로는 전계 효과형 트랜지스터로 형성되므로, 이하에서는 액세스 소자 ATR을 액세스 트랜지스터 ATR이라고도 칭한다. 액세스 트랜지스터 ATR은 터널 자기 저항 소자 TMR과 고정 전압(접지 전압 Vss) 사이에 결합된다.
도 12는 MTJ 메모리 셀에서의 데이터 판독을 설명하는 개념도이다.
도 12를 참조하면, 터널 자기 저항 소자 TMR은 고정된 일정한 자화 방향을 갖는 강자성체층(이하, 단순히 「고정자화층」라고도 칭함) FL과, 외부로부터의 인가 자계에 따른 방향으로 자화되는 강자성체층(이하, 단순히 「자유자화층」라고도 칭함) VL을 갖는다. 고정자화층 FL 및 자유자화층 VL 사이에는 절연체막으로 형성되는 터널 배리어(터널막) TB가 형성된다. 자유자화층 VL은, 기입되는 기억 데이터의 레벨에 따라 고정자화층 FL과 동일 방향 또는 고정자화층 FL과 반대 방향으로 자화된다. 고정자화층 FL, 터널 배리어 TB 및 자유자화층 VL에 의해 자기 터널 접합이 형성된다.
데이터 판독 시에는, 워드선 WL의 활성화에 따라 액세스 트랜지스터 ATR가 턴 온한다. 이에 따라, 비트선 BL ∼ 터널 자기 저항 소자 TMR ∼ 액세스 트랜지스터 ATR ∼ 접지 전압 Vss의 전류 경로로 감지 전류 Is를 흘릴 수 있다.
터널 자기 저항 소자 TMR의 전기 저항은, 고정자화층 FL 및 자유자화층 VL 각각의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로는, 고정자화층 FL의 자화 방향과, 자유자화층 VL의 자화 방향이 동일(평행)한 경우에는, 양자의 자화 방향이 반대(반평행) 방향인 경우와 비교하여 터널 자기 저항 소자 TMR의 전기 저항이 작아진다.
따라서, 자유자화층 VL을 기억 데이터에 따라, 상기 2 종류 중 어느 한 방향으로 자화하면, 감지 전류 Is에 의해 터널 자기 저항 소자 TMR에서 생기는 전압 변화는, 기억 데이터 레벨에 따라 다르다. 따라서, 예를 들면 비트선 BL을 일정 전압으로 프리차지한 후에, 터널 자기 저항 소자 TMR에 감지 전류 Is를 흘리면, 비트선 BL의 전압을 검지함으로써, MTJ 메모리 셀의 기억 데이터를 판독할 수 있다.
도 13은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 13을 참조하면, 데이터 기입 시에는 워드선 WL이 비활성화되어, 액세스 트랜지스터 ATR은 턴 오프된다. 이 상태에서, 자유자화층 VL을 기입 데이터에 따른 방향으로 자화하기 위한 데이터 기입 전류가, 라이트디지트선 WDL 및 비트선 BL에 각각 흐른다. 자유자화층 VL의 자화 방향은, 라이트디지트선 WDL 및 비트선 BL을 각각 흐르는 데이터 기입 전류에 의해 결정된다.
도 14는 MTJ 메모리 셀에 대한 데이터 기입 시에서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도이다.
도 14를 참조하면, 횡축 H(EA)는 터널 자기 저항 소자 TMR 내의 자유자화층 VL에서 자화 용이축(EA : Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축 H(HA)는 자유자화층 VL에서 자화 곤란축(HA : Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)는 비트선 BL 및 라이트디지트선 WDL을 각각 흐르는 전류에 의해 생기는 두개의 자계 중 한쪽 씩에 각각 대응한다.
MTJ 메모리 셀에서는, 고정자화층 FL의 고정된 자화 방향은, 자유자화층 VL의 자화 용이축을 따르며, 자유자화층 VL은 기억 데이터의 레벨("1" 및 "0")에 따라, 자화 용이축 방향을 따라 고정자화층 FL과 평행(동일)하거나 혹은 반평행(반대) 방향으로 자화된다. 이하, 본 명세서에서는 자유자화층 VL의 2 종류의 자화 방향에 각각 대응하는 터널 자기 저항 소자 TMR의 전기 저항을 Rmax 및 Rmin(단, Rmax > Rmin)으로 각각 나타낸다. MTJ 메모리 셀은, 이러한 자유자화층 VL의 2 종류의 자화 방향과 대응시켜, 1 비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유자화층 VL의 자화 방향은 인가되는 자계 H(EA) 및 H(HA)의 합이, 도면에 도시된 아스테로이드 특성선의 외측 영역에 도달하는 경우에만 새롭게 재기입할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성선의 내측 영역에 상당하는 강도인 경우에는, 자유자화층 VL의 자화 방향은 변화하지 않는다.
아스테로이드 특성선에 도시된 바와 같이, 자유자화층 VL에 대하여 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축에 따른 자화 방향을 변화시키는데 필요한 자화 임계값을 내릴 수 있다.
도 14의 예와 같이 데이터 기입 시의 동작점을 설계한 경우에는, 데이터 기입 대상인 MTJ 메모리 셀에서, 자화 용이축 방향의 데이터 기입 자계는, 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기입 자계 HWR이 얻어지도록 비트선 BL 또는 라이트디지트선 WDL을 흐르는 데이터 기입 전류의 값이 설계된다. 일반적으로, 데이터 기입 자계 HWR은 자화 방향의 전환에 필요한 스위칭 자계 HSW와, 마진분 ΔH와의 합으로 나타낸다. 즉, HWR = HSW + ΔH로 나타낸다.
MTJ 메모리 셀의 기억 데이터, 즉 터널 자기 저항 소자 TMR의 자화 방향을 재기입하기 위해서는 라이트디지트선 WDL과 비트선 BL과의 양방에 소정 레벨 이상의 데이터 기입 전류를 흘릴 필요가 있다. 이에 따라, 터널 자기 저항 소자 TMR 내의 자유자화층 VL은, 자화 용이축(EA)에 따른 데이터 기입 자계의 방향을 따라, 고정자화층 FL과 평행 혹은, 반대(반평행) 방향으로 자화된다. 터널 자기 저항 소자 TMR에 일단 기입된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는 새로운 데이터 기입이 실행되기까지 불휘발적으로 유지된다.
일반적으로, 메모리 디바이스에서는 제조 수율을 향상시키기 위해, 어드레스 신호에 따라 선택적으로 액세스 가능한 복수의 정규 메모리 셀 외에, 결함이 생긴 정규 메모리 셀(이하, 「결함 메모리 셀」이라고도 칭함)을 구제하기 위한 용장 구성이 구비된다.
도 15는 용장 구성을 구비한 종래의 MRAM 디바이스의 구성을 도시한 개략 블록도이다. 도 15에서는, 이러한 MRAM 디바이스 내의, 데이터 판독에 관련된 구성이 대표적으로 도시된다.
도 15를 참조하면, 종래의 MRAM 디바이스는 복수의 정규 메모리 셀 MC, 및 결함 메모리 셀을 구제하기 위한 스페어 메모리 셀 SMC가 행렬 형상으로 배치된 메모리 어레이 MA와, 행 선택 회로 RDC와, 열 선택 회로 CDC를 구비한다.
메모리 어레이 MA에서는 복수의 스페어 메모리 셀 SMC는 스페어 로우를 구성하도록 배치된다. 도 15에서는, 일례로서 4 행 × 4 열로 배치된 정규 메모리 셀 MC와, 1 행 × 4 열로 배치된 스페어 메모리 셀 SMC가 도시된다. 이들 스페어 메모리 셀의 행, 및 정규 메모리 셀의 행에 각각 대응하여, 스페어 워드선 SWL 및 워드선 WL0∼WL3이 배치된다. 즉, 도 15에 도시한 MRAM 디바이스에서는 결함 메모리 셀을 포함하는 불량 메모리 셀 행 단위로 스페어 로우에 의한 치환 구제가 실행된다.
한편, 스페어 메모리 셀 SMC 및 정규 메모리 셀 MC는 메모리 셀 열을 공유하도록 배치된다. 메모리 셀 열에 각각 대응하여, 비트선 BL0 ∼ BL3이 배치된다. 비트선 BL0 ∼ BL3에 각각 대응하여, 감지 증폭기 SA0 ∼ SA3이 형성된다. 감지 증폭기 SA0 ∼ SA3은 비트선 BL0 ∼ BL3 상에서 각각 전달되는 데이터를 증폭시킨다.
행 선택 회로 RDC는 결함 메모리 셀의 유/무 즉 스페어 로우의 사용 요/부를 나타내는 정보와, 불량 메모리 셀 행을 특정하기 위한 정보를 포함하는 용장 정보를 내부에 기억하고, 이들 용장 정보 및 입력된 행 어드레스 RA0 및 RA1에 따라 행 선택을 실행한다.
열 선택 회로 CDC는 입력된 열 어드레스 CA0 및 CA1에 따라 열 선택을 실행하고, 비트선 BLO∼BL3 중 선택 열에 대응하는 하나로부터 판독된 데이터를, 외부 사이에서 데이터 수수를 실행하기 위한 외부 I/O(EI/O)로 출력한다.
도 16은 행 선택 회로 RDC의 구성을 도시한 회로도이다.
도 16을 참조하면, 행 선택 회로 RDC는 스페어 디코더 SD 및 정규 행 디코더를 구성하는 행 선택 게이트 RLG0∼RLG3을 포함한다.
스페어 디코더 SD는 용장 구제에 이용하는 정보를 불휘발적으로 기억하기 위한 퓨즈 소자 FS0∼FS2를 갖는다. 퓨즈 소자 FS0 및 FS1은 불량 메모리 셀 행을 나타내기 위한, 행 어드레스 RA0 및 RA1의 레벨을 각각 기억한다. 퓨즈 소자 FS2는 스페어 로우의 사용 요/부를 나타내는 정보를 기억한다.
퓨즈 소자 FS0 ∼ FS2의 각각은 레이저 입력 등에 의한 퓨즈 소자의 절단(블로우)에 의해 프로그램된다. 즉, 각 퓨즈 소자 FS는 블로우 상태(절단 상태) 및 비블로우 상태(도통 상태) 중 어느 하나에 따라, 1 비트의 정보를 불휘발적으로 유지할 수 있다.
스페어 디코더 SD는 퓨즈 소자 FS0의 상태에 따른 전압을 노드 Ng에 래치하기 위한 래치 회로 LT0과, 퓨즈 소자 FS1의 상태에 따른 전압을 노드 Ng1에 래치하기 위한 래치 회로 LT1과, 노드 Ng0 및 노드 Ng1의 각각을 전원 전압 Vcc로 풀업하기 위한 트랜지스터(100)를 갖는다. 래치 회로 LT0 및 LT1의 각각에 있어서, 노드 Ng0 및 Ng1을 입력측으로 하는 인버터의 구동력은 트랜지스터(100)의 구동력보다도 크게 설계된다.
스페어 디코더 SD는, 또한 행 어드레스 RA0 및 /RA0(RA0의 반전 레벨)이 각각 전달되는 노드와, 노드 Ns0 사이에 각각 형성되는 트랜지스터 게이트(101 및 102)와, 행 어드레스 RA1 및 /RA1(RA1의 반전 레벨)이 각각 전달되는 노드와, 노드 Ns1 사이에 각각 형성되는 트랜지스터 게이트(103 및 104)를 포함한다. 트랜지스터 게이트(101 ∼ 104) 각각은, 예를 들면 N 채널 MOS 트랜지스터로 구성된다.
스페어 디코더 SD는, 또한 전원 전압 Vcc 및 노드 Ns2 사이에 접속된 P 채널 MOS 트랜지스터(105)와, 노드 Ns2 및 접지 전압 Vss 사이에 직렬로 접속된 N 채널 MOS 트랜지스터(106, 107, 및 108)를 갖는다.
트랜지스터(105)의 게이트는 접지 전압 Vss와 결합된다. 트랜지스터(106)의 게이트는 노드 Ns0과 접속되고, 트랜지스터(107)의 게이트는 노드 Ns1과 접속된다. 트랜지스터(108)의 게이트는 퓨즈 소자 FS2를 통해 전원 전압 Vcc와 결합된다. 인버터(109)는 노드 Ns2의 전압의 반전 레벨에 따라, 스페어 워드선 SWL을 구동시킨다.
이어서, 스페어 디코더 SD의 동작을 설명한다.
정규 메모리 셀 중에 결함 메모리 셀이 존재하지 않는 경우, 즉 스페어 로우를 사용하지 않는 경우에는, 퓨즈 소자 FS2가 블로우되어 절단 상태가 된다. 이 상태에서는, 트랜지스터(108)가 항상 오프 상태로 설정되므로, 노드 Ns2의 전압은, 전원 전압 Vcc(H 레벨)로 고정된다. 그 결과, 스페어 워드선 SWL은 비활성 상태(접지 전압 Vss : L 레벨)로 유지된다.
또, 이하 본 명세서에서는, 데이터, 신호 및 신호선 등의 2치적인 전압 레벨인, "1"에 대응하는 고전압 레벨(예를 들면 전원 전압 Vcc) 및 "0"에 대응하는 저전압 레벨(예를 들면 접지 전압 Vss)을, 단순히 「H 레벨」 및「L 레벨」이라고 각각 칭한다.
한편, 결함 메모리 셀의 치환 구제를 위해 스페어 로우를 사용하는 경우에는, 퓨즈 소자 FS2를 도통 상태로 유지함과 함께, 퓨즈 소자 FS0 및 FS1에 의해 불량 메모리 셀 행을 나타내는 행 어드레스 RA0 및 RA1의 레벨이 프로그램된다.
퓨즈 소자 FS0가 절단 상태인 경우에는, 노드 Ng0은 트랜지스터(100)에 의해 전원 전압 Vcc(H 레벨)로 설정된다. 이것에 응답하여, 트랜지스터 게이트(101)가 온 상태가 되는 한편, 트랜지스터 게이트(102)가 오프 상태가 된다. 이 때문에, 트랜지스터(106)는, 행 어드레스 RA0 = "1"일 때 온 상태가 되고, 행 어드레스 RA0 = "0"일 때 오프 상태가 된다.
이것에 대하여, 퓨즈 소자 FS0이 도통 상태인 경우에는, 노드 Ng0은 L 레벨(접지 전압 Vss)로 설정된다. 이것에 응답하여, 트랜지스터 게이트(102)가 온 상태가 되는 한편, 트랜지스터 게이트(101)가 오프 상태가 된다. 이 때문에, 트랜지스터(106)는 행 어드레스 RA0 = "0"일 때 온 상태가 되고, 행 어드레스 RA0 = "1"일 때 오프 상태가 된다.
이와 같이, 트랜지스터(106)는 퓨즈 소자 FS0이 절단 상태일 때에는, RA0 = "1"(H 레벨)일 때에 오프 상태가 되고, 퓨즈 소자 FS0이 도통 상태일 때에는 행 어드레스 RA0 = "0"(L 레벨)일 때에 온 상태가 된다. 즉, 퓨즈 소자 FS0에 프로그램된 상태에 대응시켜, 트랜지스터(106)를 행 어드레스 RA0의 소정 레벨에 따라 온 상태로 할 수 있다.
행 어드레스 RA1에 대해서도, 퓨즈 소자 FS1, 래치 회로 LT1, 트랜지스터 게이트(103, 104) 및 트랜지스터(107)가 행 어드레스 RA0에 대한 퓨즈 소자 FS0, 래치 회로 LT0, 트랜지스터 게이트(101, 102) 및 트랜지스터(106)와 마찬가지로 형성된다.
따라서, 트랜지스터(107)는 퓨즈 소자 FS1에 프로그램된 상태에 대응하고, 행 어드레스 RA1의 소정 레벨에 따라 온 상태가 된다.
이에 따라, 불량 메모리 셀 행에 대응하는 행 어드레스 RA0이 "1"일 때, 퓨즈 소자 FS0을 절단 상태로 하고, 행 어드레스 RA0이 "0"일 때, 퓨즈 소자 FS0을 도통 상태로 함에 따라, 불량 메모리 셀 행을 나타내는 행 어드레스 RA0을 프로그램할 수 있다. 마찬가지로, 불량 메모리 셀 행에 대응하는 행 어드레스 RA1을, 퓨즈 소자 FS1에 의해 프로그램할 수 있다.
이러한 구성으로 함으로써, 스페어 디코더 SD는, 퓨즈 소자 FS2가 블로우되지 않고 도통 상태이고, 또한 퓨즈 소자 FS0 및 FS1에 의해 프로그램된 불량 메모리 셀 행의 행 어드레스와, 입력된 행 어드레스 RA0 및 RA1이 일치했을 때에, 스페어 워드선 SWL을 H 레벨로 구동하여, 활성화한다.
정규 메모리 셀 행에 각각 대응하는 워드선 WL0∼WL3의 활성화는, 행 선택 게이트 RLG0∼RLG3에 의해 각각 제어된다.
행 선택 게이트 RLG0은, 행 어드레스/RA0, /RA1, 및 노드 Ns2의 전압 레벨의 AND 논리 연산 결과에 따라 워드선 WL0의 활성화를 제어한다. 따라서, 워드선 WL0은 노드 Ns2가 L 레벨(즉, 스페어 워드선 SWL이 비활성 상태)이고, 또한 RA0 = "0" 및 RA1 = "0"일 때에 H 레벨로 활성화된다.
마찬가지로, 행 선택 게이트 RLG1은 행 어드레스/RA0, RA1, 및 노드 Ns2의 전압 레벨의 AND 논리 연산 결과에 따라 워드선 WL1의 활성화를 제어한다. 따라서, 워드선 WL1은 스페어 워드선 SWL이 비활성 상태이고, 또한 RA0 = "0" 및 RA1 = "1"일 때에 H 레벨로 활성화된다.
행 선택 게이트 RLG2는 행 어드레스 RA0, /RA1 및 노드 Ns2의 전압 레벨의 AND 논리 연산 결과에 따라 워드선 WL2의 활성화를 제어한다. 따라서, 워드선 WL2는 스페어 워드선 SWL이 비활성 상태이고, 또한 RA0 = "1" 및 RA1 = "0"일 때에 H 레벨로 활성화된다.
행 선택 게이트 RLG3은 행 어드레스 RA0, RA1, 및 노드 Ns2의 전압 레벨의 AND 논리 연산 결과에 따라 워드선 WL3의 활성화를 제어한다. 따라서, 워드선 WL3은 스페어 워드선 SWL이 비활성 상태이고, 또한 RA0 = "1" 및 RA1 = "1"일 때에 H 레벨로 활성화된다.
이렇게 구성함으로써, 스페어 워드선 SWL이 활성화된 경우에는, 워드선 WL0 ∼ WL3 각각은 L 레벨로 비활성화된다. 한편, 스페어 워드선 SWL이 비활성 상태일 때에는, 행 어드레스 RA0 및 RA1의 조합에 응답하여, 워드선 WL0∼WL3 중 하나가 선택적으로 활성화된다.
이에 따라, 도 15에 도시한 MRAM 디바이스에서는, 정규 메모리 셀 중 결함 메모리 셀을 스페어 메모리 셀 SMC로 구성되는 스페어 로우에 의해 치환 구제하는 것이 가능하다.
이와 같이, 종래의 MRAM 디바이스에서는, 용장 구성을 실현하기 위해, 레이저 입력 등에 의해 절단(블로우)되는 퓨즈 소자를 형성할 필요가 있다. 이에 따라, 레이저 트리밍 장치 등의 특별한 기기 및 처리 공정을 필요로 하기 때문에, 프로그램 처리에 필요한 시간이나 비용이 커진다. 또한, 퓨즈 소자는 비교적 큰 면적을 갖기 때문에, MRAM 디바이스의 면적 증가를 초래하게 된다. 또한, 레이저 조사 등의 외부 입력에 의한 물리적인 파괴를 수반하기 때문에, 다른 필요한 회로에 대해서도 손상을 주게 되어, 디바이스 전체의 동작 신뢰성이 저하하는 것도 우려된다.
본 발명의 목적은 데이터 기억에 이용되는 정규 메모리 셀과 마찬가지의 자성체 기억 소자를 이용하여, 용장 구제에 필요한 정보를 프로그램하는 것이 가능한 박막 자성체 기억 장치의 구성을 제공하는 것이다.
본 발명은 요약하면, 박막 자성체 기억 장치로서, 메모리 어레이와, 복수의 프로그램 유닛과, 프로그램 정보 판독부와, 선택 회로를 포함한다. 메모리 어레이에는 복수의 정규 메모리 셀과, 복수의 정규 메모리 셀 중 결함 메모리 셀을 치환 구제하기 위한 복수의 스페어 메모리 셀이 행렬 형상으로 배치된다. 복수의 프로그램 유닛의 각각은, 치환 구제에 이용하는 용장 정보의 1 비트를 기억한다. 프로그램 정보 판독부는 데이터 판독 동작의 실행 전에 복수의 프로그램 유닛으로부터 용장 정보를 판독한다. 선택 회로는, 프로그램 정보 판독부에 의해 판독된 용장 정보 및 입력된 어드레스 신호에 따라 복수의 정규 메모리 셀 및 복수의 스페어 메모리 셀에의 액세스를 제어한다. 각 프로그램 유닛은, 각각이 정규 메모리 셀 및 스페어 메모리 셀과 마찬가지의 구성을 갖는 2개의 프로그램 셀을 갖고, 2개의 프로그램 셀은 서로 다른 레벨의 데이터를 각각 기억한다.
따라서, 본 발명의 주된 이점은 퓨즈 소자를 형성하지 않고, 정규 메모리 셀 및 스페어 메모리 셀과 마찬가지의 구성을 갖고, 소면적으로 형성되는 프로그램 셀을 이용하여, 용장 정보를 불휘발적으로 기억할 수 있는 점에 있다. 그 결과, 용장 정보의 프로그램에 대해서도 특별한 처리 공정, 전용 기기, 및 물리적인 파괴를 수반하지 않고, 통상의 데이터 기입과 마찬가지로 자기적으로 기입할 수 있다. 그 결과, 처리 시간이나 처리 비용의 증대를 초래하지 않고, 또한 디바이스 전체의 동작 신뢰성을 손상시킬 위험성이 없어, 용장 정보를 프로그램할 수 있다.
바람직하게는, 프로그램 정보 판독부는 전원 투입을 검지하기 위한 전원 투입 검지 회로와, 전원 투입 검지 회로의 출력에 응답하여, 전원 투입 후의 소정 기간에, 복수의 프로그램 셀로부터 용장 정보를 판독하기 위한 프로그램 정보 판독 유닛을 포함한다. 선택 회로는, 복수의 프로그램 유닛으로부터 판독된 용장 정보를, 전원 투입 기간 중 유지하기 위한 래치 회로를 포함한다.
이에 따라, 전원 투입 직후의 비교적 단기간에만 프로그램 셀에 데이터 판독 전류를 통과시키는 것만으로, 용장 정보를 얻을 수 있으므로, 프로그램 셀의 고장 발생을 억제하고, 동작 신뢰성을 향상시킬 수 있다.
본 발명의 다른 국면에 따르면, 메모리 어레이와, 데이터선과, 데이터 판독 회로와, 선택 회로를 포함한다. 메모리 어레이에는, 복수의 정규 메모리 셀과, 복수의 정규 메모리 셀 중 결함 메모리 셀을 치환 메모리 어레이 구제하기 위한 복수의 스페어 메모리 셀과, 치환 구제에 이용하는 용장 정보를 기억하기 위한 복수의 프로그램 셀이 행렬 형상으로 배치된다. 데이터선은, 복수의 정규 메모리 셀, 복수의 스페어 메모리 셀 및 복수의 프로그램 셀에 의해 공유된다. 데이터 판독 회로는 데이터선을 통해 복수의 정규 메모리 셀, 복수의 스페어 메모리 셀 및 복수의 프로그램 셀로부터의 데이터를 판독한다. 선택 회로는, 데이터 판독 동작의 실행 전에 데이터 판독 회로에 의해 복수의 프로그램 유닛으로부터 판독된 용장 정보를 보유하는 래치 회로를 포함한다. 선택 회로는 어드레스 신호 및 래치 회로에 유지한 용장 정보에 따라, 복수의 정규 메모리 셀 및 복수의 스페어 메모리 셀에의 액세스를 제어한다.
이러한 박막 자성체 기억 장치에서는, 퓨즈 소자를 형성하지 않고, 정규 메모리 셀 및 스페어 메모리 셀과 마찬가지의 구성을 갖고, 소면적으로 형성되는 프로그램 셀을 이용하여, 용장 정보를 불휘발적으로 기억할 수 있다. 또한, 프로그램 셀로부터의 용장 정보 판독 전용 회로를 특별히 형성할 필요가 없게 되므로, 회로 면적을 삭감할 수 있다. 또한, 전원 투입 직후의 비교적 단기간에만 프로그램 셀에 데이터 판독 전류를 통과시키는 것만으로, 용장 정보를 얻을 수 있으므로, 프로그램 셀의 고장 발생을 억제하여, 동작 신뢰성을 향상시킬 수 있다.
이하에서, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 또, 이하에서 도면 중에서의 동일 부호는, 동일하거나 또는 상당 부분을 나타낸다.
[실시예1]
도 1은, 본 발명의 실시예1에 따른 MRAM 디바이스(1)의 구성을 도시한 블록도이다. 도 1에서는, MRAM 디바이스 중 용장 구성을 포함하는 데이터 판독 동작에 관련된 회로군이 대표적으로 도시된다.
도 1을 참조하면, 실시예1에 따른 MRAM 디바이스(1)는 메모리 어레이(10)와, 행 선택 회로(20)와, 열 선택 회로(30)와, 메모리 어레이(10)에 인접하여 배치된 프로그램 셀 PMC로 구성되는 프로그램 유닛 PU0 ∼ PU2와, 프로그램 유닛으로부터 데이터를 판독하기 위한 프로그램 정보 판독부(40)를 구비한다.
메모리 어레이(10)는, 행렬 형상으로 배치된 복수의 정규 메모리 셀 MC와, 스페어 메모리 셀 SMC를 포함한다. 스페어 메모리 셀 SMC는 스페어 로우를 구성하도록 배치된다. 즉, 정규 메모리 셀 MC과 스페어 메모리 셀 SMC는 메모리 셀 열을 공유하도록 형성된다.
도 1에서도, 도 15에 도시한 구성과 마찬가지로, 4 행 × 4 열로 배치된 정규 메모리 셀 MC와, 1 행 × 4 열로 배치된 스페어 메모리 셀 SMC가 도시되어 있다. 그러나, 본원 발명의 적용에서, 정규 메모리 셀 MC 및 스페어 메모리 셀 SMC의 배치 개수는 특별히 한정되지 않고, 임의로 할 수 있다.
정규 메모리 셀 행에 각각 대응하여 워드선 WL0 ∼ WL3이 배치되고, 스페어 로우에 대응하여, 스페어 워드선 SWL이 형성된다. 또한, 메모리 셀 열에 각각 대응하여, 비트선 BL0 ∼ BL3이 배치된다. 비트선 BL0 ∼ BL3의 각각은 대응하는 메모리 셀 열에 있어서, 정규 메모리 셀 MC 및 스페어 메모리 셀 SMC에 의해 공유된다. 비트선 BL0 ∼ BL3에 각각 대응하여 형성되는 감지 증폭기 SA0 ∼ SA3의 각각은, 비트선 BL0 ∼ BL3의 대응하는 하나의 전압을 증폭시켜, 판독 데이터를 생성한다.
프로그램 유닛 PU0 ∼ PU2의 각각은, 2개의 프로그램 셀로 구성된다. 프로그램 유닛 PU0은, 프로그램 셀 PMC0 및 PMC1을 갖고, 프로그램 유닛 PU1은, 프로그램 셀 PMC2 및 PMC3을 갖고, 프로그램 유닛 PU2는 프로그램 셀 PMC4 및 PMC5를 갖는다. 이하에서는, 프로그램 셀을 총칭하는 경우에는, 단순히 프로그램 셀 PMC라고 표기한다. 각 프로그램 유닛은 1 비트의 정보를 기억한다. 각 프로그램 유닛 PU를 구성하는 2개의 프로그램 셀 PMC는 서로 다른 레벨의 데이터를 기억한다.
프로그램 셀 PMC는 프로그램 셀 행을 구성하도록 배치되고, 프로그램 셀 행에 대응하여 프로그램 워드선 PWL이 형성된다. 또, 도 1에는 프로그램 셀 PMC이 1 행 × 6 열로 배치되는 구성예를 나타내었지만, 본원 발명의 적용에서, 프로그램 셀 PMC의 배치 개수는 특별히 한정되지 않고 임의로 할 수 있다. 예를 들면, 복수의 프로그램 셀 행을 구성하도록, 프로그램 셀 PMC를 배치할 수도 있다.
정규 메모리 셀 MC, 스페어 메모리 셀 SMC 및 프로그램 셀 PMC의 각각은, 도 11에 도시한 바와 같은 구성을 갖는다. 즉, 정규 메모리 셀 MC에서는, 액세스 트랜지스터 ATR의 게이트는 대응하는 워드선 WL과 접속되고, 스페어 메모리 셀 SMC에서는 액세스 트랜지스터 ATR의 게이트는 스페어 워드선 SWL과 접속되고, 프로그램 셀 PMC에서 액세스 트랜지스터 ATR의 게이트는 프로그램 워드선 PWL과 접속된다.
프로그램 정보 판독부(40)는 전원 투입 검지 회로(45)와, 프로그램 유닛 PU0 ∼ PU1에 각각 대응하여 형성되는 프로그램 감지 증폭기 PSA0 ∼ PSA2를 갖는다.
도 2a를 참조하면, 전원 투입 검지 회로(45)는 MRAM 디바이스(1)에 공급되는 외부 전원 전압 Ext.Vcc에 응답하여 파워 온 리세트 신호 POR을 생성한다. 파워 온 리세트 신호 POR은 프로그램 워드선 PWL로 전달된다.
도 2b를 참조하면, 파워 온 리세트 신호 POR은 전원 투입에 응답하여 상승하는 외부 전원 전압 Ext.Vcc가 소정의 전압 Vt를 초과하는 타이밍에 상당하는 시각 tp에서, 파워 온 리세트 신호 POR을 H 레벨로 활성화한다. 이에 따라, 전원 투입 검지 회로(45)는 적어도 데이터 판독 동작 전에, 프로그램 워드선 PWL을 H 레벨로 활성화할 수 있다.
도 3은 프로그램 감지 증폭기 PSA0 ∼ PSA2의 구성을 도시한 회로도이다. 프로그램 감지 증폭기 PSA0 ∼ PSA2 각각은 마찬가지의 구성을 가지므로, 도 3에서는 대표적으로 프로그램 감지 증폭기 PSA0의 구성에 대하여 설명한다.
도 3을 참조하면, 프로그램 감지 증폭기 PSA0은 프로그램 셀 PMC0 및 PMC1에 대응하여 형성된다. 프로그램 감지 증폭기 PSA0은 노드 N0 및 N1에 대하여 일정 전류 Ic를 공급하기 위한 전류 공급부(70)와, 노드 N0 및 접지 전압 Vss 사이에서 프로그램 셀 PMC0과 직렬로 접속되는 N 채널 MOS 트랜지스터(73)와, 노드 N1 및 접지 전압 Vss 사이에서 프로그램 셀 PMC1과 직렬로 접속되는 N 채널 MOS 트랜지스터(74)를 갖는다. 전류 공급부(70)는 노드 N0 및 N1에 각각 대응하여 형성되는 전류원(71 및 72)을 갖는다.
각 프로그램 셀 PMC는 이미 설명한 바와 같이 정규 메모리 셀 MC 및 스페어 메모리 셀 SMC와 마찬가지의 구성을 갖는다. 예를 들면, 프로그램 셀 PMC0은 노드 N0 및 접지 전압 Vss 사이에 직렬로 접속되는, 터널 자기 저항 소자 TMR0 및 액세스 트랜지스터 ATR0을 갖는다. 마찬가지로, 프로그램 셀 PMC1은 노드 N1 및 접지 전압 Vss 사이에 직렬로 접속되는, 터널 자기 저항 소자 TMR1 및 액세스 트랜지스터 ATR1을 갖는다.
프로그램 셀 PMC0 및 PMC1은 각각이 서로 다른 레벨("l" , "0")의 데이터를 기억하고 있다. 즉, 터널 자기 저항 소자 TMR0 및 TMR1의 전기 저항은 Rmax 및 Rmin의 한쪽 씩으로 설정된다.
프로그램 셀 PMC0 및 PMC1 내의 액세스 트랜지스터 ATR0 및 ATR1은, 프로그램 워드선 PWL의 활성화, 즉 파워 온 리세트 신호 POR의 활성화에 응답하여 온 상태가 된다.
이에 따라, 파워 온 리세트 신호 POR의 활성화에 응답하여, 노드 N0 및 N1 사이에, 터널 자기 저항 소자 TMR0 및 TMR1의 전기 저항차, 즉 기억 데이터 레벨 차이에 대응한 극성의 전압차가 생긴다.
프로그램 감지 증폭기 PSA0은, 또한 노드 N0 및 N1 사이의 전압차를 증폭시키고, 프로그램 신호 XRA0을 생성하기 위한 감지 증폭기(75)를 갖는다. 예를 들면, 프로그램 신호 XRA0은, 프로그램 셀 PMC0 및 PMC1이 "1" 및 "0"을 각각 기억하는 경우에는, "1"(H 레벨)로 설정되며, 프로그램 셀 PMC0 및 PMC1이 "0" 및 "1"을 각각 기억하는 경우에는, "0"(L 레벨)으로 설정된다. 이와 같이 함으로써, 각 프로그램 유닛은 서로 다른 레벨을 각각 기억하는 2개의 프로그램 셀 PMC에 의해 1 비트 정보를 기억한다.
또한 도 1을 참조하면, 프로그램 유닛 PU0∼PU2는 도 16에 도시한 퓨즈 소자 FS0∼FS2의 각각과 마찬가지의 1 비트 정보를 기억한다. 프로그램 감지 증폭기 PSA0∼PSA2는 대응하는 프로그램 유닛이 각각 기억하는 1 비트 정보에 따라 프로그램 신호 XRA0, XRA1 및 XUSE를 각각 생성한다.
따라서, 프로그램 신호 XRA0 및 XRA1은 불량 메모리 셀 행을 나타내기 위한 행 어드레스 RA0 및 RA1의 레벨을 나타내고, 프로그램 신호 XUSE는 용장 구성으로서 배치된 스페어 로우가 사용 상태/불사용 상태 중 하나를 나타낸다. 프로그램 셀(프로그램 유닛)을 이용하여 기억된, 치환 구제에 이용되는 이들 정보를 총칭하여 「용장 정보」라고도 칭한다.
행 선택 회로(20)는, 프로그램 정보 판독부(40)로부터의 프로그램 신호 XRA0, XRA1, XUSE 및 행 어드레스 RA0 및 RA1을 받아, 워드선 WL0 ∼ WL3 및 스페어 워드선 SWL 중 하나를 선택적으로 활성화한다.
도 4를 참조하여, 행 선택 회로(20)는 용장 정보에 기초한 어드레스 판정을 실행하기 위한 스페어 디코더(50)와, 정규 행 디코더에 상당하는 행 선택 게이트 RLG0∼RLG3을 포함한다.
스페어 디코더(50)는 도 16에 도시한 종래의 스페어 디코더 SD로부터 퓨즈 소자 FS0∼FS2의 배치를 생략하고, 대신에 프로그램 신호 XRA0, XRA1, XUSE의 입력을 받는 구성에 상당한다.
즉, 스페어 디코더(50)는 프로그램 신호 XRA0 및 XRA1을 각각 래치하기 위한 래치 회로(51 및 52)와, N 채널 MOS 트랜지스터로 구성되는 트랜지스터 게이트(53∼56)와, 전원 전압 Vcc와 접지 전압 Vss 사이에 직렬로 접속되는, P 채널 MOS 트랜지스터(57) 및 N 채널 MOS 트랜지스터(58∼60)를 포함한다.
또한, 스페어 디코더(50)는 트랜지스터(57 및 58)의 접속 노드에 상당하는 노드 Nc의 전압 레벨을 반전시키기 위해 인버터(61)와, 프로그램 신호 XUSE를 래치하기 위한 래치 회로(62)를 포함한다. 스페어 워드선 SWL은, 인버터(61)의 출력에 따른 전압으로 구동된다. 래치 회로(51, 52 및 62)는 전원 투입 중에, 프로그램 신호 XRA0, XRA1 및 XUSE를 각각 유지한다.
래치 회로(51 및 52)는 파워 온 리세트 신호 POR의 활성화에 응답하여 생성된 프로그램 신호 XRA0 및 XRA1의 반전 레벨을, 노드 Na 및 Nb로 각각 유지한다.
트랜지스터 게이트(53)는 노드 Na의 전압이 H 레벨일 때에 온 상태가 되고, 행 어드레스 /RA0을 트랜지스터(58)의 게이트로 전달한다. 트랜지스터 게이트(54)는 트랜지스터 게이트(53)와 상보적으로 온 상태가 되어, 온 상태 시에 행 어드레스 RA0을 트랜지스터(58)의 게이트로 전달한다. 따라서, 트랜지스터(58)는 프로그램 신호 XRA0 및 행 어드레스 RA0의 레벨이 일치한 경우에 온 상태가 된다.
마찬가지로, 트랜지스터 게이트(55)는 노드 Nb의 전압이 H 레벨일 때에 온 상태가 되어, 행 어드레스 /RA1을 트랜지스터(59)의 게이트로 전달한다. 트랜지스터 게이트(56)는 트랜지스터 게이트(55)와 상보적으로 온 상태가 되고, 온 상태 시에 행 어드레스 RA1을 트랜지스터(59)의 게이트로 전달한다. 따라서, 트랜지스터(59)는 프로그램 신호 XRA1 및 행 어드레스 RA1의 레벨이 일치한 경우에 온 상태가 된다.
래치 회로(62)는 트랜지스터(60)의 게이트 전압을, 래치한 프로그램 신호 XUSE의 레벨로 유지한다. 따라서, 트랜지스터(60)는 프로그램 신호 XUSE가 "1"(H 레벨)로 설정된 경우에 온 상태가 되고, 프로그램 신호 XUSE가 "0"(L 레벨)으로 설정된 경우에 오프 상태가 된다.
따라서, 스페어 로우의 불사용 상태시에는, 프로그램 신호 XUSE는 "0"(L 레벨)로 설정되므로, 트랜지스터(60)는 고정적으로 오프 상태가 되고, 행 어드레스 RA0, RA1에 관계없이 스페어 워드선 SWL은 비활성 상태(L 레벨)로 유지된다.
한편, 프로그램 신호 XUSE가 "1"(H 레벨)로 설정되는 스페어 로우의 사용 상태시에는, 불량 메모리 셀 행을 나타내는 프로그램 신호 XRA0 및 XRA1과, 입력된 행 어드레스 RA0 및 RA1이 각각 일치했을 때에, 스페어 워드선 SWL은 H 레벨로 활성화된다. 그러나, 양자가 일치하지 않을 때, 즉 입력된 행 어드레스 RA0, RA1에 의해 불량 메모리 셀 행이 선택되어 있지 않을 때에는, 스페어 워드선 SWL은 비활성화(L 레벨)된다. 이와 같이 하여, 스페어 디코더는, 입력된 행 어드레스와, 용장 정보에 의해 나타난 불량 행 어드레스와의 일치 판정을 실행한다.
행 선택 게이트 RLG0 ∼ RLG3은, 도 16에 도시한 행 선택 게이트 RLG0 ∼ RLG3과 마찬가지의 구성을 갖고, 스페어 워드선 SWL의 비활성화 시에, 행 어드레스 RA0 및 RA1에 따라, 워드선 WL0∼WL3 중 하나를 선택적으로 활성화한다. 한편, 스페어 워드선 SWL이 활성화되었을 때에는 워드선 WL0 ∼ WL3 각각은 비활성화(L 레벨)된다.
따라서, 스페어 디코더(50)는, 프로그램 신호 XUSE에 의해 스페어 로우가 사용 상태로 설정되고, 또한 프로그램 신호 XRA0 및 XRA1이 행 어드레스 RA0 및 RA1과 일치했을 때에, 스페어 워드선 SWL을 H 레벨로 활성화한다. 그 외의 경우에는, 스페어 워드선 SWL은 L 레벨로 비활성화된다.
또한 도 1을 참조하면, 비트선 BL0 ∼ BL3 각각에는 행 선택 회로(20)에 의해 선택적으로 활성화된, 워드선 WL0 ∼ WL3 중 하나 혹은 스페어 워드선 SWL에 대응하는 정규 메모리 셀 MC 및 스페어 메모리 셀 SMC 중 어느 한 기억 데이터에 대응한 전압이 판독된다. 감지 증폭기 SA0 ∼ SA3은 비트선 BL0 ∼ BL3의 전압을 증폭시켜, 판독 데이터를 생성한다.
도 5를 참조하면, 열 선택 회로(30)는 외부 I/O(EI/O)에 접속되는 노드 No 및 비트선 BL0 ∼ BL3 사이에 각각 형성되는 열 선택 스위치(31∼34)를 갖는다. 열 선택 스위치(31∼34) 각각은, 예를 들면 N 채널 MOS 트랜지스터로 구성된다. 열 선택 스위치(31 ∼ 34)의 온·오프는 컬럼 선택선 CSL0 ∼ CSL3에 각각 응답하여 설정된다.
열 선택 회로(30)는 또한 컬럼 선택선 CSL0 ∼ CSL3의 활성화를 각각 제어하기 위한 열 선택 게이트 CSG0 ∼ CSG3을 더 갖는다. 열 선택 게이트 CSG0 ∼ CSG3은 열 어드레스 CA0 및 CA1에 따라, 컬럼 선택선 CSL0 ∼ CSL3의 활성화를 제어한다. 예를 들면, 열 어드레스 CA0 = "0" 또한 CA1 = "0"인 경우에는, 열 선택 게이트 CSG0에 의해 컬럼 선택선 CSL0이 H 레벨로 활성화된다. 따라서, 이 경우에는 비트선 BL에 판독된 데이터가 외부 I/O(EI/O)로 전달된다. 이와 같이, 2개의 열 어드레스 CA0, CA1의 레벨의 조합(4가지)에 따라, 4개의 컬럼 선택선 CSL0 ∼ CSL3 중 하나가 H 레벨로 활성화된다.
도 6을 참조하면, 시각 t0에서 MRAM 디바이스(1)에 대한 전원 투입이 행해져, 초기 동작이 개시된다. 외부 전원 전압 Ext.Vcc의 상승에 응답하여, 파워 온 리세트 신호 POR이 H 레벨로 활성화된다. 파워 온 리세트 신호 POR의 활성화에 응답하여, 프로그램 셀 PMC로 구성되는 프로그램 유닛 PU에서의 용장 정보 판독이 실행되고, 프로그램 신호 XUSE, XRA0, XRA1이 생성된다.
도 6에서는, 일례로서 프로그램 신호 XUSE, XRA0, XRA1 각각이 "1"(H 레벨)인 경우가 도시된다. 이 경우에는, 스페어 로우를 사용 상태로 설정하고 (XUSE = "1"), 행 어드레스 RA0 = RA1 = "1"이 불량 행 어드레스로서 프로그램된다. 스페어 디코더(50)에서는, 생성된 프로그램 신호 XRA0 및 XRA1의 레벨에 따라, 노드 Na 및 Nb의 전압 레벨이 각각 L 레벨로 유지된다.
이와 같이, 데이터 판독 동작의 실행 전의 초기 동작 시에, 프로그램 유닛에 기억된 용장 정보가 판독되고, 래치 회로에 의해 스페어 디코더(50) 내에 유지된다. 이에 따라, 시각 ts 이후에, 디바이스가 사용 가능한 상태가 되어, 통상의 데이터 판독을 실행하는 것이 가능해진다.
또, 도 6에서는 초기 동작 후에도 파워 온 리세트 신호의 활성화, 즉 프로그램 워드선 PWL의 활성화가 유지되는 동작예를 도시하고 있지만, 프로그램 워드선 PWL의 활성화 기간을, 초기 동작 내의 소정 기간에만 한정해도 무방하며, 이 경우에도 스페어 디코더(50) 내에 형성된 래치 회로에 의해, 프로그램 신호 XUSE, XRA0, XRA1의 레벨이 유지된다. 즉, 도 6에 도시한 바와 같이 전원 투입 기간 내에, 프로그램 워드선 PWL의 활성화가 유지되는 동작 상태에서는 스페어 디코더(50) 내에서 래치 회로의 배치를 생략할 수도 있다. 그러나, 래치 회로를 배치하면, 전원 투입 직후의 비교적 단기간에만 프로그램 셀에 데이터 판독 전류를 통과시키는 것만으로, 용장 정보를 얻을 수 있으므로, 프로그램 셀의 고장 발생을 억제하고, 동작 신뢰성을 향상시킬 수 있다. 프로그램 셀에서의 전류 통과 기간을 단축함으로써, 프로그램 셀의 동작 신뢰성을 향상시킬 수 있다.
시각 ts 이후에, 입력되는 행 어드레스 RA0 = RA1 = "0"으로 설정되어 있는 기간(시각 ts ∼ t1)에서는, 행 어드레스 RA0 및 RA1과, 프로그램 신호 XRA0 및 XRA1(불량 행 어드레스)이 각각 일치하지 않기 때문에, 노드 Nc의 전압은 H 레벨로 설정된다. 따라서, 스페어 워드선 SWL은 비활성화(L 레벨)로 설정되고, 정규 메모리 셀에 대응하는 워드선 WL0이 선택적으로 H 레벨로 활성화된다.
이어서, 시각 t1에서 행 어드레스가 변화하고, RA0 = "1" 및 RA1 = "0"으로 설정된다. 이 경우에도 행 어드레스 RA0 및 RA1과, 프로그램 신호 XRA0 및 XRA1(불량 행 어드레스)은 완전하게 일치하지는 않는다. 따라서, 노드 Nc는 H 레벨로 유지되며, 스페어 워드선 SWL은 비활성 상태(L 레벨)를 유지한다. 또한, 행 어드레스의 변화에 응답하여, 워드선 WL0을 대신하여 WL1이 선택적으로 활성화(H 레벨)된다.
또한, 시각 t2에서 행 어드레스가 더 변화하고, RA0 = RA1 = "1"로 설정된다. 이 상태에서는, 행 어드레스 RA0 및 RA1과, 프로그램 신호 XRA0 및 XRA1(불량 행 어드레스)은 완전하게 일치한다. 즉, 불량 메모리 셀 행이 선택된다. 이 경우에는, 노드 Nc의 전압은, H 레벨로부터 L 레벨로 변화한다.
이것에 응답하여, 스페어 워드선 SWL이 H 레벨로 활성화되고, 워드선 WL0 ∼ WL3 각각은 L 레벨로 비활성화된다. 이에 따라, 불량 메모리 셀 행에 대한 액세스가 지시된 경우에는, 불량 메모리 셀 행을 대신하여, 스페어 로우에 대한 액세스가 실행된다. 그 결과, 결함 메모리 셀을 치환 구제하고, 정상적인 판독 동작을 실행하는 것이 가능하다.
이와 같이 실시예1에 따른 구성에 따르면, 퓨즈 소자를 형성하지 않고, 정규 메모리 셀 및 스페어 메모리 셀과 마찬가지의 구성을 가지며, 소면적으로 형성되는 프로그램 셀 PMC를 이용하여, 치환 구제에 이용하는 용장 정보를 불휘발적으로 기억할 수 있다.
이에 따라, 용장 정보의 프로그램에 대해서도, 특별한 처리 공정, 전용 기기, 및 물리적인 파괴를 수반하지 않고, 통상의 데이터 기입과 마찬가지로 자기적으로 기입할 수 있다. 따라서, 처리 시간이나 처리 비용의 증대를 초래하지 않고, 또한 디바이스 전체의 동작 신뢰성을 손상할 위험성없이, 용장 정보를 프로그램할 수 있다.
또한, 각각이 서로 다른 레벨의 데이터를 기억하는 2개의 프로그램 셀 PMC마다, 1 비트의 정보를 기억하는 프로그램 유닛 PU를 구성하고 있으므로, 도 3에 도시한 바와 같이 프로그램 유닛 PU로부터 정보를 판독하기 위한 프로그램 감지 증폭기 PSA의 구성을 간략화할 수 있다.
[실시예2]
도 7에서도, 실시예2에 따르는 MRAM 디바이스(2) 내의, 용장 구성을 포함하는 데이터 판독 동작에 관련된 회로군이 대표적으로 도시된다.
도 7을 참조하면, 실시예2에 따른 구성에서는, 프로그램 셀 PMC는, 메모리 어레이(10) 내에, 정규 메모리 셀 MC 및 스페어 메모리 셀 SMC와 메모리 셀 열을 공유하도록 배치된다. 또한, 각 프로그램 셀 PMC는 용장 정보를 구성하는 1 비트 정보를 불휘발적으로 기억한다.
예를 들면, 프로그램 신호 XRA0, XRA1, 및 XUSE는 프로그램 셀 PMC0 ∼ PMC2를 각각 이용하여 기억된다. 용장 정보는, 정규 메모리 셀에의 통상 데이터의 기입 시와 마찬가지의 데이터 기입 동작에 의해, 프로그램 셀 PMC에 기입된다.
즉, 메모리 어레이(10)에는, 실시예1과 마찬가지로 4 행 × 4 열로 배치된 정규 메모리 셀 MC, 1 행 × 4 열로 배치된 스페어 메모리 셀 SMC, 및 1 행 × 4 열로 배치된 프로그램 셀 PMC(PMC0∼PMC3)가 배치된다. 즉, 메모리 어레이(10) 전체에서는, 마찬가지의 구성을 갖는 스페어 메모리 셀 SMC, 메모리 셀 MC 및 프로그램 셀 PMC이 6 행 × 4 열로 배치된다.
실시예1에 따르는 구성에서는, 스페어 메모리 셀 SMC, 정규 메모리 셀 MC 및 프로그램 셀 PMC에 의해 공유되는 메모리 셀 열에 각각 대응하여, 비트선 BL0 ∼ BL3 및 감지 증폭기 SA1 ∼ SA3이 각각 배치된다. 즉, 프로그램 셀 PMC로부터의 데이터 판독은, 스페어 메모리 셀 SMC 및 정규 메모리 셀 MC와 마찬가지로, 비트선 BL0 ∼ BL3 및 감지 증폭기 SA0 ∼ SA3에 의해 실행되는 점이, 실시예1에 따른 구성과 다르다. 이에 따라, 프로그램 셀 PMC로부터의 데이터 판독을 위한 전용 회로를 배치할 필요가 없으므로, 회로 구성을 간소화할 수 있다.
MRAM 디바이스(2)는, 또한 MRAM 디바이스(1)과 비교하여, 행 선택 회로(20) 및 열 선택 회로(30)를 대신하여, 행 선택 회로(25) 및 열 선택 회로(35)를 구비하는 점에서 다르다. MRAM 디바이스(2)의 그 밖의 점에 대해서는, 실시예1에 따르는 MRAM 디바이스(1)와 마찬가지이므로, 상세한 설명은 반복하지 않는다.
도 8은, 실시예2에 따른 행 선택 회로의 구성을 도시한 회로도이다.
도 8을 참조하면, 행 선택 회로(25)는 스페어 디코더(80)와, 정규 행 디코더에 상당하는 행 선택 게이트 RLG#0 ∼ RLG#3을 포함한다.
스페어 디코더(80)는, 도 4에 도시한 스페어 디코더(50)의 구성과 비교하여, 래치 회로(51)에의 프로그램 신호 XRA0의 전달을 제어하기 위한 트랜지스터 게이트(81)와, 래치 회로(52)에의 프로그램 신호 XRA1의 전달을 제어하기 위한 트랜지스터 게이트(82)와, 제어 신호 SWLB를 반전하는 인버터(83)와, 스페어 워드선 SWL의 전압을 구동하기 위한 논리 게이트(84)와, 래치 회로(62)에의 프로그램 신호 XUSE의 전달을 제어하기 위한 트랜지스터 게이트(85)를 더 포함하는 점이 다르다. 또한, 제어 신호 SWLB에 따라 프로그램 워드선 PWL을 구동하기 위한 신호 버퍼(90)가 배치된다.
제어 신호 SWLB는 적어도 통상의 데이터 판독 동작 실행 전에, 프로그램 셀 PMC의 기억 데이터, 즉 용장 정보를 판독하기 위해 소정 기간 H 레벨로 활성화된다. 제어 신호 SWLB의 활성화 기간에, 프로그램 워드선 PWL은 H 레벨로 활성화된다. 이것에 응답하여, 도 7에 도시한 프로그램 셀 PMC0 ∼ PMC3 각각의 기억 데이터가 비트선 BL0 ∼ BL3에 판독된다.
도 9를 참조하면, 실시예2에 따른 열 선택 회로(35)는 도 5에 도시한 실시예1에 따른 열 선택 회로(30)와 비교하여, 프로그램 신호 XRA0, XRA1, XUSE를 각각 전달하기 위한 프로그램 신호선 SL0 ∼ SL2가 더 배치되는 점에서 다르다. 그 밖의 부분의 구성 및 동작은 열 선택 회로(30)와 마찬가지이므로 상세한 설명은 반복하지 않는다.
프로그램 신호선 SL0 ∼ SL2는 비트선 BL0 ∼ BL2 위의 데이터를, 행 선택 회로(25)로 전달하기 위해 배치된다. 이러한 구성으로 함으로써, 통상의 데이터 판독과 마찬가지의 동작에 의해, 프로그램 셀에 저장된 용장 정보를 판독하는 것이 가능하다. 통상 동작에 앞서, 프로그램 셀 PMC의 기억 데이터(용장 정보)에 기초하여 생성된 프로그램 신호 XRA0, XRA1, XUSE는 열 선택 회로(35)로부터 행 선택 회로(25)로 전달된다.
또한, 도 8을 참조하여 트랜지스터 게이트(81)는, 제어 신호 SWLB의 활성화에 응답하여, 열 선택 회로(35)로부터의 프로그램 신호 XRA0을 래치 회로(51)로 전달한다. 마찬가지로, 트랜지스터 게이트(82 및 85)는 열 선택 회로(35)로부터의 프로그램 신호 XRA1 및 XUSE를 래치 회로(52 및 62)로 각각 전달한다. 이에 따라, 트랜지스터(58, 59, 60)의 게이트 전압, 및 노드 Nc의 전압은 실시예1과 마찬가지로 설정된다.
논리 게이트(84)는, 인버터(83)에 의해 반전된 제어 신호 SWLB와, 인버터(61)의 출력에 따라, 스페어 워드선 SWL을 구동한다. 따라서, 제어 신호 SWLB의 활성화 기간, 즉 프로그램 셀 PMC로부터의 데이터 판독 기간에는, 스페어 워드선 SWL은 비활성 상태로 유지된다. 또한, 프로그램 셀 PMC로부터의 데이터 판독 기간 이외에는 노드 Nc의 전압 레벨에 따라 실시예1과 마찬가지로 스페어 워드선 SWL의 활성화가 제어된다.
정규 행 디코더를 구성하는 행 선택 게이트 RLG #0 ∼ RLG #3은, 실시예1에 따른 행 선택 게이트 RLG0 ∼ RLG3의 출력에 대하여, 또한 인버터(83)의 출력과의 사이에서 AND 논리 연산 결과를 각각 실행하고, 워드선 WL0 ∼ WL3의 활성화를 제어한다.
즉, 프로그램 셀로부터의 데이터 판독 기간(제어 신호 SWLB = H 레벨)에는, 워드선 WL0 ∼ WL3 각각은 고정적으로 비활성화된다. 한편, 프로그램 셀로부터의 데이터 판독 기간 외(제어 신호 SWLB = L 레벨)에는, 워드선 WL0 ∼ WL3의 활성화는 실시예1과 마찬가지로 제어된다.
도 10을 참조하면, 시각 t0에서 MRAM 디바이스(1)에 대한 전원 투입이 행해지며, 초기 동작이 개시되면, 초기 동작의 일환으로서 프로그램 셀로부터의 데이터 판독, 즉 용장 정보 판독을 실행하기 위해 제어 신호 SWLB가 소정 기간 H 레벨로 활성화된다. 이것에 응답하여 프로그램 워드선 PWL이 소정 기간 H 레벨로 활성화된다. 예를 들면, 도 2에 도시한 전원 투입 검지 회로(45)를 이용하여, 전원 투입 검지를 트리거로 하는 소정 기간에 제어 신호 SWLB를 활성화할 수 있다.
프로그램 워드선 PWL의 활성화에 응답하여, 프로그램 셀 PMC로부터의 용장 정보 판독이 실행되고, 비트선 BL0 ∼ BL2에는 프로그램 신호 XRA0, XRA1, 및 XUSE 각각의 레벨을 나타내는 데이터가 각각 판독된다. 도 10에서도 프로그램 신호 XRA0, XRA1, XUSE의 각각은 "1"(H 레벨)로 설정된 것으로 한다.
프로그램 셀로부터의 데이터 판독 기간 내에, 행 선택 회로(25)로 전달된 프로그램 신호 XRA0, XRA1 및 XUSE는 래치 회로(51, 52 및 62)에 의해 각각 유지된다. 이것에 응답하여, 노드 Na 및 Nb는 L 레벨로 설정된다. 또한, 프로그램 신호 XUSE에 의해 스페어 로우가 사용 상태로 설정된다. 이에 따라, 트랜지스터(60)의 게이트는 H 레벨로 유지되고, 트랜지스터(60)는 고정적으로 온 상태가 된다.
이에 따라, 프로그램 셀로부터의 용장 정보 판독이 완료되고, 판독된 용장 정보는 래치 회로에 의해 스페어 디코더(80) 내에 유지된다. 이에 따라, 시각 ts 이후에, 디바이스가 사용 가능한 상태가 되어, 통상의 데이터 판독을 실행하는 것이 가능해진다.
시각 ts 이후에, 입력되는 행 어드레스 RA0 = RA1 = "0"으로 설정되어 있는 기간(시각 ts ∼ t1)에는 도 6과 마찬가지로, 스페어 워드선 SWL은 비활성화(L 레벨)로 설정되고, 정규 메모리 셀에 대응하는 워드선 WL0이 선택적으로 H 레벨로 활성화된다.
이어서, 시각 t1에서 행 어드레스가 변화하고, RA0 = "1" 및 RA1 = "0"으로 설정된다. 이 경우에도 행 어드레스 RA0 및 RA1과, 프로그램 신호 XRA0 및 XRA1과의 레벨은 완전하게 일치하지는 않으므로, 스페어 워드선 SWL은 비활성 상태(L 레벨)를 유지한다. 또한, 행 어드레스의 변화에 응답하여, 워드선 WL0을 대신하여 WL1이 선택적으로 활성화(H 레벨)된다.
또한, 시각 t2에서 행 어드레스가 더 변화하여, RA0 = RA1 = "1"로 설정된다. 이 상태에서는, 불량 메모리 셀 행이 선택되어 있으므로, 스페어 워드선 SWL이 H 레벨로 활성화되고, 워드선 WL0 ∼ WL3 각각은 L 레벨로 비활성화된다. 따라서, 실시예1과 마찬가지로, 결함 메모리 셀을 포함하는 불량 메모리 셀 행을 스페어 로우로 치환 구제하여, 정상적인 판독 동작을 실행하는 것이 가능하다.
또한, 실시예2에 따른 구성에 따르면, 프로그램 셀 PMC를, 정규 메모리 셀 MC 및 스페어 메모리 셀 SMC와, 동일한 비트선 BL0 ∼ BL3 및 감지 증폭기 SA0 ∼ SA3을 공유하도록 하고, 메모리 어레이(10) 내에 배치할 수 있다. 이에 따라, 프로그램 셀로부터의 용장 정보 판독 전용의 감지 증폭기를 특별히 형성할 필요가 없어지기 때문에, 회로 면적의 삭감이 가능해진다.
또한, 본 실시예에서는 스페어 로우를 형성하여 메모리 셀 행 단위로 용장 치환이 실행되는 구성에 대하여 대표적으로 나타내었지만, 스페어 컬럼에 의한 메모리 셀 열 단위의 용장 치환이나, 스페어 데이터선에 의한 데이터선 블록 단위 용장 치환에서도, 마찬가지의 구성에 의해 용장 정보의 기억 및 판독과, 용장 정보에 기초한 어드레스 판정을 행할 수 있다.
이상, 본 발명에 따른 박막 자성체 기억 장치는, 퓨즈 소자를 형성하지 않고, 정규 메모리 셀 및 스페어 메모리 셀과 마찬가지의 구성을 갖고, 소면적으로 형성되는 프로그램 셀을 이용하여, 용장 정보를 불휘발적으로 기억할 수 있다. 따라서, 용장 정보의 프로그램에 대해서도, 특별한 처리 공정, 전용의 기기, 및 물리적인 파괴를 수반하지 않고, 통상의 데이터 기입과 마찬가지로 자기적으로 기입할 수 있다. 그 결과, 처리 시간이나 처리 비용의 증대를 초래하지 않고, 또한 디바이스 전체의 동작 신뢰성을 손상시킬 위험성 없이, 용장 정보를 프로그램할 수 있다.
도 1은 본 발명의 실시예1에 따른 MRAM 디바이스의 구성을 도시한 블록도.
도 2a및 2b는 도 1에 도시한 전원 투입 검지 회로의 동작을 설명하는 개념도.
도 3은 도 1에 도시한 프로그램 감지 증폭기의 구성을 도시한 회로도.
도 4는 도 1에 도시한 행 선택 회로의 구성을 도시한 회로도.
도 5는 도 1에 도시한 열 선택 회로의 구성을 도시한 회로도.
도 6은 실시예1에 따른 MRAM 디바이스의 동작을 설명하는 동작 파형도.
도 7은 본 발명의 실시예2에 따른 MRAM 디바이스의 구성을 도시한 블록도.
도 8은 실시예2에 따른 행 선택 회로의 구성을 도시한 회로도.
도 9는 실시예2에 따른 열 선택 회로의 구성을 도시한 회로도.
도 10은 실시예2에 따른 MRAM 디바이스의 동작을 설명하는 동작 파형도.
도 11은 MTJ 메모리 셀의 구성을 도시한 개략도.
도 12는 MTJ 메모리 셀에서의 데이터 판독을 설명하는 개념도.
도 13은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 14는 MTJ 메모리 셀에 대한 데이터 기입 시의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도.
도 15는 용장 구성을 구비한 종래의 MRAM 디바이스의 구성을 나타내는 개략 블록도.
도 16은 도 15에 도시한 행 선택 회로의 회로 구성도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : MRAM 디바이스
10 : 메모리 어레이
20, 25 : 행 선택 회로
30, 35 : 열 선택 회로
40 : 프로그램 정보 판독부
45 : 전원 투입 검지 회로
50, 80 : 스페어 디코더
51, 52, 62 : 래치 회로
ATR, ATR0, ATR1 : 액세스 트랜지스터
BL0 ∼ BL3 : 비트선
CA0, CA1 : 열 어드레스
EI/O : 외부
I/O, MC : 정규 메모리 셀
PMC0 ∼ PMC6 : 프로그램 셀
POR : 파워 온 리세트 신호
PSA0 ∼ PSA2 : 프로그램 감지 증폭기
PU0 ∼ PU2 : 프로그램 유닛
PWL : 프로그램 워드선
RA0, RA1 : 행 어드레스
RLG0 ∼ RLG3, RLG#0 ∼ RLG#3 : 행 선택 게이트
SA0 ∼ SA3 : 감지 증폭기
SL0 ∼ SL2 : 프로그램 신호선
SMC : 스페어 메모리 셀
SWL : 스페어 워드선
SWLB : 제어 신호
TMR, TMR0, TMR1 : 터널 자기 저항 소자
Vcc : 전원 전압
Vss : 접지 전압
WL0 ∼ WL3 : 워드선
XRA0, XRA1, XUSE : 프로그램 신호

Claims (3)

  1. 박막 자성체 기억 장치에 있어서,
    복수의 정규 메모리 셀과, 상기 복수의 정규 메모리 셀 중 결함 메모리 셀을 치환 구제하기 위한 복수의 스페어 메모리 셀이 행렬 형상으로 배치된 메모리 어레이;
    각각이, 상기 치환 구제에 이용하는 용장 정보의 1 비트를 기억하기 위한 복수의 프로그램 유닛;
    데이터 판독 동작의 실행전에 상기 복수의 프로그램 유닛으로부터 상기 용장 정보를 판독하기 위한 프로그램 정보 판독부; 및
    상기 프로그램 정보 판독부에 의해 판독된 상기 용장 정보, 및 입력된 어드레스 신호에 따라, 상기 복수의 정규 메모리 셀 및 상기 복수의 스페어 메모리 셀로의 액세스를 제어하기 위한 선택 회로
    를 포함하고,
    상기 각 프로그램 유닛은, 각각이, 상기 정규 메모리 셀 및 상기 스페어 메모리 셀과 마찬가지의 구성을 갖는 2개의 프로그램 셀을 가지며,
    상기 2개의 프로그램 셀은, 서로 다른 레벨의 데이터를 각각 기억하는 박막 자성체 기억 장치.
  2. 제1항에 있어서,
    상기 프로그램 정보 판독부는,
    전원 투입을 검지하기 위한 전원 투입 검지 회로와,
    상기 전원 투입 검지 회로의 출력에 응답하여, 상기 전원 투입 후의 소정 기간에 있어서, 상기 복수의 프로그램 셀로부터 상기 용장 정보를 판독하기 위한 프로그램 정보 판독 유닛을 포함하고,
    상기 선택 회로는, 상기 복수의 프로그램 유닛으로부터 판독된 상기 용장 정보를, 전원 투입 기간 중 보유하기 위한 래치 회로를 포함하는 박막 자성체 기억 장치.
  3. 박막 자성체 기억 장치에 있어서,
    복수의 정규 메모리 셀과, 상기 복수의 정규 메모리 셀 중 결함 메모리 셀을 치환 구제하기 위한 복수의 스페어 메모리 셀과, 상기 치환 구제에 이용하는 용장 정보를 기억하기 위한 복수의 프로그램 셀이 행렬 형상으로 배치된 메모리 어레이;
    상기 복수의 정규 메모리 셀, 상기 복수의 스페어 메모리 셀, 및 상기 복수의 프로그램 셀에 의해 공유되는 데이터선;
    상기 데이터선을 통해, 상기 복수의 정규 메모리 셀, 상기 복수의 스페어 메모리 셀, 및 상기 복수의 프로그램 셀로부터의 데이터를 판독하기 위한 데이터 판독 회로; 및
    데이터 판독 동작의 실행 전에, 상기 데이터 판독 회로에 의해 상기 복수의 프로그램 셀로부터 판독된 상기 용장 정보를 보유하는 래치 회로를 포함하는 선택 회로
    를 포함하고,
    상기 선택 회로는, 어드레스 신호 및 상기 래치 회로에 보유한 상기 용장 정보에 따라, 상기 복수의 정규 메모리 셀 및 상기 복수의 스페어 메모리 셀로의 액세스를 제어하는 박막 자성체 기억 장치.
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