KR100933839B1 - 불휘발성 메모리 소자 및 그 동작 방법 - Google Patents

불휘발성 메모리 소자 및 그 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 리페어에 관한 것으로, 데이터 저장을 위한 메모리 셀들을 포함하고, 상기 메모리 셀들중 일부에 리페어 어드레스 정보를 저장하고 있는 메모리 셀 어레이; 및 상기 저장된 리페어 어드레스 정보를 래치하기 위한 래치 회로들을 포함하고, 상기 래치된 어드레스 정보를 이용한 리페어 제어신호를 출력하는 리페어 회로부를 포함한다.
CAM, 페일 어드레스, 리페어, CAM 래치

Description

불휘발성 메모리 소자 및 그 동작 방법{Non volatile memory device and method of operating the same}
본 발명은 불휘발성 메모리 소자에 관한 것으로, 특히 페일난 메모리 셀을 리페어 하기 위해 퓨즈 대신 적용할 수 있는 불휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
불휘발성 메모리 소자는 수율(yield)을 향상시키기 위해 메인 메모리 셀(Main memory Cell)에 리던던시 셀(Redundancy Cell)을 부가하여 결함(Fail)이 발생한 메모리 셀이 존재하는 경우 이 결함 셀을 리던던시 셀로 대체하는 리페어(Repair) 방식을 적용하고 있다.
메모리 소자의 리던던시는 어드레스 신호가 입력되면, 이를 리던던시 검지 회로가 어드레스 신호를 검지하여 리페어 여부를 나타내는 리페어 제어신호를 출력한다. 상기 리던던시 검지 회로는 퓨즈 소자에 의해 프로그램된 리페어 어드레스 정보를 저장하고 있다.
도 1a는 어드레스 리페어를 위해 구비되는 리페어 회로의 블록도이다.
도 1a를 참조하면, 불휘발성 메모리 소자에서 페일이 발생된 메모리 셀의 리 페어를 위한 리페어 회로는 어드레스 퓨즈부(110)와, IO 퓨즈부(120) 및 리던던시 리코더(130)를 포함한다.
어드레스 퓨즈부(110)는 퓨즈를 이용해서 페일난 어드레스 정보를 각각 저장하는 리페어 어드레스 회로들을 포함하여, 페일난 어드레스가 입력되는 경우 리페어 제어신호를 출력하고, IO 퓨즈부(120)는 상기 어드레스 퓨즈부(110)에 출력하는 리페어 제어신호에 따라서 리페어 어드레스의 IO 포트의 어드레스 정보를 퓨즈를 이용해서 저장하는 IO 어드레스 회로들을 포함한다.
그리고 리던던시 디코더(130)는 어드레스 퓨즈부(110)가 출력하는 리페어 제어신호에 따라 리페어된 리던던시 어드레스에 해당하는 페이지 버퍼를 선택한다.
따라서 어드레스 퓨즈부(110)는 동작 명령에 해당하는 어드레스(AX<n:k)가 입력되면, 해당 어드레스(AX<n:k>)가 저장되어 있는지를 리페어 어드레스 회로들을 통해 확인하고, 만약 해당 어드레스(AX<n:k)가 저장되어 있다면 그에 대한 리페어 제어신호(REP_N<N:0>)를 출력한다. 이때 상기 리페어 제어신호(REP_N<N:0>)는 어드레스 퓨즈부(110)에 있는 리페어 어드레스 회로의 개수만큼 출력된다.
상기 리페어 제어신호(REP_N<N:0>)는 IO 퓨즈부(120)와 리던던시 디코더(130)로 각각 입력되는데, IO 퓨즈부(120)는 리페어 제어신호(REP_N<N:0>)와 퓨즈 컷팅 결과에 따라 리페어 IO 어드레스 신호(REDIO<3:0>)를 출력한다.
그리고 리던던시 디코더(130)는 리페어 제어신호에 따라 리던던시된 어드레스에 해당하는 제어신호들(YARED<X:0>, YREDPASS<7:0>)을 출력한다.
상기의 리페어 회로들이 적용되는 불휘발성 메모리 소자는 4개의 리던던시 IO(REDIO<3:0>)를 가지는 것으로 가정하였다.
일반적으로 어드레스의 리페어는 컬럼(또는 비트라인) 단위로 이루어진다. 즉 페일이 발생한 메모리 셀이 포함되는 컬럼의 어드레스를 어드레스 퓨즈부(110)에 저장하고, 이후에 해당 어드레스에 해당하는 동작 명령이 입력되면, 해당 어드레스에서 이루어져야 하는 동작을 리던던시된 어드레스에서 수행하도록 한다.
따라서 상기 리페어 어드레스 회로는 컬럼 어드레스 정보를 저장한다.
도 1b는 리페어 어드레스 회로를 나타낸다.
도 1b를 참조하면, 도 1a의 어드레스 퓨즈부(110)는 리페어될 어드레스 정보들을 각각 저장하는 리페어 어드레스 회로(111)들을 복수개 포함한다.
각각의 리페어 어드레스 회로(111)는 메인 퓨즈부(112)와, 어드레스 퓨즈부(113)로 구성된다. 메인 퓨즈부(112)는 해당 리페어 어드레스 회로(111)가 동작하기 위한 제 1 퓨즈(F0)를 포함하고 있으며, 어드레스 퓨즈부(112)는 해당 리페어 어드레스 회로(111)가 저장하고 있는 컬럼 어드레스 정보를 퓨즈 컷팅을 이용해서 저장한다.
즉, 메인 퓨즈부(112)의 제 1 퓨즈(F0)가 컷팅 되어 있는 경우에만 해당 리페어 어드레스 회로(111)가 정상 동작한다. 그리고 어드레스 퓨즈부(112)에는 어드레스 주소에 맞도록 컷팅 되는 제 2 내지 제 23 퓨즈(F<2:22>)를 포함하고 있으며, 저장되어야 하는 컬럼 어드레스에 따라 컷팅 된다.
그리고 동작 명령과 함께 입력되는 컬럼 어드레스(AX<2:12>)가 상기 리페어 어드레스 회로(111)에 입력되면, 퓨즈 컷팅에 따라 저장된 어드레스와 비교하게 되 고, 만약 저장되어 있는 컬럼 어드레스와 입력된 컬럼 어드레스가 일치하면, 리페어 제어신호(REP_N)가 출력된다.
상기와 같은 다수의 리페어 어드레스 회로(111)에 의해서 어드레스 퓨즈부(110)는 리페어 제어신호(REP_N<N:0>)를 출력한다. 리페어 제어신호(REP_N<N:0>)에 따라 IO 퓨즈부(120)는 리던던시된 IO를 나타내기 위한 리페어 IO 어드레스 신호(REDIO<3:0>)를 출력한다.
상기 리페어 IO 어드레스 신호를 출력하는 IO 퓨즈부(120)는 다음과 같다.
도 1c는 도 1a의 IO 퓨즈부의 블록도이다.
도 1c를 참조하면, IO 퓨즈부(120)는 제 1 내지 제 4 IO 퓨즈부(121 내지 124)를 포함하고, 리페어 제어신호(REP<N:0>)에 의해 상기 제 1 내지 제 4 IO 퓨즈부(121 내지 124)는 리페어 IO 어드레스 신호(REDIO<0:3>)를 각각 출력한다.
도 1d는 도 1c의 제 1 IO 퓨즈부의 회로도이다.
도 1d를 참조하면, 제 1 IO 퓨즈부(121)는 리페어 제어신호(REP<N:0>)에 의해 턴온 되는 NMOS 트랜지스터들이 퓨즈에 연결되고, 퓨즈 컷팅과 리페어 제어신호(REP<N:0>)에 따라서 리페어 IO 어드레스 신호(REDIO<0>)가 출력된다.
상기와 같이 구성되는 제 1 내지 제 4 IO 퓨즈부(121 내지 124)의 리페어 IO 어드레스 신호(REDIO<3:0>)에 의해서 리페어된 리던던시 컬럼의 IO 포트가 결정된다.
상기 리페어 IO 어드레스 신호(REDIO<0:3>) 중에서 리페어 IO 어드레스 신호(REDIO<3>)는 IO의 하이 바이트와 로우 바이트를 구분하고, 리페어 IO 어드레스 신호(REDIO<2:0>)는 IO 포트의 어드레스를 나타낸다.
페일이 되는 IO 비트의 값이 '1'이 되는 블록에서는 퓨즈를 컷팅하지 않고, 페일이 되는 IO 비트의 값이'0'이 되는 블록에서는 퓨즈를 컷팅 한다.
상기와 같은 퓨즈를 이용한 리페어 방식은 불휘발성 메모리 소자가 패키징 되기 전에 퓨즈 컷팅을 통해서 리페어 정보를 저장하고, 불휘발성 메모리 소자가 패키징 된 이후에는 업데이트가 불가능하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 리페어 정보를 메모리 셀 어레이의 코드 저장용 공간에 저장하고, 래치를 이용해서 리페어 어드레스 정보를 읽어오도록 하여 리페어 어드레스 정보의 업데이트가 가능하도록 하는 불휘발성 메모리 소자 및 그 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자는,
데이터 저장을 위한 메모리 셀들을 포함하고, 상기 메모리 셀들중 일부에 리페어 어드레스 정보를 저장하고 있는 메모리 셀 어레이; 및 상기 저장된 리페어 어드레스 정보를 래치하기 위한 래치 회로들을 포함하고, 상기 래치된 어드레스 정보를 이용한 리페어 제어신호를 출력하는 리페어 회로부를 포함한다.
상기 메모리 셀 어레이는, 데이터 저장을 위한 메모리 셀들을 포함하는 메인 메모리 셀부; 상기 메인 메모리 셀부에서 리페어된 메모리 셀을 대신하여 동작하는 리던던시 메모리 셀부; 및 상기 리페어된 컬럼의 어드레스 정보를 저장하기 위한 리페어 어드레스 저장 셀부를 포함하는 것을 특징으로 한다.
상기 리페어 어드레스 정보는, 상기 페일난 메모리 셀을 포함하는 컬럼 어드레스 정보인 것을 특징으로 한다.
상기 리페어 회로부는, 입력되는 어드레스가 리페어 어드레스 정보인지를 확인하여 리페어 제어신호를 출력하는 어드레스 회로부; 상기 리페어 제어 신호에 따 라 리페어된 데이터 입출력 포트를 확인하고, 그에 대한 리페어 입출력 포트로 연결하는 입출력 포트 회로부; 및 상기 리페어 제어신호에 따라, 상기 메모리 셀 어레이의 리페어된 컬럼라인을 리던던시 컬럼 라인으로 대체하도록 제어하는 리던던시 디코더를 포함하는 것을 특징으로 한다.
상기 어드레스 회로부는, 상기 메모리 셀 어레이에 저장된 리페어 어드레스 정보를 래치하기 위한 래치 회로를 포함하는 어드레스 래치부; 및 상기 어드레스 래치부에 저장된 리페어 어드레스 정보와, 상기 입력 어드레스를 비교하여 그 결과에 따른 리페어 제어 신호를 출력하는 어드레스 회로들을 포함하는 어드레스 회로부를 포함하는 것을 특징으로 한다.
상기 어드레스 래치부는, 전원이 온 되는 경우, 상기 리페어 어드레스 정보를 저장하고, 전원이 오프 되면 리셋 되는 것을 특징으로 한다.
상기 어드레스 회로부는, 전원전압과 연결되는 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 다수의 어드레스 신호와 상기 어드레스 신호의 반전신호에 따라 턴온 또는 턴오프 되는 다수의 스위칭부를 포함하는 제 1 스위칭 소자부; 및 상기 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 상기 어드레스 래치부로부터 출력되는 래치 데이터와 상기 래치 데이터의 반전 데이터에 따라 각각 턴 온 또는 턴오프 되는 다수의 스위칭부를 포함하는 제 2 스위칭 소자부를 포함한다.
상기 입출력 포트 회로부는, 상기 메모리 셀 어레이 저장된 리페어된 입출력 포트 정보를 저장하는 입출력 포트 래치부; 및 상기 입출력 포트 래치부에 저장된 입출력 포트 래치와, 상기 어드레스 회로부에서 출력하는 리페어 제어신호의 조합에 따라 리페어된 결과 연결되는 입출력 포트 어드레스를 출력하는 입출력 포트 회로부를 포함한다.
상기 리페어 회로부의 래치 회로들은, 리셋 제어신호(REST)에 의해서 초기화되고, 상기 메모리 셀 어레이에서 독출 되는 리페어 어드레스 정보와, 쓰기 인에이블 신호에 의해서 페일 어드레스 정보를 래치하는 것을 특징으로 한다.
본 발명이 다른 특징에 따른 불휘발성 메모리 소자는,
데이터 저장을 위한 메모리 셀들을 포함하는 제 1 메모리 셀 어레이; 페일난 메모리 셀을 포함하는 컬럼 어드레스 정보를 저장하기 위한 제 2 메모리 셀 어레이; 및 상기 제 2 메모리 셀 어레이에 저장된 컬럼 어드레스 정보를 래치하기 위한 래치 회로들을 포함하고, 상기 래치된 어드레스 정보를 이용한 리페어 제어신호를 출력하는 리페어 회로부를 포함한다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
리페어 어드레스 정보를 메모리 셀 어레이의 설정된 구간에 저장하는 단계; 전원이 온 되면, 초기화 동작과 함께 상기 메모리 셀의 설정된 구간에 저장된 리페어 어드레스 정보를 독출하고, 상기 독출된 리페어 어드레스 정보를 리페어 수단에 래치시키는 단계; 및 입력 어드레스와 상기 래치된 어드레스 정보를 비교하여, 페일 여부를 판단하고 리페어를 수행하는 단계를 포함한다.
상기 리페어 어드레스 정보는, 상기 페일난 메모리 셀을 포함하는 컬럼 어드레스와, IO 포트 어드레스 정보인 것을 특징으로 한다.
상기 리페어 어드레스 정보를 별도의 저장수단에 저장하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자 및 그 동작 방법은, 리페어 어드레스 정보를 퓨즈가 아닌 메모리 셀에 저장함으로써, 메모리 소자의 사용에 따라 업데이트가 가능하도록 한다. 또한 퓨즈를 대신해서 래치 회로를 이용해서 저장된 리페어 어드레스 정보를 로딩하도록 함으로써 퓨즈가 차지하는 공간을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 본 발명의 실시 예에 따를 플래시 메모리 소자의 블록도이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자(100)는 메모리 셀 어레이(210)와, 페이지 버퍼부(220)와, Y 디코더부(230)와, X 디코더부(240)와 전압 제공부(250)와 입출력 제어부(260)와 리페어 회로부(270) 및 제어부(280)를 포함한다.
메모리 셀 어레이(210)는 데이터 저장을 위한 메모리 셀들로 컬럼 라인과 비 트라인 및 워드라인이 구성되는 메인 셀 어레이(211)와 리던던시 셀 어레이(212)로 구성되고, 또한 상기 플래시 메모리 소자(200)의 초기화 단계에서 필요한 옵션정보와 리페어 어드레스 정보를 저장할 수 있는 CAM(Code Addressable Memory) 셀부(213)를 포함한다. 상기 CAM 셀부(213)는 메인 셀 어레이(211)와 리던던시 셀 어레이(212)의 일부를 정의하여 사용한다. 또한 별도로 저장 수단을 플래시 메모리 소자(200)에 구성하여 사용할 수도 있다.
그리고 페이지 버퍼부(220)는 상기 메모리 셀 어레이(210)의 한 쌍의 비트라인 별로 연결되어 메모리 셀에 데이터를 프로그램하거나, 메모리 셀에 저장된 데이터를 독출하기 위해 동작하는 페이지 버퍼 회로들로 포함한다.
그리고 Y 디코더부(230)와 X 디코더부(240)는 동작을 위해 입력 어드레스에 따라 각각 상기 페이지 버퍼 회로의 데이터 입출력 경로를 제공하고, 워드라인을 선택한다.
또한 전압 제공부(250)는 제어부(280)의 제어에 따라 동작을 위한 전압을 생성하고, 입출력 제어부(260)는 상기 Y 디코더부(230)를 통해 페이지 버퍼부(220)로 프로그램할 데이터를 입력하거나, 상기 페이지 버퍼부(220)가 독출하는 데이터를 외부로 출력한다.
또한 리페어 회로부(270)는 상기 CAM 셀부(213)에 저장된 리페어 어드레스 정보를 로딩하여 래치한 후, 이를 이용하여 동작 명령과 함께 입력되는 입력 어드레스가 리페어가 된 컬럼 어드레스 인지를 판단하여 그 결과를 출력한다.
이때 상기 리페어 회로부(270)는 다음과 같이 구성된다.
도 2b는 도 2a의 리페어 회로부를 나타낸 블록도이다.
도 2b를 참조하면, 리페어 회로부(270)는 어드레스 회로부(271)와, IO 회로부(272) 및 리던던시 디코더(273)를 포함한다.
그리고 어드레스 회로부(270)는 어드레스 리페어 CAM 래치부(274)와 어드레스 회로(275)를 포함하고, IO 회로부(272)는 IO CAM 래치부(276)와, IO 회로(277)를 포함한다.
상기 어드레스 회로부(271)는 페일이 발생한 컬럼 어드레스가 입력되는 경우 그에 대한 리페어 제어신호(REP)를 출력하고, IO 회로부(270)는 상기 리페어 제어신호(REP)에 따라 페일난 IO 포트 어드레스 정보 확인하여 리던던시 IO 포트 어드레스를 출력하며, 리던던시 디코더(273)는 상기 리페어 제어신호(REP)에 따라서 상기 페일이 발생된 컬럼에서 수행해야 하는 동작을 리던던시된 컬럼에서 수행하도록 하는 제어신호를 출력한다.
상기 어드레스 회로부(271)의 어드레스 CAM 래치부(274)와 IO 회로부(272)의 IO CAM 래치부(276)는 상기 CAM 셀부(213)에서 로딩되는 리페어 어드레스 정보를 저장하기 위한 다수의 CAM 래치 회로를 포함하는데, 상기 CAM 래치 회로는 다음과 같이 구성된다.
도 2c는 CAM 래치 회로의 회로도이다.
도 2c는 어드레스 리페어 CAM 래치부(274)와 IO 리페어 CAM 래치부(276)를 구성하는 CAM 래치 회로중 하나를 나타낸 것으로, CAM 래치 회로는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)와 제 1 및 제 2 인버터(IN1, IN2)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 노드(K1)와 접지노드 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트는 리셋 신호(RESET)가 입력된다. 그리고 제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 각각 노드(K1)와 노드(K3) 사이와, 노드(K2)와 노드(K3) 사이에 연결된다. 제 2 및 제 3 NMOS 트랜지스터(N2, N3)의 게이트는 데이터 로딩신호(DATALOAD_N, DATALOAD)가 입력된다. 상기 데이터 로딩신호(DATALOAD_N, DATALOD)는 각각이 반전 관계에 있으며 CAM 셀부(213)에서 로딩되는 어드레스 정보에 의해 인가된다.
제 4 NMOS 트랜지스터(N4)는 노드(K3)와 접지노드 사이에 연결된다. 제 4 NMOS 트랜지스터(N4)에는 쓰기 인에이블 신호(WRITE_EN)가 입력된다.
제 1 및 제 2 인버터(IN1, IN2)는 노드(K1)와 노드(K2) 사이에 래치 회로로서 연결된다. 상기 노드(K1)를 통해서 제 1 제어신호(CAX_N)가 출력되고, 노드(K2)를 통해서 제 2 제어신호(CAX)가 출력된다. 상기 제 1 및 제 2 제어신호(CAX_N, CAX)는 서로 반전 관계이고, 기존의 퓨즈 컷팅과 같은 정보를 나타낸다.
즉, 제 2 제어신호(CAX)가 로우 레벨이면, 퓨즈가 컷팅 된 것과 같은 상태를 나타내고, 제 2 제어신호(CAX)가 하이 레벨이면 퓨즈가 컷팅 되지 않은 것으로 생각할 수 있다.
상기와 같은 CAM 래치 회로는 하나의 어드레스 정보에 따라 각각 구성된다. 따라서 본 발명의 실시 예에서 하나의 컬럼 어드레스가 11비트(AX<2:12>)로 구성된다면, 하나의 컬럼 어드레스를 래치하기 위하여 11개의 CAM 래치 회로가 할당된다.
이하에서 상기 하나의 컬럼 어드레스를 래치하기 위해 포함되는 11개의 CAM 래치 회로들을 어드레스 리페어 CAM 래치부로 부르기로 한다. 따라서 어드레스 CAM 래치부(274)는 복수개의 어드레스 리페어 CAM 래치부가 포함된다.
따라서 만약 리페어 어드레스를 5개 저장할 수 있다면, 어드레스 리페어 CAM 래치부는 5개가 있고, 모든 CAM 래치 회로는 55개가 있어야 하는 것이다.
도 2d는 어드레스 리페어 CAM 래치부를 나타낸 것이고, 도 2e는 도 2d의 어드레스 리페어 CAM 래치부에 연결되는 리페어 어드레스 회로의 회로도이다.
도 2d는 어드레스 CAM 래치부(274)에 포함되는 하나의 어드레스 리페어 CAM 래치부를 나타낸 것으로 이를 참조하면, 상기 도 2c와 같은 CAM 래치 회로가 복수개 포함되어 있으며, 각각의 CAM 래치 회로들은 제어부(280)로부터 입력되는 리셋 신호(REST)와 데이터 로딩신호(DATALOAD<11:0>, DATALOAD_D<11:0>) 및 쓰기 인에이블 신호(WRITE_EN)를 입력받아 어드레스 정보를 1비트씩 저장한다. 그리고 각각의 어드레스 비트에 따라서 제 1 및 제 2(CAX_N<13:2>, CAX<13:2>)를 출력한다.
상기 제 1 및 제 2 제어신호(CAX_N<13:2>, CAX(13:2>)는 도 2c와 같은 리페어 어드레스 회로에 입력된다.
도 2c의 리페어 어드레스 회로는 종래의 퓨즈를 이용한 리페어 어드레스 회로와 유사하게 구성되고, 다만 퓨즈에 대신하여 NMOS 트랜지스터가 연결되고, 각각의 NMOS 트랜지스터에는 제 1 및 제 2 제어신호(CAX_N<13:2>, CAX<13:2>)가 입력된다. 그리고 제 1 및 제 2 제어신호(CAX_N<13:2>, CAX<13:2>)에 따라 리페어 제어신호(REP)가 출력되는 것은 종래와 유사하다. 그러나 본 발명의 실시 예에 따른 리페어 어드레스 회로는 퓨즈 컷팅이 아니라 NMOS 트랜지스터들로 연결되고, 퓨즈 컷팅 에 의해 저장되던 페일 컬럼 어드레스가 어드레스 CAM 래치부(274)로부터 입력되어 NMOS 트랜지스터를 턴온 또는 턴오프 시킴으로써 하나의 리페어 어드레스 회로만으로도 다수의 페일 컬럼 어드레스를 확인하는 것이 가능하다.
즉, 입력 어드레스는 그대로 유지하고 어드레스 CAM 래치부(274)에 저장된 페일 컬럼 어드레스만을 차례로 입력함으로써 페일이 난 컬럼 어드레스가 입력되었는지를 확인하는 것이 가능하다.
앞서 언급한 바와 같이 상기 제 1 제어신호(CAX<13>)는 종래의 메인 퓨즈부를 대신하여 상기 리페어 어드레스 회로가 동작할지 안할지에 대한 선택을 하도록 한다.
또한, 상기 CAM 래치 회로를 이용해서 구성되는 IO CAM 래치부(276)와 IO 회로(277)는 다음과 같이 구성된다.
도 2f는 도 2b의 IO CAM 래치부를 구성하는 IO 어드레스 CAM 래치부를 나타내고, 도 2g는 도 2f의 IO 어드레스 CAM 래치부에 연결되는 IO 회로의 회로도이다.
도 2f를 참조하면, 도 2b에 나타난 IO CAM 래치부(276)는 IO 회로(277)에 리페어 IO 어드레스(CREP<N:0>) 정보를 제공하기 위해서는 페일난 IO 포트 어드레스 정보를 저장하고 있고, IO 회로(277)는 IO CAM래치부(276)의 페일난 IO 어드레스 정보와, 어드레스 회로부(271)에서 입력되는 리페어 제어신호(REP)를 이용해서 리페어되는 IO 포트 어드레스(REDIO<3:0>)를 출력하게 된다.
IO CAM 래치부(276)는 도 2f와 같이 리셋신호(RESET)와 데이터 로딩신호(DATALOAD<N:0>, DATALOAD_N<N:0>) 및 쓰기 인에이블 신호(WRITE_EN)에 의해 정 보를 래치하는 CAM 래치 회로들이 포함되고, 각각의 CAM 래치 회로들에서 출력되는 제어신호(CREP<N:0>)는 IO 회로(277)로 입력된다.
그리고 IO 회로(277)는 상기 제어신호(CREP<N:0>)와 리페어 제어신호(REP)를 이용해서 리페어된 IO 포트의 어드레스 신호(REDIO<3:0>)를 출력한다. 상기 IO 회로(277)도 상기 어드레스 회로(275)와 유사하게 퓨즈 대신에 NMOS 트랜지스터로 구성됨으로써, 하나의 회로로 구성되어 다수의 리페어 IO 포트의 어드레스 신호(REDIO<3:0>)를 출력하는 것이 가능하다.
상기와 같이 구성되는 리페어 회로부(270)는 퓨즈가 없이 CAM 래치 회로를 이용해서 리페어 어드레스 정보를 저장하고, 저장된 정보에 따라 제어되는 NMOS 트랜지스터가 퓨즈를 대신하도록 함으로써 크기가 큰 퓨즈의 개수를 줄이고, CAM 셀부(213)에 데이터를 업데이트할 수 있다.
상기 CAM 셀부(213)의 데이터를 업데이트 하여 플래시 메모리 소자(200)에 적용하는 것은 다음과 같다.
도 3은 본 발명의 실시 예에 따른 리페어 동작 순서도이다.
도 3을 참조하면, 먼저 플래시 메모리 소자(100)는 페일난 메모리 셀을 찾기 위한 테스트를 수행한다(S301).
상기 테스트 결과 페일난 메모리 셀을 포함하는 컬럼 어드레스 정보는 메모리 셀 어레이(210)의 CAM 셀부(213)로 지정된 곳에 프로그램한다(S303). 상기 CAM 셀부(213)는 앞서 도 2a에서 언급한 바와 같이 메모리 셀 어레이(210)의 일부를 지정하여 사용할 수도 있고, 또는 별도로 저장 수단을 플래시 메모리 소자(200)에 구 성하여 사용할 수도 있다.
상기와 같이 페일난 메모리 셀을 포함하는 컬럼 어드레스 정보를 저장한 이후에 플래시 메모리 소자가 정상적으로 동작을 시작하기 위하여 전원이 온 되면(S305), 초기 부팅단계에서 초기화를 하는 과정 중에 CAM 셀부(213)의 데이터를 읽고(S307) 로딩된 데이터를 이용해서 리페어 회로부(270)의 CAM 래치에 각각의 로딩된 데이터를 저장한다(S309).
상기 로딩된 데이터는 전원이 오프 되기 전까지는 상기 CAM 래치에 계속하여 래치되어 유지된다.
이후에 플래시 메모리 소자(200)의 동작을 위한 명령어, 예를 들어 프로그램이나, 데이터 독출과 같은 명령어가 입력되면(S311), 해당 명령어와 함께 입력되는 컬럼 어드레스가 페일난 컬럼의 어드레스인지를 판단한다(S313). 이때 페일 어드레스인지를 판단하는 것은 상기 컬럼 어드레스가 상기 리페어 회로부(270)로 입력되어 리페어 제어신호(REP) 출력되는지 여부에 따라 판단할 수 있다.
만약 페일난 어드레스가 아니라면, 입력된 명령을 수행하고(S317), 페일난 어드레스였다면 리던던시를 수행하여 리페어된 어드레스에 대한 명령을 수행한다(S315, S317).
한편, 상기 플래시 메모리소자(200)는 주기적으로 메모리 셀 어레이를 테스트하거나, 동작 중에 페일이 발생하는 경우, 그 페일 어드레스 정보를 상기 CAM 셀부(213)에 업데이트 하여 저장할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 어드레스 리페어를 위해 구비되는 리페어 회로의 블록도이다.
도 1b는 리페어 어드레스 회로를 나타낸다.
도 1c는 도 1a의 IO 퓨즈부의 블록도이다.
도 1d는 도 1c의 제 1 IO 퓨즈부의 회로도이다.
도 2a는 본 발명의 실시 예에 따를 플래시 메모리 소자의 블록도이다.
도 2b는 도 2a의 리페어 회로부를 나타낸 블록도이다.
도 2c는 CAM 래치 회로의 회로도이다.
도 2d는 어드레스 리페어 CAM 래치부를 나타낸다.
도 2e는 도 2d의 어드레스 리페어 CAM 래치부에 연결되는 리페어 어드레스 회로의 회로도이다.
도 2f는 도 2b의 IO CAM 래치부를 구성하는 IO 어드레스 CAM 래치부를 나타낸다.
도 2g는 도 2f의 IO 어드레스 CAM 래치부에 연결되는 IO 회로의 회로도이다.
도 3은 본 발명의 실시 예에 따른 리페어 동작 순서도이다.
*도면의 주요 부분의 간단한 설명*
210 : 메모리 셀 어레이 220 : 페이지 버퍼부
230 : Y 디코더 240 : X 디코더
250 : 전압 제공부 260 : 입출력 제어부
270 : 리페어 회로부 280 : 제어부

Claims (13)

  1. 데이터 저장을 위한 메모리 셀들을 포함하고, 상기 메모리 셀들중 일부에 리페어 어드레스 정보를 저장하고 있는 메모리 셀 어레이; 및
    상기 저장된 리페어 어드레스 정보를 래치하기 위한 래치 회로들을 포함하고, 상기 래치된 어드레스 정보를 이용한 리페어 제어신호를 출력하는 리페어 회로부를 포함하고,
    상기 리페어 회로부는 입력되는 어드레스가 리페어 어드레스 정보인지를 확인하여 리페어 제어신호를 출력하는 어드레스 회로부;
    상기 리페어 제어 신호에 따라 리페어된 데이터 입출력 포트를 확인하고, 그에 대한 리페어 입출력 포트로 연결하는 입출력 포트 회로부; 및
    상기 리페어 제어신호에 따라, 상기 메모리 셀 어레이의 리페어된 컬럼라인을 리던던시 컬럼 라인으로 대체하도록 제어하는 리던던시 디코더
    를 포함하는 불휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 메모리 셀 어레이는,
    데이터 저장을 위한 메모리 셀들을 포함하는 메인 메모리 셀부;
    상기 메인 메모리 셀부에서 리페어된 메모리 셀을 대신하여 동작하는 리던던시 메모리 셀부; 및
    상기 리페어된 컬럼의 어드레스 정보를 저장하기 위한 리페어 어드레스 저장 셀부를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 리페어 어드레스 정보는, 페일난 메모리 셀을 포함하는 컬럼 어드레스 정보인 것을 특징으로 하는 불휘발성 메모리 소자.
  4. 삭제
  5. 제 1항에 있어서,
    상기 어드레스 회로부는,
    상기 메모리 셀 어레이에 저장된 리페어 어드레스 정보를 래치하기 위한 래치 회로를 포함하는 어드레스 래치부; 및
    상기 어드레스 래치부에 저장된 리페어 어드레스 정보와, 상기 입력 어드레스를 비교하여 그 결과에 따른 리페어 제어 신호를 출력하는 어드레스 회로들을 포함하는 어드레스 회로부를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  6. 제 5항에 있어서,
    상기 어드레스 래치부는,
    전원이 온 되는 경우, 상기 리페어 어드레스 정보를 저장하고, 전원이 오프 되면 리셋 되는 것을 특징으로 하는 불휘발성 메모리 소자.
  7. 제 5항에 있어서,
    상기 어드레스 회로부는,
    전원전압과 연결되는 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 다수의 어드레스 신호와 상기 어드레스 신호의 반전신호에 따라 턴온 또는 턴오프 되는 다수의 스위칭부를 포함하는 제 1 스위칭 소자부; 및
    상기 제 1 노드로부터 제 2 노드 사이에 나란히 직렬 연결되어 상기 어드레스 래치부로부터 출력되는 래치 데이터와 상기 래치 데이터의 반전 데이터에 따라 각각 턴 온 또는 턴오프 되는 다수의 스위칭부를 포함하는 제 2 스위칭 소자부
    를 포함하는 불휘발성 메모리 소자.
  8. 제 1항에 있어서,
    상기 입출력 포트 회로부는,
    상기 메모리 셀 어레이 저장된 리페어된 입출력 포트 정보를 저장하는 입출력 포트 래치부; 및
    상기 입출력 포트 래치부에 저장된 입출력 포트 래치와, 상기 어드레스 회로부에서 출력하는 리페어 제어신호의 조합에 따라 리페어된 결과 연결되는 입출력 포트 어드레스를 출력하는 입출력 포트 회로부를 포함하는 불휘발성 메모리 소자.
  9. 제 1항에 있어서,
    상기 리페어 회로부의 래치 회로들은,
    리셋 제어신호(REST)에 의해서 초기화되고,
    상기 메모리 셀 어레이에서 독출 되는 리페어 어드레스 정보와, 쓰기 인에이블 신호에 의해서 페일 어드레스 정보를 래치하는 것을 특징으로 하는 불휘발성 메모리 소자.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
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