TW569239B

TW569239B - Thin film magnetic memory device

Info

Publication number: TW569239B
Application number: TW091120558A
Authority: TW
Inventors: Jun Ohtani
Original assignee: Mitsubishi Electric Corp
Priority date: 2002-01-15
Filing date: 2002-09-10
Publication date: 2004-01-01
Also published as: KR20030062210A; CN1433023A; US20030133334A1; CN1302482C; JP2003208796A; US6671213B2; KR100501126B1; DE10238782A1

Description

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五、發明說明（1) [發明之背景] 3LM之領域本發明有關於薄膜磁性體記憶裝置，特別 ^修復缺陷記憶單元之冗餘構造之薄膜磁性體記憶裝 t景之說明 MRAM(Magnetic Random Access Memory) ψ ψ 〇以低消耗電力進行非揮發性之資料記憶之記:乍為二以受到重視。MRAM裝置使用形成在半導體積體電路 = 膜，性體，用來進行非揮發性之資料記憶，成為可以各個薄膜磁性體隨機存取之記憶裝置。 … =是在近年來發表有經：使用具有磁隨道接面 (^J:Magnetic Tunnel Juncti〇n)之薄膜磁皁元，可以使MIUM裝置之性能大幅的進步。“乍為⑽ 圖1丨是概略目，用來表示具有㈣道 (以下亦簡稱為「MTJ記憶單元」）之構造。己隐早兀刀多，1:1 MT J迟憶單元具備有：隧道磁阻元件工㈣，依 ϊΐ’！貢：之位準變化其電阻；和存取元件ATR，在資料 ==用來形成通過隧道磁阻元件TMR之感測電流I s之路徑。存，το件ATR代表性的由場效型電晶體形成，所以在 Ϊ "I = ί D明中亦將存取元件ATR稱為存取電晶體ATR。存取電B曰體A 、结合在隧道磁阻元件TMR和固定電壓（接地電壓 Vss)之間。圖12是概念圖，用來說明從MTJ記憶單元讀出之資料讀 569239 五、發明說明（2) 出。參照圖1 2，隧道磁阻元件TMR具有：強磁性體（以下亦簡稱為「固定磁化層」）FL，具有被固定之一定之磁化方向；和強磁性體層（以下亦簡稱為「自由磁化層」VL，其磁化方向對應到來自外部之施加磁場。在固定磁化層j?L和自由磁化層VL之間，設有以絕緣體膜形成之隧道障壁（隧道膜）TB。自由磁化層VL，依照被寫入之記憶資料之位準’在與固定磁化層FL相同之方向，或與固定磁化層相反之方向被磁化。利用固定磁化層F L，隨道障壁τ B和自由磁化層VL用來形成磁隧道接面。在資料讀出時，依照字線WL之活性化使存取電晶體進行ON。利用此種方式使感測電流丨s在位元線BL〜隨道磁阻元件T M R〜存取電晶體A T R〜接地電壓V s s之電流路徑流動。隧道磁阻元件TMR之電阻依照固定磁化層FL和自由磁化層VL之各個之磁化方向之相對關係進行變化。實質上，在固定磁化層FL之磁化方向和自由磁化層VL之磁化方向相同 (平行）之情況’當與兩者之磁化方向相反（反平行）之情、兄比較時，可以使隧道磁阻元件TMR變小。 ' 因此，假如依照記憶資料使自由磁化層VL在上述2種之任何一個方向磁化時，則由於感測電流丨s在隧道磁阻元件 TMR產生之電壓變化，會依照記憶資料位準成為不同。"^因此，例如在將位元線BL預充電成為一定電壓之後，假如使感測電流I s在隧道磁阻元件TMR流動時，經由檢測位元線

569239 五、發明說明（3) BL之電壓，可以讀出MTJ記憶單元之記憶資料。圖1 3是概念圖，用來說明對MTJ記憶單元之資料寫入動作。參照圖1 3，在資料寫入時，字線WL被非活性化，存取電晶體ATR變成為ON。在此種狀態，資料寫入電流分別在寫入數位線WDL和位元線BL流動，用來使自由磁化層VL在與寫入資料對應之方向進行磁化。自由磁化層VL之磁化方向之決定是依照分別在寫入數位線WDL和位元線BL流動之資料寫入電流。圖1 4是概念圖，用來說明對MTJ記憶單元寫入資料時之資料寫入電流和麗道磁阻元件之磁化方向之關係。參照圖14，橫軸H(EA)表示以磁化容易軸（EA:Easy Axis)方向施加在隧道磁阻元件TMR内之自由磁化層几之磁場。另外一方面，縱軸Η(HA)表示以磁化困難軸（HA: Hard Axis)方向施加在自由磁化層^之磁場。磁場Η(EA)和 H ( HA )分別對應到分別在位元線bl和寫入數位線wdl流動之電流所產生之2個磁場之一。 ' 在Μ T J s己憶皁元中’固定磁化層f L之被固定之磁化方向沿著自由磁化層VL之磁化容易軸，自由磁化層vl依照記憶資料之位準（π Γ和” 0π )，沿著磁化容易軸方向，在與固定磁化層F L平行（相同）或反平行（相反）方向被磁化。在以下之本說明書之說明中，分別與自由磁化層V L之2種磁化方向對應之隨道磁阻元件T M R之電阻，分別以R m a X和R m i η (其中Rmax >Rm in)表示。MTJ記憶單元可以與此種自由磁化層爾_

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五、發明說明（4) VL之2種磁化方向對應的，記憶1個位元之資料（"】，， A 和ϋ ) 自由磁化層VL之磁化方向，只有在被施加之磁場η (Μ) 和Η (H A )之和達到圖中所示之星形特性線之外側之區域時，才可以進行新的重寫。亦即，尚被施加之資料寫5入磁場之強度與星形特性線之内側之區域相當之情況，自由磁化層VL之磁化方向不變。如該星形特性線所示，經由對自由磁化層VL施加磁化困難軸方向之磁場，可以使沿著磁化容易軸之磁化方向進行變化所需要之磁化臨限值降低。如圖1 4之實例之方式，在設計資料寫入時之動作點之情況時’在成為資料寫入對象之MTJ記憶單元，將磁化容易月軸方向^資料寫入磁場設計成使其強度成為Hwr。亦即，以獲得該資料寫入磁場HWR之方式，設計在位元線BL或寫入數位線WDL流動之資料寫入電流之值。一般之資料寫入磁場 hwr以磁化方向之變換所需之開關磁場H⑽和餘裕部份之和表示。亦即，HWR = HSW+ △}!。要重寫MTJ記憶單元之記憶資料時，亦即要重寫隧道礤阻兀件TMR之磁化方向時，在寫入數位線〇L和位元線虬之雙方，需要有指定位準以上之資料寫入電流流動。因此，隧道磁阻元件TMR中之自由磁化層VL，依照沿著磁化容易軸（EA)之資料寫入磁場之方向，在與固定磁化層FL平行或相反（反平行）之方向被磁化。被暫時寫入到隧道磁阻元件 TMR之磁化方向，亦即MTJ記憶單元之記憶資料，在實行新

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白、=1二入之4之期間，被非揮發性的保持。了矸以^ t °己憶益裳置中，為著提高製造之良率’所以除争旦借i t位址信號選擇性存取之多個正常記憶單元外’ 〃冗餘構造用來修復產生有缺陷之正常記憶單元 (以下亦曰稱為「缺陷記憶單元」）。 MP Ϊ概略方塊圖’用來表示具備有冗餘構造之習知之 , 之構造。在圖1 5中，代表性的顯示此種MRAM裝置中之J資料讀出有關之構造。參…圖1 5 ’習知之MRAM裝置具備有記憶器陣列MA，列選擇電路RDC ’和行選擇電路CDC，該記憶器陣列MA具有被配，成為行列狀之多個正常記憶單元MC和用以修復缺陷記憶單元之備用記憶單元SMC。在記憶器陣列MA中，多個備用記憶單元SMC被配置成用以構成備用列。在圖1 5中所示之一實例具有被配置成為4 列X 4行之正常記憶單元MC，和被配置成為1列X 4行之備用6己憶單元SMC。與該等之備用記憶單元之列，和正常記憶單元之列分別對應的，配置有備用字線SWL和字線WL〇〜 WL3。亦即，在圖15所示之MRAM裝置中，以含有缺陷記憶單元之不良記憶單元列為單元，利用備用列，用來實行替換修復。另外一方面，備用記憶單元SMC和正常記憶單元MC被配置成為共用記憶單元行。位元線B L 0〜B L 3被配置成分別與記憶單元行對應。感測放大器SAO〜SA3被設置成分別與位元線BLO〜BL3對應。感測放大器SAO〜SA3用來對在位元線

569239 五、發明說明（β) BLO〜BL3上傳達之資料進行放大。列選擇電路RDC用來將冗餘資訊記憶在内部，該冗餘資訊包含有表示缺陷記憶單元之有/無，亦即是/否要使用備，列之資訊，和用以指定不良記憶單元列之資訊，依照該專之几餘資訊和被輸入之列位址r A 〇和r a 1實行列選擇。行選擇電路⑶。依照被輸入之行位址CAO和CA1實行行選 f ’將從位元線BLO〜BL3中之與選擇行對應之！根讀出之貝料’輸出到外部I/O (EI/⑻，用來實行與外部之間之資料授受。 ' fl 圖If是電路圖，用來表示列選擇電路RDC之構造。、參照圖16 ’列選擇電路RDC包含有備用解碼器SD，和構成正常列解碼器之列選擇閘RLG〇〜RLG3。 >，=解碼器SD具有熔線元件FSO〜FS2，用來非揮發性的 1冗餘修復用之資訊。熔線元件FS〇和Fsi分別記憶，用不Λ良記憶單元列之列位賴0和⑷之位準。炼線元牛S2 5己憶用以表示是/否要使用備用列之資訊。校Ϊ線^件⑽〜FS2之各個、經由雷射輸入等之切斷（熔斷）熔斷二Q被：式設計。亦即，各個熔線元件1^，依照是 <1 可以用ί非If態）和非炼斷狀態（導通狀態）之那一方’ 用末非揮發性的保持1個位元之資訊。備用解碼器SD且古.p目^ & FSO之狀態對岸之電壓U電路LT〇，用來將與熔線元件來將與炼線元；FS1之：J在節點Ng〇 ;閃鎖電路LT1 ’用電晶體1 00，用來將節點：對應之電壓閂鎖在節點¥ ;和用來將即點NgG和節點Ngl之各個拉上到電源

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信號線等之2進制之電壓 (例如電源電壓Vcc)和與"’將與"丨”對應之高電壓位準電壓Vss)，分別簡稱為、「H I之低1壓:準（例如接地 ^ 七品 ^ 以+」和「L位準」。 ^ x 0i二，用有用以替換修復缺陷記憶單元之備 ==用Γ元件FS2維持導通狀態，和利用炫線兀件b ϋ和b 1用來程式砖呌主- RAO和之位準。十表不不良記憶單元列之位址在嫁線元件F S 0為切斷壯能+ # 卜辦狀心、之情況時，節點N g 0被電晶體 100設定在電源電壓Vcc(H位準）。在對其回應時，電晶體閘101進灯ON ’另外一方面，t晶體閘1〇2進行〇FF。因此，電晶體106在列位址RA〇 = ”丨，，時進行⑽，在列位址 RA0 = n 0丨丨時進行OFF 〇與此相對的，在熔線元件FS〇為導通狀態之情況時，節點N g 0被設定為L位準（接地電壓v s s )。在對其回應時，電晶體閘102進行ON，另外一方面，電晶體閘丨進行〇FF。因此’電晶體1 0 6在列位址R A 0 = " 0"時進行〇 N，在列位址 RA0 =丨丨1Π時進行OFF 〇依照此種方式，當熔線元件FS0為切斷狀態時，電晶體 106在RA0 = n 1Π (H位準）時進行ON，另外，當熔線元件FS0為導通狀態時，電晶體106在列位址RA0 = n 0”（L位準）時進行 OFF。亦即，與熔線元件FS0之程式設計狀態對應的，可以依照列位址RA0之指定位準使電晶體106進行ON。對於列位址RA1，設有熔線元件FS1，閃鎖電路LT1，電晶體閘1 03，1 04和電晶體1 07，同樣的，對於列位址RA0，

C:\2D-CODE\91-ll\91120558.ptd 第12頁 569239 五、發明說明（9) -----— 設有熔線元件FSO，閂鎖電路lt〇，電晶體閘1〇1、1〇2 電晶體1 0 6。 a因此，電晶體107，對應到熔線元件FS1之程式設計狀您’依照列位址R A 1之指定位準進行⑽。，此’當與不良記憶單元列對應之列位準RA〇為”丨，，時，使熔線兀件FS0成為切斷狀態，當列位址RA〇為"〇„時，熔線元件FS0成為導通狀態，利用此種方式可以程式設計表示不良記憶單元列之列位址RA〇。同樣的，利用熔線元件 FS1可以程式設計與不良記憶單元列對應之列位址玉。 “利用此種構造，備用解碼器SD，在熔線元件FS2未被熔斷之導通f態，而且利用熔線元件FS0和FS1所程式設計之不良記憶單元列之列位址，與被輸入之列位址RA〇和rai 一致日寸，就將備用子線SWL驅動成為位準使其進行活性化。利用列選擇閘RLG0〜RLG3分別用來控制與正常記憶單元列對應之字線WL0〜WL3之活性化。列選擇閘RLG0依照列位址/RA〇，/RA1，和節點心2之電壓位準之AND邏輯演算結果，控制字線WL〇之活性化。因此，字線WL0，在即點Ns2為L位準（亦即，備用字線SW]L為非活性狀態），而且RA〇 =，，0”和RA1=，，〇”時，被活性化成為^立準。同樣的，列選擇閘RLG1依照列位址/RA〇, RA1和節點Ns2 之電壓位準之AND邏輯演算結果，控制字線wu之活性化。因此，字線WL1，在備用字線SWL為非活性狀態，而且 R A 0 = 0 ’’和R A1 = 1"時，被活性化成為H位準。 569239 五、發明說明（ίο) 列遠擇閘R L G 2依H?、列位址r a 〇，/ R A1，和節點n s 2之電壓位準之AND邏輯演算結果，控制字線WL2之活性化。因此，子線W L 2 ’在備用字線s W L為非活性狀態，而且r a 〇 =π 1π和 R A1 =π 〇π時，被活性化成為η位準。列遠擇閘R L G 3依照列位址r a 0，R A 1，和節點ν s 2之電壓位準之AND邏輯演算結果，控制字線WL3之活性化。因此，字線W L 3 ’在備用字線S W L為非活性狀態，而且r a 〇 =π 1"和 RA1 = π Γ時，被活性化成為Η位準。利用此種構造，在備用字線SWL被活性化之情況時，各個字線WL0〜WL3被非活性化成為L位準。另外一方面，當備用字線SWL為非活性狀態時，依照列位址RA〇和“1之組合，使字線WL0〜WL3中之1根，選擇性的活性化。利用此種方式，在圖1 5所示之MRAM裝置中，利用由備用記憶單元SMC構成之備用列，可以替換修復正常記憶單元中之缺陷記憶單元。在此種習知之MR AM裝置中，為著實現冗餘構造，所以需要設置可以利用雷射輸入等加以切斷（熔斷）之熔線元件。因此’需要雷射微調裝置等之特別之機器和處理步驟，所以會造成在私式ό免计處理時之費時和使成本增加。另外，因為炫線元件具有較大之面積，所以會造成MRAM裝置之面積增加。另外，因為利用雷射照射等之外部輸入會造成物理性之破壞’所以對其他之必要之電路亦會造成損害，其結果是裝置全體之動作可靠度會降低為其問題。 [發明之概要]

IIBI1

C:\2D-C0DE\9Ml\91120558.ptd 第14頁 569239 五、發明說明（11) 本發明之目與資料記憶用以程式設計冗本發明主要器陣列，多個在記憶器陣列替換修復多個記憶單元。多訊之1個位元< 前，從多個程資訊讀出部所控制對多個正個程式單位具元和備用記憶同位準之資料因此，本發與正常記憶單之程式單元，於冗餘資訊之機器，和不會的進行磁性寫之增力ϋ，和不可以進行冗餘最好使程式的是提供薄膜磁性體記憶裝置之構造，使用之正常記憶單元同樣之磁性體記憶元件，可餘修復所需要之資訊。的是一種薄膜磁性體記憶裝置，包含有記憶程式單位，程式資訊讀出部，和選擇電路。配置有行列狀之多個正常記憶單元，和用以正常記憶單元中之缺陷記憶單元之多個備用個程式單位之各個記憶替換修復用之冗餘資 •程式資訊讀出部在資料讀出動作之實行式單位中讀出冗餘資訊。選擇電路依照程式讀出之冗餘資訊和被輸入之位址信號，用來常記憶單元和多個備用記憶單元之存取，各有2個之程式單元，分別具有與正常記憶單單元同樣之構造，2個程式單元分別記憶不〇明之主要優點是不設置熔線元件，使用具有元和備用記憶單元同樣構造之以小面積形成可以非揮發性的記憶冗餘資訊。其結果是對程式設計，不需要特別之處理步驟，專用之有物理性破壞，可以與通常之資料寫入同樣入。其結果是不會造成處理時間和處理成本會有損及裝置全體之動作可靠度之危險性，資訊之程式設計。資訊讀出部包含有：電源投入檢測電路，用 «

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:ί:U ί設置用以從程式單元讀出冗餘資訊之專用源電路面積…，因為可以只在電元，就可以择;；；=，使資料讀出電流通過程式單之發生…可；；了以抑制程式單元之故障 [較佳實施例之說明] 又外了 = 面用來詳細的說明本發明之實施例。另份。圖中之相同元件編號用來表示相同或相當之部實施例1

之=疋方Λ81 ’用來表示本發明之實施例1之〇龍裝置1 播、土夕也次士表性的』*MRAM裝置中之包含冗餘籌& ^人貝料讀出動作有關之電路群。列選S T路2(Λ施例/之黯〇裝置1具備有：記憶器陣列1〇 ; 恶，行選擇電路30 ;程式單位PUO〜PU2，由术配置J與記憶器陣列1〇鄰接之程式單元霞構成；和程式貝汛項出部40，用來從程式單位中讀出資料。

抑記憶器陣列1 〇包含有被配置成為行列狀之多個正常記憶單元MC和備用圮憶單元mc。備用記憶單元smc被配置成用來構成備用列。亦即，正常記憶單元MC和備用記憶單元 SMC被設置成為共用記憶單元行。在圖1中’與圖丨5所示之構造同樣的，顯示有被配置成為4列X 4行之正常記憶單元mc，和被配置成為i列x 4行之備用A憶單元SMC。但是，在本發明中，正常記憶單元μc

C:\2D-C0DE\91-ll\91120558.ptd 第17頁 569239 五、發明說明（14) 和備用記憶單元SMC之配置個數並沒有特別之限制，可以成為任意之個數。字線WLO〜WL3被配置成分別與正常記憶單元列對應，備 …編設置成與備用列對應。另夕卜，位元 BL3之各個被配置成分別與記憶單兀行對應。位元線BL〇〜 BL3之各個’在對應之記憶單元行’被正常記憶單元MC和備用記憶單元SMC共用。被設置成分別與位元線bl〇〜bl3 對應之感測放大器SAO〜SA3之各個’用來對位元線bl〇〜 BL3之對應之1根之電壓進行放大，藉以產生讀出資料。程式單位PUO〜PU2之各個由2個之程式單元$構成Y程式單元PUO具有程式單元PMCO和PMC1，程式單位ρυι具單元PMC2和PMC3 ’程式單位PU2具有程式單元pMU和 > PMC5。以下在總稱程式單元之情況時以程式單元pMc 示。各個程式單位用來記憶1位元之資訊。 : 單位PU ^2個程式單元PMC用來記憶不同位準之資料。&式程式單元PMC被配置成用來構成程式單元胃 PWL被設置成與程式單元列對應。另外， / 造例是將程式單元PMC配置成為丨列乂6 θ 構 :任之配置個數並沒有特別之限:= 正常記憶單元MC，備用記憶單元SMC和個具有與圖U所示者同樣之構造。亦，早常:， mc，存取電晶體ATR之間極形成與對應之心己上早：備用圮憶單元SMC，存取電晶< η & 、电日日之閘極形成與備用字線

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569239 五、發明說明（16) 各個私式單元PMC如上所述的具有與正常記憶單元K和備用5己彳思單元S M C同樣之構造。例如，程式單元ρ μ c 〇具有 - 隧道磁阻元件TMRO和存取電晶體ATRO，串聯連接在節點㈣和接地電壓Vss之間。同樣的，程式單元PMC1具有隧道磁阻元件TMR1和存取電晶體ATR1 ’串聯連接在節點Ni和接地電壓V s s之間。程式單元PMCO和PMC1分別用來記憶不同位準（，，1，，、” 〇1，）之資料。亦即，隧道磁阻元件TMRO和TMR1之電阻分別被設定在Rmax和Rmi η之一方。程式單元PMCO和PMC1中之存取電晶體ATRO和ATR1，在回 φ 應私式子線PWL之活性化時’亦即在回應電力開啟重設信號POR之活性化時，進行ON。利用此種方式，在回應電力開啟重設信號p〇r之活性化時，在節點NO和N1之間，產生隧道磁阻元件和TMR1之電阻差，亦即產生具有極性對應到記憶資料位準之不同之電壓差。程式感測放大器PS A 0更具有感測放大器7 5，用來對節點 NO和N1間之電壓差進行放大，藉以產生程式信號XRA〇。例如，當程式單元P M C 0和P M C1分別記憶"1 ·，和》，〇 ”之情況時，程式信號XRA0被設定在"Γ’（Η位準），當程式單元pmc〇和 f PMC1分別記憶11 〇”和·1 Γ之情況時，程式信號XRA〇被設定在 11 0 n (L位準）。如此一來，各個程式單位利用分別記憶不同位準之2個程式單元PMC用來記憶1位元資訊。再度的參照圖1，程式單位PU0〜PU2用來記憶與圖16所

C:\2D-C0DE\9Ml\91120558.ptd 第20頁 569239 、發明說明（17) 示之炼線元件F S 0〜F S 2之各個同樣之1位元資訊。程式感測放大器PSAO〜PSA2，依照對應之程式單位所分別記憶之 1位元資訊，分別產生程式信號XRAO、XRA1和XUSE。因此’程式信號XRAO和XRA1表示列位址ra〇和RA1 (用以表不不良記憶單元列）之位準，程式信號XUSE用來表示被配置成為冗餘構造之備用列之使用狀態/不使用狀態之任何二個。當總稱使用程式單元（程式單位）記憶之用在替換修復之該等資訊時，亦稱為「冗餘資訊」。

列選擇電路2 〇接受來自程式資訊讀出部4 〇之程式信號、XRA1、XUSE和列位址RA0和RA1，選擇性的使字線 WL0〜WL3和備用字線SWL中之1根活性化。 =照圖4 ’列選擇電路2〇包含有：備用解碼器5〇，根據冗餘貧訊用來實行位址判定；和列選擇閘RLG〇〜RLG3，相當於正常列解碼器。備用解碼器5 0之構造相當於從圖〗6所示之習知之備用解碼器SD中省略熔線元件FS0〜FS2之配置，其代替方式是接受程式信號XRAO、XRA1、XUSE之輸入。

亦即’備用解碼器5 〇包含有：閂鎖電路5丨和5 2，分別用末門鎖私式化^虎X r A 〇和X r a 1 ;電晶體閘5 3〜5 6，由N通道 MOS電晶體構成；和p通道M〇s電晶體57和^通道M〇s電晶體 58〜60 ’串聯連接在電源電壓Vcc和接地電壓Vss之間。另外’備用解碼器5 〇包含有：反相器61 ，用來使與電晶體5 7和5 8之連接節點相當之節點N c之電壓位準反相；和閂鎖電路62，用來閃鎖程式信號XUSE。備用字線SWL被驅動

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五、發明說明（18) ，，與反相器61之輸出對應之電壓。問鎖電路51、^和^ 電源投入中，分別保持程式信號XRA〇、XRA1和別“。閃鎖電路51和52將回應電力開啟重設信號p〇R之活性化產生之程式信號XRA0*XRA1之反相位準，分別保持在點N a和N b。電晶體閘53在節點Na之電壓為η位準時進行on，用來將，位址/RA0傳達到電晶體58之閘極。電晶體閘54形成與電晶體閘53互補的進行0N，在〇N狀態時將列位址RA〇傳達到電晶體58之閘極。因此，電晶體58在程式信號XRA〇和列位址RA0之位準成為一致之情況時進行〇N。同樣的，電晶體閘5 5在節點Nb之電壓為Η位準時進行 ON，用來將列位址/RA1傳達到電晶體59之閘極。電晶體問 56形成與電晶體閘55互補的進行0N，在〇N狀態時將列位址 R A1傳達到電晶體5 9之閘極。因此，電晶體5 9在程式信號 XRA 1和列位址ra 1之位準成為一致之情況時進行on。閂鎖電路62用來將電晶體60之閘極電壓維持在被問鎖之程式信號XUSE之位準。因此，電晶體60在程式信號XUSE被設定為"1π (H位準）之情況時進行ON，在程式信號XUSE被設定為” 0n (L位準）之情況時進行〇 F F。因此，在備用列之不使用狀態時，因為程式信號XUSE被設定為"0" (L位準），所以電晶體⑼固定式成為OFF，與列位址RAO、RA1無關的，備用字線SWL維持非活性狀態（[位準）。另外一方面，在程式信號XUSE被設定為” 1" (η位準）之備

C:\2D-CODE\91-ll\91120558.ptd 第22頁 569239 五、發明說明（19) 用列之使用狀態時，當表示不良記憶單元列之程式传號 XRAO和XRA1，與被輸入之列位址RAO和RA1分別成為一致時，備用字線SWL被活性化成為Η位準。但是，當兩者不一致時，亦即由於被輸入之列位址R A 0、R A 1，當不良記情單元列未被選擇時’備用字線S W L被非活性化（L位準）。依曰召此種方式，備用解碼器用來實行被輸入之列位址，和由冗餘資訊表示之不良列位址是否一致之判定。

列選擇閘RLGO〜RLG3具有與圖16所示之列選擇閘rlgo〜 R L G 3同樣之構造，在備用字線S W L之非活性化時，依辟列位址RAO和RA1，用來使字線WLO〜WL3中之1根，選擇性的活性化。另外一方面，當備用字線SWL被活性化時，字線 WLO〜WL3之各個被非活性化（L位準）。因此，備用解碼器5 〇利用程式信號XUSE用來將備用列設定在使用狀態，和在程式信號XRAO和XRA1與列位址RA0和 RA1 —致時，使備用字線SWL活性化成為Η位準。在其以外之情況，使備用字線SWL非活性化成為L位準。

再度參照圖1，在位元線BLO〜BL3之各個被讀出有電壓，該電壓對應到被列選擇電路2 〇選擇性活性化之字線 WLO〜WL3中之1根或對應到備用字線SWL之正常記憶單元}^ 和備用記憶單元SMC之任何一個之記憶資料。感測放大器 SAO〜SA3對位元線BLO〜BL3之電壓進行放大，用來產生讀出資料。參照圖5，行選擇電路3〇具有行選擇開關31〜34，分別被設在連接到外部Ι/〇(Εΐ/〇)之節點Ν〇和位元線BL0〜BL3

第23頁 569239 五、發明說明（20) 之間。行選擇開關3 1〜34之各個，例如由N通道MOS電晶體構成。行選擇開關31〜34之ON · OFF之設定分別用來回應行選擇線CSL0〜CSL3。行選擇電路30更具有行選擇閘CSG〇〜CSG3，分別用來控 f仃選擇線CSL0〜CSL3之活性化。行選擇閘CSG0〜CSG3依照订位址CA0和CA1，用來控制行選擇線CSL〇〜CSL3之活性 ,。例如，在行位址CA0 = n 0·，而且CA1=" 〇π之情況，利用行選擇閘CSG0使行選擇線cslo活性化成為η位準。因此，在此種情況，讀出到位元線BL0之資料被傳達到外部丨/〇 (E I / 〇)。依照此種方式’根據2個行位址◦ a 〇、c a 1之位準之組（4種），用來使4根行選擇線CSL〇〜CSL3中之1根，活性化成為Η位準。、芩照圖6，在時刻t〇，對MR AM裝置1進行電源投入，開始初期動作。在回應外部電源電壓Ext· Vcc之上升時，使電力開啟重设#號p 0 R活性化成為Η位準。在回庫電設信綱之活性化時，實行從程式單元PMC構】位PU中讀出冗餘資訊，用來產生程式信號XUSE、、 XRA1。在圖6中顯示程式信號XUSE、XRA〇、和XRA1之各個分別為"1”（H位準）之情況時之一實例。在此種情況，將備用列❿ ，定在使用狀態（XUSE = ”1”），列位址被程式設計成為不良列位址。在備用解碼器5 〇，依照所產生之程式化號XRA0和XRA1之位準，使節點Na和―之電壓位準分別被保持在L位準。

五、發明說明（21) 依照此種方式，在眘 * 時’讀出被記憶在程式二頃p $實行前之初期動作其保持在備用解碼器:。：立：m 1用閂鎖電路將成為可使用狀態，可以者二^ ^時刻ts以後，裝置變另外，在圖6中所：，仃通常之育料讀出。在備用解碼器50内之閂鎖雷來種h況，利用被設 XRA〇、XRA1之位準 2電路用末保持程式信號XUSE、間中，在唯ϋ]…如圖6所示，在電源投入期碼器5〇内ί:;Ϊ:ΓΓ之活性化之動作狀態，備用解出電流通過程式源投=較短期間’使資料讀制程式罩开砘可以彳又付几餘育訊，所以可以抑 =式早凡之故障之發生，可以提 Ρ 短在程式單亓夕φ^ 、、工由、& 可靠度^ 間，可以提高程式單元之動作在日可刻^ s以後，於設定被輸入之列位址R A 〇 = R A 1 = π 0 π之期間（時刻ts〜tl)，列位址RAO和RA1，與程式信號XRA0和 XRA1 (不良列位址）分別成為不一定，所以節點Nc之電壓被設定在Η位準。因此，備用字線SWL被設定為非活性化（L位準）’與正常記憶單元對應之字線W L 0被選擇性活性化成為 Η位準。其次’在時刻11變化列位址，設定成為R A 0 =Μ 1"和

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U 。在此種情況，列位址RAO和RAl與程式信號XRA〇和X R A1 (不良列位址）完全不一致。因此，節點n c維持η位準，備用字線SWL維持非活性狀態（L位準）。另外，在回應列位址之變化時，代替字線WL〇者，使wu選擇性的被活2 化（Η位準）。然後，在時刻t2，使列位址更進一步的變化，設定成為 RA0 = RAl=nl”。在此種狀態，列位址RAM〇RM，與程式信^ 號X R A 0和X R A1 (不良列位址）完全一致。亦即，變成為選擇不良圯憶單元列。在此種情況，節點N c之電壓從η位準變化成為L位準。文在對此回應時，備用字線SWL活性化成為Η位準，字線 W L 0〜W L 3之各個被非活性化成為l位準。利用此種方式，在指示對不良記憶單元列進行存取之情況時，代替不良記憶單元列者，對備用列實行存取。其結果是可以替換^復缺陷記憶單元，可以實行正常之讀出動作。依照本實施例1之構造時，不設置熔線元件，具有與正常記憶單元和備用記憶單元同樣之構造，使用以小面積形成之程式單元P M C，可以非揮發性的記憶替換修復用 ^ 餘資訊。 ^ 利用此種方式，對於冗餘資訊之程式，不需要特別之處理步驟，和專用之機器，不會有物理性之破壞，可以與^ 常之資料寫入同樣的進行磁性式寫入。因此，不會造成處理時間或處理成本之增加，另外，不會有損及裝置全體之動作可靠度之危險性，可以程式設計冗餘資訊。

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五、發明說明（23) 另外，利用分別€ fe不同位準之資料之2個程式單元 PMC，構成用來記憶1個位元之資訊之程式單位pu，所以如圖3所示，可以讓用以讀出程式單位pu中之資訊之程式感測放大器PSA之構造簡化。重施例2 在圖7中代表性的顯示實施例2 iMRAM裝置2中之包含冗餘構造之資料讀出動作有關之電路群。參照圖7，在依照實施例2之構造中，程式單元pMC在記憶器陣列1 0内，被配置成為共用正常記憶單元MC和備用記 fe單元S M C與記憶單元行。另外，各個程式單元ρ μ ◦非揮發性的記憶構成冗餘資訊之1位元資訊。只例如，程式信號XRAO、XRA1和XUSE之記憶分別使用程式單元PMCO〜PMC2。利用將通常資料寫入到正常記憶單元時之同樣之資料寫入動作，用來將冗餘資訊寫入到程式單元 PMC。亦即’在記憶器陣列1 〇，與實施例1同樣的配置有：正常 δ己fe單元M C ’被配置成為4列X 4行；備用記憶單元s M C，被配置成為1列X 4行；和程式單元pmc(PMCO〜PMC3)，被配置成為1列X 4行。亦即，在記憶器陣列丨〇全體，將具有同樣構造之備用記憶單元SMC，記憶單元…和程式單元PMC k 配置成為6列x 4行。在貫施例1之構造中，分別配置有位元線β L 〇〜β l 3和感測放大器SA1〜SA3 ’分別對應到由備用記憶單元Smc，正常記憶單元MC和程式單元PMC共用之記憶單元行。亦即，

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從程式單元PMC之資料讀出，與備用記憶單元SMC和正常記憶單元MC同樣的，利用位元線BL〇〜BL3和感測放大器sa〇〜SA3實行，此部份與實施例}之構造不同。利用此種方式’因為不需要配置從程式單元pMc讀出資料之專用路，所以可以使電路構造簡化。 …專用電 MRAM裝置2，當與MRAM裝置1比較時，其不同部份是具備列選擇電路25和行選擇電路35，用來代替列選擇電路2〇和行選擇電路30。MRAM裝置2之其他部份因為與實施例 MRAM裝置1相同，所以不再重複其詳細之說明。圖8是電路圖，用來表示實施例2之列選擇電路25之構造。參照圖8，列選擇電路25包含有備用解碼器8〇，和與正常列解碼器相當之列選擇閘RLG#〇〜RLG#3。 ” 備用解碼裔8 0，當與圖4所示之備用解碼器5 〇之構造比較時，其不同部份是更包含有··電晶體閘8丨，用來控=程式仏唬XRA0之傳達到閂鎖電路51 ;電晶體閘82，用私式信號乂1^1之傳達到閂鎖電路52 ;反相器83，用制信號SWLB反相；邏輯閘84，用來驅動備用字線I 壓；和電晶體閘85，用來控制程式信號XUSE之傳達電路62。另外，更配置有信號緩衝器9〇 ,用來依昭_ ρ 號SWLB驅動程式字線PWL。 …^# 控制信號SWLB至少在通常之資料讀出動作實行前，性化指定期間之Η位準，用來讀出程式單元pMC之記情^活料，亦即冗餘資訊。在控制信號SWLB之活性化期間二、

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569239 五、發明說明（27) " ' ----------^ =持在1其回應時’將節點N a和N b設定在L位準。另利用私式信號XUSE將備用列設定在L位準。利用此種 n 1 ^使電曰曰體6 〇之閘極維持為Η位準，用來使電晶體6 0 固疋式的成為ON狀態。 2用此種方式完成從程式單元讀出冗餘資訊，讀出于、貝成被=鎖電路保持在備用解碼器8 〇内。因此，在時刻士j以後衣置成為可使用狀態，可以實行通常之資料讀出。在蚪刻ts以後，當設定在輸入之列位址= m 之 ^刻tS〜⑴，與圖6同樣的，備用字線SWL被設定在 /化L位準），與正常記憶單元對應之字線WL〇選擇的被活性化成為Η位準。生其次，在時刻ti變化列位址，設定為^〇 ="厂和RAi = n〇t，。在此種情況，列位址RA0和RA1與程式信號XRa〇 *xrai 二;：^完全不一致，所以備用字線SWL維持為非活性狀4 (L位準）。另外，在回應列位址之變化時，代替 WL 0者，使WL1選擇性的活性化（H位準）。、’ 然後，在時刻t2，使列位址更進一步的 ⑽抓丫。在此種狀態，因為不良記憶擇^所以備用字線SWL被活性化成為H位準，字線社〇〜之各個被非活性化成為L位準。因此，與實施⑷同樣的，利用備用列替換和修復含有缺陷記憶單元之列’藉以能夠實行正常之讀出動作。氏。6 G早兀另外，依照實施例2之構造時，可以將程式翠元服配置 C:\2D-00DE\9]·]1\9]]20558.ptd 569239 五、發明說明（28) ^ ------ 在：it器陣列10内’使其與正常記憶單元mc和備用記憶單兀SMC共用相同之位元線BL0〜⑽和感測放大器〜 SA3。利用此種方式，因為不需要特別設置從程式單元讀出冗餘資訊之專用之感測放大器，所以可以減小電路面積。另外，在本實施例中代表性顯示之構造是設有備用列，以記憶單元列為單位實行冗餘替換，但是對於利用備用行之以記憶單元行為單位之冗餘替換，和利用備用資料線之以資料線塊為單位之冗餘替換，亦可以利用同樣之構造進行冗餘資訊之記憶.讀出，和根據冗餘資訊之位址判定。元件編號之說明 1、2 MRAM裝置 10 記憶器陣列 20 '25 列選擇電路 30、35 行選擇電路 40 程式資訊讀出電路 45 電源投入檢測電路 50、80 備用解碼器 51 ^ 52 > 62 閂鎖電路 ATR 、 ATR0 、 ATR1 存取電晶 BL0 〜BL3 位元線 CA0 、 CA1 行位址 ΕΙ/0 外部I/O MC 正# C憶單元 PMC0 〜PMC6 程式單元體

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569239 圖式簡單說明圖1是古構造。塊圖’用來表示本發明之實施例1之MRAM裝置之 =2A和2B是概念圖，用來說明圖j所示之電源投入檢測笔路之動作。圖3疋電路圖，用來表示圖丨所示之程式感測放大器之構電路圖’用來表示圖1所示之列選擇電路之構造。電路圖，用來說明圖1所示之行選擇電路之構造。回疋動作波形圖，用來說明實施例1之狀―裝置之動〇 Q 7 曰 jj 二疋方塊圖’用來表示本發明之實施例2iMRAM裝置之造 ° 路圖’用來表示實施例2之列選擇電路之構造。二1 ίΓ/路圖，用來表示實施例2之行選擇電路之構造。二。疋動作波形圖，用來說明實施形態2之〇〇裝置之 =ί匕Γ略圖’用來表示MT j記憶單元之構造。 :疋既略圖，帛來說明從MT J記憶單元讀出之資料讀圖1 3是概念圖作0 用來說明對MTJ記憶單元之資料寫入動

圖1 4是概念圖，用之資料寫入電流與隨圖1 5疋概略方塊圖來說明對MTJ記憶單元之資料寫入時道磁阻元件之磁化方向之關係。 ’用來表示具備有冗餘構造之習知之

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Claims

569239 六、申請專利範圍 1. 一種薄膜磁性體記憶裝置，其特徵是具備有：記憶器陣列，具有被配置成為行列狀之多個正常記憶單元，和用以替換修復上述多個正常記憶單元中之缺陷記憶單元之多個備用記憶單元；多個程式單位，分別用來記憶上述之替換修復所使用之冗餘資訊之1個位元；程式資訊讀出部，在資料讀出動作之實行前，用來從上述之多個程式單位中讀出上述之冗餘資訊；選擇電路，依照上述之程式資訊讀出部所讀出之上述冗餘資訊和被輸入之位址信號，用來控制對上述之多個正常記憶單元和上述之多個備用記憶單元之存取；上述之各個程式單位具2個之程式單元，分別具有與上述之正常記憶單元和上述之備用記憶單元同樣之構造；和上述之2個程式單元分別記憶不同位準之資料。 2. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其中上述之程式資訊讀出部包含有：電源投入檢測電路，用來檢測電源投入；和多個程式資訊讀出單位，被設置成分別與上述之多個程式單位對應，各個在回應上述之電源投入時，讀出被記憶在對應之程式單位之資訊。 3. 如申請專利範圍第2項之薄膜磁性體記憶裝置，其中上述之各個程式單元具有串聯連接之：磁阻元件，依照磁性寫入之記憶資料之位準，變化其電阻值；和存取元件，在回應上述之電源投入時進行ON ;

C:\2D-mDE\91-ll\91120558.ptd 第36頁 569239 六、申請專利範圍上述之各個程式資訊讀出單位包含有：第1和第2節點，分別經由對應之2個程式單元，形成與指定之固定電壓連接；電流供給部，用來對上述之第1和第2節點之各個供給指定之電流；和感測放大器，用來對上述之第1和第2電壓差進行放大，依照被記憶在上述對應之程式單位之資訊，用來產生電壓。 4.如申請專利範圍第1項之薄膜磁性體記憶裝置，其中上述之多個備用記憶單元被配置成用來構成1個以上之備用記憶單元列；上述之程式單元被配置成用來構成1個以上之程式記憶單元列；上述之薄膜磁性體記憶裝置更具備有：字線，被設在上述之正常記憶單元之每一個列；備用字線，被設在上述之備用記憶單元之每一個列；和程式字線，被設在上述之程式記憶單元之每一個列，至少在上述資料讀出動作之指定期間被活性化；上述之正常記憶單元具有串聯連接之：磁阻元件，依照被磁性寫入之記憶資料之位準，變化其電阻；和存取元件，在回應對應之字線之活性化時進行ON ; 上述之備用記憶單元具有串聯連接之與上述之正常記憶單元相同之磁阻元件，和在回應對應之程式字線之活性化時進行ON之存取元件；和

II

1 ft II 11

C:\2D-CODE\91-ll\91120558.ptd 第37頁 569239 六、申請專利範圍上述之選擇電路依照上述之位址信號和上述之冗餘資訊，用來控制上述之多個字線和上述之備用字線之活性化。 5. 如申請專利範圍第4項之薄膜磁性體記憶裝置，其中上述之程式資訊讀出部包含有電源投入檢測電路用來檢測電源投入；上述之程式字線在回應上述之電源投入時、被活性化上述之指定期間；上述之選擇電路包含有閂鎖電路，在電源投入期間中，用來保持從上述之多個程式單位讀出之上述冗餘資訊。 6. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其中上述之程式資訊讀出部包含有：電源投入檢測電路’用來檢測電源投入，和程式資訊讀出單位，在回應上述之電源投入檢測電路之輸出時，在上述電源投入後之指定期間中，從上述之多個程式單元讀出上述之冗餘資訊；上述之選擇電路包含有閂鎖電路，在電源投入之期間中，用來保持從上述之多個程式單位讀出之上述冗餘資訊。 7. —種薄膜磁性體記憶裝置，其特徵是具備有：記憶器陣列，具有被配置成為行列狀之：多個正常記憶單元；多個備用記憶單元，用來替換修復上述多個記憶單元中之缺陷記憶單元；和多個程式單元，用來記憶上述之替換修復所使用之冗餘資訊；

C:\2D-CODE\9Ml\91120558.ptd 第38頁 569239 々、申請專利範圍資料線，被上述之多個正常記憶單元，上述之多個備用記憶單元和上述之多個程式單元共用；資料讀出電路，經由上述之資料線，用來從上述之多個正常記憶單元，上述之多個備用記憶單元和上述之多個程式單元中讀出資料；和選擇電路，含有閂鎖電路，在資料讀出動作之實行前，用來保持利用上述之資料讀出電路從上述之多個程式單元中讀出之上述冗餘資訊；上述之選擇電路依照位址信號和上述之閃鎖電路所保持之上述冗餘資訊，用控制對上述之多個正常記憶單元和上述之多個備用記憶單元之存取。 8.如申請專利範圍第7項之薄膜磁性體記憶裝置，其中上述之多個正常記憶單元，上述之多個備有記憶單元，和上述之多個程式單元分別構成多個正常記憶單元列，1 個以上之備用記憶單元列，和1個以上之程式記憶單元列，配置成共用記憶單元列；上述之薄膜磁性體記憶裝置更具備有：字線，被設在上述之每一個正常記憶單元列；備用字線，被設在上述之每一個備用記憶單元列；和程式字線，被設在上述之每一個程式單元列，在上述之資料讀出動作前之指定期間被活性化；上述之資料線被設在上述之每一個記憶單元列；和上述之選擇電路，在上述之指定期間，經由上述之資料線接受上述之冗餘資訊，和在資料讀出動作時，依照上述

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