JP2002334599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 短絡不良を短時間で検出できる半導体記憶装
置を提供する。 【解決手段】 試験信号ＴＥを“Ｈ”にすると、ＯＲ３
１ｋによってすべてのサブアレイ１０ｋが選択され、Ａ
ＮＤ３２ｉによってすべてのワード線ＷＬｉは非選択状
態にされる。また、ＯＲ３４，３５によってサブアレイ
１０中のすべてのドレイン線ＤＬが電源電位ＭＣＤに接
続され、ＯＲ３６ｊによってすべてのソース線ＳＬがビ
ット線ＢＬを介してデータ線ＤＴＬに接続される。更に
データ線ＤＴＬは、ＮＭＯＳ２４を介して接地電位ＧＮ
Ｄに接続される。この時、すべてのメモリセル１１は非
選択状態であるので、短絡不良が無ければこのメモリセ
ル１１の内容に拘らず短絡電流の発生はない。もしもド
レイン線ＤＬとソース線ＳＬが短絡していれば、その短
絡箇所を介して電源電位ＭＣＤから接地電位ＧＮＤに電
流が流れる。
置を提供する。 【解決手段】 試験信号ＴＥを“Ｈ”にすると、ＯＲ３
１ｋによってすべてのサブアレイ１０ｋが選択され、Ａ
ＮＤ３２ｉによってすべてのワード線ＷＬｉは非選択状
態にされる。また、ＯＲ３４，３５によってサブアレイ
１０中のすべてのドレイン線ＤＬが電源電位ＭＣＤに接
続され、ＯＲ３６ｊによってすべてのソース線ＳＬがビ
ット線ＢＬを介してデータ線ＤＴＬに接続される。更に
データ線ＤＴＬは、ＮＭＯＳ２４を介して接地電位ＧＮ
Ｄに接続される。この時、すべてのメモリセル１１は非
選択状態であるので、短絡不良が無ければこのメモリセ
ル１１の内容に拘らず短絡電流の発生はない。もしもド
レイン線ＤＬとソース線ＳＬが短絡していれば、その短
絡箇所を介して電源電位ＭＣＤから接地電位ＧＮＤに電
流が流れる。
Description
【０００１】
【発明の属する技術分野】本発明は、書き込みが可能な
不揮発性の半導体記憶装置、特にその試験機能に関する
ものである。
不揮発性の半導体記憶装置、特にその試験機能に関する
ものである。
【０００２】
【従来の技術】図２は、従来の半導体記憶装置の一例を
示す構成図である。この半導体記憶装置は、データを記
憶するための複数のサブアレイ１０ｋ（ｋ＝０〜ｐ）を
有している。各サブアレイ１０ｋは同一構成で、サブア
レイ１００に示すように、平行に配置された複数のワー
ド線ＷＬｉ（ｉ＝０〜ｍ）と、これに交差して配置され
た複数のドレイン線ＤＬｊ（ｊ＝０〜ｎ）を有してい
る。更に、各ドレイン線ＤＬｊ，ＤＬｊ＋１間には、ソ
ース線ＳＬｊが平行に配置されている。
示す構成図である。この半導体記憶装置は、データを記
憶するための複数のサブアレイ１０ｋ（ｋ＝０〜ｐ）を
有している。各サブアレイ１０ｋは同一構成で、サブア
レイ１００に示すように、平行に配置された複数のワー
ド線ＷＬｉ（ｉ＝０〜ｍ）と、これに交差して配置され
た複数のドレイン線ＤＬｊ（ｊ＝０〜ｎ）を有してい
る。更に、各ドレイン線ＤＬｊ，ＤＬｊ＋１間には、ソ
ース線ＳＬｊが平行に配置されている。
【０００３】各ワード線ＷＬｉ、ドレイン線ＤＬｊ及び
ソース線ＳＬｊの交差箇所には、メモリセル１１Ｅi,j
が配置され、各ワード線ＷＬｉ、ドレイン線ＤＬｊ＋１
及びソース線ＳＬｊの交差箇所には、メモリセル１１Ｏ
i,j が配置されている（以下、構成要素を具体的に指定
する場合以外は、ｉ，ｊ等の添字は省略する）。
ソース線ＳＬｊの交差箇所には、メモリセル１１Ｅi,j
が配置され、各ワード線ＷＬｉ、ドレイン線ＤＬｊ＋１
及びソース線ＳＬｊの交差箇所には、メモリセル１１Ｏ
i,j が配置されている（以下、構成要素を具体的に指定
する場合以外は、ｉ，ｊ等の添字は省略する）。
【０００４】メモリセル１１Ｅ，１１Ｏは、浮遊ゲート
電極を有する電界効果トランジスタ（以下、「ＦＥＴ」
という）で、各メモリセル１１Ｅ，１１Ｏの制御ゲート
電極、ドレイン電極及びソース電極は、それぞれ対応す
るワード線ＷＬ、ドレイン線ＤＬ及びソース線ＳＬに接
続されている。メモリセル１１Ｅ，１１Ｏは、未書き込
み状態では浮遊ゲート電極に電荷が存在せず、閾値電圧
が低くなってオン状態となる。また、制御ゲート電極及
びドレイン電極に高電圧を印加して書き込みを行うと、
浮遊ゲート電極に電荷が蓄積されて閾値電圧が上昇し、
メモリセル１１Ｅ，１１Ｏはオフ状態となる。これによ
り、電源を切断しても記憶内容が保存されるようになっ
ている。
電極を有する電界効果トランジスタ（以下、「ＦＥＴ」
という）で、各メモリセル１１Ｅ，１１Ｏの制御ゲート
電極、ドレイン電極及びソース電極は、それぞれ対応す
るワード線ＷＬ、ドレイン線ＤＬ及びソース線ＳＬに接
続されている。メモリセル１１Ｅ，１１Ｏは、未書き込
み状態では浮遊ゲート電極に電荷が存在せず、閾値電圧
が低くなってオン状態となる。また、制御ゲート電極及
びドレイン電極に高電圧を印加して書き込みを行うと、
浮遊ゲート電極に電荷が蓄積されて閾値電圧が上昇し、
メモリセル１１Ｅ，１１Ｏはオフ状態となる。これによ
り、電源を切断しても記憶内容が保存されるようになっ
ている。
【０００５】各ドレイン線ＤＬｊは、それぞれＮチャネ
ルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１
２ｊを介して電源電位ＭＣＤに接続されている。また、
偶数番目のＮＭＯＳ１２ｊのゲートは、２入力の論理積
ゲート（以下、「ＡＮＤ」という）１３の出力側に接続
され、奇数番目のＮＭＯＳ１２ｊのゲートは、２入力の
ＡＮＤ１４の出力側に接続されている。
ルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１
２ｊを介して電源電位ＭＣＤに接続されている。また、
偶数番目のＮＭＯＳ１２ｊのゲートは、２入力の論理積
ゲート（以下、「ＡＮＤ」という）１３の出力側に接続
され、奇数番目のＮＭＯＳ１２ｊのゲートは、２入力の
ＡＮＤ１４の出力側に接続されている。
【０００６】各ソース線ＳＬｊは、それぞれＮＭＯＳ１
５ｊを介してビット線ＢＬｊに接続されている。各ＮＭ
ＯＳ１５ｊのゲートとＡＮＤ１３，１４の第１の入力側
には、サブアレイ選択信号Ｓｋ（サブアレイ１００の場
合は、ｋ＝０）が共通に与えられるようになっている。
ＡＮＤ１３，１４の第２の入力側には、偶数選択信号Ｙ
Ｅ及び奇数選択信号ＹＤがそれぞれ与えられ、各ワード
線ＷＬｉには、それぞれワード線選択信号Ｘｉが与えら
れるようになっている。
５ｊを介してビット線ＢＬｊに接続されている。各ＮＭ
ＯＳ１５ｊのゲートとＡＮＤ１３，１４の第１の入力側
には、サブアレイ選択信号Ｓｋ（サブアレイ１００の場
合は、ｋ＝０）が共通に与えられるようになっている。
ＡＮＤ１３，１４の第２の入力側には、偶数選択信号Ｙ
Ｅ及び奇数選択信号ＹＤがそれぞれ与えられ、各ワード
線ＷＬｉには、それぞれワード線選択信号Ｘｉが与えら
れるようになっている。
【０００７】ビット線ＢＬ０は、ＮＭＯＳ２１０を介し
てデータ線ＤＴＬ０に接続され、ビット線ＢＬｎは、Ｎ
ＭＯＳ２２ｎを介してデータ線ＤＴＬ１に接続されてい
る。また、ビット線ＢＬ１〜ＢＬn-1 は、それぞれＮＭ
ＯＳ２１１〜２１n-1 とＮＭＯＳ２２１〜２２n-1 を介
して、データ線ＤＴＬ０，ＤＴＬ１に共通接続されてい
る。各ＮＭＯＳ２１ｊとＮＭＯＳ２２j+1 のゲートに
は、それぞれビット線選択信号Ｙｊが与えられるように
なっている。
てデータ線ＤＴＬ０に接続され、ビット線ＢＬｎは、Ｎ
ＭＯＳ２２ｎを介してデータ線ＤＴＬ１に接続されてい
る。また、ビット線ＢＬ１〜ＢＬn-1 は、それぞれＮＭ
ＯＳ２１１〜２１n-1 とＮＭＯＳ２２１〜２２n-1 を介
して、データ線ＤＴＬ０，ＤＴＬ１に共通接続されてい
る。各ＮＭＯＳ２１ｊとＮＭＯＳ２２j+1 のゲートに
は、それぞれビット線選択信号Ｙｊが与えられるように
なっている。
【０００８】データ線ＤＴＬ０，ＤＴＬ１は、それぞれ
センスアンプ（ＳＡ）２３０，２３ １の入力側に接続さ
れている。センスアンプ２３０，２３１は、チップ選択
信号ＣＥが与えられたときに、それぞれデータ線ＤＴＬ
０，ＤＴＬ１の信号を増幅して、所定の論理レベルのデ
ータＤ０，Ｄ１を出力するものである。
センスアンプ（ＳＡ）２３０，２３ １の入力側に接続さ
れている。センスアンプ２３０，２３１は、チップ選択
信号ＣＥが与えられたときに、それぞれデータ線ＤＴＬ
０，ＤＴＬ１の信号を増幅して、所定の論理レベルのデ
ータＤ０，Ｄ１を出力するものである。
【０００９】このような半導体記憶装置は、未書き込み
状態ではすべてのメモリセル１１Ｅ，１１Ｏがオン状態
であり、記憶データは“１”となっている。データを書
き込む時には、図示しない書き込み対象のアドレスとデ
ータをセットし、図示しない書き込み制御信号を与え
る。これにより、図示しないアドレスデコーダによっ
て、対応するメモリセル１１Ｅ，１１Ｏを選択するため
の、サブアレイ選択信号Ｓｋ、偶数選択信号ＹＥまたは
奇数選択信号ＹＤ、ビット線選択信号Ｙｊ、及びワード
線選択信号Ｘｉが生成され、データの書き込みが行われ
る。そして、“１”が書き込まれたメモリセル１１はオ
ン状態のままとなり、“０”が書き込まれたメモリセル
１１はオフ状態となる。
状態ではすべてのメモリセル１１Ｅ，１１Ｏがオン状態
であり、記憶データは“１”となっている。データを書
き込む時には、図示しない書き込み対象のアドレスとデ
ータをセットし、図示しない書き込み制御信号を与え
る。これにより、図示しないアドレスデコーダによっ
て、対応するメモリセル１１Ｅ，１１Ｏを選択するため
の、サブアレイ選択信号Ｓｋ、偶数選択信号ＹＥまたは
奇数選択信号ＹＤ、ビット線選択信号Ｙｊ、及びワード
線選択信号Ｘｉが生成され、データの書き込みが行われ
る。そして、“１”が書き込まれたメモリセル１１はオ
ン状態のままとなり、“０”が書き込まれたメモリセル
１１はオフ状態となる。
【００１０】次に、例えばサブアレイ１００のメモリセ
ル１１Ｅ0,0 ，１１Ｏ0,1 のデータを読み出す場合、サ
ブアレイ選択信号Ｓ０によってサブアレイ１００を選択
すると共に、ワード線選択信号Ｘ０によってワード線Ｗ
Ｌ０を駆動する。更に、偶数選択信号ＹＥとビット線選
択信号Ｙ０が与えられる。
ル１１Ｅ0,0 ，１１Ｏ0,1 のデータを読み出す場合、サ
ブアレイ選択信号Ｓ０によってサブアレイ１００を選択
すると共に、ワード線選択信号Ｘ０によってワード線Ｗ
Ｌ０を駆動する。更に、偶数選択信号ＹＥとビット線選
択信号Ｙ０が与えられる。
【００１１】これにより、サブアレイ１００中のワード
線ＷＬ０と偶数番目のドレイン線ＤＬｊに接続されたメ
モリセル１１Ｅ0,j ，１１Ｏ0,j の状態が、ソース線Ｓ
ＬｊからＮＭＯＳ１５ｊを介してビット線ＢＬｊに読み
出される。更に、ビット線選択信号Ｙ０によってビット
線ＢＬ０，ＢＬ１が選択され、データ線ＤＴＬ０，ＤＴ
Ｌ１にそれぞれ接続される。そして、センスアンプ２３
０，２３１によって、データ線ＤＴＬ０，ＤＴＬ１のレ
ベルが論理レベルに増幅され、データＤ０，Ｄ１が出力
される。
線ＷＬ０と偶数番目のドレイン線ＤＬｊに接続されたメ
モリセル１１Ｅ0,j ，１１Ｏ0,j の状態が、ソース線Ｓ
ＬｊからＮＭＯＳ１５ｊを介してビット線ＢＬｊに読み
出される。更に、ビット線選択信号Ｙ０によってビット
線ＢＬ０，ＢＬ１が選択され、データ線ＤＴＬ０，ＤＴ
Ｌ１にそれぞれ接続される。そして、センスアンプ２３
０，２３１によって、データ線ＤＴＬ０，ＤＴＬ１のレ
ベルが論理レベルに増幅され、データＤ０，Ｄ１が出力
される。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、次のような課題があった。未書き
込み状態となっている場合のメモリセル１１Ｅ，１１Ｏ
は、すべてオン状態となっている。このため、パターン
の欠陥により、隣接するドレイン線ＤＬとソース線ＳＬ
が短絡していても、これを検出することができない。こ
れを検出するには、すべてのメモリセル１１Ｅ，１１Ｏ
に“０”のデータを書き込み、これらのメモリセル１１
Ｅ，１１Ｏのデータを順次読み出して、正しく“０”の
データが書き込まれたか否かを判定する必要がある。更
に、欠陥の有無をチェックした後、メモリセル表面に紫
外線を照射して、各メモリセル１１Ｅ，１１Ｏを未書き
込み状態に戻す必要があり、製品の試験に長時間を要す
るという課題があった。
半導体記憶装置では、次のような課題があった。未書き
込み状態となっている場合のメモリセル１１Ｅ，１１Ｏ
は、すべてオン状態となっている。このため、パターン
の欠陥により、隣接するドレイン線ＤＬとソース線ＳＬ
が短絡していても、これを検出することができない。こ
れを検出するには、すべてのメモリセル１１Ｅ，１１Ｏ
に“０”のデータを書き込み、これらのメモリセル１１
Ｅ，１１Ｏのデータを順次読み出して、正しく“０”の
データが書き込まれたか否かを判定する必要がある。更
に、欠陥の有無をチェックした後、メモリセル表面に紫
外線を照射して、各メモリセル１１Ｅ，１１Ｏを未書き
込み状態に戻す必要があり、製品の試験に長時間を要す
るという課題があった。
【００１３】また、データ消去用の紫外線照射窓を持た
ないＯＴＰ（１回だけ書き込みが可能な不揮発性の半導
体記憶装置）では、ウエハ状態での試験の後、組立工程
でのストレス等によってドレイン線ＤＬとソース線ＳＬ
が短絡した場合、その不良を検出することができないと
いう課題があった。
ないＯＴＰ（１回だけ書き込みが可能な不揮発性の半導
体記憶装置）では、ウエハ状態での試験の後、組立工程
でのストレス等によってドレイン線ＤＬとソース線ＳＬ
が短絡した場合、その不良を検出することができないと
いう課題があった。
【００１４】本発明は、前記従来技術が持っていた課題
を解決し、ドレイン線ＤＬとソース線ＳＬが短絡するこ
とによる不良を、容易に検出することができる試験機能
を備えた半導体記憶装置を提供するものである。
を解決し、ドレイン線ＤＬとソース線ＳＬが短絡するこ
とによる不良を、容易に検出することができる試験機能
を備えた半導体記憶装置を提供するものである。
【００１５】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、平行に配置された複数
のワード線と、前記ワード線に交差して交互に平行に配
置された複数のドレイン線及びソース線と、制御ゲート
電極、ドレイン電極及びソース電極がそれぞれ前記ワー
ド線、ドレイン線及びソース線に接続され、該ドレイン
電極とソース電極間の導通状態が浮遊ゲート電極上の電
荷量で決定されるＦＥＴで構成された複数のメモリセル
とを備えた半導体記憶装置において、試験信号が与えら
れると、前記複数のワード線を非選択状態に設定すると
共に、前記複数のドレイン線及びソース線をそれぞれ第
１及び第２の電源電位に接続する試験回路を設けてい
る。
に、本発明の内の第１の発明は、平行に配置された複数
のワード線と、前記ワード線に交差して交互に平行に配
置された複数のドレイン線及びソース線と、制御ゲート
電極、ドレイン電極及びソース電極がそれぞれ前記ワー
ド線、ドレイン線及びソース線に接続され、該ドレイン
電極とソース電極間の導通状態が浮遊ゲート電極上の電
荷量で決定されるＦＥＴで構成された複数のメモリセル
とを備えた半導体記憶装置において、試験信号が与えら
れると、前記複数のワード線を非選択状態に設定すると
共に、前記複数のドレイン線及びソース線をそれぞれ第
１及び第２の電源電位に接続する試験回路を設けてい
る。
【００１６】第１の発明によれば、以上のように半導体
記憶装置を構成したので、次のような作用が行われる。
試験信号が与えられると、試験回路によって、すべての
ワード線が非選択状態に設定され、すべてのメモリセル
はその記憶内容に拘らずオフ状態となる。一方、すべて
のドレイン線は第１の電源電位に接続され、すべてのソ
ース線は第２の電源電位に接続される。従って、もしも
ドレイン線とソース線が短絡していると短絡電流が流
れ、短絡不良の存在を検出することができる。
記憶装置を構成したので、次のような作用が行われる。
試験信号が与えられると、試験回路によって、すべての
ワード線が非選択状態に設定され、すべてのメモリセル
はその記憶内容に拘らずオフ状態となる。一方、すべて
のドレイン線は第１の電源電位に接続され、すべてのソ
ース線は第２の電源電位に接続される。従って、もしも
ドレイン線とソース線が短絡していると短絡電流が流
れ、短絡不良の存在を検出することができる。
【００１７】第２の発明は、第１と同様の半導体記憶装
置において、試験信号が与えられると、複数のワード線
を非選択状態に設定すると共に、アドレス信号に基づい
て該当するドレイン線とソース線をそれぞれ第１及び第
２の電源電位に接続する試験回路を設けている。
置において、試験信号が与えられると、複数のワード線
を非選択状態に設定すると共に、アドレス信号に基づい
て該当するドレイン線とソース線をそれぞれ第１及び第
２の電源電位に接続する試験回路を設けている。
【００１８】第２の発明によれば、次のような作用が行
われる。試験信号が与えられると、試験回路によって、
すべてのワード線が非選択状態に設定され、すべてのメ
モリセルはその記憶内容に拘らずオフ状態となる。一
方、アドレス信号によって選択されたドレイン線が第１
の電源電位に接続され、ソース線が第２の電源電位に接
続される。従って、選択されたドレイン線とソース線が
短絡していると短絡電流が流れ、短絡不良箇所を検出す
ることができる。
われる。試験信号が与えられると、試験回路によって、
すべてのワード線が非選択状態に設定され、すべてのメ
モリセルはその記憶内容に拘らずオフ状態となる。一
方、アドレス信号によって選択されたドレイン線が第１
の電源電位に接続され、ソース線が第２の電源電位に接
続される。従って、選択されたドレイン線とソース線が
短絡していると短絡電流が流れ、短絡不良箇所を検出す
ることができる。
【００１９】第３の発明は、第１または第２の発明にお
ける試験回路を、試験信号と共に一定時間だけ与えられ
るパルス信号に基づいてソース線を第２の電源電位に接
続すると共に、該ソース線の電位を検出して出力するよ
うに構成している、
ける試験回路を、試験信号と共に一定時間だけ与えられ
るパルス信号に基づいてソース線を第２の電源電位に接
続すると共に、該ソース線の電位を検出して出力するよ
うに構成している、
【００２０】第３の発明によれば、次のような作用が行
われる。ドレイン線とソース線が短絡していなければ、
ソース線の電位は第２の電源電位となる。もしも、ドレ
イン線とソース線が短絡していると、パルス信号が除去
された後、ソース線の電位は第１の電源電位に上昇す
る。
われる。ドレイン線とソース線が短絡していなければ、
ソース線の電位は第２の電源電位となる。もしも、ドレ
イン線とソース線が短絡していると、パルス信号が除去
された後、ソース線の電位は第１の電源電位に上昇す
る。
【００２１】第４の発明は、第１〜第３の発明における
記試験回路の構成要素として、ドレイン電極及びソース
電極がそれぞれ前記ソース線及び第２の電源電位に接続
され、ゲート電極に与えられる前記試験信号によって該
ドレイン電極とソース電極の間がオン状態となるＭＯＳ
トランジスタを用いている。
記試験回路の構成要素として、ドレイン電極及びソース
電極がそれぞれ前記ソース線及び第２の電源電位に接続
され、ゲート電極に与えられる前記試験信号によって該
ドレイン電極とソース電極の間がオン状態となるＭＯＳ
トランジスタを用いている。
【００２２】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す半導体記憶装置の構成図であ
り、図２中の要素と共通の要素には共通の符号が付され
ている。
明の第１の実施形態を示す半導体記憶装置の構成図であ
り、図２中の要素と共通の要素には共通の符号が付され
ている。
【００２３】この半導体記憶装置は、図２と同様にデー
タを記憶するための複数のサブアレイ１０ｋ（ｋ＝０〜
ｐ）を有している。即ち、各サブアレイ１０ｋは同一構
成で、サブアレイ１００に詳細を示すように、平行に配
置された複数のワード線ＷＬｉ（ｉ＝０〜ｍ）と、これ
に交差して配置された複数のドレイン線ＤＬｊ（ｊ＝０
〜ｎ）を有している。更に、各ドレイン線ＤＬｊ，ＤＬ
ｊ＋１間には、ソース線ＳＬｊが平行に配置されてい
る。
タを記憶するための複数のサブアレイ１０ｋ（ｋ＝０〜
ｐ）を有している。即ち、各サブアレイ１０ｋは同一構
成で、サブアレイ１００に詳細を示すように、平行に配
置された複数のワード線ＷＬｉ（ｉ＝０〜ｍ）と、これ
に交差して配置された複数のドレイン線ＤＬｊ（ｊ＝０
〜ｎ）を有している。更に、各ドレイン線ＤＬｊ，ＤＬ
ｊ＋１間には、ソース線ＳＬｊが平行に配置されてい
る。
【００２４】各ワード線ＷＬｉ、ドレイン線ＤＬｊ及び
ソース線ＳＬｊの交差箇所には、メモリセル１１Ｅi,j
が配置され、各ワード線ＷＬｉ、ドレイン線ＤＬｊ＋１
及びソース線ＳＬｊの交差箇所には、メモリセル１１Ｏ
i,j が配置されている。メモリセル１１Ｅ，１１Ｏは、
いずれも絶縁された浮遊ゲート電極を有するＦＥＴで、
各メモリセル１１Ｅ，１１Ｏの制御ゲート電極、ドレイ
ン電極及びソース電極は、それぞれ対応するワード線Ｗ
Ｌ、ドレイン線ＤＬ及びソース線ＳＬに接続されてい
る。
ソース線ＳＬｊの交差箇所には、メモリセル１１Ｅi,j
が配置され、各ワード線ＷＬｉ、ドレイン線ＤＬｊ＋１
及びソース線ＳＬｊの交差箇所には、メモリセル１１Ｏ
i,j が配置されている。メモリセル１１Ｅ，１１Ｏは、
いずれも絶縁された浮遊ゲート電極を有するＦＥＴで、
各メモリセル１１Ｅ，１１Ｏの制御ゲート電極、ドレイ
ン電極及びソース電極は、それぞれ対応するワード線Ｗ
Ｌ、ドレイン線ＤＬ及びソース線ＳＬに接続されてい
る。
【００２５】メモリセル１１Ｅ，１１Ｏは、浮遊ゲート
電極中の電荷の有無によって導通状態が変わることを利
用して、データを記憶するものである。即ち、未書き込
み状態では、メモリセル１１Ｅ，１１Ｏの浮遊ゲート電
極に電荷が存在せずに閾値電圧が低くなり、選択された
ときにオン状態となる。また、制御ゲート電極に高電圧
を印加して書き込みを行うと、浮遊ゲート電極に電荷が
蓄積されて閾値電圧が上昇し、メモリセル１１Ｅ，１１
Ｏは選択の有無に拘らずオフ状態となる。浮遊ゲート電
極は、制御ゲート電極、ドレイン電極及びソース電極か
ら完全に絶縁されているので、この浮遊ゲート電極に蓄
積された電荷は放電されず、電源を切断しても記憶内容
が保存されるようになっている。
電極中の電荷の有無によって導通状態が変わることを利
用して、データを記憶するものである。即ち、未書き込
み状態では、メモリセル１１Ｅ，１１Ｏの浮遊ゲート電
極に電荷が存在せずに閾値電圧が低くなり、選択された
ときにオン状態となる。また、制御ゲート電極に高電圧
を印加して書き込みを行うと、浮遊ゲート電極に電荷が
蓄積されて閾値電圧が上昇し、メモリセル１１Ｅ，１１
Ｏは選択の有無に拘らずオフ状態となる。浮遊ゲート電
極は、制御ゲート電極、ドレイン電極及びソース電極か
ら完全に絶縁されているので、この浮遊ゲート電極に蓄
積された電荷は放電されず、電源を切断しても記憶内容
が保存されるようになっている。
【００２６】各ドレイン線ＤＬｊは、それぞれＮＭＯＳ
１２ｊを介して電源電位ＭＣＤに接続されている。ま
た、偶数番目のＮＭＯＳ１２ｊのゲートは、２入力のＡ
ＮＤ１３の出力側に接続され、奇数番目のＮＭＯＳ１２
ｊのゲートは、２入力のＡＮＤ１４の出力側に接続され
ている。
１２ｊを介して電源電位ＭＣＤに接続されている。ま
た、偶数番目のＮＭＯＳ１２ｊのゲートは、２入力のＡ
ＮＤ１３の出力側に接続され、奇数番目のＮＭＯＳ１２
ｊのゲートは、２入力のＡＮＤ１４の出力側に接続され
ている。
【００２７】各ソース線ＳＬｊは、それぞれＮＭＯＳ１
５ｊを介してビット線ＢＬｊに接続されている。各ＮＭ
ＯＳ１５ｊのゲートとＡＮＤ１３，１４の第１の入力側
には、サブアレイ選択信号Ｓｋ（サブアレイ１００の場
合は、ｋ＝０）が共通に与えられるようになっている。
ＡＮＤ１３，１４の第２の入力側には、偶数選択信号Ｙ
Ｅ及び奇数選択信号ＹＤがそれぞれ与えられ、各ワード
線ＷＬｉには、それぞれワード線選択信号Ｘｉが与えら
れるようになっている。
５ｊを介してビット線ＢＬｊに接続されている。各ＮＭ
ＯＳ１５ｊのゲートとＡＮＤ１３，１４の第１の入力側
には、サブアレイ選択信号Ｓｋ（サブアレイ１００の場
合は、ｋ＝０）が共通に与えられるようになっている。
ＡＮＤ１３，１４の第２の入力側には、偶数選択信号Ｙ
Ｅ及び奇数選択信号ＹＤがそれぞれ与えられ、各ワード
線ＷＬｉには、それぞれワード線選択信号Ｘｉが与えら
れるようになっている。
【００２８】ビット線ＢＬ０は、ＮＭＯＳ２１０を介し
てデータ線ＤＴＬ０に接続され、ビット線ＢＬｎは、Ｎ
ＭＯＳ２２ｎを介してデータ線ＤＴＬ１に接続されてい
る。また、ビット線ＢＬ１〜ＢＬn-1 は、それぞれＮＭ
ＯＳ２１１〜２１n-1 とＮＭＯＳ２２１〜２２n-1 を介
して、データ線ＤＴＬ０，ＤＴＬ１に共通接続されてい
る。各ＮＭＯＳ２１ｊとＮＭＯＳ２２j+1 のゲート電極
には、それぞれビット線選択信号Ｙｊが与えられるよう
になっている。
てデータ線ＤＴＬ０に接続され、ビット線ＢＬｎは、Ｎ
ＭＯＳ２２ｎを介してデータ線ＤＴＬ１に接続されてい
る。また、ビット線ＢＬ１〜ＢＬn-1 は、それぞれＮＭ
ＯＳ２１１〜２１n-1 とＮＭＯＳ２２１〜２２n-1 を介
して、データ線ＤＴＬ０，ＤＴＬ１に共通接続されてい
る。各ＮＭＯＳ２１ｊとＮＭＯＳ２２j+1 のゲート電極
には、それぞれビット線選択信号Ｙｊが与えられるよう
になっている。
【００２９】データ線ＤＴＬ０，ＤＴＬ１は、それぞれ
ＮＭＯＳ２４０，２４１を介して接地電位ＧＮＤに接続
されると共に、それぞれＮＭＯＳ２５０，２５１を介し
てセンスアンプ２３０，２３１の入力側に接続されてい
る。センスアンプ２３０，２３１は、選択信号が与えら
れたときに、それぞれデータ線ＤＴＬ０，ＤＴＬ１の信
号を増幅して、論理レベルのデータＤ０，Ｄ１を出力す
るものである。
ＮＭＯＳ２４０，２４１を介して接地電位ＧＮＤに接続
されると共に、それぞれＮＭＯＳ２５０，２５１を介し
てセンスアンプ２３０，２３１の入力側に接続されてい
る。センスアンプ２３０，２３１は、選択信号が与えら
れたときに、それぞれデータ線ＤＴＬ０，ＤＴＬ１の信
号を増幅して、論理レベルのデータＤ０，Ｄ１を出力す
るものである。
【００３０】この半導体記憶装置には、試験信号ＴＥに
応じて各サブアレイ１０ｋ及びセンスアンプ２３０，２
３１等の動作を制御するための試験回路として、次のよ
うな論理ゲート等が追加されている。
応じて各サブアレイ１０ｋ及びセンスアンプ２３０，２
３１等の動作を制御するための試験回路として、次のよ
うな論理ゲート等が追加されている。
【００３１】即ち、図示しないアドレスデコーダでデコ
ードされた各サブアレイ選択信号ＳＳｋは、２入力の論
理和ゲート（以下、「ＯＲ」という）３１ｋの第１の入
力側に与えられ、第２の入力側にはテスト信号ＴＥが共
通に与えられるようになっている。これによって、各Ｏ
Ｒ３１ｋの出力側からサブアレイ選択信号Ｓｋが出力さ
れ、各サブアレイ１０ｋに与えられるようになってい
る。
ードされた各サブアレイ選択信号ＳＳｋは、２入力の論
理和ゲート（以下、「ＯＲ」という）３１ｋの第１の入
力側に与えられ、第２の入力側にはテスト信号ＴＥが共
通に与えられるようになっている。これによって、各Ｏ
Ｒ３１ｋの出力側からサブアレイ選択信号Ｓｋが出力さ
れ、各サブアレイ１０ｋに与えられるようになってい
る。
【００３２】図示しないアドレスデコーダでデコードさ
れた各ワード線選択信号ＸＸｉは、２入力のＡＮＤ３２
ｉのそれぞれの第１の入力側に与えられ、第２の入力側
には試験信号ＴＥをインバータ３３で反転した試験信号
／ＴＥが共通に与えられるようになっている。そして、
各ＡＮＤ３２ｉの出力側からワード線選択信号Ｘｉが出
力され、各サブアレイ１０ｋのワード線ＷＬｉに共通に
与えられるようになっている。
れた各ワード線選択信号ＸＸｉは、２入力のＡＮＤ３２
ｉのそれぞれの第１の入力側に与えられ、第２の入力側
には試験信号ＴＥをインバータ３３で反転した試験信号
／ＴＥが共通に与えられるようになっている。そして、
各ＡＮＤ３２ｉの出力側からワード線選択信号Ｘｉが出
力され、各サブアレイ１０ｋのワード線ＷＬｉに共通に
与えられるようになっている。
【００３３】また、図示しないアドレスデコーダでデコ
ードされた偶数選択信号ＹＹＥ及び奇数選択信号ＹＹＤ
は、それぞれ２入力のＯＲ３４，３５の第１の入力側に
与えられ、第２の入力側には試験信号ＴＥが共通に与え
られるようになっている。これによって、ＯＲ３４，３
５の出力側からそれぞれ偶数選択信号ＹＥ及び奇数選択
信号ＹＤが出力され、各サブアレイ１０ｋのＡＮＤ１
３，１４の第２の入力側に与えられるようになってい
る。
ードされた偶数選択信号ＹＹＥ及び奇数選択信号ＹＹＤ
は、それぞれ２入力のＯＲ３４，３５の第１の入力側に
与えられ、第２の入力側には試験信号ＴＥが共通に与え
られるようになっている。これによって、ＯＲ３４，３
５の出力側からそれぞれ偶数選択信号ＹＥ及び奇数選択
信号ＹＤが出力され、各サブアレイ１０ｋのＡＮＤ１
３，１４の第２の入力側に与えられるようになってい
る。
【００３４】更に、図示しないアドレスデコーダでデコ
ードされた各ビット線選択信号ＹＹｊは、２入力のＯＲ
３６ｊの第１の入力側に与えられ、第２の入力側には試
験信号ＴＥが共通に与えられるようになっている。そし
て、各ＯＲ３６ｊの出力側からビット線選択信号Ｙｊが
出力され、各ＮＭＯＳ２１ｊとＮＭＯＳ２２j+1 のゲー
ト電極に与えられるようになっている。
ードされた各ビット線選択信号ＹＹｊは、２入力のＯＲ
３６ｊの第１の入力側に与えられ、第２の入力側には試
験信号ＴＥが共通に与えられるようになっている。そし
て、各ＯＲ３６ｊの出力側からビット線選択信号Ｙｊが
出力され、各ＮＭＯＳ２１ｊとＮＭＯＳ２２j+1 のゲー
ト電極に与えられるようになっている。
【００３５】また、試験信号ＴＥはＮＭＯＳ２４０，２
４１のゲート電極に、試験信号／ＴＥはＮＭＯＳ２
５０，２５１のゲート電極に、それぞれ共通に与えられ
るようになっている。更に、試験信号／ＴＥとチップ選
択信号ＣＥは、２入力のＡＮＤ３７を介してセンスアン
プ２３０，２３１に、選択信号として与えられるように
なっている。
４１のゲート電極に、試験信号／ＴＥはＮＭＯＳ２
５０，２５１のゲート電極に、それぞれ共通に与えられ
るようになっている。更に、試験信号／ＴＥとチップ選
択信号ＣＥは、２入力のＡＮＤ３７を介してセンスアン
プ２３０，２３１に、選択信号として与えられるように
なっている。
【００３６】次に、図１の動作を、（１）テストモード
と、（２）通常モードに分けて説明する。
と、（２）通常モードに分けて説明する。
【００３７】（１） テストモード 試験信号ＴＥを“Ｈ”に設定する。これにより、試験信
号／ＴＥは“Ｌ”となり、ＮＭＯＳ２４０，２４１はオ
ン状態、ＮＭＯＳ２５０，２５１はオフ状態となり、デ
ータ線ＤＴＬ０，ＤＴＬ１はセンスアンプ２３０，２３
１から切り離されて接地電位ＧＮＤに接続される。
号／ＴＥは“Ｌ”となり、ＮＭＯＳ２４０，２４１はオ
ン状態、ＮＭＯＳ２５０，２５１はオフ状態となり、デ
ータ線ＤＴＬ０，ＤＴＬ１はセンスアンプ２３０，２３
１から切り離されて接地電位ＧＮＤに接続される。
【００３８】また、ＯＲ３１ｋから出力されるサブアレ
イ選択信号Ｓｋ、ＯＲ３４，３５から出力される偶数選
択信号ＹＥ及び奇数選択信号ＹＤ、及びＯＲ３６ｊから
出力されるビット線選択信号Ｙｊは、すべて“Ｈ”とな
る。これにより、すべてのサブアレイ１０中のドレイン
線ＤＬが電源電位ＭＣＤに接続され、ソース線ＳＬはビ
ット線ＢＬとデータ線ＤＴＬを介して接地電位ＧＮＤに
接続される。
イ選択信号Ｓｋ、ＯＲ３４，３５から出力される偶数選
択信号ＹＥ及び奇数選択信号ＹＤ、及びＯＲ３６ｊから
出力されるビット線選択信号Ｙｊは、すべて“Ｈ”とな
る。これにより、すべてのサブアレイ１０中のドレイン
線ＤＬが電源電位ＭＣＤに接続され、ソース線ＳＬはビ
ット線ＢＬとデータ線ＤＴＬを介して接地電位ＧＮＤに
接続される。
【００３９】一方、ＡＮＤ３２ｉから出力されるワード
線選択信号Ｘｉはすべて“Ｌ”となり、すべてのメモリ
セル１１Ｅ，１１Ｏは非選択状態となる。従って、メモ
リセル１１Ｅ，１１Ｏは、未書き込み／書き込み済みの
状態に関係なく、すべてオフ状態となる。従って、電源
電位ＭＣＤから流れ込む電流を調べることにより、ドレ
イン線ＤＬとソース線ＳＬ間の短絡等による不良を検出
することができる。
線選択信号Ｘｉはすべて“Ｌ”となり、すべてのメモリ
セル１１Ｅ，１１Ｏは非選択状態となる。従って、メモ
リセル１１Ｅ，１１Ｏは、未書き込み／書き込み済みの
状態に関係なく、すべてオフ状態となる。従って、電源
電位ＭＣＤから流れ込む電流を調べることにより、ドレ
イン線ＤＬとソース線ＳＬ間の短絡等による不良を検出
することができる。
【００４０】即ち、ドレイン線ＤＬとソース線ＳＬの間
に短絡が発生していれば、電源電位ＭＣＤから電流が流
れる。また、短絡が発生していなければ、電源電位ＭＣ
Ｄから電流は流れない。従って、電源電位ＭＣＤから流
れ込む電流の有無によって、不良検出が可能である。
に短絡が発生していれば、電源電位ＭＣＤから電流が流
れる。また、短絡が発生していなければ、電源電位ＭＣ
Ｄから電流は流れない。従って、電源電位ＭＣＤから流
れ込む電流の有無によって、不良検出が可能である。
【００４１】（２） 通常モード 試験信号ＴＥを“Ｌ”に設定する。これにより、ＮＭＯ
Ｓ２４０，２４１はオフ状態、及びＮＭＯＳ２５０，２
５１はオン状態となり、データ線ＤＴＬ０，ＤＴＬ１は
センスアンプ２３０，２３１に接続される。
Ｓ２４０，２４１はオフ状態、及びＮＭＯＳ２５０，２
５１はオン状態となり、データ線ＤＴＬ０，ＤＴＬ１は
センスアンプ２３０，２３１に接続される。
【００４２】一方、各ＡＮＤ３２ｉからは、それぞれワ
ード線選択信号ＸＸｉの論理レベルがそのままワード線
選択信号Ｘｉとして出力され、各サブアレイ１０のワー
ド線ＷＬｉに共通に与えられる。また、各ＯＲ３１ｋか
らは、それぞれサブアレイ選択信号ＳＳｋの論理レベル
がそのままサブアレイ選択信号Ｓｋとして出力され、各
サブアレイ１０ｋに与えられる。更に、ＯＲ３４，３５
から、それぞれ偶数選択信号ＹＹＥ及び奇数選択信号Ｙ
ＹＤの論理レベルが、そのまま偶数選択信号ＹＥ及び奇
数選択信号ＹＤとして出力され、ＯＲ３６ｊから、ビッ
ト線選択信号ＹＹｊの論理レベルがそのままビット選択
信号Ｙｊとして出力される。
ード線選択信号ＸＸｉの論理レベルがそのままワード線
選択信号Ｘｉとして出力され、各サブアレイ１０のワー
ド線ＷＬｉに共通に与えられる。また、各ＯＲ３１ｋか
らは、それぞれサブアレイ選択信号ＳＳｋの論理レベル
がそのままサブアレイ選択信号Ｓｋとして出力され、各
サブアレイ１０ｋに与えられる。更に、ＯＲ３４，３５
から、それぞれ偶数選択信号ＹＹＥ及び奇数選択信号Ｙ
ＹＤの論理レベルが、そのまま偶数選択信号ＹＥ及び奇
数選択信号ＹＤとして出力され、ＯＲ３６ｊから、ビッ
ト線選択信号ＹＹｊの論理レベルがそのままビット選択
信号Ｙｊとして出力される。
【００４３】従って、図２の従来の半導体記憶装置と同
様の構成になり、従来通りの方法で読み書きを行うこと
ができる。
様の構成になり、従来通りの方法で読み書きを行うこと
ができる。
【００４４】即ち、未書き込み状態ではすべてのメモリ
セル１１Ｅ，１１Ｏがオン状態であり、記憶データは
“１”となっている。データを書き込む時には、図示し
ない書き込み対象のアドレスとデータをセットし、図示
しない書き込み制御信号を与える。これにより、図示し
ないアドレスデコーダによって、対応するメモリセル１
１Ｅ，１１Ｏを選択するための、サブアレイ選択信号Ｓ
ｋ、偶数選択信号ＹＥまたは奇数選択信号ＹＤ、ビット
線選択信号Ｙｊ、及びワード線選択信号Ｘｉが生成さ
れ、データの書き込みが行われる。そして、“１”が書
き込まれたメモリセル１１はオン状態のままとなり、
“０”が書き込まれたメモリセル１１はオフ状態とな
る。
セル１１Ｅ，１１Ｏがオン状態であり、記憶データは
“１”となっている。データを書き込む時には、図示し
ない書き込み対象のアドレスとデータをセットし、図示
しない書き込み制御信号を与える。これにより、図示し
ないアドレスデコーダによって、対応するメモリセル１
１Ｅ，１１Ｏを選択するための、サブアレイ選択信号Ｓ
ｋ、偶数選択信号ＹＥまたは奇数選択信号ＹＤ、ビット
線選択信号Ｙｊ、及びワード線選択信号Ｘｉが生成さ
れ、データの書き込みが行われる。そして、“１”が書
き込まれたメモリセル１１はオン状態のままとなり、
“０”が書き込まれたメモリセル１１はオフ状態とな
る。
【００４５】次に、例えばサブアレイ１００のメモリセ
ル１１Ｅ0,0 ，１１Ｏ0,1 のデータを読み出す場合、サ
ブアレイ選択信号Ｓ０によってサブアレイ１００を選択
すると共に、ワード線選択信号Ｘ０によってワード線Ｗ
Ｌ０を駆動する。更に、偶数選択信号ＹＥとビット線選
択信号Ｙ０が与えられる。
ル１１Ｅ0,0 ，１１Ｏ0,1 のデータを読み出す場合、サ
ブアレイ選択信号Ｓ０によってサブアレイ１００を選択
すると共に、ワード線選択信号Ｘ０によってワード線Ｗ
Ｌ０を駆動する。更に、偶数選択信号ＹＥとビット線選
択信号Ｙ０が与えられる。
【００４６】これにより、サブアレイ１００中のワード
線ＷＬ０と偶数番目のドレイン線ＤＬｊに接続されたメ
モリセル１１Ｅ0,j ，１１Ｏ0,j の状態が、ソース線Ｓ
ＬｊからＮＭＯＳ１５ｊを介してビット線ＢＬｊに読み
出される。更に、ビット線選択信号Ｙ０によってビット
線ＢＬ０，ＢＬ１が選択され、データ線ＤＴＬ０，ＤＴ
Ｌ１にそれぞれ接続される。そして、センスアンプ２３
０，２３１によって、データ線ＤＴＬ０，ＤＴＬ１のレ
ベルが論理レベルに増幅され、データＤ０，Ｄ１が出力
される。
線ＷＬ０と偶数番目のドレイン線ＤＬｊに接続されたメ
モリセル１１Ｅ0,j ，１１Ｏ0,j の状態が、ソース線Ｓ
ＬｊからＮＭＯＳ１５ｊを介してビット線ＢＬｊに読み
出される。更に、ビット線選択信号Ｙ０によってビット
線ＢＬ０，ＢＬ１が選択され、データ線ＤＴＬ０，ＤＴ
Ｌ１にそれぞれ接続される。そして、センスアンプ２３
０，２３１によって、データ線ＤＴＬ０，ＤＴＬ１のレ
ベルが論理レベルに増幅され、データＤ０，Ｄ１が出力
される。
【００４７】以上のように、この第１の実施形態の半導
体記憶装置は、テストモード時に、試験信号ＴＥに基づ
いてすべてのメモリセル１１Ｅ，１１Ｏを非選択状態に
するためのＡＮＤ３２ｉと、すべてのドレイン線ＤＬを
電源電位ＭＣＤに接続するためのＯＲ３１ｋ，３４，３
５と、すべてのソース線ＳＬを接地電位ＧＮＤに接続す
るためのＮＭＯＳ２４０，２４１及びＯＲ３６ｊを有し
ている。これにより、テストモード時に電源電位ＭＣＤ
から流れる電流をチェックすることにより、ドレイン線
ＤＬとソース線ＳＬ間の短絡等による不良を、短時間で
確実に検出することができるという利点がある。
体記憶装置は、テストモード時に、試験信号ＴＥに基づ
いてすべてのメモリセル１１Ｅ，１１Ｏを非選択状態に
するためのＡＮＤ３２ｉと、すべてのドレイン線ＤＬを
電源電位ＭＣＤに接続するためのＯＲ３１ｋ，３４，３
５と、すべてのソース線ＳＬを接地電位ＧＮＤに接続す
るためのＮＭＯＳ２４０，２４１及びＯＲ３６ｊを有し
ている。これにより、テストモード時に電源電位ＭＣＤ
から流れる電流をチェックすることにより、ドレイン線
ＤＬとソース線ＳＬ間の短絡等による不良を、短時間で
確実に検出することができるという利点がある。
【００４８】（第２の実施形態）図３は、本発明の第２
の実施形態を示す半導体記憶装置の構成図であり、図１
中の要素と共通の要素には共通の符号が付されている。
この半導体記憶装置は、図１中のＯＲ３４，３５，３６
ｊを省略し、偶数選択信号ＹＹＥ、奇数選択信号ＹＹＤ
及びビット線選択信号ＹＹｊを、そのまま偶数選択信号
ＹＥ、奇数選択信号ＹＤ及びビット線選択信号Ｙｊとし
て入力するようにしたものである。その他の構成は、図
１と同様である。
の実施形態を示す半導体記憶装置の構成図であり、図１
中の要素と共通の要素には共通の符号が付されている。
この半導体記憶装置は、図１中のＯＲ３４，３５，３６
ｊを省略し、偶数選択信号ＹＹＥ、奇数選択信号ＹＹＤ
及びビット線選択信号ＹＹｊを、そのまま偶数選択信号
ＹＥ、奇数選択信号ＹＤ及びビット線選択信号Ｙｊとし
て入力するようにしたものである。その他の構成は、図
１と同様である。
【００４９】このような半導体記憶装置では、テストモ
ード時に、ＡＮＤ３２ｉによってすべてのメモリセル１
１Ｅ，１１Ｏが非選択状態に設定される。一方、偶数選
択信号ＹＹＥ及び奇数選択信号ＹＹＤによって、電源電
位ＭＣＤに接続するドレイン線ＤＬが選択される。ま
た、ビット線選択信号ＹＹｊによって接地電位ＧＮＤに
接続するビット線ＢＬが選択される。従って、選択され
たドレイン線ＤＬと、選択されたビット線ＢＬに接続さ
れるソース線ＳＬ間に短絡等による不良があると、電源
電位ＭＣＤから不良箇所を介して接地電位ＧＮＤに電流
が流れる。
ード時に、ＡＮＤ３２ｉによってすべてのメモリセル１
１Ｅ，１１Ｏが非選択状態に設定される。一方、偶数選
択信号ＹＹＥ及び奇数選択信号ＹＹＤによって、電源電
位ＭＣＤに接続するドレイン線ＤＬが選択される。ま
た、ビット線選択信号ＹＹｊによって接地電位ＧＮＤに
接続するビット線ＢＬが選択される。従って、選択され
たドレイン線ＤＬと、選択されたビット線ＢＬに接続さ
れるソース線ＳＬ間に短絡等による不良があると、電源
電位ＭＣＤから不良箇所を介して接地電位ＧＮＤに電流
が流れる。
【００５０】以上のように、この第２の実施形態の半導
体記憶装置は、テストモード時に、試験信号ＴＥに基づ
いてすべてのメモリセル１１Ｅ，１１Ｏを非選択状態に
するためのＡＮＤ３２ｉと、選択されたドレイン線ＤＬ
を電源電位ＭＣＤに接続するためのＯＲ３１ｋと、選択
されたソース線ＳＬを接地電位ＧＮＤに接続するための
ＮＭＯＳ２４０，２４１を有している。これにより、テ
ストモード時に電源電位ＭＣＤから流れ込む電流をチェ
ックすることにより、ドレイン線ＤＬとソース線ＳＬ間
の短絡等による不良とその不良箇所を、短時間で確実に
検出することができるという利点がある。
体記憶装置は、テストモード時に、試験信号ＴＥに基づ
いてすべてのメモリセル１１Ｅ，１１Ｏを非選択状態に
するためのＡＮＤ３２ｉと、選択されたドレイン線ＤＬ
を電源電位ＭＣＤに接続するためのＯＲ３１ｋと、選択
されたソース線ＳＬを接地電位ＧＮＤに接続するための
ＮＭＯＳ２４０，２４１を有している。これにより、テ
ストモード時に電源電位ＭＣＤから流れ込む電流をチェ
ックすることにより、ドレイン線ＤＬとソース線ＳＬ間
の短絡等による不良とその不良箇所を、短時間で確実に
検出することができるという利点がある。
【００５１】（第３の実施形態）図４は、本発明の第３
の実施形態を示す半導体記憶装置の構成図であり、図１
中の要素と共通の要素には共通の符号が付されている。
の実施形態を示す半導体記憶装置の構成図であり、図１
中の要素と共通の要素には共通の符号が付されている。
【００５２】この半導体記憶装置は、図１の半導体記憶
装置に、パルス発生部２６、インバータ２７０，２７１
及びセレクタ（ＳＥＬ）２８０，２８１を追加したもの
である。パルス発生部２６は、試験信号ＴＥが与えられ
たときに、一定のパルス幅のパルス信号ＰＬを発生して
ＮＭＯＳ２４０，２４１のゲート電極に与えるものであ
る。インバータ２７０，２７１は、閾値が電源電位ＭＣ
Ｄよりも低く、かつセンスアンプ２３の読み出しレベル
よりも高く設定されたもので、それぞれデータ線ＤＴＬ
０，ＤＴ１の信号を反転し、信号Ｓ２７０，Ｓ２７１を
セレクタ２８０，２８１の第１の入力側に与えるもので
ある。
装置に、パルス発生部２６、インバータ２７０，２７１
及びセレクタ（ＳＥＬ）２８０，２８１を追加したもの
である。パルス発生部２６は、試験信号ＴＥが与えられ
たときに、一定のパルス幅のパルス信号ＰＬを発生して
ＮＭＯＳ２４０，２４１のゲート電極に与えるものであ
る。インバータ２７０，２７１は、閾値が電源電位ＭＣ
Ｄよりも低く、かつセンスアンプ２３の読み出しレベル
よりも高く設定されたもので、それぞれデータ線ＤＴＬ
０，ＤＴ１の信号を反転し、信号Ｓ２７０，Ｓ２７１を
セレクタ２８０，２８１の第１の入力側に与えるもので
ある。
【００５３】セレクタ２８０，２８１は、試験信号ＴＥ
の“Ｈ”／“Ｌ”に対応して、第１及び第２の入力側に
与えられる信号を選択出力するものである。セレクタ２
８０，２８１の第２の入力側にはセンスアンプ２３０，
２３１の出力信号が与えられ、これらのセレクタ２
８０，２８１の出力側からデータＤ０，Ｄ１が出力され
るようになっている。その他の構成は、図１と同様であ
る。
の“Ｈ”／“Ｌ”に対応して、第１及び第２の入力側に
与えられる信号を選択出力するものである。セレクタ２
８０，２８１の第２の入力側にはセンスアンプ２３０，
２３１の出力信号が与えられ、これらのセレクタ２
８０，２８１の出力側からデータＤ０，Ｄ１が出力され
るようになっている。その他の構成は、図１と同様であ
る。
【００５４】図５は、図４の動作を示す信号波形図であ
る。以下、この図５を参照しつつ、図４のテストモード
時の動作を説明する。
る。以下、この図５を参照しつつ、図４のテストモード
時の動作を説明する。
【００５５】時刻ｔ１において、試験信号ＴＥが“Ｌ”
から“Ｈ”に立ち上がると、セレクタ２８０，２８
１は、第１の入力側即ちインバータ２７０，２７１側に
切り替えられる。また、パルス発生部２６から出力され
るパルス信号ＰＬが、時刻ｔ１〜ｔ２の一定時間だけ
“Ｈ”となる。これにより、ＮＭＯＳ２４０，２４１は
オン状態となり、データ線ＤＴＬ０，ＤＴＬ１は“Ｌ”
となる。従って、セレクタ２８０，２８１から出力され
るデータＤ０，Ｄ１は、“１”となる。
から“Ｈ”に立ち上がると、セレクタ２８０，２８
１は、第１の入力側即ちインバータ２７０，２７１側に
切り替えられる。また、パルス発生部２６から出力され
るパルス信号ＰＬが、時刻ｔ１〜ｔ２の一定時間だけ
“Ｈ”となる。これにより、ＮＭＯＳ２４０，２４１は
オン状態となり、データ線ＤＴＬ０，ＤＴＬ１は“Ｌ”
となる。従って、セレクタ２８０，２８１から出力され
るデータＤ０，Ｄ１は、“１”となる。
【００５６】時刻ｔ２において、パルス信号ＰＬが
“Ｌ”になると、ＮＭＯＳ２４０，２４ １はオフ状態と
なる。ここで、いずれかのドレイン線ＤＬとソース線Ｓ
Ｌとの間が短絡されていると、短絡が発生している系の
データ線（例えば、ＤＴＬ０）のレベルが電源電位ＭＣ
Ｄに上昇する。また、短絡が発生していない系のデータ
線（例えば、ＤＴＬ１）のレベルは、接地電位ＧＮＤの
ままで変化しない。データ線ＤＴＬ０，ＤＴＬ１のレベ
ルは、それぞれインバータ２７０，２７１で反転され、
信号Ｓ２７０，Ｓ２７１はそれぞれ“Ｌ”，“Ｈ”とな
る。信号Ｓ２７０，Ｓ２７１は、セレクタ２８０，２８
１を介してデータＤ０，Ｄ１として出力される。
“Ｌ”になると、ＮＭＯＳ２４０，２４ １はオフ状態と
なる。ここで、いずれかのドレイン線ＤＬとソース線Ｓ
Ｌとの間が短絡されていると、短絡が発生している系の
データ線（例えば、ＤＴＬ０）のレベルが電源電位ＭＣ
Ｄに上昇する。また、短絡が発生していない系のデータ
線（例えば、ＤＴＬ１）のレベルは、接地電位ＧＮＤの
ままで変化しない。データ線ＤＴＬ０，ＤＴＬ１のレベ
ルは、それぞれインバータ２７０，２７１で反転され、
信号Ｓ２７０，Ｓ２７１はそれぞれ“Ｌ”，“Ｈ”とな
る。信号Ｓ２７０，Ｓ２７１は、セレクタ２８０，２８
１を介してデータＤ０，Ｄ１として出力される。
【００５７】従って、セレクタ２８０，２８１から出力
されるデータＤ０，Ｄ１の内に、“Ｌ”のものがあれ
ば、ドレイン線ＤＬとソース線ＳＬ間に短絡等による不
良があることが分かる。
されるデータＤ０，Ｄ１の内に、“Ｌ”のものがあれ
ば、ドレイン線ＤＬとソース線ＳＬ間に短絡等による不
良があることが分かる。
【００５８】以上のように、この第３の実施形態の半導
体記憶装置は、テストモード時の判定結果を、データＤ
０，Ｄ１として出力するためのインバータ２７０，２７
１と、セレクタ２８０，２８１を有している。これによ
り、第１の実施形態と同様の利点に加えて、テスト結果
の判定に電源電位ＭＣＤから流れ込む電流をチェックす
る必要がなくなり、テスト時の構成を簡素化できるとい
う利点がある。
体記憶装置は、テストモード時の判定結果を、データＤ
０，Ｄ１として出力するためのインバータ２７０，２７
１と、セレクタ２８０，２８１を有している。これによ
り、第１の実施形態と同様の利点に加えて、テスト結果
の判定に電源電位ＭＣＤから流れ込む電流をチェックす
る必要がなくなり、テスト時の構成を簡素化できるとい
う利点がある。
【００５９】（第４の実施形態）図６は、本発明の第４
の実施形態を示す半導体記憶装置の構成図であり、図４
中の要素と共通の要素には共通の符号が付されている。
の実施形態を示す半導体記憶装置の構成図であり、図４
中の要素と共通の要素には共通の符号が付されている。
【００６０】この半導体記憶装置は、図４中のＯＲ３
４，３５，３６ｊを省略し、偶数選択信号ＹＹＥ、奇数
選択信号ＹＹＤ及びビット線選択信号ＹＹｊを、そのま
ま偶数選択信号ＹＥ、奇数選択信号ＹＤ及びビット線選
択信号Ｙｊとして入力すると共に、パルス発生部２６に
代えて２入力のＡＮＤ２９を設けたものである。ＡＮＤ
２９の第１の入力側にはテスト信号ＴＥが与えられ、第
２の入力側にはテスト用のパルス信号ＴＰが与えられる
ようになっている。パルス信号ＴＰは、テストモード時
にビット線選択信号Ｙｊが変化したときに、図示しない
パルス発生回路から一定時間だけ出力される“Ｈ”のパ
ルスである。その他の構成は、図４と同様である。
４，３５，３６ｊを省略し、偶数選択信号ＹＹＥ、奇数
選択信号ＹＹＤ及びビット線選択信号ＹＹｊを、そのま
ま偶数選択信号ＹＥ、奇数選択信号ＹＤ及びビット線選
択信号Ｙｊとして入力すると共に、パルス発生部２６に
代えて２入力のＡＮＤ２９を設けたものである。ＡＮＤ
２９の第１の入力側にはテスト信号ＴＥが与えられ、第
２の入力側にはテスト用のパルス信号ＴＰが与えられる
ようになっている。パルス信号ＴＰは、テストモード時
にビット線選択信号Ｙｊが変化したときに、図示しない
パルス発生回路から一定時間だけ出力される“Ｈ”のパ
ルスである。その他の構成は、図４と同様である。
【００６１】図７は、図６の動作を示す信号波形図であ
る。以下、この図７を参照しつつ、図６のテストモード
時の動作を説明する。時刻Ｔ１において、試験信号ＴＥ
が“Ｌ”から“Ｈ”に立ち上がると、セレクタ２８０，
２８１は、第１の入力側即ちインバータ２７０，２７１
側に切り替えられる。
る。以下、この図７を参照しつつ、図６のテストモード
時の動作を説明する。時刻Ｔ１において、試験信号ＴＥ
が“Ｌ”から“Ｈ”に立ち上がると、セレクタ２８０，
２８１は、第１の入力側即ちインバータ２７０，２７１
側に切り替えられる。
【００６２】時刻Ｔ２において、ビット線選択信号Ｙｊ
が変化すると、パルス信号ＴＰが一定時間だけ“Ｈ”と
なる。これにより、ＮＭＯＳ２４０，２４１はオン状態
となり、データ線ＤＴＬ０，ＤＴＬ１は“Ｌ”となる。
が変化すると、パルス信号ＴＰが一定時間だけ“Ｈ”と
なる。これにより、ＮＭＯＳ２４０，２４１はオン状態
となり、データ線ＤＴＬ０，ＤＴＬ１は“Ｌ”となる。
【００６３】時刻Ｔ３において、パルス信号ＴＰが
“Ｌ”になると、ＮＭＯＳ２４０，２４ １はオフ状態と
なる。ここで、ビット線選択信号Ｙｊで選択されたドレ
イン線ＤＬとソース線ＳＬとの間が短絡されていると、
短絡が発生している系のデータ線（例えば、ＤＴＬ０）
のレベルが電源電位ＭＣＤに上昇する。また、短絡が発
生していない系のデータ線（例えば、ＤＴＬ１）のレベ
ルは、接地電位ＧＮＤのままで変化しない。データ線Ｄ
ＴＬ０，ＤＴＬ１のレベルは、それぞれインバータ２７
０，２７１で反転され、信号Ｓ２７０，Ｓ２７１がセレ
クタ２８０，２８１を介してデータＤ０，Ｄ１として出
力される。
“Ｌ”になると、ＮＭＯＳ２４０，２４ １はオフ状態と
なる。ここで、ビット線選択信号Ｙｊで選択されたドレ
イン線ＤＬとソース線ＳＬとの間が短絡されていると、
短絡が発生している系のデータ線（例えば、ＤＴＬ０）
のレベルが電源電位ＭＣＤに上昇する。また、短絡が発
生していない系のデータ線（例えば、ＤＴＬ１）のレベ
ルは、接地電位ＧＮＤのままで変化しない。データ線Ｄ
ＴＬ０，ＤＴＬ１のレベルは、それぞれインバータ２７
０，２７１で反転され、信号Ｓ２７０，Ｓ２７１がセレ
クタ２８０，２８１を介してデータＤ０，Ｄ１として出
力される。
【００６４】時刻Ｔ４において、ビット線選択信号Ｙｊ
が変化すると、再びパルス信号ＴＰが一定時間だけ
“Ｈ”となる。これにより、ＮＭＯＳ２４０，２４１は
オン状態となり、データ線ＤＴＬ０，ＤＴＬ１は“Ｌ”
となる。
が変化すると、再びパルス信号ＴＰが一定時間だけ
“Ｈ”となる。これにより、ＮＭＯＳ２４０，２４１は
オン状態となり、データ線ＤＴＬ０，ＤＴＬ１は“Ｌ”
となる。
【００６５】時刻Ｔ５において、パルス信号ＴＰが
“Ｌ”になると、ＮＭＯＳ２４０，２４ １はオフ状態と
なる。ここで、ビット線選択信号Ｙｊで選択されたドレ
イン線ＤＬとソース線ＳＬとの間が正常で短絡されてい
なければ、データ線ＤＴＬ０，ＤＴＬ１のレベルは、接
地電位ＧＮＤのままで変化しない。データ線ＤＴＬ０，
ＤＴＬ１のレベルは、それぞれインバータ２７０，２７
１で反転され、セレクタ２８０，２８１を介してデータ
Ｄ０，Ｄ１として出力される。
“Ｌ”になると、ＮＭＯＳ２４０，２４ １はオフ状態と
なる。ここで、ビット線選択信号Ｙｊで選択されたドレ
イン線ＤＬとソース線ＳＬとの間が正常で短絡されてい
なければ、データ線ＤＴＬ０，ＤＴＬ１のレベルは、接
地電位ＧＮＤのままで変化しない。データ線ＤＴＬ０，
ＤＴＬ１のレベルは、それぞれインバータ２７０，２７
１で反転され、セレクタ２８０，２８１を介してデータ
Ｄ０，Ｄ１として出力される。
【００６６】このように、ビット線選択信号Ｙｊを順次
変更して選択することにより、このビット線選択信号Ｙ
ｊに対応するソース線ＳＬとドレイン線ＤＬ間の短絡不
良を試験することができる。
変更して選択することにより、このビット線選択信号Ｙ
ｊに対応するソース線ＳＬとドレイン線ＤＬ間の短絡不
良を試験することができる。
【００６７】以上のように、この第４の実施形態の半導
体記憶装置は、テストモード時の判定結果を、データＤ
０，Ｄ１として出力するためのインバータ２７０，２７
１と、セレクタ２８０，２８１を有している。これによ
り、第２の実施形態と同様の利点に加えて、テスト結果
の判定に電源電位ＭＣＤから流れ込む電流をチェックす
る必要がなくなり、テスト時の構成を簡素化できるとい
う利点がある。
体記憶装置は、テストモード時の判定結果を、データＤ
０，Ｄ１として出力するためのインバータ２７０，２７
１と、セレクタ２８０，２８１を有している。これによ
り、第２の実施形態と同様の利点に加えて、テスト結果
の判定に電源電位ＭＣＤから流れ込む電流をチェックす
る必要がなくなり、テスト時の構成を簡素化できるとい
う利点がある。
【００６８】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） サブアレイ１０ｋの回路構成は図示したものに
限定されない。即ち、ドレイン線ＤＬとソース線ＳＬが
交互に配置された構成のものであれば、同様に適用可能
である。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） サブアレイ１０ｋの回路構成は図示したものに
限定されない。即ち、ドレイン線ＤＬとソース線ＳＬが
交互に配置された構成のものであれば、同様に適用可能
である。
【００６９】（ｂ） 複数のサブアレイ１０ｋを有して
いるが、１つのメモリアレイを有するものでも良い。
いるが、１つのメモリアレイを有するものでも良い。
【００７０】（ｃ） 各種の選択信号を増幅するバッフ
ァアンプを、要所に設けるようにしても良い。
ァアンプを、要所に設けるようにしても良い。
【００７１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、試験信号に基づいてワード線をすべて非選択
状態に設定し、ドレイン線及びソース線をそれぞれ第１
及び第２の電源電位に接続する試験回路を有している。
これにより、ドレイン線とソース線の間の短絡不良の有
無を簡単かつ確実に検出することができる。
によれば、試験信号に基づいてワード線をすべて非選択
状態に設定し、ドレイン線及びソース線をそれぞれ第１
及び第２の電源電位に接続する試験回路を有している。
これにより、ドレイン線とソース線の間の短絡不良の有
無を簡単かつ確実に検出することができる。
【００７２】第２の発明によれば、試験時にワード線を
すべて非選択状態に設定すると共に、アドレス信号に基
づいてドレイン線とソース線をそれぞれ第１及び第２の
電源電位に接続する試験回路を有している。これによ
り、ドレイン線とソース線の短絡箇所を簡単かつ確実に
検出することができる。
すべて非選択状態に設定すると共に、アドレス信号に基
づいてドレイン線とソース線をそれぞれ第１及び第２の
電源電位に接続する試験回路を有している。これによ
り、ドレイン線とソース線の短絡箇所を簡単かつ確実に
検出することができる。
【００７３】第３の発明によれば、試験回路を、パルス
信号に基づいてソース線を第２の電源電位に接続すると
共に、該ソース線の電位を検出して出力するように構成
している。これにより、電流ではなく電位を調べること
により短絡不良を検出することができる。
信号に基づいてソース線を第２の電源電位に接続すると
共に、該ソース線の電位を検出して出力するように構成
している。これにより、電流ではなく電位を調べること
により短絡不良を検出することができる。
【００７４】第４の発明によれば、試験回路にＭＯＳト
ランジスタを用いているので、回路構成を簡素化するこ
とができる。
ランジスタを用いているので、回路構成を簡素化するこ
とができる。
【図１】本発明の第１の実施形態を示す半導体記憶装置
の構成図である。
の構成図である。
【図２】従来の半導体記憶装置の一例を示す構成図であ
る。
る。
【図３】本発明の第２の実施形態を示す半導体記憶装置
の構成図である。
の構成図である。
【図４】本発明の第３の実施形態を示す半導体記憶装置
の構成図である。
の構成図である。
【図５】図４の動作を示す信号波形図である。
【図６】本発明の第４の実施形態を示す半導体記憶装置
の構成図である。
の構成図である。
【図７】図６の動作を示す信号波形図である。
ＤＬ ドレイン線 ＤＴＬ データ線 ＳＬ ソース線 ＷＬ ワード線 １０ サブアレイ １１ メモリセル ２４，２５ ＮＭＯＳ ２６ パルス発生部 ２７，３３ インバータ ２８ セレクタ ２９，３２ ＡＮＤ ３１，３４，３５，３６ ＯＲ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｇ０１Ｒ 31/28 Ｖ 29/792 Ｆターム(参考） 2G132 AA09 AD15 AG01 AG08 AG09 AK15 AL09 AL11 AL12 5B025 AA02 AC01 AD16 AE09 5F083 EP02 EP22 KA06 KA12 ZA20 5F101 BA01 BB02 BH26 5L106 AA10 DD04 DD12 GG07
Claims (4)
- 【請求項１】 平行に配置された複数のワード線と、前
記ワード線に交差して交互に平行に配置された複数のド
レイン線及びソース線と、制御ゲート電極、ドレイン電
極及びソース電極がそれぞれ前記ワード線、ドレイン線
及びソース線に接続され、該ドレイン電極とソース電極
間の導通状態が浮遊ゲート電極上の電荷量で決定される
電界効果トランジスタで構成された複数のメモリセルと
を備えた半導体記憶装置において、 試験信号が与えられると、前記複数のワード線を非選択
状態に設定すると共に、前記複数のドレイン線及びソー
ス線をそれぞれ第１及び第２の電源電位に接続する試験
回路を設けたことを特徴とする半導体記憶装置。 - 【請求項２】 平行に配置された複数のワード線と、前
記ワード線に交差して交互に平行に配置された複数のド
レイン線及びソース線と、制御ゲート電極、ドレイン電
極及びソース電極がそれぞれ前記ワード線、ドレイン線
及びソース線に接続され、該ドレイン電極とソース電極
間の導通状態が浮遊ゲート電極上の電荷量で決定される
電界効果トランジスタで構成された複数のメモリセルと
を備えた半導体記憶装置において、 試験信号が与えられると、前記複数のワード線を非選択
状態に設定すると共に、アドレス信号に基づいて該当す
る前記ドレイン線とソース線をそれぞれ第１及び第２の
電源電位に接続する試験回路を設けたことを特徴とする
半導体記憶装置。 - 【請求項３】 前記試験回路は、前記試験信号と共に一
定時間だけ与えられるパルス信号に基づいて前記ソース
線を前記第２の電源電位に接続すると共に、該ソース線
の電位を検出して出力するように構成したことを特徴と
する請求項１または２記載の半導体記憶装置。 - 【請求項４】 前記試験回路は、ドレイン電極及びソー
ス電極がそれぞれ前記ソース線及び第２の電源電位に接
続され、ゲート電極に与えられる前記試験信号によって
該ドレイン電極とソース電極の間がオン状態となるＭＯ
Ｓトランジスタを有することを特徴とする請求項１、２
または３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142884A JP2002334599A (ja) | 2001-05-14 | 2001-05-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142884A JP2002334599A (ja) | 2001-05-14 | 2001-05-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334599A true JP2002334599A (ja) | 2002-11-22 |
Family
ID=18989110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001142884A Withdrawn JP2002334599A (ja) | 2001-05-14 | 2001-05-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334599A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157253A (ja) * | 2005-12-06 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| TWI418813B (zh) * | 2011-04-11 | 2013-12-11 | Macronix Int Co Ltd | 記憶體陣列之局部位元線缺陷之檢測方法 |
-
2001
- 2001-05-14 JP JP2001142884A patent/JP2002334599A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157253A (ja) * | 2005-12-06 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| TWI418813B (zh) * | 2011-04-11 | 2013-12-11 | Macronix Int Co Ltd | 記憶體陣列之局部位元線缺陷之檢測方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080805 |