KR100195606B1

KR100195606B1 - 반도체메모리장치 및 그 구동방법

Info

Publication number: KR100195606B1
Application number: KR1019950009732A
Authority: KR
Inventors: 히로시게 히라노; 죠지 나카네; 테쯔지 나카쿠마; 노부유키 모리와키; 토시오 무쿠노키; 타쯔미 스미
Original assignee: 모리시따 요오이 찌; 마쓰시따덴끼상교 가부시끼가이샤
Priority date: 1994-04-25
Filing date: 1995-04-25
Publication date: 1999-06-15
Also published as: TW345661B; JP2914171B2; CN1086836C; US5523974A; KR950030166A; EP0679996A2; EP0679996A3; EP0679996B1; CN1114456A; JPH07296595A; DE69527741D1; DE69527741T2

Abstract

본 발명은, 반도체메모리장치 및 그 구동방법에 관한 것으로서, 본체메모리셀부의 불량메모리셀을 용장메모리셀부의 메모리셀로 치환해서 그 어드레스데이터를 기억시키는 조작을, 특별한 장치를 사용하는 일없이 필요한 때에 실행할 수 있고, 또한 용장메모리셀선택회로를 고속 동작시킬 수 있는 반도체메모리장치 및 그 구동방법을 제공하는 것을 목적으로 한 것이며, 본체의 메모리셀부(11)과, 용장메모리셀부(12)와, 본체메모리셀부(11)의 불량메모리셀을 치환한 용장메모리셀의 어드레스를 전기적으로 기억하는 불휘발성반도체메모리로 이루어진 용장어드레스데이터셀부(17)과, 제어회로부(15)와, 용장메모리셀선택회로부(16)으로 이루어지는 것을 특징으로 하는 반도체 메모리장치와, 용장에모리셀선택회로부(16)는, 용장어드레스데이터셀부(17)로부터 판독한 제 1의 어드레스데이터를 유지하고, 또한 그 제 1의 어드레스데이터와, 제어회로부(15)를 통해서 입력된 판독용 또는 기록용의 제 2의 어드레스데이터를 비교해서, 본체메모리셀부(11) 또는 용장메모리셀부(12)를 선택하는 것을 특징으로 하는 방법을 제공할 수 있다.

Description

반도체메모리장치 및 그 구동방법

제1도는 본 발명의 실시예 1에 있어서의 반도체메모리장치의 회로블록도.

제2도는 본 발명의 실시예 2에 있어서의 반도체메모리장치의 용장메모리셀선택회로부의 회로구성도.

제3도는 그 용장어드레스데이터셀부의 회로구성도.

제4도는 그 용장어드레스선택시의 동작타이밍을 표시한 도면.

제5도는 본 발명의 실시예 3에 있어서의 반도체메모리장치의 회로블록도.

제6도는 그 동작타이밍을 표시한 도면.

제7도는 본 발명의 실시예 4에 있어서 반도체메모리장치의 회로블록도.

제8도는 그 동작타이밍을 표시한 도면.

제9도는 본 발명의 실시예 5에 있어서 반도체메모리장치의 회로블록도.

제10도는 그 동작을 설명하기 위한 순서도.

제11도는 그 동작을 설명하기 위한 다른순서도.

제12도는 본 발명의 실시예 6에 있어서 반도체메모리장치의 플래그데이터기억부의 회로도.

제13도는 동 플래그데이터기억부의 동작을 설명하기 위한 도면.

제14도는 본 발명의 실시예 7에 있어서 반도체메모리장치의 플래그데이터기억부의 회로도.

제15도는 동 플래그데이터기억부의 동작을 설명하기 위한 도면.

제16도는 본 발명의 실시예 8에 있어서의 반도체메모리장치의 회로블록도.

제17도는 그 동작을 설명하기 위한 도면.

제18도는 본 발명의 실시예 9에 있어서의 반도체메모리장치의 구동방법을 설명하기 위한 회로블록도.

제19도는 그 구동방법을 설명하기 위한 회로구성도.

제20도는 그 구동방법을 설명하기 위한 동작타이밍을 표시한 도면.

제21도는 종래의 반도체 메모리장치의 회로블록도.

* 도면의 주요부분에 대한 부호의 설명

11 : 본체메모리셀부 12 : 용장메모리셀부

13 : 본체디코더 14 : 용장디코더

15 : 제어회로부 16 : 용장메모리셀선택회로부

17 : 용장어드레스데이터셀부 18, 19 : 입력단자

20 : 검지회로 21 : 플래그데이터기억부

22 : 전압검지회로 23 : 메모리영역

23a : 용장어드레스데이터셀영역 23b : 용장메모리셀영역

23c : 플래그데이터영역

본 발명은, 반도체메모리장치 및 그 구동방법에 관한 것이다.

최근, 반도체메모리장치의 대용량화에 따라, 메모리셀의 고밀도화 및 고집적화가 진행되고 있다. 이와 같은 반도체메모리장치에서는, 메모리셀의 일부가 불량이기 때문에 전체가 불량으로 됨으로 말미암은 제조수율의 저하가 큰 문제로 되어있다. 이 문제를 회피하는 방법으로서, 본체메모리셀부의 불량메모리셀을 용장메모리셀부과 치환함으로써, 양품으로서 구제하는 방법이 유효한 방법으로서 채용되고 있다.

이하에 용장메모리셀을 셀을 구비한 반도체메모리장치의 일반적인 구성에 대해서, 제21도를 참조하면서 설명한다. 이 반도체메모리장치는, 정보를 기억하는 본체메모리셀부(1), 본체메모리셀부(1)에 불량메모리셀이 발생하였을 경우에 그 불량메모리셀을 치환하기 위한 용장메모리셀부(2), 본체메모리셀부(1)을 구동하는 본체디코더(3), 용장메모리셀부(2)를 구동하는 용장디코더(4), 본체디코더(3) 및 용장디코더(4)를 제어하는 제어회로(5), 어드레스신호 및 제어신호를 입력하는 입력단자(6)으로 구성되어 있다.

이 반도체메모리장치에 있어서, 본체메모리셀부(1)에 불량메모리셀이 존재하는 경우는, 그 불량메모리셀의 어드레스데이터를 제어회로(5)속에 설치한 불휘발성메모리수단에 기록해둔다. 이 불휘발성메모리수단은, 퓨즈용단구조의 것, 전기적으로 기록가능한 메모리, 또는 전기적으로 소거 및 기록가능한 메모리(EPROM 또는 EEPROM등)로 구성되어 있다.

이와 같은 반도체메모리장치에 있어서의 기록 및 판독동작은, 다음과 같이해서 행하여진다.

먼저, 입력단자(6)로부터 제어신호와 어드레스데이터를 입력한다. 이 어드레스데이터가 제어회로(5)내의 불휘발성메모리수단에 기억되어 있는 데이터와 일치하였을 때, 제어회로(5)로부터 나오게되는 신호에 의해, 본체디코더(3)을 디스에이블(disable)의 상태로 해서 본체 메모리셀부(1)를 비선택으로 하고, 용장메모리셀부(2)를 선택해서 기록 및 판독동작을 행한다.

그러나, 불휘발성메모리수단에 용단퓨즈를 사용하고 있는 경우에는, 일반적으로 레이저광에 의한 절단방법이 사용되며, 레이저광발생장치가 필요하게 된다. 또, 이 경우는, 테스터를 사용해서 불량메모리셀의 어드레스데이터를 확인하고, 그 데이터에 의해서 레이저광의 조사위치를 제어하여, 레이저광의 에너지를 조정해서 조사한다고 하는 복잡한 조정 공정이 필요하다.

따라서, 출하 검사시에 발견된 불량메모리셀의 어드레스데이터를 불휘발성메모리수단에 제조자가 기억시킬 수는 있으나, 사용자가 사용중에 새로히 발생한 불량메모리셀의 어드레스데이터를 사용자자신이 기록하는 것은 실제상 불가능하다.

또, EPROM나 EEPROM등의 판독전용메모리를 사용하였을 경우에는, 상기한 용단퓨즈를 사용하였을 경우와는 다르며, 전기적인 기록이 가능하다. 그러나, 이 경우는, EEPROM을 제조하기 위한 프로세스가 필요하게 된다. 또, 일반적으로 사용되고 있는 MONOS형 EEPROM을 사용하였을 경우는, 판독속도는 빠르지만 기록속도가 더디고, 또 높은 기록전압을 필요로 한다.

본 발명은, 본체메모리셀부의 불량메모리셀을 용장메모리셀부의 메모리셀로 치환해서 그 어드레스데이터를 기억시키는 조작을, 특별한 장치를 사용하는 일없이 필요한 때에 실행할 수 있고, 또한 용장메모리셀선택회로를 고속동작시킬 수 있는 반도체메모리장치 및 그 구동방법을 제공하는 것을 목적으로 한다.

본 발명의 반도체메모리장치에 있어서의 하나의 태양은, 본체메모리셀부와, 용장메모리셀부와, 본체메모리셀부의 일부를 용장메모리셀로 치환하는 어드레스를 전기적으로 기억하는 반도체메모리로 이루어지는 용장어드레스데이터셀부와, 제어회로부와, 용장메모리셀선택회로로 이루어진다. 그리고, 용장메모리셀선택회로부는, 제 1의 어드레스데이터를 유지하고, 또한 제 1의 어드레스데이터와, 제어회로부를 통해서 입력된 판독용 또는 기록용의 제 2의 어드레스데이터를 비교해서 본체메모리셀부 또는 용장메모리셀부를 선택한다.

특히, 용장메모리셀선택회로부가, 용장어드레스데이터셀부로부터 판독한 제 1의 어드레스데이터를 유지하는 제 1의 래치회로를 가지는 것이 바람직하다.

본 발명의 반도체메모리장치의 구동방법에 있어서의 하나의 태양은, 용장메모리셀부로부터 제 1의 어드레스데이터를 판독해서 이것을 용장메모리셀선택회로부의 제 1의 래치회로에 유지하는 스텝을, 전원을 투입한 후의 최초의 데이터를 판독할 때에 행하는 방법이다.

이 구성에 의하면, 전원투입시에 용장어드레스데이터셀부로부터 제 1의 어드레스데이터를 판독해서 용장어드레스선택회로부에 기억시켜놓을 수 있어, 용장어드레스선택시의 고속동작이 가능해진다. 또, 용장어드레스데이터셀부를 본체메모리셀부와 동일구성의 반도체메모리에 의해서 구성할 수 있기 때문에, 고밀도화가 가능해진다.

또 용장어드레스데이터셀부의 메모리셀을, 예를 들면 강유전체커페시터와 MOS트랜지스터로 구성함으로써, 특별한 장치 및 공정을 필요로하지 않고, 임의의 때에 용이하게 본체메모리셀부의 불량메모리셀을 치환한 용장메모리셀부의 어드레스를 기억시키는 일이 가능해진다.

이하, 본 발명의 실시예를 첨부도면을 참조하여 상세히 설명한다.

[실시예 1]

제1도에 표시한 반도체메모리장치는, 정보를 기억하는 본체메모리셀부(11), 본체메모리셀부(11)에 불량메모리셀이 발생하였을 경우에 그 불량메모리셀을 치환하기 위한 용장메모리셀부(12), 본체메모리셀부(11)을 구동하는 본체디코더(13), 용장메모리셀부(12)를 구동하는 용장디코더(14), 반도체메모리장치를 제어하는 제어회로부(15), 본체메모리셀부(11) 및 용장메모리셀부(12)를 선택하는 용장메모리셀 선택회로부(16), 본체메모리셀부(11)에 불량메모리셀이 있는 경우에 그 어드레스데이터를 기억해두는 불휘발성반도체메모리로 이루어지는 용장어드레스데이터셀부(17), 반도체메모리장치를 제어하는 제어신호나 어드레스신호 등을 입력하는 입력간자(18)로 구성된다. 단, 용장메모리셀 선택회로부(16)은, 전원을 투입했을때에 본체메모리셀부(11)의 불량메모리셀을 용장메모리셀부(12)로 치환하기 위한 어드레스데이터(제 1의 어드레스데이터)가 기록된 용장어드레스데이터셀부(17)로부터 제 1의 어드레스데이터를 판독하고, 전원이 인가되어있는 동안은 제 1의 어드레스데이터를 유지하는 회로이다.

이 반도체메모리장치에 있어서, 정보데이터의 판독동작을 행하는 경우, 먼저, 입력단자(18)로부터 제어신호를 입력해서 판독상태로 한다. 다음에, 판독용의 어드레스데이터(제 2의 어드레스데이터)를 입력단자(18)로부터 제어회로부(15)를 통해서 용장메모리셀선택회로부(16)에 보낸다. 용장메모리셀선택회로부(16)에서는, 용장어드레스데이터셀부(17)로부터 판독해서 유지하고 있는 제 1의 어드레스데이터와 제어회로부(15)를 통해서 입력된 제 2의 어드레스데이터를 비교한다. 그리고, 양자의 데이터가 일치하지 않는 경우는, 용장메모리셀부(12)는 선택되지 않고, 본체메모리셀부(11)이 선택되어서 이 소정메모리셀로부터 정보데이터가 판독된다. 한편, 제 1의 어드레스데이터와 제 2의 어드레스데이터가 일치하였을 경우는, 본체메모리셀부(11)은 선택되지 않고, 용장메모리셀부(12)가 선택되어서 용장메모리셀부(12)의 소정의 메모리셀로부터 정보데이터가 판독된다.

정보데이터의 기록동작도, 상기 판독동작과 마찬가지이다. 먼저, 입력단자(18)로부터 제어신호를 입력해서 기록상태로 한다. 다음에, 입력단자(18)로부터 제 2의 어드레스데이터를 제어회로부(15)를 통해서 용장메모리셀선택회로부(16)에 보낸다. 용장메모리셀선택회로부(16)에서는, 용장어드레스데이터셀부(17)로부터 판독된 제 1의 어드레스데이터와 제어회로(15)를 통해서 입력된 제 2의 어드레스데이터를 비교한다. 그리고, 양자의 데이터가 일치하지 않는 경우는, 본체메모리셀부(11)이 선택되고, 본체메모리셀부(11)의 소정의 메모리셀에 정보데이터가 기록된다. 한편, 제 1의 어드레스데이터와 제 2의 어드레스데이터가 일치하였을 경우는, 용장메모리셀부(12)가 선택되고, 용장메모리셀부(12)의 소정의 메모리셀에 정보데이터가 기록된다.

본 실시예의 특징은, 본체메모리셀부(11)에 발생한 불량메모리셀을 용장메모리셀부(12)의 일부에 의해서 치환하는 어드레스데이터(제 1의 어드레스데이터)를 불휘발성메모리에 의해서 구성되는 용장어드레스데이터셀부(17)에 기억해두고, 전원을 투입하면 용장어드레스데이터셀부(17)로부터 판독한 제 1의 어드레스데이터를 용장메모리셀선택회로부(16)에 기억하고, 그 이후의 판독시 및 기록시에는, 용장메모리셀선택회로부(16)에 일시 기억되어 있는 제 1의 어드레스데이터를 근거로 해서, 본체메모리셀부(11) 또는 용장메모리셀부(12)를 선택하도록한 것이다.

따라서, 본 실시예의 반도체메모리장치에서는, 종래의 용단퓨즈를 사용한 반도체메모리장치와 같은 복잡한 장치와 방법을 필요로 하지않고, 용장메모리셀(12)의 어드레스데이터(제 1의 어드레스데이터)를 기억해둘 수 있고, 또 사용시에는 용장메모리셀선택회로부(16)에 판독한 용장메모리셀부(12)의 어드레스데이터(제 1의 어드레스데이터)와 제어신호입력단자(18)로부터 입력된 어드레스데이터(제 2의 어드레스데이터)를 비교해서 본체메모리셀부(11) 및 용장메모리셀부(12)의 어느 한쪽을 고속으로 또한 용이하게 선택할 수 있다.

[실시예 2]

본 실시예의 반도체메모리장치는, 실시예 1의 구체예의 하나로서, 용장메모리셀선택회로부(16)에 제2도에 표시한 선택회로를, 용장어드레스데이터셀부(17)에 제3도에 표시한 기억회로를 채용한 것이다. 제2도의 용장메모리셀선택회로에는, 래치회로가 사용되고 있다.

제2도의 용장메모리셀선택회로는, P채널형 MOS트랜지스터QP101, QP102, N채널형 MOS트랜지스터Qn99, Qn100, Qn111~Qn114, Qn121~Qn124, 제 1의 래치회로 LATCH10, LATCH11, LATCH12로 구성된다. 이 선택회로는, 입력단자(18)로부터 입력된 어드레스데이터A0, /A0, A1, /A1, 제3도의 기억회로(용장어드레스 데이터셀부(17)에 대응)로부터의 신호DRS, DRA0, DRA1, 용장메모리셀부(12)를 선택하는 선택신호RS, 전원전압VDD, 접지전위 VSS, 제어신호I에 의해 동작한다. 또한, 어드레스데이터의 앞에 붙인 사선부호/는, 역의 논리전압이 되는 어드레스데이터를 표시한다.

먼저, 초기상태로서, 제어신호I를 논리전압L(Low Voltage)로 설정한다. 이때, MOS트랜지스터QP(101)가 스위치온의 상태로, 그 드레인이 논리전압H(high voltage)로, 선택신호RS가 H일때는 용장메모리셀부(12)가 선택되고, L일때는 본체메모리셀부(11)이 선택된다.

따라서, 본체메모리셀부(11)의 불량메모리셀을 용장메모리셀부(12)의 메모리셀에 의해서 치환하는 경우, 불량메모리셀의 어드레스데이터A0가 H, 어드레스데이터A1이 L로 지정되었다고 하면, 신호DRS에 H가, 신호DRA에 L이, 신호DRA1에 H가 각각 출력되도록, 제3도의 기억회로(용장어드레스데이터셀부)에 데이터를 기록해두면 된다. 한편, 용장메모리셀부(12)를 사용하지 않을때는, 신호DRS에 L을 기록해둔다. 이에 의해서 선택신호RS 가L이되고, 어떠한 어드레스가 입력되어도 용장메모리셀부(12)가 선택되는 일은 없다.

용장어드레스데이터셀부(17)에 대응하는 제3도의 기억회로는, N채널형 MOS트랜지스터Qn101~Qn103, Qn201~Qn204, Qn211~Qn214, Q221~Qn224, 강유전체커패시터C201, C202, C212, C211, C222, 센스앰프SAR, SA0, SA1로 구성된다. 이들은, MOS트랜지스터Qn101~Qn103을 제어하는 신호TR1, 센스앰프SAR, SA0, SA1을 제어하는 신호SAE, 워드선WL, 셀플레이트전극CP, 비트선을 프리챠지(precharge)하는 신호BP, 비트선BLR, /BLR, BLO, /BLO, BL1, /BL1에 의해 제어된다.

이 반도체메모리장치의 동작을, 제4도에 표시한 동작타이밍도를 참조하면서 설명한다.

먼저, 초기상태에 있어서, 프리챠지신호BP를 H로해서 MOS트랜지스터Qn203, Qn204, Qn213, Qn214, Qn223, Qn224를 스위치온의 상태로 하고, 비트선BLR, /BLR, BLO, /BLO, BLI, /BL1을 접지전위로 한다. 다음에, 프리챠지신호BP를 L로 한후, 워드선WL 및 셀플레이트전극 CP를 H로해서, MOS트랜지스터Qn201, Qn202, Qn211, Qn212, Qn221, Qn222를 스위치온의 상태로 한다. 이에 의해, 강유전체커패시터 C210, C202, C211, C212, C221, C222로부터 비트선에 전하를 판독해낸다.

다음에, 제어신호SAE를 H로해서 센스앰프SAR, SA0, SA1을 동작시켜, 비트선간의 전위차를 증폭한다. 그때, 용장메모리셀부(12)가 선택되는 경우는, 비트선BLR은 H로, 비트선/BLR은 L로 각각 된다.

다음에, 제어신호TR1을 H로해서 MOS트랜지스터 Qn101~Qn103을 스위치온의 상태로 한다. 이때, 신호DRS는 H이고, 또, 제 1의 래치회로LATCH10으로부터 MOS트랜지스터Qn100의 게이트에 L이 출력되고 있기때문에 MOS트랜지스터Qn100은 스위치오프의 상태로 되어있다. 따라서, 용장메모리셀선택회로는 용장메모리셀(12)의 선택을 기다리는 상태가 된다.

이 상태에 있어서, 외부로부터 어드레스데이터A0, /A1에 H, 어드레스데이터A0, /A1에 L이 입력되고, 또한 제3도의 기억회로(용장어드레스데이터셀부)로부터 신호DRA0에 L이, 신호DRA1에 H가 각각 출력되었다고 하면, 다음과 같이해서 선택신호RS가 출력된다. 즉, 신호DRA0이 L이므로 MOS트랜지스터Qn111은 스위치온의 상태로, 어드레스데이터A0이 H이므로 MOS트랜지스터Qn121은 온상태에 있으나, 결과로서 이 경로는 절단상태로 되어있다. 또, 제 1의 래치회로LATCH11의 출력은 H이므로 MOS트랜지스터Qn112는 온상태에 있으나, 어드레스데이터/A0이, L이므로 MOS트랜지스터Qn122는 스위치오프의 상태에 있어, 이 경로는 절단상태로 되어있다.

마찬가지로, MOS트랜지스터Qn113은, 온상태이나, MOS트랜지스터Qn123은 오프상태이고, 이 경로로 절단상태로 되어있다. 또 MOS트랜지스터Qn114는 오프상태이고, MOS트랜지스터Qn124는 온상태이나, 결과로서 이 경로도 절단상태로 되어 있다. 또, MOS트랜지스터QP101의 드레인은 H를 유지하고 있기때문에, 선택회로RS로서 H가 출력된다. 따라서, 용장메모리셀(12)가 선택된다.

이상과 같이 본 실시예는, 용장메모리셀선택회로가 래치회로를 각지고, 또한 용장어드레스 데이터셀부가 강유전체커패시터와 MOS트랜지스터에 의해서 구성된 메모리셀을 가진다. 그리고, 전원을 투입한 시점에서, 용장어드레스데이터셀부로부터 판독한 제 1의 데이터를 래치회로에서 유지하도록 하고있기 때문에, 본체메모리셀부와 용장메모리셀부의 선택을 고속으로 행할 수 있다.

[실시예 3]

제5도에 표시한 반도체메모리장치의 기본적인 구성은, 제1도에 표시한 실시예 1과 동일하다. 본 실시예가 실시예 1과 다른 점은, 용장어드레스데이터셀부(17)을 작동시키는 제어신호RST5를 입력시키기위한 입력단자(19)를 설치하고 있으며, 제어신호RST5가 입력되지않는한, 용장어드레스데이터셀부(17)이 작동하지 않도록 되어있는 점이다. 단, 용장어드레스선택회로부(16)에는 제2도에 표시한 선택회로를, 용장어드레스데이터셀부(17)에는 제3도에 표시한 기억회로를 각각 사용하고 있다. 또한, 제어신호RST5를 발생시키는 작동신호발생회로의 도시는, 제5도에서는 생략되어 있다.

이 반도체메모리장치의 동작을, 제3도 및 제6도를 참조하면서 설명한다. 단, 제6도에 표시한 화살표시는 동작의 순서를 표시한다.

초기상태에서는, 프리챠지신호BP가 H이고, 모든 비트선이 접지전위에 고정되어 있다. 먼저, 입력단자(19)의 제어신호RST5를 H로한 후, 프리챠지신호BP를 L로 한다. 다음에, 워드선WL및 셀플레이트전극CP를 H로해서, 강유전체커패시터C201, C202, C211, C212, C221, C222로부터 비트선BLR, /BLR, BL0, /BL0, BL1, /BL1에 전하를 판독해낸다. 다음에, 제어신호SAE를 H로해서 센스앰프SAR, SA0, SA1을 작동시켜, 비트선간의 전위차를 증폭한다. 다음에, 셀플레이트전극CP를 L로한후, 워드선WL을 L로하고, 또 제어신호SAE를 L로한다. 그리고, 프리챠지신호BP를 H로해서 비트선을 접지전위로 고정한 후, 제어신호RST5를 L로 한다.

다음에, 용장메모리셀(12)를 선택 또는 비선택으로 하는 데이터를 제 1의 래치회로LATCH11, LATCH12에 기억시키는 동작을 행한다. 단 이 동작스텝은, 실시예 2에서 설명한 이것에 대응하는 동작스텝과 마찬가지이며, 설명을 생략한다.

이와 같이, 용장어드레스데이터셀부(17)을 작동신호발생회로로부터의 제어신호RST5에서 제어함으로써, 한번 용장어드레스데이터셀부(17)로부터 선택회로부(16)에 데이터를 판독한 후는, 용장어드레스데이터셀부(17)을 불활성으로 할 수 있다. 따라서, 동작의 간략화와 동시에, 소비전력의 저감도 도모할 수 있다.

[실시예 4]

제7도에 표시한 반도체메모리장치는, 실시예 3의 변형예이다. 본 실시예는, 실시예 3에 있어서의 제어신호RST5를 입력하는 입력단자(19)대신에, 전원투입을 검지해서 제어신호VDDDT1을 출력하는 검지회로(20)를 설치하고 있다.

이 반도체메모리장치의 동작을, 제3도 및 제8도를 참조하면서 설명한다. 단, 제8도에 있어서의 화살표시는 동작의 순서를 표시한다.

초기상태에서는, 프리챠지신호BP가 H이고, 모든 비트선이 접지전위로 고정되어 있다. 먼저, 전원을 투입해서 전원전압VDD를 H로하면, 검지회로(20)로부터 H인 제어신호VDDDT1이 출력된다. 그후, 프리챠지신호BP를 L로 한다. 다음에, 워드선WL및 셀플레이트전극CP를 H로해서, 강유전체커패시터C201, C202, C211, C212, C221, C222로부터 비트선에 전하를 판독해 낸다. 그리고, 제어신호SAE를 H로해서 센스앰프SAR, SA0, SA1을 동작시켜, 비트선간의 전위차를 증폭한다. 다음에, 셀플레이트전극CP를 L로 한후, 워드선WL을 L로하고, 또 제어신호SAE를 L로한다. 그리고, 프리챠지신호BP를 H로해서 비트선을 접지전위로 고정한 후, 제어신호VDDDT1를 L로 한다.

다음에, 용장메모리셀(12)을 선택 또는 비선택으로하는 데이터를 제 1의 래치회로LATCH11, LATCH12에 기억시키는 동작을 행한다. 단 이동작스텝은 실시예 2에서 설명한 이것에 대응하는 동작스텝과 마찬가지이며, 설명을 생략한다.

이와같이, 용장어드레스데이터셀부(12)를 검지회로(20)로부터 출력되는 제어신호VDDDT1에 의해서 작동시킴으로써, 용장메모리셀부(12)의 선택 또는 비선택을 선택회로부(16)에 기억시키는 일련의 동작을, 전원을 투입함과 동시에 시작할 수 있다.

[실시예 5]

제9도에 표시한 반도체메모리장치는, 실시예 1의 제어회로부(15)에, 용장어드레스데이터셀부(17)로부터 제 1의 어드레스데이터를 판독한 것을 표시한 플래그데이터를 기억해두는 플래그데이터기억부(21)을 부가한 예이다.

이 반도체메모리장치의 동작을, 제10도에 표시한 순서도를 참조하면서 설명한다. 단 전원 전압을 투입한 시점에서는, 플래그데이터는 세트되어 있지 않는 것으로하고, 그 상태는 FLAG=0으로 표시된다. 도, 플래그데이터가 세트되어 있는 상태는 FLAG=1로 표시된다.

먼저 제 1의 스텝에서, 플래그데이터기억부(21)로부터 플래그데이터를, 용장어드레스데이터셀부(17)로부터 제 1의 어드레스데이터를, 본체메모리셀부(11)로부터 정보데이터를 각각 판독한다. 다음에, 제 2의 스텝에서, 플래그데이터가 세트되어 있는지 어떤지, 즉 FLAG=1인지 어떤지를 판정한다. 만약 제 2의 스텝에서 플래그데이터가 세트되어 있지 않으면, 즉 FLAG=0이면, 제 4의 스텝에서 정보데이터를 무효로 하고, 기억부(21)에 플래그데이터를 세트한다. 따라서, 전원이 절단될때까지는, 판독된 제 1의 어드레스데이터가 용장메모리셀선택회로부(16)에 유지되고, 또한 기억부(21)에는 정보데이터가 유효하다는 것을 표시하는 플래그데이터가 세트되게 된다. 이때문에, 다음회의 데이터판독동작이후는, 제 1의 스텝에서, 기억부(21)로부터 플래그데이터가, 용장어드레스데이터셀부(17)로부터 제 1의 어드레스데이터가, 본체메모리셀부(11)로부터 정보데이터가 각각 판독된다. 그리고, 제 2의 스텝에서는 FLAG=1의 상태이고, 또 제 3의 스텝에서는 정보데이터가 유효하며, 따라서 전원이 절단될 때까지 정보데이터가 유효로서 출력된다.

이와같이, 2회째 이후의 데이터판독동작에서는, 정보데이터가 본체메모리셀부(11) 또는 용장메모리셀부(12)로부터 유효한 정보데이터로서 판독된다.

제11도에 다른 순서도를 표시한다. 이 경우, 제 1의 스텝에서 기억부(21)로부터 플래그데이터를 판독하고, 제 2의 스텝에서 플래그데이터가 세트되어 있는지 어떤지, 즉 FLAG=1인지 어떤지를 판정한다. 이때, 제 2의 스텝에서 플래그데이터가 세트되어 있지 않으면, 즉 FLAG=0이면, 제3의 스텝에서 용장어드레스데이터셀부(17)로부터 제 1의 어드레스데이터를 판독한다. 그리고, 제 4의 스텝에서 기억부(21)에 플래그데이터를 세트한 후에, 제 5의 스텝에서 정보데이터를 판독한다. 또, 제 2의 스텝에서 플래그데이터가 세트되어 있으면, 즉FLAG=1이면, 제 5의 스텝으로 스킵해서 정보데이터를 판독한다. 전원이 절단될때까지는 플래그데이터기억부(21)에 플래그데이터가 세트되어 있기때문에, 2회째 이후의 데이터판독동작에서는 , 제 1의 스텝에서 기억부(21)로부터 플래그데이터를 판독한 후, 즉시로 제 5의 스텝에서 정보데이터를 판독할 수 있다. 따라서, 고속의 정보데이터판독이 가능하다.

본 실시예의 반도체메모리장치는, 실시에 5에 있어서의 플래그데이터기억부(21)에, 래치회로를 가진 기억회로를 사용한 예이다.

제12도에 표시한 이 플래그데이터기억회로에는, 설정된 전압이하로 되면 제어신호VDDDT12에 H를 출력하는 전압검지회로(22)와 제 2의 래치회로LATCH13이 배설되어 있다. 제 2의 래치회로LATCH13의 입력에는, 전압검지회로(22)로부터의 제어신호VDDDT12에 의해서 제어되는 트랜지스터Qn1201과, 제어신호TR12에 의해서 제어되는 트랜지스터Qn1202가 접속되어 있다. 트랜지스터Qn1201은, 제어신호VDDDT12에 의해서 제 2의 래치회로LATCH13의 입력을 접지전위 VSS로 인도한다. 트랜지스터Qn1202는, 플래그데이터를 세트하는 신호FS와 동일 논리전압을 제 2의 래치회로LATCH13의 입력에 공급한다. 그리고, 전원이 들어가있는 동안은, 제 2의 래치회로LATCH13이 플래그데이터를 유지하도록 되어있다.

이 플래그데이터기억회로의 동작에 대해서, 특히 리세트하는 경우에 대해서 설명한다.

제13도에 표시한 바와같이, 전원을 절단하였을때에 전원전압VDD가 내려가기시작해서 설정된 전압이하로 되면, 전압검지회로(22)가 작동해서 제어신호VDDDT12에 H가 출력된다. 이 전원 전압의 저하와 동시에 제 2의 래치회로LATCH13으로부터 출력되는 플래그데이터의 전압레벨도 내려가기 시작하나, 제어신호VDDDT12에 의해서 MOS트랜지스터Qn1201이 스위치온되고, 제 2의 래치회로LATCH13의 입력이 접지전위VSS에 접속되기 때문에, 플래그데이터의 전압레벨은 접지전위VSS의 레벨로 된다. 따라서, 전원절단시에 플래그데이터를 유지하고 있는 제 2의 래치회로LATCH13은 자동적으로 리세트된다.

[실시예 7]

본 실시예의 반도체메모리장치는, 실시예 6의 변형예이다. 본 실시예가 실시예 6과 다른 점은, 제14도의 플래그데이터기억회로에 표시한 바와 같이, 제 2의 래치회로LATCH13을 리세트하기위하여 입력을 접지하는 MOS트랜지스터Qn1201의 게이트가, 전압검지회로(22)로부터의 제어신호VDDT12가 아니고, 외부의 리세트신호발생회로(도시생략)에서 형성된 제어신호RDT14에 의해서 제어되는 점이다.

제15도에 표시한 바와 같이, 제어신호RST14가 H로 설정되면 MOS트랜지스터Qn1201이 스위치온의 상태로 되고, 제 2의 래치회로LATCH13의 입력이 접지된다. 제 3의 래치회로LATCH13이 리세트되면 제어신호RST14를 L로 되돌리고, 그후 제어신호TR14를 H로 한다. 이에의해, 신호FS가 제 2의 래치회로LATCH13의 입력에 전달되는 것에 대비한다.

이와 같이, 플래그데이터를 유지하는 제 2의 래치회로LATCH13을 외부회로로부터의 제어신호를 사용해서 리세트함으로써, 임의의 때에 리세트할 수 있다. 따라서, 제어신호에 의해 전원 절단전에 확실한 리세트를 행할 수 있다.

[실시예 8]

제16도에 표시한 반도체메모리장치는, 실시예 1의 변형예이다. 실시예 1과 다른점은, 제1도에 표시한 용장메모리셀부(12)및 용장어드레스데이터셀부(17)을 동일메모리영역(23)에 배치하고, 제어회로부(15)및 용장메모리셀선택회로부(16)을 1개의 영역(24)에 통합한 것이다. 즉, 제16도의 메모리영역(23)은, 용장어드레스데이터셀영역(23a)와 용장메모리셀영역(23b)와 플래그데이터영역(23c)를 포함하고 있다. 따라서, 본체메모리셀부(11)에 불량메모리셀이 있는 경우에는, 메모리영역(23)에 불량메모리셀의 어드레스데이터와, 정보데이터와, 데이터의 의미 및 사용상황을 표시한 플래그데이터가 각각 기록된다.

다음에, 메모리영역(23)의 할당의 예에 대해서 설명한다. 제16도에서는, 설명을 명확하게 하기 위하여 각각의 영역을 점선으로 구획해서 표시하고 있으나, 실제로는, 제17도에 표시한 바와같이, 용장어드레스데이터와 정보데이터와 플래그데이터가 일체의 것으로 해서 기록되어 있다.

제17도에 표시한 경우는, 본체메모리셀부(11)에 4개소의 불량메모리셀이 있고, 이 불량메모리셀을 용장메모리셀영역(23a)의 메모리셀로 치환한 예를 표시하고 있다. 또한 제17도의 좌란에 표시한 용장어드레스0~15는 일예로서 표시한 것으로서, 이 숫자에 한정되는 것은 아니다.

제17도에 표시한 바와같이, 예를들면 용장어드레스0의 데이터영역에는, 본체메모리셀부(11)의 불량메모리셀의 어드레스0(이하 외부어드레스0이라 표기함)과, 그 불량메모리셀의 치환한 데이터가 격납되어 있는 사용용장어드레스 5등이 기록되어 있다. 이 용장어드레스0의 데이터영역이 메모리셀영역(23a)에 대응한다. 또, 용장어드레스 0의 플래그영역에는, 어드레스데이터와 정보데이터를 구별하기 위한 어드레스/데이터란에 어드레스를 표시하는 1, 사용/미사용란에 사용을 표시하는 1, 그 데이터영역이 사용가능인지 어떤지를 기입해두는 OK/NG란에 사용가능을 표시하는 1이 각각 기록되어 있다. 이 플래그영역이 메모리셀영역(23c)에 대응한다.

용장어드레스 5의 데이터영역에는, 본체메모리셀부(11)에 기록해야할 데이터가 기록되어 있다. 용장어드레스 5는 데이터를 기록하기 위하여 사용되고 있기때문에, 그 플래그데이터영역(23c)의 어드레스/데이터란에는 0이 기록되어 있다. 또, 용장어드레스 6은 불량메모리셀인 것을 표시하고 있으며, 플래그영역의 OK/NG란에는 NG를 표시한 0이 기록되어 있다. 따라서, 이 용장어드레스의 데이터영역은 사용할 수 없는 것이, 플래그데이터영역을 봄으로써 판정할 수 있다.

또한, 본 실시예에서는, 제1도에 표시한 용장어드레스데이터셀부(17)와 용장메모리셀부(12)를 공통으로한 예에 대해서 설명하였으나, 용장어드레스데이터셀부, 용광메모리셀부 및 본체메모리셀부중 2개 이상을 공용하는 경우도, 전부를 공용하는 경우도, 상기와 완전히 마찬가지로, 본체메모리셀부의 불량메모리셀을 용장메모리셀부에 의해서 치환할 수 있다.

이상 설명한 바와 같이, 제 1의 실시예에서는 미리 용장메모리셀부(12)와 용장어드레스데이터셀부(17)을 명확하게 분할하고 있었기 때문에,어느 한쪽의 영역이 그득차게되면 그 이상의 불량메모리셀의 구제는 불가능하였으나, 본 실시예에서는 메모리영역(23)이 그득찰때까지는 불량메모리셀의 구제가 가능하게되고, 용장구제의 자유도가 커진다.

[실시예 9]

제18도에 표시한 반도체메모리장치의 구성은, 실시예 1의 것과 동일하다. 단, 본 실시예에서는, 본체메모리셀부(11) 및 용장메모리셀부(12)는, 제19도에 표시한 회로에 의해서 구성되어 있다. 또, 용장메모리셀선택회로부(16)은 제2도에 표시한 회로와 동일회로에 의해서, 용장어드레스데이터셀부(17)은 제3도에 표시한 회로와 동일한 회로에 의해서 각각 구성되어 있다. 또한, 제18도에 표시한 로마숫자(I), (II), (III)은, 동작스텝의 순서를 표시한다.

제19도에 표시한 본체메모리셀부(11) 및 용장메모리셀부(12)의 회로는, N채널형 MOS트랜지스터Qn701~Qn704, Qn711~Qn714와 강유전체커패시터C701~C704, C711~C714에 의해서 구성된 메모리셀, N채널형 MOS트랜지스터Qn731~Qn734와 강유전체커패시터 DC701~DC704에 의해서 구성된 더미셀, 센스앰프SA0,SA1, 및 제어용의 MOS트랜지스터Qn741~Qn744, Qn751~Qn754로 구성되어 있다. 1개의 메모리셀은, 예를들면 MOS크랜지스터Qn701과 강유전체커패시터C701에 의해서 구성된 메모리셀은, 비트선BLO, 워드선WL0및 셀플레이트전극CP0에 접속되어 있다.

다른 메모리셀들도, 제19도에 표시한 바와같이, 마찬가지로 비트선 BL0, /BL0, BL1, /BL1, 워드선 WL0, WL1, WL2, WL3및 셀플레이트전극CP0, CP1에 접속되어 있다. 1개의 더미셀은, 예를들면 MOS트랜지스터Qn731과 강유전체커패시터DC701에 의해서 구성된 더미셀은, 비트선BL0, 워드선DWL1및 셀플레이트전극DCP0에 접속되어 있다. 다른 더미셀도, 제19도에 표시한 바와 같이, 마찬가지로 비트선/BL0, BL1, /BL1, 워드선DWL1 및 셀플레이트전극DCP0, DCP1에 접속되어 있다.

비트선간의 전위차를 증폭하는 센스앰프SA0,SA1은, 제어신호SAE0,SAE1에 의해 제어된다. MOS트랜지스터Qn741~Qn744는 더미셀의 리세트신호DCRST에 의해 제어되고, MOS트랜지스터Qn751~Qn754는 비트선을 프리챠지하는 프리챠지신호BPM에 의해 제어된다.

다음에, 상기의 반도체메모리장치의 구동방법에 대해서, 제2도 및 제19도와 함께 제20도를 참조하면서 설명한다.

전원을 투입한 후에, 먼저 칩이네이블신호CE를 L로하고, 제20도에 표시한 스텝(I), 즉 용장어드레스데이터셀부(17)의 데이터판독동작이 실행된다. 이때, 용장메모리셀부사용의 경우는 신호BLR이 H이고, 용장메모리셀부미사용의 경우는 BLR이 L이다. 이 동작에 관해서는 제4도에 표시한 동작타이밍에 있어서의 동작과 기본적으로는 동일하며, 상세한 설명을 생략한다. 이때의 본체메모리셀부(11) 또는 용장메모리셀부(12)의 상태는 초기상태이며, 프리챠지신호BMP및 리세트신호DCRST가 각각 H이고, 비트선은 접지전위 VSS에 고정되고, 또한 더미셀의 강유전체커패시터DC701, DC702, DC703, DC704는 모두 접지전위VSS이다.

다음에, 스텝(II)의 동작, 즉 용장어드레스데이터셀부(17)로부터 제 1의 어드레스데이터를 용장메모리셀선택회로부(16)에 판독해내는 동작이 실행된다.

다음에, 스텝(III)의 동작, 즉 본체메모리셀부(11) 또는 용장메모리셀부(12)의 정보데이터의 판독동작이 실행된다. 또한, 제20도에 표시한 스텝(III)의 타이밍챠트는, 용장메모리셀부(12)가 선택되었을 경우에는, 용장메모리셀부(12)로부터 정보데이터를 판독하는 타이밍챠트에 대응하고, 용장메모리셀부(12)가 비선택의 경우에는, 본체메모리셀부(11)로부터 정보데이터를 판독해내는 타이밍챠트에 대응한다. 이때, 워드선WL0, DWL0및 셀플레이트전극 CP0, DCP00이 각각 H로 되면, 비트선BL0에는 메모리셀의 강유전체커패시터 C701로부터 전하가 판독되고, 비트선/BL0에는 더미셀의 강유전체커패시터DC702로부터 전하가 판독된다. 그리고, 각각의 전하와 비트선용량에 의해서 결정되는 전위차가 센스앰프SA0에 의해서 증폭되고, 비트선BL0으로부터 정보데이터가 출력된다.

본 실시예에서는, 용장어드레스를 판독해서 이것을 용장메모리셀선택회로부(16)의 제 1의 래치회로에 유지한 후, 본체메모리셀부(11)또는 용장메모리셀부(12)로부터 정보데이터를 정보데이터를 판독하는 동작을 행하고 있다. 이것은, 실시에 5에 있어서, 제10도를 사용해서 설명한 동작에 대응한다.

한편, 용장어드레스를 판독해서 용장메모리셀선택회로부(16)의 제 1의 래치회로에 유지하는 스텝과, 본체메모리셀부(11)또는 용장메모리셀부(12)로부터 정보데이터를 판독하는 스텝을 동시에 행하는 것도 가능하며, 이 동작이 제11도를 사용해서 설명한 직후는, 용장메모리셀선택회로부(16)의 제 1의 래치회로에는 용장어드레스데이터부(17)로부터 판독된 용장어드레스가 유지되어 있지 않다. 이때문에, 이 유지를 행할 필요가 있다. 이 유지하는 방법에는, 다음과 같은 방법이 있다.

일반적으로 DRAM등의 반도체메모리장치에서는, 전원을 투입한 직후에, 더미사이클이라 불리우는 판독 또는 기록동작을 복수회 반복한다. 여기에서는, 이 더미사이클중에 용장어드레스를 판독해서 용장메모리셀선택회로부의 제 1의 래치회로에 유지하는 동작을 행한다. 이 더미사이클은, 제20도에 표시한 스텝(I)의 동작을 복수회 반복하게 된다. 또한, 딴방법으로서, 전원투입직후에 전원투입을 검지하고, 제20도의 스텝(I)의 동작을 복수회 반복하는 방법도 가능하다.

이와 같이, 더미사이클중 또는 전원투입직후에, 용장메모리셀부의 선택 또는 비선택의 신호를 용장메모리셀선택회로의 제 1의 래치회로에 유지하는 조작을 행함으로써, 이 신호가 정식 사이클시에는 완전히 제 1의 래치회로에 유지된다.

본 발명은, 상기에 설명한 여러 가지의 실시예에 한정되는 것은 아니다. 본 발명의 참정신 및 범위내에 존재하는 변형예는, 모두 특허청구의 범위에 포함되는 것이다.

Claims

본체메메모리셀부와, 용장메모리셀부와, 상기 본체메모리셀부의 일부를 상기 용장메모리셀부로 치환하는 어드레스를 전기적으로 기억하는 반도체메모리로 이루어지는 용장어드레스데이터셀부와, 제어회로부와, 상기 용장어드레스 데이터셀부로부터 판독한 제 1의 어드레스데이터를 유지하는 제 1의 래치회로를 가진 용장메모리셀선택회로로 이루어지고, 상기 용장메모리셀선택회로부는, 상기 제 1의 래치회로에 유지된 제 1의 어드레스데이터와 상기 제어회로부를 통해서 입력된 판독용 또는 기록용의 제 2의 어드레스데이터를 비교해서 상기 본체메모리셀부 또는 용장메모리셀부중 어느 하나를 선택하는 것을 특징으로 하는 반도체메모리장치.
제1항에 있어서, 상기 용장어드레스데이터셀부를 작동시키는 제어신호를 발생하는 작동신호발생회로를 또 가진 것을 특징으로 하는 반도체메모리장치.
제2항에 있어서, 상기 작동신호발생회로가, 전원의 투입을 검지해서 작동신호를 발생하는 전원투입검지회로로 이루어진 것을 특징으로 하는 반도체메모리장치.
제1항에 있어서, 상기 용장어드레스데이터셀부로부터 제 1의 어드레스데이터를 판독한 것을 표시한 플래그데이터를 기억해두는 플래그데이터기억부를 또 가진 것을 특징으로 하는 반도체메모리장치.
제4항에 있어서, 전원절단시에 전압의 저하를 검지하는 전압검지회로를 또 가지고, 상기 플래그데이터기억부가 제 2의 래치회로로 이루어지고, 또한 상기 제 2의 래치회로는 상기 전압검지회로로 부터의 신호에 의해서 리세트되는 것을 특징으로 하는 반도체메모리장치.
제4항에 있어서, 리세트신호발생회로를 또 가지고, 상기 플래그데이터기억부가 제 2의 래치회로로 이루어지고, 또한 상기 제 2의 래치회로는 상기 리세트신호발생회로로부터의 신호에 의해서 리세트되는 것을 특징으로 하는 반도체메모리장치.
제1항에 있어서, 상기 본체메모리셀부, 상기 용장메모리셀부 및 상기 용장어드레스데이터셀 중, 어느 2개 이상의 셀부가 공통메모리영역내에 설치되고, 또한 상기 셀부가 차지하는 영역이 가변인 것을 특징으로 하는 반도체메모리장치.
제7항에 있어서, 상기 공통메모리영역이, 상기 공통메모리영역내에 설치된 셀부가 본체메모리셀부, 용장메모리셀부 및 용장어드레스데이터셀부의 어느 하나인지를 표시한 플래그데이터를 기억하는 플래그데이터기억영역을 가진 것을 특징으로 하는 반도체메모리장치.
청구범위 제1항의 기재의 반도체메모리장치에 있어서 상기 용장메모리셀부의 선택 및 비선택을 행하는 방법으로서, 전원투입후의 최초의 데이터판독시에 행하여지는 스텝이, 상기 제어회로부로부터 나온 신호에 의해서, 상기 용장메모리셀부에 기억된 제 1의 어드레스데이터를 판독하는 스텝과, 상기 제 1의 어드레스데이터를 상기 용장메모리셀선택회로부의 제 1의 래치회로에 유지하는 스텝과, 상기 제어회로부를 통해서 입력된 판독용 또는 기록용의 제 2의 어드레스데이터와 상기 제 1의 어드레스데이터를 상기 용장메모리셀선택회로부에 있어서 비교하고, 상기 용장메모리셀부의 선택 및 비선택을 판정하는 스텝으로 이루어진 것을 특징으로 하는 방법.
청구범위 제1항의 기재의 반도체메모리장치에 있어서의 상기 용장메모리셀부의 선택 및 비선택을 행하는 방법으로서, 전원투입후의 더미사이클시에 행하여지는 스텝이, 상기 제어회로부로부터 나온 신호에 의해서, 상기 용장메모리셀부에 기억된 제 1의 어드레스데이터를 판독하는 스텝과, 상기 제 1의 어드레스데이터를 상기 용장메모리셀선택회로부의 제 1의 래치회로에 유지하는 스텝과, 상기 제어회로부를 통해서 입력된 판독용 또는 기록용의 제 2의 어드레스데이터와 상기 제 1의 어드레스데이터를 상기 용장메모리셀선택회로부에 있어서 비교하고, 상기 용장메모리셀부의 선택 및 비선택을 판정하는 스텝으로 이루어지는 것을 특징으로 하는 방법.
청구범위 제5항 기재의 반도체메모리장치에 있어서의 판독 및 기록시에 정보데이터의 유효성을 판정하는 방법으로서, 상기 플래그데이터기억부로부터 플래그데이터를, 상기 본체 메모리셀부로부터 정보데이터를 상기 제어회로에 각각 판독해내는 스텝과, 상기 플래그데이터가 세트상태인지 비세트상태인지를 판정하는 스텝과, 상기 플래그데이터가 세트상태이면 상기 본체메모리셀부로부터 판독한 상기 정보데이터를 유효로 판정하는 스텝과, 상기 플래그데이터가 세트상태가 아니면 상기 정보데이터를 무효로 판정하고, 상기 플래그데이터를 세트상태로 하는 스텝으로 이루어지는 것을 특징으로 하는 방법.
청구범위 제5항의 기재의 반도체메모리장치에 있어서의 판독 및 기록시에 정보데이터의 유효성을 판정하는 방법으로서, 상기 플래그데이터기억부로부터 플래그데이터를 판독하는 스텝과, 상기 플래그데이터가 세트상태인지 비세트상태인지를 판정하는 스텝과, 상기 플래그데이터가 세트상태가 아니면 상기 용장어드레스데이터셀부로부터 제 1의 어드레스데이터를 판독하고, 상기 플래그데이터를 세트한 후 정보데이터를 판독하는 스텝과, 상기 플래그데이터가 세트상태이면 상기 정보데이터를 판독하는 스텝으로 이루어지는 것을 특징으로 하는 방법.