JPH11203890A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11203890A JPH11203890A JP10000226A JP22698A JPH11203890A JP H11203890 A JPH11203890 A JP H11203890A JP 10000226 A JP10000226 A JP 10000226A JP 22698 A JP22698 A JP 22698A JP H11203890 A JPH11203890 A JP H11203890A
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- Japan
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- signal
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/804—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout to prevent clustered faults
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Abstract
(57)【要約】
【課題】 冗長メモリセル列への置換を行なった場合で
も、バス幅の広いブロック書込動作を可能とする半導体
記憶装置を提供する。 【解決手段】 サブブロック０に含まれる列は第１およ
び第２のグループに分割される。第１のグループ中に不
良メモリセル列が存在する場合、アドレス比較回路４５
０により、冗長メモリセル列を選択するための信号ＳＰ
Ａが活性化すると、プログラミング回路５００中にプロ
グラムされていた情報に応じて、信号／ＮＥＤ−１が
“Ｌ”レベルとなり、第１のグループの列の選択は禁止
され、冗長メモリセル列選択信号ＳＣＳＬは活性化され
る。一方、第２の列グループに対しては、通常どおりの
選択動作が行なわれる。
も、バス幅の広いブロック書込動作を可能とする半導体
記憶装置を提供する。 【解決手段】 サブブロック０に含まれる列は第１およ
び第２のグループに分割される。第１のグループ中に不
良メモリセル列が存在する場合、アドレス比較回路４５
０により、冗長メモリセル列を選択するための信号ＳＰ
Ａが活性化すると、プログラミング回路５００中にプロ
グラムされていた情報に応じて、信号／ＮＥＤ−１が
“Ｌ”レベルとなり、第１のグループの列の選択は禁止
され、冗長メモリセル列選択信号ＳＣＳＬは活性化され
る。一方、第２の列グループに対しては、通常どおりの
選択動作が行なわれる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、半導体記憶装置のデータ書込回路の構成に
関する。より特定的には、この発明は、通常の書込動作
よりも多くのメモリセルに、同一のデータを同時に書込
む動作モードを有する半導体記憶装置の構成に関する。
関し、特に、半導体記憶装置のデータ書込回路の構成に
関する。より特定的には、この発明は、通常の書込動作
よりも多くのメモリセルに、同一のデータを同時に書込
む動作モードを有する半導体記憶装置の構成に関する。
【０００２】
【従来の技術】近年、グラフィックス分野等において半
導体メモリが多数使用されるようになっている。このよ
うな半導体メモリに対しては、「ブロック書込」といわ
れる機能が要求されるようになっている。たとえば、Ｓ
ＧＲＡＭ（Synchronous Graphic Random Access Memor
y）においては、画面クリア等の高速化に有利な機能と
して、上記「ブロック書込」動作モードを有するものが
ある。
導体メモリが多数使用されるようになっている。このよ
うな半導体メモリに対しては、「ブロック書込」といわ
れる機能が要求されるようになっている。たとえば、Ｓ
ＧＲＡＭ（Synchronous Graphic Random Access Memor
y）においては、画面クリア等の高速化に有利な機能と
して、上記「ブロック書込」動作モードを有するものが
ある。
【０００３】一方で、グラフィックスデータを処理する
ことに対応したＤＲＡＭ（DynamicRandom Access Memor
y）／ロジック回路混載チップにおける、ＤＲＡＭコア
等においても、上述したような「ブロック書込」という
機能が要求される。
ことに対応したＤＲＡＭ（DynamicRandom Access Memor
y）／ロジック回路混載チップにおける、ＤＲＡＭコア
等においても、上述したような「ブロック書込」という
機能が要求される。
【０００４】このようなブロック書込機能は、ＤＲＡＭ
の動作からいうと、通常の書込動作よりも多くのメモリ
セルに、同一のデータを同時に書込むという機能に対応
する。
の動作からいうと、通常の書込動作よりも多くのメモリ
セルに、同一のデータを同時に書込むという機能に対応
する。
【０００５】図１６は、従来のブロック書込機能を有す
る半導体記憶装置５０００の構成の概略を示すブロック
図である。
る半導体記憶装置５０００の構成の概略を示すブロック
図である。
【０００６】半導体記憶装置５０００においては、４つ
のメモリセルアレイマット♯Ｍ０〜Ｍ３が配置される。
各メモリセルアレイマットには、行列状にメモリセルが
配置されている。各メモリセルアレイマットに対応し
て、行デコーダ５１１０および列デコーダ５２００が設
けられている。行デコーダ５１１０は、外部から与えら
れたアドレス信号に応じて、対応する行（ワード線）を
選択し、列デコーダ５２００は、外部から与えられるア
ドレス信号に従って、対応する列の選択を行なう。
のメモリセルアレイマット♯Ｍ０〜Ｍ３が配置される。
各メモリセルアレイマットには、行列状にメモリセルが
配置されている。各メモリセルアレイマットに対応し
て、行デコーダ５１１０および列デコーダ５２００が設
けられている。行デコーダ５１１０は、外部から与えら
れたアドレス信号に応じて、対応する行（ワード線）を
選択し、列デコーダ５２００は、外部から与えられるア
ドレス信号に従って、対応する列の選択を行なう。
【０００７】各メモリセル列に対応して、ビット線対Ｂ
Ｌ，／ＢＬ（図示せず）が配置され、列デコーダ５２０
０は、書込動作において、選択された列に対応するビッ
ト線対ＢＬ，／ＢＬに対して、書込データを与える。
Ｌ，／ＢＬ（図示せず）が配置され、列デコーダ５２０
０は、書込動作において、選択された列に対応するビッ
ト線対ＢＬ，／ＢＬに対して、書込データを与える。
【０００８】図１７は、図１６に示した列デコーダ５２
００の構成をより詳しく説明するための概略ブロック図
である。
００の構成をより詳しく説明するための概略ブロック図
である。
【０００９】列アドレスバッファ５２０２は、外部から
与えられた列アドレス信号に従って、内部列アドレス信
号ＣＡ０，／ＣＡ０〜ＣＡｍ，／ＣＡｍを発生する。列
プリデコーダ５２０４は、内部列アドレス信号ＣＡ０，
／ＣＡ０〜ＣＡｍ，／ＣＡｍを受けて、プリデコード信
号を出力する。列デコーダ５２００は、列プリデコーダ
５２０４からのプリデコードされた内部列アドレス信号
を受けて、対応するメモリ列を選択する列選択信号発生
回路５２０６ａ〜５２０６ｄとを含む。
与えられた列アドレス信号に従って、内部列アドレス信
号ＣＡ０，／ＣＡ０〜ＣＡｍ，／ＣＡｍを発生する。列
プリデコーダ５２０４は、内部列アドレス信号ＣＡ０，
／ＣＡ０〜ＣＡｍ，／ＣＡｍを受けて、プリデコード信
号を出力する。列デコーダ５２００は、列プリデコーダ
５２０４からのプリデコードされた内部列アドレス信号
を受けて、対応するメモリ列を選択する列選択信号発生
回路５２０６ａ〜５２０６ｄとを含む。
【００１０】図１７に示した例においては、図１６に示
したメモリセルアレイマット♯Ｍ３に対応する列選択信
号発生回路５２０６ａ〜５２０６ｄの構成（図１６にお
いて、楕円で囲んだ領域に相当）が示されている。
したメモリセルアレイマット♯Ｍ３に対応する列選択信
号発生回路５２０６ａ〜５２０６ｄの構成（図１６にお
いて、楕円で囲んだ領域に相当）が示されている。
【００１１】すなわち、図１６および図１７を参照し
て、メモリセルアレイマット♯Ｍ３は、他のメモリセル
アレイマット♯Ｍ０〜♯Ｍ２と同様に、４つのサブブロ
ック、つまり、サブブロック０〜サブブロック３に分割
されている。各サブブロックは、メモリセルアレイマッ
ト♯Ｍ３に含まれる列を、それぞれ４等分して含んでい
るものとする。
て、メモリセルアレイマット♯Ｍ３は、他のメモリセル
アレイマット♯Ｍ０〜♯Ｍ２と同様に、４つのサブブロ
ック、つまり、サブブロック０〜サブブロック３に分割
されている。各サブブロックは、メモリセルアレイマッ
ト♯Ｍ３に含まれる列を、それぞれ４等分して含んでい
るものとする。
【００１２】列選択信号発生回路５２０６ａ〜５２０６
ｄは、それぞれサブブロック０〜サブブロック３に対応
して設けられている。
ｄは、それぞれサブブロック０〜サブブロック３に対応
して設けられている。
【００１３】また、サブブロック０〜サブブロック３に
は、それぞれ冗長列が１列ずつ含まれている。
は、それぞれ冗長列が１列ずつ含まれている。
【００１４】列選択信号発生回路５２０６ａは、プリデ
コードされた内部列アドレス信号を受けて、予め記憶し
ている不良アドレスとプリデコードされた内部列アドレ
ス信号とが一致する場合、冗長メモリセル列を活性化す
るためのスペアアクティブ信号ＳＰＡを活性化するアド
レス比較回路５２３０と、スペアアクティブ信号ＳＰＡ
を受けて、反転した信号を出力するインバータ５２２８
と、プリデコードされた内部列アドレス信号と、インバ
ータ５２２８の出力および外部から与えられるアドレス
信号に応じて、サブブロック０が選択されたときに活性
状態（“Ｈ”レベル）となるサブブロック活性化信号Ｓ
ＢＡ０とを受けて、その論理積に応じた列選択信号ＣＳ
Ｌ１を出力するＡＮＤ回路５２１０とを含む。
コードされた内部列アドレス信号を受けて、予め記憶し
ている不良アドレスとプリデコードされた内部列アドレ
ス信号とが一致する場合、冗長メモリセル列を活性化す
るためのスペアアクティブ信号ＳＰＡを活性化するアド
レス比較回路５２３０と、スペアアクティブ信号ＳＰＡ
を受けて、反転した信号を出力するインバータ５２２８
と、プリデコードされた内部列アドレス信号と、インバ
ータ５２２８の出力および外部から与えられるアドレス
信号に応じて、サブブロック０が選択されたときに活性
状態（“Ｈ”レベル）となるサブブロック活性化信号Ｓ
ＢＡ０とを受けて、その論理積に応じた列選択信号ＣＳ
Ｌ１を出力するＡＮＤ回路５２１０とを含む。
【００１５】列選択信号ＣＳＬ１に応じて、対応するサ
ブブロック０内のメモリセル列が選択される。
ブブロック０内のメモリセル列が選択される。
【００１６】サブブロック０内の第２番目のメモリセル
列を選択するための列選択信号ＣＳＬ２は、信号ＳＢＡ
０、プリデコードされた内部列アドレス信号およびイン
バータ５２２８の出力の論理積を演算するＡＮＤ回路５
２２０から出力される。
列を選択するための列選択信号ＣＳＬ２は、信号ＳＢＡ
０、プリデコードされた内部列アドレス信号およびイン
バータ５２２８の出力の論理積を演算するＡＮＤ回路５
２２０から出力される。
【００１７】以下、順次サブブロック０内に含まれるメ
モリセル列に対応する列選択信号ＣＳＬｉ（ｉ＝１〜
ｎ）に対応して、ＡＮＤ回路５２１０と同様のＡＮＤ回
路が設けられる。たとえば、サブブロック０に含まれる
ｎ個目のメモリセル列に対応する列選択信号ＣＳＬｎは
信号ＳＢＡ０、プリデコードされた内部列アドレス信号
およびインバータ５２２８の出力を受けるＡＮＤ回路５
２２４から出力される。
モリセル列に対応する列選択信号ＣＳＬｉ（ｉ＝１〜
ｎ）に対応して、ＡＮＤ回路５２１０と同様のＡＮＤ回
路が設けられる。たとえば、サブブロック０に含まれる
ｎ個目のメモリセル列に対応する列選択信号ＣＳＬｎは
信号ＳＢＡ０、プリデコードされた内部列アドレス信号
およびインバータ５２２８の出力を受けるＡＮＤ回路５
２２４から出力される。
【００１８】列選択信号発生回路４２０６ａは、さら
に、スペアアクティブ信号ＳＰＡおよびサブブロック活
性化信号ＳＢＡ０を受けて、冗長メモリセル列を選択す
る信号ＳＣＳＬを出力するＡＮＤ回路５２２６を含む。
に、スペアアクティブ信号ＳＰＡおよびサブブロック活
性化信号ＳＢＡ０を受けて、冗長メモリセル列を選択す
る信号ＳＣＳＬを出力するＡＮＤ回路５２２６を含む。
【００１９】すなわち、プリデコードされた内部列アド
レス信号が、アドレス比較回路５２３０に不揮発的に記
録されている不良アドレスと一致する場合は、スペアア
クティブ信号ＳＰＡが活性状態（“Ｈ”レベル）とな
る。これに応じて、インバータ５２２８から出力される
信号は“Ｌ”レベルとなるため、ＡＮＤ回路５２１０〜
５２２４から出力される列選択信号ＣＳＬ１〜ＣＳＬｎ
はいずれも不活性状態（“Ｌ”レベル）となる。
レス信号が、アドレス比較回路５２３０に不揮発的に記
録されている不良アドレスと一致する場合は、スペアア
クティブ信号ＳＰＡが活性状態（“Ｈ”レベル）とな
る。これに応じて、インバータ５２２８から出力される
信号は“Ｌ”レベルとなるため、ＡＮＤ回路５２１０〜
５２２４から出力される列選択信号ＣＳＬ１〜ＣＳＬｎ
はいずれも不活性状態（“Ｌ”レベル）となる。
【００２０】これに対して、信号ＳＰＡが活性状態とな
り、かつ、サブブロック活性化信号ＳＢＡ０も活性状態
（“Ｈ”レベル）であることに応じて、冗長メモリセル
列を選択する信号ＳＣＳＬの活性状態（“Ｈ”レベル）
となる。
り、かつ、サブブロック活性化信号ＳＢＡ０も活性状態
（“Ｈ”レベル）であることに応じて、冗長メモリセル
列を選択する信号ＳＣＳＬの活性状態（“Ｈ”レベル）
となる。
【００２１】これに対し、プリデコードされた内部列ア
ドレス信号がアドレス比較回路５２３０中に記録されて
いる不良アドレスと一致しない場合は、スペアアクティ
ブ信号ＳＰＡは不活性状態（“Ｌ”レベル）である。こ
のため、インバータ５２２８から出力される信号のレベ
ルは“Ｈ”レベルとなる。このため、プリデコードされ
た内部列アドレス信号の値に応じて、各メモリセル列に
応じて設けられているＡＮＤ回路５２１０〜５２２４の
うちのいずれかから出力される列選択信号ＣＳＬｉ（ｉ
＝１〜ｎ）が活性状態となって、対応するメモリセル列
が選択されることになる。
ドレス信号がアドレス比較回路５２３０中に記録されて
いる不良アドレスと一致しない場合は、スペアアクティ
ブ信号ＳＰＡは不活性状態（“Ｌ”レベル）である。こ
のため、インバータ５２２８から出力される信号のレベ
ルは“Ｈ”レベルとなる。このため、プリデコードされ
た内部列アドレス信号の値に応じて、各メモリセル列に
応じて設けられているＡＮＤ回路５２１０〜５２２４の
うちのいずれかから出力される列選択信号ＣＳＬｉ（ｉ
＝１〜ｎ）が活性状態となって、対応するメモリセル列
が選択されることになる。
【００２２】以上のようにして、サブブロック０中に不
良なメモリセルを含むメモリセル列が存在する場合は、
予めアドレス比較回路５２３０に、その不良アドレスを
記憶させておくことで、不良アドレスに対応するメモリ
セル列は、冗長メモリセル列に置換されることになる。
良なメモリセルを含むメモリセル列が存在する場合は、
予めアドレス比較回路５２３０に、その不良アドレスを
記憶させておくことで、不良アドレスに対応するメモリ
セル列は、冗長メモリセル列に置換されることになる。
【００２３】サブブロック１〜サブブロック３に応じて
設けられている列選択信号発生回路５２０６ｂ〜５２０
６ｄについても、全く同様の構成が設けられている。
設けられている列選択信号発生回路５２０６ｂ〜５２０
６ｄについても、全く同様の構成が設けられている。
【００２４】ここで、サブブロック１〜サブブロック３
のそれぞれは、外部から与えられるアドレス信号に応じ
て、サブブロック活性化信号ＳＢＡ１〜ＳＢＡ３がそれ
ぞれ活性状態となることによって選択され、サブブロッ
ク内のメモリセル列が選択されることになる。
のそれぞれは、外部から与えられるアドレス信号に応じ
て、サブブロック活性化信号ＳＢＡ１〜ＳＢＡ３がそれ
ぞれ活性状態となることによって選択され、サブブロッ
ク内のメモリセル列が選択されることになる。
【００２５】図１６および図１７に示したような半導体
記憶装置５０００の構成において、通常の読出／書込動
作においては、選択されたサブブロック内で１つの列選
択信号ＣＳＬｉが活性化され、１つの列だけが選択され
る。非選択のサブブロックにおいては列選択信号はいず
れも活性化されない。
記憶装置５０００の構成において、通常の読出／書込動
作においては、選択されたサブブロック内で１つの列選
択信号ＣＳＬｉが活性化され、１つの列だけが選択され
る。非選択のサブブロックにおいては列選択信号はいず
れも活性化されない。
【００２６】たとえば、４つのサブブロックのうち、２
つのサブブロックが活性化され、２つのサブブロックが
非活性である場合、１つのメモリセルアレイマットにお
いては、同時に２つのメモリセル列が選択される。
つのサブブロックが活性化され、２つのサブブロックが
非活性である場合、１つのメモリセルアレイマットにお
いては、同時に２つのメモリセル列が選択される。
【００２７】これに対して、上述したブロック書込モー
ドにおいては、４つのサブブロックがすべて活性化さ
れ、すなわちすべてのサブブロック活性化信号ＳＢＬ０
〜ＳＢＬ３が“Ｈ”レベルとなり、１つのメモリセルア
レイマットにおいて４つのメモリセル列が同時に選択さ
れる。
ドにおいては、４つのサブブロックがすべて活性化さ
れ、すなわちすべてのサブブロック活性化信号ＳＢＬ０
〜ＳＢＬ３が“Ｈ”レベルとなり、１つのメモリセルア
レイマットにおいて４つのメモリセル列が同時に選択さ
れる。
【００２８】このような動作を行なうことで、ブロック
書込動作においては、通常の書込動作に比べて、２倍の
量のメモリセルに対してデータが同時に書込まれること
になる。
書込動作においては、通常の書込動作に比べて、２倍の
量のメモリセルに対してデータが同時に書込まれること
になる。
【００２９】ところで、上述したようなＳＧＲＡＭ等に
おいては、より高速な画像データ処理のために、外部と
の間でデータをやり取りするデータバスのバス幅（１度
にやり取りされるデータのビット数）を大きくできれ
ば、高速データ転送に有利である。
おいては、より高速な画像データ処理のために、外部と
の間でデータをやり取りするデータバスのバス幅（１度
にやり取りされるデータのビット数）を大きくできれ
ば、高速データ転送に有利である。
【００３０】さらには、近年注目されているＤＲＡＭ／
ロジック回路混載チップにおいては、ＤＲＡＭとロジッ
ク間の内部データバス幅を大きくとることによって、Ｄ
ＲＡＭとロジック間のデータ転送レートを上げることが
可能なことがその特徴の１つとなっている。
ロジック回路混載チップにおいては、ＤＲＡＭとロジッ
ク間の内部データバス幅を大きくとることによって、Ｄ
ＲＡＭとロジック間のデータ転送レートを上げることが
可能なことがその特徴の１つとなっている。
【００３１】
【発明が解決しようとする課題】しかしながら、図１７
において説明したような方式でブロック書込動作モード
を実現している場合、ＤＲＡＭにおいて、外部との間で
データのやり取りを行なうバス幅（ＤＲＡＭ／ロジック
回路混載チップにおいては内部バス幅）を大きくするこ
とが困難であるという問題がある。
において説明したような方式でブロック書込動作モード
を実現している場合、ＤＲＡＭにおいて、外部との間で
データのやり取りを行なうバス幅（ＤＲＡＭ／ロジック
回路混載チップにおいては内部バス幅）を大きくするこ
とが困難であるという問題がある。
【００３２】すなわち、「バス幅が大きい」ということ
は、１つのメモリセルアレイマットに対して、多くのデ
ータを同時に読出／書込できるということを意味する。
そのためには、１つのメモリセルアレイマット内ででき
るだけ多くの列選択信号を同時に活性化させる必要があ
る。
は、１つのメモリセルアレイマットに対して、多くのデ
ータを同時に読出／書込できるということを意味する。
そのためには、１つのメモリセルアレイマット内ででき
るだけ多くの列選択信号を同時に活性化させる必要があ
る。
【００３３】しかしながら、図１７に示した構成におい
ては、１つのメモリセルアレイマット内で同時に活性化
できる列選択信号の数（同時に選択できるメモリセル列
の数）は、メモリセルアレイマットを分割したサブブロ
ック数によって規定されている。
ては、１つのメモリセルアレイマット内で同時に活性化
できる列選択信号の数（同時に選択できるメモリセル列
の数）は、メモリセルアレイマットを分割したサブブロ
ック数によって規定されている。
【００３４】ところで、上述したように、１つのサブブ
ロックは、冗長メモリセル列との置換を行なうための単
位となっている。つまり、このサブブロックの数をいた
ずらに増やすことは、メモリセルアレイマット内に含ま
れる正規のメモリセル列に対する冗長メモリセル列の割
合を増加させることを意味する。したがって、メモリセ
ルアレイ面積の増大を抑制しつつ、このサブブロック数
を増加させることには限界が存在することになる。
ロックは、冗長メモリセル列との置換を行なうための単
位となっている。つまり、このサブブロックの数をいた
ずらに増やすことは、メモリセルアレイマット内に含ま
れる正規のメモリセル列に対する冗長メモリセル列の割
合を増加させることを意味する。したがって、メモリセ
ルアレイ面積の増大を抑制しつつ、このサブブロック数
を増加させることには限界が存在することになる。
【００３５】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、ブロック
書込動作が可能な半導体記憶装置において、バス幅（内
部バス幅）を増大させることが可能な半導体記憶装置を
提供することである。
るためになされたものであって、その目的は、ブロック
書込動作が可能な半導体記憶装置において、バス幅（内
部バス幅）を増大させることが可能な半導体記憶装置を
提供することである。
【００３６】この発明の他の目的は、チップ面積の増大
を抑制しつつ、高速なブロック書込動作を行なうことが
可能な半導体記憶装置を提供することである。
を抑制しつつ、高速なブロック書込動作を行なうことが
可能な半導体記憶装置を提供することである。
【００３７】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、ブロック書込モードを有する半導体記憶装置
であって、各々が、行列状に配列された複数のメモリセ
ルを含む少なくとも１つのメモリセルアレイマットを備
え、各メモリセルアレイマットは、各々が複数のメモリ
セル列を含む複数のサブブロックを含み、各サブブロッ
クは、各々が複数のメモリセル列を有する、複数の列グ
ループと、サブブロック中のメモリセルのうち、不良な
メモリセルを含むメモリセル列と置換するための冗長メ
モリセル列とを有し、外部からのアドレス信号に応じ
て、メモリセルアレイマット中の対応するメモリセル列
を選択する列選択手段をさらに備え、列選択手段は、外
部からの動作モード指定信号に応じて指定されるブロッ
ク書込モードにおいては、列グループ毎に１つの対応す
るメモリセル列を選択する列選択信号を発生する列選択
信号発生手段と、列選択信号が、不良なメモリセルに対
応する不良アドレスと一致する場合、対応する冗長メモ
リセル列を選択し、かつ、不良アドレスに対応する列グ
ループへの列選択信号を不活性化する列置換手段とを含
み、ブロック書込モードが指定されている期間におい
て、アドレス信号に従って対応するメモリセル行を選択
し、外部から与えられた書込データを、選択されたメモ
リセル行および選択されたメモリセル列に対応する複数
のメモリセルに同時に書込む書込手段をさらに備える。
憶装置は、ブロック書込モードを有する半導体記憶装置
であって、各々が、行列状に配列された複数のメモリセ
ルを含む少なくとも１つのメモリセルアレイマットを備
え、各メモリセルアレイマットは、各々が複数のメモリ
セル列を含む複数のサブブロックを含み、各サブブロッ
クは、各々が複数のメモリセル列を有する、複数の列グ
ループと、サブブロック中のメモリセルのうち、不良な
メモリセルを含むメモリセル列と置換するための冗長メ
モリセル列とを有し、外部からのアドレス信号に応じ
て、メモリセルアレイマット中の対応するメモリセル列
を選択する列選択手段をさらに備え、列選択手段は、外
部からの動作モード指定信号に応じて指定されるブロッ
ク書込モードにおいては、列グループ毎に１つの対応す
るメモリセル列を選択する列選択信号を発生する列選択
信号発生手段と、列選択信号が、不良なメモリセルに対
応する不良アドレスと一致する場合、対応する冗長メモ
リセル列を選択し、かつ、不良アドレスに対応する列グ
ループへの列選択信号を不活性化する列置換手段とを含
み、ブロック書込モードが指定されている期間におい
て、アドレス信号に従って対応するメモリセル行を選択
し、外部から与えられた書込データを、選択されたメモ
リセル行および選択されたメモリセル列に対応する複数
のメモリセルに同時に書込む書込手段をさらに備える。
【００３８】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、列置換手段
は、不良アドレスを不揮発的に記憶し、列選択信号が不
良アドレスに一致する場合、冗長メモリセル列を選択す
る冗長列選択信号を活性化する比較手段と、不良アドレ
スに対応する列アドレスを不揮発的に記憶し、冗長列選
択信号の活性化に応じて、対応する列グループの選択動
作を禁止する選択不能化信号を活性化するプログラム手
段とを含む。
１記載の半導体記憶装置の構成において、列置換手段
は、不良アドレスを不揮発的に記憶し、列選択信号が不
良アドレスに一致する場合、冗長メモリセル列を選択す
る冗長列選択信号を活性化する比較手段と、不良アドレ
スに対応する列アドレスを不揮発的に記憶し、冗長列選
択信号の活性化に応じて、対応する列グループの選択動
作を禁止する選択不能化信号を活性化するプログラム手
段とを含む。
【００３９】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、プログラム手
段は、不良アドレス記憶手段を含み、不良アドレス記憶
手段は、活性レベルに対応する第１の電位を受ける第１
の電源ノードと、不活性レベルに対応する第２の電位を
受ける第２の電源ノードと、第１および第２の電源ノー
ドに直列に接続される抵抗体およびヒューズ素子とを有
し、ヒューズ素子および抵抗体の接続ノードの電位が活
性レベルであり、かつ、冗長列選択信号が活性レベルで
あることに応じて、選択不能化信号を活性化する論理ゲ
ートをさらに含む。
２記載の半導体記憶装置の構成において、プログラム手
段は、不良アドレス記憶手段を含み、不良アドレス記憶
手段は、活性レベルに対応する第１の電位を受ける第１
の電源ノードと、不活性レベルに対応する第２の電位を
受ける第２の電源ノードと、第１および第２の電源ノー
ドに直列に接続される抵抗体およびヒューズ素子とを有
し、ヒューズ素子および抵抗体の接続ノードの電位が活
性レベルであり、かつ、冗長列選択信号が活性レベルで
あることに応じて、選択不能化信号を活性化する論理ゲ
ートをさらに含む。
【００４０】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、冗長メモリセ
ル列は、サブブロック毎にｍ個（ｍ：自然数、ｍ≧２）
設けられ、列置換手段は、冗長メモリセル列毎に対応し
て設けられ、各列置換手段は、不良アドレスを不揮発的
に記憶し、列選択信号が不良アドレスに一致する場合、
対応する冗長メモリセル列を選択する冗長列選択信号を
活性化する比較手段と、不良アドレスに対応する列アド
レスを不揮発的に記憶し、冗長列選択信号の活性化に応
じて、対応する列グループの選択動作を禁止する選択不
能化信号を活性化するプログラム手段とを含む。
１記載の半導体記憶装置の構成において、冗長メモリセ
ル列は、サブブロック毎にｍ個（ｍ：自然数、ｍ≧２）
設けられ、列置換手段は、冗長メモリセル列毎に対応し
て設けられ、各列置換手段は、不良アドレスを不揮発的
に記憶し、列選択信号が不良アドレスに一致する場合、
対応する冗長メモリセル列を選択する冗長列選択信号を
活性化する比較手段と、不良アドレスに対応する列アド
レスを不揮発的に記憶し、冗長列選択信号の活性化に応
じて、対応する列グループの選択動作を禁止する選択不
能化信号を活性化するプログラム手段とを含む。
【００４１】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、列選択手段
は、外部からの制御信号に応じて、ライトマスク動作が
指定された場合、ライトマスク動作が指定されたサブブ
ロックに対する列選択動作を不能化する列選択マスク制
御手段をさらに備える。
１記載の半導体記憶装置の構成において、列選択手段
は、外部からの制御信号に応じて、ライトマスク動作が
指定された場合、ライトマスク動作が指定されたサブブ
ロックに対する列選択動作を不能化する列選択マスク制
御手段をさらに備える。
【００４２】請求項６記載の半導体記憶装置は、請求項
５記載の半導体記憶装置の構成に加えて、書込手段は、
ライトマスク動作が指定された場合、ライトマスク動作
が指定されたサブブロックに対するデータ書込動作を不
能化するライトマスク制御手段をさらに備える。
５記載の半導体記憶装置の構成に加えて、書込手段は、
ライトマスク動作が指定された場合、ライトマスク動作
が指定されたサブブロックに対するデータ書込動作を不
能化するライトマスク制御手段をさらに備える。
【００４３】請求項７記載の半導体記憶装置は、請求項
５記載の半導体記憶装置の構成に加えて、外部からの制
御信号に応じて、読出モードが指定されることに応じ
て、列選択マスク制御手段を不活性化する手段をさらに
備える。
５記載の半導体記憶装置の構成に加えて、外部からの制
御信号に応じて、読出モードが指定されることに応じ
て、列選択マスク制御手段を不活性化する手段をさらに
備える。
【００４４】請求項８記載の半導体記憶装置は、請求項
１から７いずれか１項に記載の半導体記憶装置の構成に
おいて、書込手段は、第１の電流駆動能力を有する第１
のデータ駆動手段と、第２の電流駆動能力を有する第２
のデータ駆動手段と、ブロック書込動作が指定されるこ
とに応じて、第１および第２のデータ駆動手段を並列に
駆動して、データ書込を行なわせる切換手段とを含む。
１から７いずれか１項に記載の半導体記憶装置の構成に
おいて、書込手段は、第１の電流駆動能力を有する第１
のデータ駆動手段と、第２の電流駆動能力を有する第２
のデータ駆動手段と、ブロック書込動作が指定されるこ
とに応じて、第１および第２のデータ駆動手段を並列に
駆動して、データ書込を行なわせる切換手段とを含む。
【００４５】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態のダイナミック型半導体記憶装置（以
下、ＤＲＡＭと呼ぶ）の構成を示す概略ブロック図であ
る。
明の実施の形態のダイナミック型半導体記憶装置（以
下、ＤＲＡＭと呼ぶ）の構成を示す概略ブロック図であ
る。
【００４６】なお、以下の説明で明らかとなるように、
ＤＲＡＭ１０００は、単独で１チップ上に集積化された
構成であってもよいし、１チップ上にロジック回路とと
もに混載される、ＤＲＡＭ／ロジック回路混載チップ上
におけるＤＲＡＭ回路であってもよい。
ＤＲＡＭ１０００は、単独で１チップ上に集積化された
構成であってもよいし、１チップ上にロジック回路とと
もに混載される、ＤＲＡＭ／ロジック回路混載チップ上
におけるＤＲＡＭ回路であってもよい。
【００４７】ＤＲＡＭ１０００は、外部からのアドレス
信号Ｅｘｔ．Ａ０〜Ｅｘｔ．Ａｊを受けて内部アドレス
信号を生成するアドレスバッファ１０２と、行列状に配
置された複数のメモリセルを有し、サブブロック０〜サ
ブブロック３に分割されたメモリセルアレイマット３０
０と、アドレスバッファ１０２からの内部行アドレス信
号を受けてプリデコードする行プリデコーダおよび行プ
リデコーダからのプリデコードされた行アドレス信号に
応じて、メモリセルアレイマット３００中の対応する行
を選択する行デコーダ（以下では、行プリデコーダおよ
び行デコーダを合わせて行プリデコーダ＋行デコーダ１
１０と表わす）と、アドレスバッファ１０２からの内部
列アドレス信号を受けて、プリデコードする列プリデコ
ーダ１０４と、列プリデコーダ１０４の出力を受けて、
メモリセルアレイマット３００中の対応する列あるいは
サブブロック毎に設けられている冗長列を選択するため
の列デコーダ２００と、列プリデコーダ１０４からの出
力を受けて、サブブロック選択信号ＳＢＡ０〜ＳＢＡ３
を生成するＳＢＡ生成回路１０６と、外部からの制御信
号を受けて、動作モードを指定するコマンド信号Ｓｃｏ
ｍを出力する命令生成回路３０２と、信号Ｓｃｏｍと、
外部から与えられる外部クロック信号Ｅｘｔ．ＣＬＫを
受けて、ＤＲＡＭ１０００の回路動作を制御する内部制
御信号ｉｎｔ．ＣＴＳを出力する制御回路３０４とを含
む。
信号Ｅｘｔ．Ａ０〜Ｅｘｔ．Ａｊを受けて内部アドレス
信号を生成するアドレスバッファ１０２と、行列状に配
置された複数のメモリセルを有し、サブブロック０〜サ
ブブロック３に分割されたメモリセルアレイマット３０
０と、アドレスバッファ１０２からの内部行アドレス信
号を受けてプリデコードする行プリデコーダおよび行プ
リデコーダからのプリデコードされた行アドレス信号に
応じて、メモリセルアレイマット３００中の対応する行
を選択する行デコーダ（以下では、行プリデコーダおよ
び行デコーダを合わせて行プリデコーダ＋行デコーダ１
１０と表わす）と、アドレスバッファ１０２からの内部
列アドレス信号を受けて、プリデコードする列プリデコ
ーダ１０４と、列プリデコーダ１０４の出力を受けて、
メモリセルアレイマット３００中の対応する列あるいは
サブブロック毎に設けられている冗長列を選択するため
の列デコーダ２００と、列プリデコーダ１０４からの出
力を受けて、サブブロック選択信号ＳＢＡ０〜ＳＢＡ３
を生成するＳＢＡ生成回路１０６と、外部からの制御信
号を受けて、動作モードを指定するコマンド信号Ｓｃｏ
ｍを出力する命令生成回路３０２と、信号Ｓｃｏｍと、
外部から与えられる外部クロック信号Ｅｘｔ．ＣＬＫを
受けて、ＤＲＡＭ１０００の回路動作を制御する内部制
御信号ｉｎｔ．ＣＴＳを出力する制御回路３０４とを含
む。
【００４８】命令生成回路３０２から出力される信号Ｓ
ｃｏｍには、たとえば、読出モードにおいて活性化する
信号ＲＳや、ブロックライト動作時において活性化する
ブロック書込活性化信号ＢＷＥ等が含まれる。
ｃｏｍには、たとえば、読出モードにおいて活性化する
信号ＲＳや、ブロックライト動作時において活性化する
ブロック書込活性化信号ＢＷＥ等が含まれる。
【００４９】ＤＲＡＭ１０００は、さらに、外部から与
えられるデータマスク信号ＤＱＭ０〜ＤＱＭ３を受ける
データマスクバッファ３０６と、データマスクバッファ
３０６から出力されるデータマスク信号ＤＱＭ０〜ＤＱ
Ｍ３を受けて、命令生成回路から出力される読出モード
指定信号ＲＳに制御されて、信号ＤＭ０〜ＤＭ３を出力
するデータマスク信号制御回路３１０と、データマスク
信号制御回路３１０から出力される信号ＤＭ０〜ＤＭ３
に制御されて、サブブロック活性化信号ＳＢＡ０〜信号
ＳＢＡ３を列デコーダ２００に対して出力するサブブロ
ック信号制御回路３１２と、外部から与えられるデータ
ＤＱを受けて、内部に書込データを与え、または内部か
ら読出されたデータを受けて、外部に信号ＤＱとして出
力する入出力バッファ３１４と、外部から与えられたＤ
Ｑとして、入出力バッファ３１４が与えられる書込デー
タを受けて、データマスク信号制御回路３１２により制
御されて、メモリセルアレイマット３００に対して書込
データを与える書込ドライバ回路３１６と、メモリセル
アレイマット３００中の選択されたメモリセルから読出
されたデータを受けて増幅し、入出力バッファ回路３１
４に与える読出アンプ３１８とを備える。
えられるデータマスク信号ＤＱＭ０〜ＤＱＭ３を受ける
データマスクバッファ３０６と、データマスクバッファ
３０６から出力されるデータマスク信号ＤＱＭ０〜ＤＱ
Ｍ３を受けて、命令生成回路から出力される読出モード
指定信号ＲＳに制御されて、信号ＤＭ０〜ＤＭ３を出力
するデータマスク信号制御回路３１０と、データマスク
信号制御回路３１０から出力される信号ＤＭ０〜ＤＭ３
に制御されて、サブブロック活性化信号ＳＢＡ０〜信号
ＳＢＡ３を列デコーダ２００に対して出力するサブブロ
ック信号制御回路３１２と、外部から与えられるデータ
ＤＱを受けて、内部に書込データを与え、または内部か
ら読出されたデータを受けて、外部に信号ＤＱとして出
力する入出力バッファ３１４と、外部から与えられたＤ
Ｑとして、入出力バッファ３１４が与えられる書込デー
タを受けて、データマスク信号制御回路３１２により制
御されて、メモリセルアレイマット３００に対して書込
データを与える書込ドライバ回路３１６と、メモリセル
アレイマット３００中の選択されたメモリセルから読出
されたデータを受けて増幅し、入出力バッファ回路３１
４に与える読出アンプ３１８とを備える。
【００５０】後の説明で明らかとなるように、外部から
の制御信号に応じて、読出モードが指定されている期間
中（信号ＲＳが活性状態（”Ｈ”レベル）である期間
中）は、データマスク信号制御回路３１０から出力され
る信号ＤＭ０〜ＤＭ３は、いずれも不活性レベル
（“Ｌ”レベル）であり、これに応じて、サブブロック
信号制御回路３１２は、ＳＢＡ生成回路１０６から出力
された信号ＳＢＡ０〜ＳＢＡ３をそのまま、列デコーダ
２００に対して出力する。
の制御信号に応じて、読出モードが指定されている期間
中（信号ＲＳが活性状態（”Ｈ”レベル）である期間
中）は、データマスク信号制御回路３１０から出力され
る信号ＤＭ０〜ＤＭ３は、いずれも不活性レベル
（“Ｌ”レベル）であり、これに応じて、サブブロック
信号制御回路３１２は、ＳＢＡ生成回路１０６から出力
された信号ＳＢＡ０〜ＳＢＡ３をそのまま、列デコーダ
２００に対して出力する。
【００５１】これに対して、たとえば、ブロック書込動
作モードが指定されており、信号ＲＳが不活性レベル
（“Ｌ”レベル）である期間中は、データマスク信号制
御回路３１０は、書込ドライバ３１６およびサブブロッ
ク信号制御回路３１２に対して、外部から与えられた信
号ＤＱＭ０〜ＤＱＭ３に対応するレベルの信号ＤＭ０〜
ＤＭ３を出力する。
作モードが指定されており、信号ＲＳが不活性レベル
（“Ｌ”レベル）である期間中は、データマスク信号制
御回路３１０は、書込ドライバ３１６およびサブブロッ
ク信号制御回路３１２に対して、外部から与えられた信
号ＤＱＭ０〜ＤＱＭ３に対応するレベルの信号ＤＭ０〜
ＤＭ３を出力する。
【００５２】これに応じて、書込ドライバ３１６におい
ては、データマスク動作が指定されたサブブロックに対
応するデータ書込動作が禁止され、列デコーダ２００に
おいては、サブブロック信号制御回路３１２より制御さ
れて、データマスク動作が指定されたサブブロックに対
しての列選択動作が禁止される。
ては、データマスク動作が指定されたサブブロックに対
応するデータ書込動作が禁止され、列デコーダ２００に
おいては、サブブロック信号制御回路３１２より制御さ
れて、データマスク動作が指定されたサブブロックに対
しての列選択動作が禁止される。
【００５３】なお、図１においては、メモリセルアレイ
マットが１つの場合について示しているが、本発明はこ
のような場合に限定されることはなく、たとえば図１６
において示したとおり、メモリセルアレイマットが４つ
の場合に対しても、あるいはより一般的には、複数個の
メモリセルアレイマットを含むＤＲＡＭに対して適用す
ることが可能である。
マットが１つの場合について示しているが、本発明はこ
のような場合に限定されることはなく、たとえば図１６
において示したとおり、メモリセルアレイマットが４つ
の場合に対しても、あるいはより一般的には、複数個の
メモリセルアレイマットを含むＤＲＡＭに対して適用す
ることが可能である。
【００５４】また、図１にし示した例では、ＳＢＡ生成
回路１０６から出力された信号は、サブブロック信号制
御回路３１２を経由して、列デコーダ２００に与えられ
る構成となっているが、ＳＢＡ生成回路１０６から出力
された信号が、直接列デコーダ２００に与えられる構成
であってもよい。以下では、まず、ＳＢＡ生成回路１０
６から出力された信号が、直接列デコーダ２００に与え
られる構成である場合について説明する。
回路１０６から出力された信号は、サブブロック信号制
御回路３１２を経由して、列デコーダ２００に与えられ
る構成となっているが、ＳＢＡ生成回路１０６から出力
された信号が、直接列デコーダ２００に与えられる構成
であってもよい。以下では、まず、ＳＢＡ生成回路１０
６から出力された信号が、直接列デコーダ２００に与え
られる構成である場合について説明する。
【００５５】図２は、図１に示したメモリセルアレイマ
ット３００の構成をより詳細に示す回路図である。
ット３００の構成をより詳細に示す回路図である。
【００５６】メモリセルアレイマットは、サブブロック
０〜サブブロック３に分割されている。
０〜サブブロック３に分割されている。
【００５７】サブブロック０は、行列状に配置されたＤ
ＲＡＭセルＭＣと、各メモリセル列に対応して設けられ
るビット線対とを含む。
ＲＡＭセルＭＣと、各メモリセル列に対応して設けられ
るビット線対とを含む。
【００５８】図２においては、サブブロック０中におい
て、２つのメモリセル列に対応するビット線対ＢＬ１，
／ＢＬ１およびＢＬ２，／ＢＬ２のみを例示的に示して
いる。
て、２つのメモリセル列に対応するビット線対ＢＬ１，
／ＢＬ１およびＢＬ２，／ＢＬ２のみを例示的に示して
いる。
【００５９】サブブロック０は、さらに、冗長メモリセ
ル列に対応して設けられるビット線対ＳＢＬ，／ＳＢＬ
と、各メモリセル列のビット線対に対応して設けられ、
選択されたメモリセルから読出されたデータを増幅する
センスアンプ４００と、対応する列選択信号ＣＳＬｉ
（ｉ＝１〜ｎ）により制御され、ビット線対と対応する
ローカルＩＯ線対Ｌ−Ｉ／Ｏとの接続を開閉するスイッ
チ回路４０２とを含む。
ル列に対応して設けられるビット線対ＳＢＬ，／ＳＢＬ
と、各メモリセル列のビット線対に対応して設けられ、
選択されたメモリセルから読出されたデータを増幅する
センスアンプ４００と、対応する列選択信号ＣＳＬｉ
（ｉ＝１〜ｎ）により制御され、ビット線対と対応する
ローカルＩＯ線対Ｌ−Ｉ／Ｏとの接続を開閉するスイッ
チ回路４０２とを含む。
【００６０】たとえば、ビット線対ＢＬ１，／ＢＬ１
は、列選択信号ＣＳＬ１により制御されるスイッチ回路
４０２により、ローカルＩＯ線対Ｌ−Ｉ／Ｏに選択的に
接続される。
は、列選択信号ＣＳＬ１により制御されるスイッチ回路
４０２により、ローカルＩＯ線対Ｌ−Ｉ／Ｏに選択的に
接続される。
【００６１】他のビット線対および冗長メモリセル列の
ビット線対についても同様の構成である。
ビット線対についても同様の構成である。
【００６２】すなわち、ビット線対ＢＬｉ，／ＢＬｉ
（ｉ＝１、…、ｎ）は、列選択信号ＣＳＬｉにより制御
されるスイッチ回路４０２により、ローカルＩＯ線対Ｌ
−Ｉ／Ｏに接続される。同様にして、冗長ビット線対Ｓ
ＢＬ，／ＳＢＬは、信号ＳＣＳＬにより制御されるスイ
ッチ回路４０２により、ローカルＩＯ線対Ｌ−Ｉ／Ｏに
接続される。
（ｉ＝１、…、ｎ）は、列選択信号ＣＳＬｉにより制御
されるスイッチ回路４０２により、ローカルＩＯ線対Ｌ
−Ｉ／Ｏに接続される。同様にして、冗長ビット線対Ｓ
ＢＬ，／ＳＢＬは、信号ＳＣＳＬにより制御されるスイ
ッチ回路４０２により、ローカルＩＯ線対Ｌ−Ｉ／Ｏに
接続される。
【００６３】ローカルＩＯ線対Ｌ−Ｉ／Ｏは、外部から
与えられるアドレス信号に応じて制御されるスイッチ回
路４１０により、グローバルＩＯ線対Ｇ−Ｉ／Ｏと選択
的に接続される。
与えられるアドレス信号に応じて制御されるスイッチ回
路４１０により、グローバルＩＯ線対Ｇ−Ｉ／Ｏと選択
的に接続される。
【００６４】スイッチ回路４０２およびスイッチ回路４
１０は、ともに、たとえば、ゲートに制御信号を受ける
ＮチャネルＭＯＳトランジスタの対で構成することが可
能である。
１０は、ともに、たとえば、ゲートに制御信号を受ける
ＮチャネルＭＯＳトランジスタの対で構成することが可
能である。
【００６５】グローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏは、外部
から与えられるデータに従って、グローバルＩ／Ｏ線対
Ｇ−Ｉ／Ｏの電位レベルを駆動する書込ドライバ回路３
１６ａと接続している。
から与えられるデータに従って、グローバルＩ／Ｏ線対
Ｇ−Ｉ／Ｏの電位レベルを駆動する書込ドライバ回路３
１６ａと接続している。
【００６６】グローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏは、ま
た、選択されたメモリセルからの読出データに応じて、
センスアンプにより増幅されたデータにより駆動された
グローバルＩＯ線対Ｇ−Ｉ／Ｏの電位レベルを受けて、
入出力バッファ３１４に与える読出アンプ回路３１８ａ
とも接続している。
た、選択されたメモリセルからの読出データに応じて、
センスアンプにより増幅されたデータにより駆動された
グローバルＩＯ線対Ｇ−Ｉ／Ｏの電位レベルを受けて、
入出力バッファ３１４に与える読出アンプ回路３１８ａ
とも接続している。
【００６７】書込ドライバ回路３１６ａは、図１に示し
た書込ドライバ回路３１６に含まれ、読出アンプ３１８
ａは、図１に示した読出アンプ回路３１８に含まれてい
る。
た書込ドライバ回路３１６に含まれ、読出アンプ３１８
ａは、図１に示した読出アンプ回路３１８に含まれてい
る。
【００６８】サブブロック１〜サブブロック３について
も全く同様の構成が設けられている。
も全く同様の構成が設けられている。
【００６９】［ブロックライトを行なう場合の列デコー
ダの構成］図３は、図１に示したＤＲＡＭ１０００の構
成のうち、列選択動作を行なう回路部分の構成を示す回
路図である。
ダの構成］図３は、図１に示したＤＲＡＭ１０００の構
成のうち、列選択動作を行なう回路部分の構成を示す回
路図である。
【００７０】アドレスバッファ１０２中に含まれる列ア
ドレスバッファ１０２ｃは、外部から与えられるアドレ
ス信号Ｅｘｔ．Ａｄｄ（Ｅｘｔ．Ａ０〜Ｅｘｔ．Ａｊ）
を受けて、内部アドレス信号ＣＡ０，／ＣＡ０〜ＣＡ
ｍ，／ＣＡｍを出力する。ここで、内部列アドレス信号
ＣＡｘ，／ＣＡｘ（ｘ＝０〜ｎ）は、互いに相補なレベ
ルの信号である。
ドレスバッファ１０２ｃは、外部から与えられるアドレ
ス信号Ｅｘｔ．Ａｄｄ（Ｅｘｔ．Ａ０〜Ｅｘｔ．Ａｊ）
を受けて、内部アドレス信号ＣＡ０，／ＣＡ０〜ＣＡ
ｍ，／ＣＡｍを出力する。ここで、内部列アドレス信号
ＣＡｘ，／ＣＡｘ（ｘ＝０〜ｎ）は、互いに相補なレベ
ルの信号である。
【００７１】列アドレスバッファ１０２ｃから、列プリ
デコーダ１０４に与えられる内部列アドレス信号のう
ち、信号ＣＡｘは、一方の入力ノードにブロック書込活
性化信号ＢＷＥを受けるＮＯＲ回路４２０の他の入力ノ
ードに入力し、このＯＲ回路４２０の出力が列プリデコ
ーダ１０４に与えられる。一方で、信号／ＣＡｘは、一
方の入力ノードにブロック書込活性化信号ＢＷＥを受け
るＯＲ回路４２２の他の入力ノードに入力し、このＯＲ
回路４２２の出力が列プリデコーダ１０４に出力される
構成となっている。
デコーダ１０４に与えられる内部列アドレス信号のう
ち、信号ＣＡｘは、一方の入力ノードにブロック書込活
性化信号ＢＷＥを受けるＮＯＲ回路４２０の他の入力ノ
ードに入力し、このＯＲ回路４２０の出力が列プリデコ
ーダ１０４に与えられる。一方で、信号／ＣＡｘは、一
方の入力ノードにブロック書込活性化信号ＢＷＥを受け
るＯＲ回路４２２の他の入力ノードに入力し、このＯＲ
回路４２２の出力が列プリデコーダ１０４に出力される
構成となっている。
【００７２】すなわち、ブロック書込活性化信号ＢＷＥ
が不活性状態（“Ｌ”レベル）である期間中は、ＯＲ回
路４２０および４２２は、それぞれ受取った信号ＣＡｘ
または信号／ＣＡｘのレベルに応じた信号を、列プリデ
コーダ１０４に対して出力する。
が不活性状態（“Ｌ”レベル）である期間中は、ＯＲ回
路４２０および４２２は、それぞれ受取った信号ＣＡｘ
または信号／ＣＡｘのレベルに応じた信号を、列プリデ
コーダ１０４に対して出力する。
【００７３】ところが、ブロック書込動作が指定され、
ブロック書込活性化信号ＢＷＥが活性状態（“Ｈ”）レ
ベルとなると、内部列アドレス信号ＣＡｘ，／ＣＡｘの
レベルにかかわりなく、ＯＲ回路４２０および４２２か
ら出力される信号は“Ｈ”レベルとなる。
ブロック書込活性化信号ＢＷＥが活性状態（“Ｈ”）レ
ベルとなると、内部列アドレス信号ＣＡｘ，／ＣＡｘの
レベルにかかわりなく、ＯＲ回路４２０および４２２か
ら出力される信号は“Ｈ”レベルとなる。
【００７４】これは、言換えると、通常動作時において
は、信号ＣＡｘ，／ＣＡｘで区別されていたメモリセル
列に対応する列選択信号が双方ともブロック書込動作に
おいては活性化することになる。
は、信号ＣＡｘ，／ＣＡｘで区別されていたメモリセル
列に対応する列選択信号が双方ともブロック書込動作に
おいては活性化することになる。
【００７５】つまり、ブロック書込動作時には、サブブ
ロック内において２つのメモリセル列に対応する列選択
信号が活性化されることになる。
ロック内において２つのメモリセル列に対応する列選択
信号が活性化されることになる。
【００７６】このような構成とすることで、図２に示し
たサブブロック０においては、２つのメモリセル列に対
応するビット線対が、１つのローカルＩ／Ｏ線対Ｌ−Ｉ
／Ｏに同時に接続されることになる。
たサブブロック０においては、２つのメモリセル列に対
応するビット線対が、１つのローカルＩ／Ｏ線対Ｌ−Ｉ
／Ｏに同時に接続されることになる。
【００７７】通常動作時においては、同一のローカルＩ
／Ｏ線対Ｌ−Ｉ／Ｏに複数のビット線対を同時に接続さ
せることは許されない。これは、読出時においては、ビ
ット線から読出されたデータがローカルＩ／Ｏ線対Ｌ−
Ｉ／Ｏ上で衝突することによりデータ破壊を起こしてし
まうためである。
／Ｏ線対Ｌ−Ｉ／Ｏに複数のビット線対を同時に接続さ
せることは許されない。これは、読出時においては、ビ
ット線から読出されたデータがローカルＩ／Ｏ線対Ｌ−
Ｉ／Ｏ上で衝突することによりデータ破壊を起こしてし
まうためである。
【００７８】ところが、上述したとおり、ブロック書込
動作時においては、同一のローカルＩ／Ｏ線対Ｌ−Ｉ／
Ｏに２本またはそれ以上のメモリセル列を接続すること
によって、バス幅（あるいは内部バス幅）が大きい構成
のＤＲＡＭにおいても、通常の書込動作よりも多くのメ
モリセルに、同一のデータを同時に書込むことが可能と
なる。
動作時においては、同一のローカルＩ／Ｏ線対Ｌ−Ｉ／
Ｏに２本またはそれ以上のメモリセル列を接続すること
によって、バス幅（あるいは内部バス幅）が大きい構成
のＤＲＡＭにおいても、通常の書込動作よりも多くのメ
モリセルに、同一のデータを同時に書込むことが可能と
なる。
【００７９】図４は、このようなブロック書込動作を外
部から指定する際の外部制御信号のタイミングを示すた
めのタイミングチャートである。
部から指定する際の外部制御信号のタイミングを示すた
めのタイミングチャートである。
【００８０】すなわち、時刻ｔ１において、外部クロッ
ク信号Ｅｘｔ．ＣＬＫが立上がる際に、外部から命令生
成回路３０２に与えられるコマンド信号によりブロック
書込モードが指定される。このとき、書込が行なわれる
列アドレスの信号Ｅｘｔ．Ａｄｄおよび、書込を行なう
ためのデータＤＱも同時にＤＲＡＭ１０００に対して与
えられる。
ク信号Ｅｘｔ．ＣＬＫが立上がる際に、外部から命令生
成回路３０２に与えられるコマンド信号によりブロック
書込モードが指定される。このとき、書込が行なわれる
列アドレスの信号Ｅｘｔ．Ａｄｄおよび、書込を行なう
ためのデータＤＱも同時にＤＲＡＭ１０００に対して与
えられる。
【００８１】また、後に説明するように、データ書込時
においてデータマスク動作を指定する場合は、この時刻
ｔ１において、データマスクを行なうサブブロックを指
定するための信号ＤＱＮ０〜ＤＱＮ３が、ＤＲＡＭ１０
００に対して与えられる。
においてデータマスク動作を指定する場合は、この時刻
ｔ１において、データマスクを行なうサブブロックを指
定するための信号ＤＱＮ０〜ＤＱＮ３が、ＤＲＡＭ１０
００に対して与えられる。
【００８２】以上説明したとおり、図３に示したような
構成とすることで、たとえば、サブブロック数が４つの
場合においても、同時に８個のメモリセルに対して同一
のデータの書込を行なうことが可能となる。
構成とすることで、たとえば、サブブロック数が４つの
場合においても、同時に８個のメモリセルに対して同一
のデータの書込を行なうことが可能となる。
【００８３】しかしながら、集積度が向上したＤＲＡＭ
においては、製造工程中において発生した不良メモリセ
ルを含むメモリセル列を救済するために、一般に冗長メ
モリセル列が設けられる構成となっている。
においては、製造工程中において発生した不良メモリセ
ルを含むメモリセル列を救済するために、一般に冗長メ
モリセル列が設けられる構成となっている。
【００８４】すなわち、図２に示したとおり、一般に
は、正規のビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／Ｂ
Ｌｎの他に、冗長メモリセル列に対応するビット線対Ｓ
ＢＬ，／ＳＢＬが設けられるのが一般的である。
は、正規のビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／Ｂ
Ｌｎの他に、冗長メモリセル列に対応するビット線対Ｓ
ＢＬ，／ＳＢＬが設けられるのが一般的である。
【００８５】したがって、列デコーダ２００の構成とし
ては、図３に示したような列デコーダ２００ａの構成だ
けでは不十分である。
ては、図３に示したような列デコーダ２００ａの構成だ
けでは不十分である。
【００８６】図５は、このような冗長メモリセル列の選
択を可能とするために、冗長メモリセル列選択信号ＳＣ
ＳＬを出力する構成をさらに備える列デコーダ２００ｂ
の構成を示す回路図である。
択を可能とするために、冗長メモリセル列選択信号ＳＣ
ＳＬを出力する構成をさらに備える列デコーダ２００ｂ
の構成を示す回路図である。
【００８７】列デコーダ２００ｂにおいて、サブブロッ
ク０に対応して設けられる列デコーダ２００ｂ０は、列
プリデコーダ１０４から出力されるプリデコードされた
列アドレス信号を受けて、予め記憶された不良メモリセ
ルを含む不良メモリセル列のアドレスとの比較を行な
い、不良アドレスとプリデコードされた内部列アドレス
信号とが一致する場合、スペアアクティブ信号ＳＰＡを
活性化するアドレス比較回路４５０と、信号ＳＰＡを受
けて、反転した信号／ＮＥＤを出力するインバータ４４
２と、プリデコードされた内部列アドレス信号、信号／
ＮＥＤおよびサブブロック活性化信号ＳＢＡ０を受け
て、列選択信号ＣＳＬ１を出力するＡＮＤ回路４３０を
含む。ＡＮＤ回路４３０は、不良メモリセル列が選択さ
れ、スペアアクティブ信号ＳＰＡが活性化されると、プ
リデコードされた内部列アドレス信号およびサブブロッ
ク活性化信号ＳＢＡ０の値とかかわりなく、列選択信号
ＣＳＬ１の値を不活性レベル（“Ｌ”レベル）とする。
ク０に対応して設けられる列デコーダ２００ｂ０は、列
プリデコーダ１０４から出力されるプリデコードされた
列アドレス信号を受けて、予め記憶された不良メモリセ
ルを含む不良メモリセル列のアドレスとの比較を行な
い、不良アドレスとプリデコードされた内部列アドレス
信号とが一致する場合、スペアアクティブ信号ＳＰＡを
活性化するアドレス比較回路４５０と、信号ＳＰＡを受
けて、反転した信号／ＮＥＤを出力するインバータ４４
２と、プリデコードされた内部列アドレス信号、信号／
ＮＥＤおよびサブブロック活性化信号ＳＢＡ０を受け
て、列選択信号ＣＳＬ１を出力するＡＮＤ回路４３０を
含む。ＡＮＤ回路４３０は、不良メモリセル列が選択さ
れ、スペアアクティブ信号ＳＰＡが活性化されると、プ
リデコードされた内部列アドレス信号およびサブブロッ
ク活性化信号ＳＢＡ０の値とかかわりなく、列選択信号
ＣＳＬ１の値を不活性レベル（“Ｌ”レベル）とする。
【００８８】デコード回路２００ｂ０は、さらに、列選
択信号ＣＳＬ２〜ＣＳＬｎに対応して、ＡＮＤ回路４３
０と同様の構成を有するＡＮＤ回路４３２〜４３４を含
む。
択信号ＣＳＬ２〜ＣＳＬｎに対応して、ＡＮＤ回路４３
０と同様の構成を有するＡＮＤ回路４３２〜４３４を含
む。
【００８９】デコーダ回路２００ｂ０は、さらに、スペ
アアクセス信号ＳＰＡおよびサブブロック活性化信号Ｓ
ＢＡ０を受けて、冗長メモリセル列選択信号ＳＣＳＬを
出力するＡＮＤ回路４４０を含む。
アアクセス信号ＳＰＡおよびサブブロック活性化信号Ｓ
ＢＡ０を受けて、冗長メモリセル列選択信号ＳＣＳＬを
出力するＡＮＤ回路４４０を含む。
【００９０】すなわち、プリデコードされた内部列アド
レスが不良列アドレスと一致し、スペアアクティブ信号
ＳＰＡが活性化し、かつサブブロック活性化信号ＳＢＡ
０が活性化している状態では、冗長メモリセル列選択信
号ＳＣＳＬが活性状態（“Ｈ”レベル）となる。
レスが不良列アドレスと一致し、スペアアクティブ信号
ＳＰＡが活性化し、かつサブブロック活性化信号ＳＢＡ
０が活性化している状態では、冗長メモリセル列選択信
号ＳＣＳＬが活性状態（“Ｈ”レベル）となる。
【００９１】つまり、デコーダ２００ｂ０は、プリデコ
ードされた内部列アドレス信号が不良列アドレスと一致
しない場合は、与えられたプリデコードされた内部列ア
ドレス信号に応じて、対応するメモリセル列を選択する
ための列選択信号ＣＳＬｉ（ｉ＝１ｎ）のいずれかを活
性状態とし、プリデコードされた内部列アドレス信号が
不良列アドレスと一致する場合は、列アドレス信号ＣＳ
Ｌ１〜ＣＳＬｎはすべて不活性状態とし、冗長メモリセ
ル列選択信号ＳＣＳＬを活性状態とする。
ードされた内部列アドレス信号が不良列アドレスと一致
しない場合は、与えられたプリデコードされた内部列ア
ドレス信号に応じて、対応するメモリセル列を選択する
ための列選択信号ＣＳＬｉ（ｉ＝１ｎ）のいずれかを活
性状態とし、プリデコードされた内部列アドレス信号が
不良列アドレスと一致する場合は、列アドレス信号ＣＳ
Ｌ１〜ＣＳＬｎはすべて不活性状態とし、冗長メモリセ
ル列選択信号ＳＣＳＬを活性状態とする。
【００９２】図５に示したような構成とすることで、通
常動作モードにおいては、問題なく正規のメモリセル列
と冗長メモリセル列との置換が行なわれる。
常動作モードにおいては、問題なく正規のメモリセル列
と冗長メモリセル列との置換が行なわれる。
【００９３】しかしながら、ブロック書込動作が指定さ
れ、かつ１つのサブブロック内において、２つのメモリ
セル列を同時に選択しようとすると、以下に説明するよ
うな問題が生じる。
れ、かつ１つのサブブロック内において、２つのメモリ
セル列を同時に選択しようとすると、以下に説明するよ
うな問題が生じる。
【００９４】すなわち、上述したとおり、選択されたサ
ブブロックにおいて、入力アドレスと不良アドレスが一
致し、アドレス比較回路４５０によってスペアアクティ
ブ信号ＳＰＡが活性化したとすると、そのサブブロック
において、信号ＳＣＳＬが活性化され、信号ＳＣＬ１〜
ＳＣＬｎは、信号／ＮＥＤが“Ｌ”レベルであるため、
すべて不活性状態となる。これでは、ブロック書込動作
においても、冗長メモリセル列を使用する場合は、列選
択信号ＣＳＬ１〜ＣＳＬｎはすべて不活性とされてしま
うので、サブブロック当り複数個の列選択信号を同時に
活性化させることができなくなってしまう。
ブブロックにおいて、入力アドレスと不良アドレスが一
致し、アドレス比較回路４５０によってスペアアクティ
ブ信号ＳＰＡが活性化したとすると、そのサブブロック
において、信号ＳＣＳＬが活性化され、信号ＳＣＬ１〜
ＳＣＬｎは、信号／ＮＥＤが“Ｌ”レベルであるため、
すべて不活性状態となる。これでは、ブロック書込動作
においても、冗長メモリセル列を使用する場合は、列選
択信号ＣＳＬ１〜ＣＳＬｎはすべて不活性とされてしま
うので、サブブロック当り複数個の列選択信号を同時に
活性化させることができなくなってしまう。
【００９５】図６は、このような問題を解決するための
列デコーダ２００ｃの構成を示す回路図である。
列デコーダ２００ｃの構成を示す回路図である。
【００９６】図６に示した列デコーダ回路２００ｃの構
成が、図５に示した列デコーダ回路２００ｂの構成と異
なる点は以下のとおりである。
成が、図５に示した列デコーダ回路２００ｂの構成と異
なる点は以下のとおりである。
【００９７】すなわち、列デコーダ回路２００ｃ中にお
いて、サブブロック０に対応して設けられるデコーダ回
路２００ｃ０は、予め、不揮発的に不良列アドレスを記
憶しておき、列プリデコーダ回路１０４から与えられる
プリデコードされた内部列アドレス信号が不良列アドレ
スと一致する場合は、スペアアクティブ信号ＳＰＡを活
性化するアドレス比較回路４５０と、予め不揮発的にプ
ログラムされた状態に応じて、出力する信号Ｎ１および
Ｎ２を互いに相補なレベルに保持するプログラム回路５
００と、信号Ｎ１および信号ＳＰＡを受けて、信号／Ｎ
ＥＤ−１を出力するＮＡＮＤ回路５０２と、信号Ｎ２と
信号ＳＰＡとを受けて、信号／ＮＥＤ−２を出力するＮ
ＡＮＤ回路５０４と、それぞれが、列選択信号ＣＳＬ１
〜ＣＳＬｎ／２に応じて設けられ、各々がプリデコード
された内部列アドレス信号と、信号／ＮＥＤ−１および
信号ＳＢＡ０を受けるＡＮＤ回路４５２〜４５４と、そ
れぞれが列選択信号ＣＳＬｎ／２＋１〜ＣＳＬｎに対応
して設けられ、各々がプリデコードされた内部列アドレ
ス信号と信号／ＮＥＤ−２と、サブブロック活性化信号
ＳＢＡ０とを受けるＡＮＤ回路４５６〜４５８と、信号
ＳＢＡおよび信号ＳＢＡ０とを受けて、信号ＳＣＳＬを
出力するＡＮＤ回路４６０とを含む。
いて、サブブロック０に対応して設けられるデコーダ回
路２００ｃ０は、予め、不揮発的に不良列アドレスを記
憶しておき、列プリデコーダ回路１０４から与えられる
プリデコードされた内部列アドレス信号が不良列アドレ
スと一致する場合は、スペアアクティブ信号ＳＰＡを活
性化するアドレス比較回路４５０と、予め不揮発的にプ
ログラムされた状態に応じて、出力する信号Ｎ１および
Ｎ２を互いに相補なレベルに保持するプログラム回路５
００と、信号Ｎ１および信号ＳＰＡを受けて、信号／Ｎ
ＥＤ−１を出力するＮＡＮＤ回路５０２と、信号Ｎ２と
信号ＳＰＡとを受けて、信号／ＮＥＤ−２を出力するＮ
ＡＮＤ回路５０４と、それぞれが、列選択信号ＣＳＬ１
〜ＣＳＬｎ／２に応じて設けられ、各々がプリデコード
された内部列アドレス信号と、信号／ＮＥＤ−１および
信号ＳＢＡ０を受けるＡＮＤ回路４５２〜４５４と、そ
れぞれが列選択信号ＣＳＬｎ／２＋１〜ＣＳＬｎに対応
して設けられ、各々がプリデコードされた内部列アドレ
ス信号と信号／ＮＥＤ−２と、サブブロック活性化信号
ＳＢＡ０とを受けるＡＮＤ回路４５６〜４５８と、信号
ＳＢＡおよび信号ＳＢＡ０とを受けて、信号ＳＣＳＬを
出力するＡＮＤ回路４６０とを含む。
【００９８】すなわち、図６に示した構成においては、
冗長メモリセル列を使用する場合に、正規の列選択信号
ＣＳＬ１〜ＣＳＬｎを不活性にする信号を２系統の信号
／ＮＥＤ−１，／ＮＥＤ−２に分けている。
冗長メモリセル列を使用する場合に、正規の列選択信号
ＣＳＬ１〜ＣＳＬｎを不活性にする信号を２系統の信号
／ＮＥＤ−１，／ＮＥＤ−２に分けている。
【００９９】信号／ＮＥＤ−１，／ＮＥＤ−２は、ブロ
ック書込時において、無効されるアドレスＣＡｘで区別
される２つの列選択信号のグループ、すなわち列選択信
号ＣＳＬ１〜ＣＳＬｎ／２のグループと、列選択信号Ｃ
ＳＬｎ／２＋１〜ＣＳＬｎのグループとの各々に対応す
る、２つのＡＮＤ回路のグループにそれぞれ入力してい
る。
ック書込時において、無効されるアドレスＣＡｘで区別
される２つの列選択信号のグループ、すなわち列選択信
号ＣＳＬ１〜ＣＳＬｎ／２のグループと、列選択信号Ｃ
ＳＬｎ／２＋１〜ＣＳＬｎのグループとの各々に対応す
る、２つのＡＮＤ回路のグループにそれぞれ入力してい
る。
【０１００】すなわち、列選択信号ＣＳＬ１〜ＣＳＬｎ
／２を出力するＡＮＤ回路４５２〜４５４のグループに
対しては、信号／ＮＥＤ−１が入力し、信号ＣＳＬｎ／
２＋１〜ＣＳＬｎを出力するＡＮＤ回路４５６〜４５８
に対しては、信号／ＮＤＥ−２が入力する構成となって
いる。
／２を出力するＡＮＤ回路４５２〜４５４のグループに
対しては、信号／ＮＥＤ−１が入力し、信号ＣＳＬｎ／
２＋１〜ＣＳＬｎを出力するＡＮＤ回路４５６〜４５８
に対しては、信号／ＮＤＥ−２が入力する構成となって
いる。
【０１０１】冗長メモリセル列を使用するときに、信号
／ＮＥＤ−１および／ＮＥＤ−２のどちらを“Ｌ”レベ
ルとするかは、プログラム回路５００に予めプログラム
されている。
／ＮＥＤ−１および／ＮＥＤ−２のどちらを“Ｌ”レベ
ルとするかは、プログラム回路５００に予めプログラム
されている。
【０１０２】すなわち、プログラム回路５００は、その
出力する信号Ｎ１またはＮ２のいずれか一方のみを
“Ｈ”レベルとし、他方を“Ｌ”レベルとする。
出力する信号Ｎ１またはＮ２のいずれか一方のみを
“Ｈ”レベルとし、他方を“Ｌ”レベルとする。
【０１０３】たとえば、今通常動作時において、信号Ｃ
Ａｘ＝“Ｌ”レベルであることが、信号ＣＳＬ１〜ＣＳ
Ｌｎ／２のいずれかが活性状態となることに対応し、信
号ＣＡｘ＝“Ｈ”レベルであることが、信号ＣＳＬｎ／
２＋１〜ＣＳＬｎのいずれかが活性状態となることに対
応するものとする。
Ａｘ＝“Ｌ”レベルであることが、信号ＣＳＬ１〜ＣＳ
Ｌｎ／２のいずれかが活性状態となることに対応し、信
号ＣＡｘ＝“Ｈ”レベルであることが、信号ＣＳＬｎ／
２＋１〜ＣＳＬｎのいずれかが活性状態となることに対
応するものとする。
【０１０４】このとき、不良メモリセル列がＣＳＬｎ／
２＋１〜ＣＳＬｎのいずれかの信号により活性化される
メモリセル列に含まれているとすると、その不良アドレ
スのＣＡｘは“Ｈ”レベルである。このとき、プログラ
ミング回路５００の出力する信号レベルを、信号Ｎ１が
“Ｌ”レベルで、信号Ｎ２が“Ｈ”レベルとなるように
設定しているものとする。このとき、入力アドレスと不
良アドレスとが一致し、アドレス比較回路４５０によっ
て、スペアアクティブ信号ＳＰＡが活性化し、信号ＳＣ
ＳＬが活性化された場合、それと同時に、信号／ＮＥＤ
−１は“Ｈ”レベルに、信号／ＮＥＤ−２は“Ｌ”レベ
ルとなり、不良メモリセル列が含まれている側の、列選
択信号ＣＳＬｎ／２＋１〜ＣＳＬｎのグループは、その
レベルがすべて不活性状態となる。
２＋１〜ＣＳＬｎのいずれかの信号により活性化される
メモリセル列に含まれているとすると、その不良アドレ
スのＣＡｘは“Ｈ”レベルである。このとき、プログラ
ミング回路５００の出力する信号レベルを、信号Ｎ１が
“Ｌ”レベルで、信号Ｎ２が“Ｈ”レベルとなるように
設定しているものとする。このとき、入力アドレスと不
良アドレスとが一致し、アドレス比較回路４５０によっ
て、スペアアクティブ信号ＳＰＡが活性化し、信号ＳＣ
ＳＬが活性化された場合、それと同時に、信号／ＮＥＤ
−１は“Ｈ”レベルに、信号／ＮＥＤ−２は“Ｌ”レベ
ルとなり、不良メモリセル列が含まれている側の、列選
択信号ＣＳＬｎ／２＋１〜ＣＳＬｎのグループは、その
レベルがすべて不活性状態となる。
【０１０５】したがって、ブロック書込動作時において
も、冗長メモリセル列選択信号ＳＣＳＬが活性化となる
とともに、列選択信号ＣＳＬ１〜ＣＳＬｎ／２のうちか
ら、いずれかの列選択信号が１つ活性状態となる。
も、冗長メモリセル列選択信号ＳＣＳＬが活性化となる
とともに、列選択信号ＣＳＬ１〜ＣＳＬｎ／２のうちか
ら、いずれかの列選択信号が１つ活性状態となる。
【０１０６】すなわち、冗長メモリセル列に対して、置
換動作が行なわれている場合でも、ブロック書込動作時
には、２つのメモリセル列が同時に選択されることとな
る。
換動作が行なわれている場合でも、ブロック書込動作時
には、２つのメモリセル列が同時に選択されることとな
る。
【０１０７】不良メモリセル列が列選択信号ＣＳＬ１〜
ＣＳＬｎ／２に対応するメモリセル列に含まれている場
合は、その不良アドレスの信号ＣＡｘは“Ｌ”レベルで
ある。このときは、プログラミング回路５００の出力す
る信号レベルを、不揮発的に信号Ｎ１が“Ｈ”レベル
に、信号Ｎ２が“Ｌ”レベルとなるように設定してお
く。このようにしておくことで、入力アドレスと不良ア
ドレスとが一致し、冗長メモリセル列選択信号ＳＣＳＬ
が活性化された場合、信号／ＮＥＤ−１は“Ｌ”レベル
に、信号ＮＥＤ−２は“Ｈ”レベルとなって、不良メモ
リセル列が含まれているメモリセル列のグループに対応
する列選択信号ＣＳＬ１〜ＣＳＬｎ／２の方がすべて不
活性状態とされる。
ＣＳＬｎ／２に対応するメモリセル列に含まれている場
合は、その不良アドレスの信号ＣＡｘは“Ｌ”レベルで
ある。このときは、プログラミング回路５００の出力す
る信号レベルを、不揮発的に信号Ｎ１が“Ｈ”レベル
に、信号Ｎ２が“Ｌ”レベルとなるように設定してお
く。このようにしておくことで、入力アドレスと不良ア
ドレスとが一致し、冗長メモリセル列選択信号ＳＣＳＬ
が活性化された場合、信号／ＮＥＤ−１は“Ｌ”レベル
に、信号ＮＥＤ−２は“Ｈ”レベルとなって、不良メモ
リセル列が含まれているメモリセル列のグループに対応
する列選択信号ＣＳＬ１〜ＣＳＬｎ／２の方がすべて不
活性状態とされる。
【０１０８】したがって、この場合においても、ブロッ
ク書込動作時においては、冗長メモリセル列選択信号Ｓ
ＣＳＬとともに、列選択信号ＣＳＬｎ／２＋１〜ＣＳＬ
ｎのうちから１つの列選択信号が同時に活性化されるこ
とになる。
ク書込動作時においては、冗長メモリセル列選択信号Ｓ
ＣＳＬとともに、列選択信号ＣＳＬｎ／２＋１〜ＣＳＬ
ｎのうちから１つの列選択信号が同時に活性化されるこ
とになる。
【０１０９】以上のような構成とすることで、不良メモ
リセルを含むメモリセル列を、冗長メモリセル列と置換
した場合においても、ブロック書込動作において、各サ
ブブロックごとに複数のメモリセル列を同時に選択する
ことが可能となり、バス幅（内部バス幅）の大きなＤＲ
ＡＭにおいても、ブロック書込動作を行なうことが可能
となる。
リセルを含むメモリセル列を、冗長メモリセル列と置換
した場合においても、ブロック書込動作において、各サ
ブブロックごとに複数のメモリセル列を同時に選択する
ことが可能となり、バス幅（内部バス幅）の大きなＤＲ
ＡＭにおいても、ブロック書込動作を行なうことが可能
となる。
【０１１０】しかも、図６に示したような構成において
は、サブブロックの数を増加させる必要がないため、メ
モリセルアレイの面積の増加を抑制することが可能とな
る。
は、サブブロックの数を増加させる必要がないため、メ
モリセルアレイの面積の増加を抑制することが可能とな
る。
【０１１１】図７は、図６に示したアドレス比較回路４
５０の構成を示す回路図である。以下では、簡単のため
に、サブブロック内の列は、プリデコードされた内部列
アドレス信号（以下、プリデコード信号と略称する）Ｃ
ａｋ，／ＣａｋおよびＣａｌ，／Ｃａｌにより指定され
るものとする。
５０の構成を示す回路図である。以下では、簡単のため
に、サブブロック内の列は、プリデコードされた内部列
アドレス信号（以下、プリデコード信号と略称する）Ｃ
ａｋ，／ＣａｋおよびＣａｌ，／Ｃａｌにより指定され
るものとする。
【０１１２】列アドレス比較回路４５０は、プリデコー
ド信号Ｃａｋをゲートに受け、ソースが接地ノードに接
続されたＮチャネルトランジスタ４７４と、プリデコー
ド信号Ｃａｌをゲートに受けＮチャネルトランジスタ４
７４と直列に接続されたＮチャネルトランジスタ４７２
と、プリデコード信号Ｃａｌをゲートに受け、ソースが
接地ノードに接続されたＮチャネルトランジスタ４７８
と、プリデコード信号／Ｃａｋをゲートに受けＮチャネ
ルトランジスタ４７８と直列に接続されたＮチャネルト
ランジスタ４７６と、プリデコード信号／Ｃａｌをゲー
トに受け、ソースが接地ノードに接続されたＮチャネル
トランジスタ４８２と、プリデコード信号Ｃａｋをゲー
トに受けＮチャネルトランジスタ４８２と直列に接続さ
れたＮチャネルトランジスタ４８０と、プリデコード信
号／Ｃａｌをゲートに受け、ソースが接地ノードに接続
されたＮチャネルトランジスタ４８６と、プリデコード
信号／Ｃａｋをゲートに受けＮチャネルトランジスタ４
８６と直列に接続されたＮチャネルトランジスタ４８４
とを含む。
ド信号Ｃａｋをゲートに受け、ソースが接地ノードに接
続されたＮチャネルトランジスタ４７４と、プリデコー
ド信号Ｃａｌをゲートに受けＮチャネルトランジスタ４
７４と直列に接続されたＮチャネルトランジスタ４７２
と、プリデコード信号Ｃａｌをゲートに受け、ソースが
接地ノードに接続されたＮチャネルトランジスタ４７８
と、プリデコード信号／Ｃａｋをゲートに受けＮチャネ
ルトランジスタ４７８と直列に接続されたＮチャネルト
ランジスタ４７６と、プリデコード信号／Ｃａｌをゲー
トに受け、ソースが接地ノードに接続されたＮチャネル
トランジスタ４８２と、プリデコード信号Ｃａｋをゲー
トに受けＮチャネルトランジスタ４８２と直列に接続さ
れたＮチャネルトランジスタ４８０と、プリデコード信
号／Ｃａｌをゲートに受け、ソースが接地ノードに接続
されたＮチャネルトランジスタ４８６と、プリデコード
信号／Ｃａｋをゲートに受けＮチャネルトランジスタ４
８６と直列に接続されたＮチャネルトランジスタ４８４
とを含む。
【０１１３】ヒューズ群４６０は、Ｎチャネルトランジ
スタ４７２のドレインと充電ノードｎｑとの間に設けら
れるヒューズ４６２と、Ｎチャネルトランジスタ４７６
のドレインと充電ノードｎｑとの間に設けられるヒュー
ズ４６４と、Ｎチャネルトランジスタ４８０のドレイン
と充電ノードｎｑとの間に設けられるヒューズ４６６
と、Ｎチャネルトランジスタ４８４のドレインと充電ノ
ードｎｑとの間に設けられるヒューズ４６８とを含む。
スタ４７２のドレインと充電ノードｎｑとの間に設けら
れるヒューズ４６２と、Ｎチャネルトランジスタ４７６
のドレインと充電ノードｎｑとの間に設けられるヒュー
ズ４６４と、Ｎチャネルトランジスタ４８０のドレイン
と充電ノードｎｑとの間に設けられるヒューズ４６６
と、Ｎチャネルトランジスタ４８４のドレインと充電ノ
ードｎｑとの間に設けられるヒューズ４６８とを含む。
【０１１４】ヒューズ４６２〜４６８のいずれか１つが
切断されていれば、プリチャージ信号／ＰＣに応じて行
なわれるノードｎｑの充電終了後に、プリデコード信号
Ｃａｋ，／ＣａｋおよびＣａｌ，／Ｃａｌが不良アドレ
スに対応するレベルとなったときにのみ、充電ノードか
らは”Ｈ”レベルとなる信号ＳＰＡが出力される。
切断されていれば、プリチャージ信号／ＰＣに応じて行
なわれるノードｎｑの充電終了後に、プリデコード信号
Ｃａｋ，／ＣａｋおよびＣａｌ，／Ｃａｌが不良アドレ
スに対応するレベルとなったときにのみ、充電ノードか
らは”Ｈ”レベルとなる信号ＳＰＡが出力される。
【０１１５】図８は、図６に示したプログラミング回路
５００の構成をより詳細に示す回路図である。
５００の構成をより詳細に示す回路図である。
【０１１６】プログラミング回路５００は、電源電位Ｖ
ｃｃと接地電位ＧＮＤとの間に直列に接続される抵抗体
Ｒ１およびヒューズ素子Ｆ１と、抵抗体Ｒ１およびヒュ
ーズ素子Ｆ１の接続ノードｎｐの電位レベルを入力とし
て受けるラッチ回路５２０とを含む。
ｃｃと接地電位ＧＮＤとの間に直列に接続される抵抗体
Ｒ１およびヒューズ素子Ｆ１と、抵抗体Ｒ１およびヒュ
ーズ素子Ｆ１の接続ノードｎｐの電位レベルを入力とし
て受けるラッチ回路５２０とを含む。
【０１１７】ラッチ回路５２０は、ノードｎｐの電位レ
ベルを入力として受けるインバータ５２２と、インバー
タ５２２の出力を入力として受け、出力ノードがノード
ｎｐと接続するインバータ５２４とを含む。
ベルを入力として受けるインバータ５２２と、インバー
タ５２２の出力を入力として受け、出力ノードがノード
ｎｐと接続するインバータ５２４とを含む。
【０１１８】インバータ５２２の出力が信号Ｎ１として
出力され、インバータ５２４の出力が、信号Ｎ２として
出力される。
出力され、インバータ５２４の出力が、信号Ｎ２として
出力される。
【０１１９】すなわち、信号Ｎ１および信号Ｎ２のレベ
ルは、ノードｎｐの電位レベルに応じて決定される、互
いに相補な電位レベルとなる。
ルは、ノードｎｐの電位レベルに応じて決定される、互
いに相補な電位レベルとなる。
【０１２０】図９は、図２に示したサブブロック０の他
の構成を示す回路図である。図２にサブブロック０と、
図９に示したサブブロック０の構成が異なる点は、図２
に示したサブブロック０においては、データ入出力線対
がグローバルＩ／ＩＯ線対Ｇ−Ｉ／ＯとローカルＩ／Ｏ
線対Ｌ−Ｉ／Ｏからなる階層構造を有しているのに対
し、図９に示したサブブロック０においては、このよう
な階層構造ではなく、Ｉ／Ｏ線対Ｉ／Ｏに対して、直接
書込ドライバ回路３１６ａと、読出アンプ３１８ａが接
続される構成となっている点である。
の構成を示す回路図である。図２にサブブロック０と、
図９に示したサブブロック０の構成が異なる点は、図２
に示したサブブロック０においては、データ入出力線対
がグローバルＩ／ＩＯ線対Ｇ−Ｉ／ＯとローカルＩ／Ｏ
線対Ｌ−Ｉ／Ｏからなる階層構造を有しているのに対
し、図９に示したサブブロック０においては、このよう
な階層構造ではなく、Ｉ／Ｏ線対Ｉ／Ｏに対して、直接
書込ドライバ回路３１６ａと、読出アンプ３１８ａが接
続される構成となっている点である。
【０１２１】その他の点は、図２に示したメモリセルア
レイマットの構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。
レイマットの構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。
【０１２２】図９に示したようなメモリセルアレイマッ
ト中のサブブロックの構成によっても、図２に示したサ
ブブロックの構成と同様に、サブブロック内の不良メモ
リセルを含むメモリセル列が、冗長メモリセル列に置換
されている場合においても、ブロック書込動作時に、通
常の書込動作よりも多くのメモリセルに同一のデータを
同時に書込むことが可能となる。
ト中のサブブロックの構成によっても、図２に示したサ
ブブロックの構成と同様に、サブブロック内の不良メモ
リセルを含むメモリセル列が、冗長メモリセル列に置換
されている場合においても、ブロック書込動作時に、通
常の書込動作よりも多くのメモリセルに同一のデータを
同時に書込むことが可能となる。
【０１２３】［実施の形態２］図１０は、本発明の実施
の形態２のＤＲＡＭにおける列選択回路の構成を示すブ
ロック図であり、実施の形態１の図６と対比される図で
ある。
の形態２のＤＲＡＭにおける列選択回路の構成を示すブ
ロック図であり、実施の形態１の図６と対比される図で
ある。
【０１２４】図１０に示した構成においては、ブロック
ライト時に、サブブロックあたり４個のメモリセル列が
同時に活性化される回路構成を示している。
ライト時に、サブブロックあたり４個のメモリセル列が
同時に活性化される回路構成を示している。
【０１２５】すなわち、サブブロックあたり４列のメモ
リセル列に対応する列選択信号ＣＳＬｉを活性化させる
ために、ブロック書込動作時においては、２ビットのア
ドレス（ＣＡｘ，ＣＡｙ）を無効とする構成になってい
る。
リセル列に対応する列選択信号ＣＳＬｉを活性化させる
ために、ブロック書込動作時においては、２ビットのア
ドレス（ＣＡｘ，ＣＡｙ）を無効とする構成になってい
る。
【０１２６】すなわち、列アドレスバッファ１０２ｃか
ら出力される内部アドレス信号ＣＡ０，／ＣＡ０〜ＣＡ
ｍ，／ＣＡｍのうち、信号ＣＡｘを一方の入力ノードに
受けるＯＲ回路４２０および信号／ＣＡｘを一方の入力
ノードに受けるＯＲ回路４２２に加えて、さらに、一方
の入力ノードに信号ＣＡｙを、他方の入力ノードにブロ
ック書込活性化信号ＢＷＥを受けるＯＲ回路４２４と、
信号／ＣＡｙを一方の入力ノードに、他方の入力ノード
にブロック書込活性化信号ＢＷＥを受けるＯＲ回路４２
６が設けられる構成となっている。
ら出力される内部アドレス信号ＣＡ０，／ＣＡ０〜ＣＡ
ｍ，／ＣＡｍのうち、信号ＣＡｘを一方の入力ノードに
受けるＯＲ回路４２０および信号／ＣＡｘを一方の入力
ノードに受けるＯＲ回路４２２に加えて、さらに、一方
の入力ノードに信号ＣＡｙを、他方の入力ノードにブロ
ック書込活性化信号ＢＷＥを受けるＯＲ回路４２４と、
信号／ＣＡｙを一方の入力ノードに、他方の入力ノード
にブロック書込活性化信号ＢＷＥを受けるＯＲ回路４２
６が設けられる構成となっている。
【０１２７】ＯＲ回路４２０〜４２６の出力信号が、列
プリデコーダ１０４に与えられる。図１０に示した列デ
コーダ２００ｄにおいては、正規のメモリセル列に対応
する列選択信号ＣＡＬｉを不活性化する信号が、４系統
の信号／ＮＥＤ−１〜／ＮＥＤ−４に分けられる構成と
なっている。すなわち、列デコーダ２００ｄのうち、サ
ブブロック０に対応して設けられるデコーダ２００ｄ０
は、互いに相補な信号Ｎ１１およびＮ１２を出力する第
１のプログラミング回路５００と、互いに相補な信号で
ある信号Ｎ２１とＮ２２を出力する第２のプログラミン
グ回路５０６と、第１の入力ノードに信号Ｎ２２を、第
２の入力ノードに信号Ｎ１１を、第３の入力ノードにス
ペアアクティブ信号ＳＰＡを受けるＮＡＮＤ回路５０２
と、第１の入力ノードに信号Ｎ２１を、第２の入力ノー
ドに信号Ｎ１２を、第３の入力ノードにスペアアクティ
ブ信号ＳＰＡを受けるＮＡＮＤ回路５０４と、第１の入
力ノードに信号Ｎ２１を、第２の入力ノードに信号Ｎ１
１を、第３の入力ノードにスペアアクティブ信号ＳＰＡ
を受けるＮＡＮＤ回路５０８と、第１の入力ノードに信
号Ｎ２２を、第２の入力ノードに信号Ｎ１２を、第３の
入力ノードにスペアアクティブ信号ＳＰＡを受けるＮＡ
ＮＤ回路５１０とを含む。
プリデコーダ１０４に与えられる。図１０に示した列デ
コーダ２００ｄにおいては、正規のメモリセル列に対応
する列選択信号ＣＡＬｉを不活性化する信号が、４系統
の信号／ＮＥＤ−１〜／ＮＥＤ−４に分けられる構成と
なっている。すなわち、列デコーダ２００ｄのうち、サ
ブブロック０に対応して設けられるデコーダ２００ｄ０
は、互いに相補な信号Ｎ１１およびＮ１２を出力する第
１のプログラミング回路５００と、互いに相補な信号で
ある信号Ｎ２１とＮ２２を出力する第２のプログラミン
グ回路５０６と、第１の入力ノードに信号Ｎ２２を、第
２の入力ノードに信号Ｎ１１を、第３の入力ノードにス
ペアアクティブ信号ＳＰＡを受けるＮＡＮＤ回路５０２
と、第１の入力ノードに信号Ｎ２１を、第２の入力ノー
ドに信号Ｎ１２を、第３の入力ノードにスペアアクティ
ブ信号ＳＰＡを受けるＮＡＮＤ回路５０４と、第１の入
力ノードに信号Ｎ２１を、第２の入力ノードに信号Ｎ１
１を、第３の入力ノードにスペアアクティブ信号ＳＰＡ
を受けるＮＡＮＤ回路５０８と、第１の入力ノードに信
号Ｎ２２を、第２の入力ノードに信号Ｎ１２を、第３の
入力ノードにスペアアクティブ信号ＳＰＡを受けるＮＡ
ＮＤ回路５１０とを含む。
【０１２８】デコーダ回路２００ｄ０は、さらに、列選
択信号ＣＳＬ１〜ＣＳＬ２ｎ／４にそれぞれ対応して設
けられ、各々が、プリデコードされた内部列アドレス信
号と、信号／ＮＥＤ１と、信号ＳＰＡとを受けて、信号
ＣＳＬ１〜ＣＳＬｎ／４をそれぞれ出力するＡＮＤ回路
５５０〜５５２と、列選択信号ＣＳＬｎ／４＋１〜ＣＳ
Ｌｎ／２にそれぞれ対応して設けられ、各々がプリデコ
ードされた内部列アドレス信号と、信号／ＮＥＤ−２
と、信号ＳＰＡとを受けて、信号ＣＳＬｎ／４＋１〜Ｃ
ＳＬｎ／２をそれぞれ出力するＮＡＮＤ回路５５４〜５
５６と、信号ＣＳＬｎ／２＋１〜ＣＳＬ３ｎ／４にそれ
ぞれ対応して設けられ、各々が、プリデコードされた内
部アドレス信号と、信号／ＮＥＤ−３と、信号ＳＰＡと
を受けて、信号ＣＳＬｎ／２＋１〜信号ＣＳＬ３ｎ／４
をそれぞれ出力するＡＮＤ回路５５８〜５６０と、信号
ＣＳＬ３ｎ／４＋１〜ＣＳＬｎにそれぞれ対応して設け
られ、各々が、プリデコードされた内部列アドレス信号
と、信号／ＮＥＤ−４と、信号ＳＰＡとを受けて、信号
ＣＳＬ３ｎ／４＋１〜信号ＣＳＬｎをそれぞれ出力する
ＡＮＤ回路５６２〜５６４と、信号ＳＰＡと、サブブロ
ック活性化信号ＳＢＡ０とを受けて、冗長メモリセル列
活性化信号ＳＣＳＬを出力するＡＮＤ回路５７０とを含
む。
択信号ＣＳＬ１〜ＣＳＬ２ｎ／４にそれぞれ対応して設
けられ、各々が、プリデコードされた内部列アドレス信
号と、信号／ＮＥＤ１と、信号ＳＰＡとを受けて、信号
ＣＳＬ１〜ＣＳＬｎ／４をそれぞれ出力するＡＮＤ回路
５５０〜５５２と、列選択信号ＣＳＬｎ／４＋１〜ＣＳ
Ｌｎ／２にそれぞれ対応して設けられ、各々がプリデコ
ードされた内部列アドレス信号と、信号／ＮＥＤ−２
と、信号ＳＰＡとを受けて、信号ＣＳＬｎ／４＋１〜Ｃ
ＳＬｎ／２をそれぞれ出力するＮＡＮＤ回路５５４〜５
５６と、信号ＣＳＬｎ／２＋１〜ＣＳＬ３ｎ／４にそれ
ぞれ対応して設けられ、各々が、プリデコードされた内
部アドレス信号と、信号／ＮＥＤ−３と、信号ＳＰＡと
を受けて、信号ＣＳＬｎ／２＋１〜信号ＣＳＬ３ｎ／４
をそれぞれ出力するＡＮＤ回路５５８〜５６０と、信号
ＣＳＬ３ｎ／４＋１〜ＣＳＬｎにそれぞれ対応して設け
られ、各々が、プリデコードされた内部列アドレス信号
と、信号／ＮＥＤ−４と、信号ＳＰＡとを受けて、信号
ＣＳＬ３ｎ／４＋１〜信号ＣＳＬｎをそれぞれ出力する
ＡＮＤ回路５６２〜５６４と、信号ＳＰＡと、サブブロ
ック活性化信号ＳＢＡ０とを受けて、冗長メモリセル列
活性化信号ＳＣＳＬを出力するＡＮＤ回路５７０とを含
む。
【０１２９】すなわち、正規なメモリセル列に対応した
列選択信号ＣＳＬｉを不活性にする信号が４系統に分け
られ、内部アドレス信号ＣＡｘと、ＣＡｙで区別される
４つのＣＳＬｉのグループに信号／ＮＥＤ−１〜信号／
ＮＥＤ−４が、各列グループに対応して設けられている
ＡＮＤ回路に入力される。
列選択信号ＣＳＬｉを不活性にする信号が４系統に分け
られ、内部アドレス信号ＣＡｘと、ＣＡｙで区別される
４つのＣＳＬｉのグループに信号／ＮＥＤ−１〜信号／
ＮＥＤ−４が、各列グループに対応して設けられている
ＡＮＤ回路に入力される。
【０１３０】サブブロックあたり２組のプログラミング
回路が用意されており、各々のプログラミング回路５０
０および５０２について、不良アドレスのＣＡｘ、ＣＡ
ｙの値によって、ヒューズをブローしたりしなかったり
することによって、冗長メモリセル列を使用する場合
は、４つの列グループのうち、不良メモリセル列が含ま
れている列グループだけを不活性状態にする。
回路が用意されており、各々のプログラミング回路５０
０および５０２について、不良アドレスのＣＡｘ、ＣＡ
ｙの値によって、ヒューズをブローしたりしなかったり
することによって、冗長メモリセル列を使用する場合
は、４つの列グループのうち、不良メモリセル列が含ま
れている列グループだけを不活性状態にする。
【０１３１】他のサブブロックに対応して設けられてい
るデコード回路２００ｄ１〜２００ｄ３も、デコード回
路２００ｄ０と同様の構成を有する。
るデコード回路２００ｄ１〜２００ｄ３も、デコード回
路２００ｄ０と同様の構成を有する。
【０１３２】したがって、冗長メモリセル列使用時にお
いても、ブロック書込動作時には、冗長メモリセル列選
択信号ＳＣＳＬ以外に、正規なメモリセル列に対応する
列選択信号ＣＳＬｉが３個活性化されることになる。こ
のため、サブブロックあたり４個のメモリセル列を同時
に活性化させることが可能となる。
いても、ブロック書込動作時には、冗長メモリセル列選
択信号ＳＣＳＬ以外に、正規なメモリセル列に対応する
列選択信号ＣＳＬｉが３個活性化されることになる。こ
のため、サブブロックあたり４個のメモリセル列を同時
に活性化させることが可能となる。
【０１３３】［実施の形態３］図１１は、本発明の実施
の形態３のメモリセル列を選択する回路構成、特に、列
デコーダ２００ｅの構成を示す概略ブロック図である。
の形態３のメモリセル列を選択する回路構成、特に、列
デコーダ２００ｅの構成を示す概略ブロック図である。
【０１３４】列デコーダ２００ｅのうち、サブブロック
０に対応して設けられているデコーダ２００ｅ０におい
ては、冗長メモリセル列を選択するための、冗長メモリ
セル列選択信号を生成する回路が２系統設けられる構成
となっている。
０に対応して設けられているデコーダ２００ｅ０におい
ては、冗長メモリセル列を選択するための、冗長メモリ
セル列選択信号を生成する回路が２系統設けられる構成
となっている。
【０１３５】すなわち、まず、サブブロック０中の正規
なメモリセル列は、列選択信号ＣＳＬ１〜ＣＳＬｎ／２
で選択される第１の列のグループと、列選択信号ＣＳＬ
ｎ／２＋１〜信号ＣＳＬｎにより選択される第２の列の
グループとに分けられている。
なメモリセル列は、列選択信号ＣＳＬ１〜ＣＳＬｎ／２
で選択される第１の列のグループと、列選択信号ＣＳＬ
ｎ／２＋１〜信号ＣＳＬｎにより選択される第２の列の
グループとに分けられている。
【０１３６】この第１の列のグループが選択されるか、
第２の列のグループが選択されるかは、内部アドレス信
号ＣＡｘの値により通常の読出／書込動作においては区
別されているものとする。
第２の列のグループが選択されるかは、内部アドレス信
号ＣＡｘの値により通常の読出／書込動作においては区
別されているものとする。
【０１３７】ブロック書込動作期間中においては、この
内部列アドレス信号ＣＡｘの値とかかわりなく、メモリ
セル列の選択が行なわれる。
内部列アドレス信号ＣＡｘの値とかかわりなく、メモリ
セル列の選択が行なわれる。
【０１３８】すなわち、言い換えれば、第１の列グルー
プから１つの列が、第２の列グループから１つの列が、
それぞれ選択されることになる。
プから１つの列が、第２の列グループから１つの列が、
それぞれ選択されることになる。
【０１３９】実施の形態３の列デコーダ２００ｅが、図
６に示した実施の形態１の列デコーダ２００ｃの構成と
異なる点は、以下の点である。
６に示した実施の形態１の列デコーダ２００ｃの構成と
異なる点は、以下の点である。
【０１４０】デコーダ回路２００ｅ０は、不良アドレス
を不揮発的に記憶し、プリデコードされた内部列アドレ
ス信号が、記憶した不良アドレスと一致する場合、第１
のスペアアクティブ信号ＳＰＡ１を活性状態とする第１
のアドレス比較回路４５０と、不良アドレスを不揮発的
に記憶し、プリデコードされた内部列アドレス信号が、
記憶した不良アドレスと一致する場合、第２のスペアア
クティブ信号ＳＰＡ２を活性化する第２のアドレス比較
回路４５２と、不揮発的に記憶した情報に従って、互い
に相補な信号Ｎ１１とＮ１２を出力する第１のプログラ
ミング回路５００と、不揮発的に記憶した情報に従っ
て、互いに相補な信号Ｎ２１およびＮ２２を出力する第
２のプログラミング回路５０６と、信号Ｎ１１および信
号ＳＰＡ１を受けて、信号／ＮＤＤ−１１を出力するＮ
ＡＮＤ回路５０２と、信号Ｎ１２および信号ＳＰＡ１を
受けて、信号／ＮＥＤ−１２を出力するＮＡＮＤ回路５
０４と、信号Ｎ２１と信号ＰＳＡ２とを受けて、信号／
ＮＥＤ−２１を出力するＮＡＮＤ回路５１２と、信号Ｎ
２２と、信号ＳＰＡ２とを受けて、信号／ＮＥＤ−２２
とを出力するＮＡＮＤ回路５１４とを含む。
を不揮発的に記憶し、プリデコードされた内部列アドレ
ス信号が、記憶した不良アドレスと一致する場合、第１
のスペアアクティブ信号ＳＰＡ１を活性状態とする第１
のアドレス比較回路４５０と、不良アドレスを不揮発的
に記憶し、プリデコードされた内部列アドレス信号が、
記憶した不良アドレスと一致する場合、第２のスペアア
クティブ信号ＳＰＡ２を活性化する第２のアドレス比較
回路４５２と、不揮発的に記憶した情報に従って、互い
に相補な信号Ｎ１１とＮ１２を出力する第１のプログラ
ミング回路５００と、不揮発的に記憶した情報に従っ
て、互いに相補な信号Ｎ２１およびＮ２２を出力する第
２のプログラミング回路５０６と、信号Ｎ１１および信
号ＳＰＡ１を受けて、信号／ＮＤＤ−１１を出力するＮ
ＡＮＤ回路５０２と、信号Ｎ１２および信号ＳＰＡ１を
受けて、信号／ＮＥＤ−１２を出力するＮＡＮＤ回路５
０４と、信号Ｎ２１と信号ＰＳＡ２とを受けて、信号／
ＮＥＤ−２１を出力するＮＡＮＤ回路５１２と、信号Ｎ
２２と、信号ＳＰＡ２とを受けて、信号／ＮＥＤ−２２
とを出力するＮＡＮＤ回路５１４とを含む。
【０１４１】デコーダ回路２００ｅ０は、さらに、第１
の列グループに対応して設けられ、各々がプリデコード
された内部列アドレス信号と、信号／ＮＤＤ−１１と、
信号／ＮＡＤ−２１と、サブブロック活性化信号ＳＢＡ
０を受けて、信号ＣＳＬ１〜信号ＣＳＬｎ／２をそれぞ
れ出力するＮＡＮＤ回路５８０〜５８２と、第２の列グ
ループに対応して設けられ、各々がプリデコードされた
内部列アドレス信号と、信号／ＮＥＤ−１２と、信号／
ＮＥＤ−２２とを受けて、信号ＣＳＬｎ／２＋１〜信号
ＣＳＬｎをそれぞれ出力するＡＮＤ回路５８４〜５８６
と、信号ＳＰＡ１と信号ＳＰＡ０とを受けて第１の冗長
列選択信号ＳＣＳＬ１を出力するＡＮＤ回路５９０と、
信号ＳＰＡ２と信号ＳＢＡ０とを受けて第２の冗長列選
択信号ＳＣＳＬ２を出力するＡＮＤ回路５９２とを含
む。
の列グループに対応して設けられ、各々がプリデコード
された内部列アドレス信号と、信号／ＮＤＤ−１１と、
信号／ＮＡＤ−２１と、サブブロック活性化信号ＳＢＡ
０を受けて、信号ＣＳＬ１〜信号ＣＳＬｎ／２をそれぞ
れ出力するＮＡＮＤ回路５８０〜５８２と、第２の列グ
ループに対応して設けられ、各々がプリデコードされた
内部列アドレス信号と、信号／ＮＥＤ−１２と、信号／
ＮＥＤ−２２とを受けて、信号ＣＳＬｎ／２＋１〜信号
ＣＳＬｎをそれぞれ出力するＡＮＤ回路５８４〜５８６
と、信号ＳＰＡ１と信号ＳＰＡ０とを受けて第１の冗長
列選択信号ＳＣＳＬ１を出力するＡＮＤ回路５９０と、
信号ＳＰＡ２と信号ＳＢＡ０とを受けて第２の冗長列選
択信号ＳＣＳＬ２を出力するＡＮＤ回路５９２とを含
む。
【０１４２】図１１に示したような構成とすることで、
信号ＳＣＳＬ１および信号ＳＣＳＬ２は、各々独立にプ
ログラミング回路を有しているため、各々が救済する不
良アドレスに応じて独立にプログラミングされているこ
とになる。
信号ＳＣＳＬ１および信号ＳＣＳＬ２は、各々独立にプ
ログラミング回路を有しているため、各々が救済する不
良アドレスに応じて独立にプログラミングされているこ
とになる。
【０１４３】したがって、冗長メモリセル列が、サブブ
ロックに２本存在する場合において、正規のメモリセル
列が、冗長メモリセル列に置換されている場合において
も、ブロック書込動作時には、通常の書込動作よりも多
くのメモリセルに、同一のデータを同時に書込むことが
可能となる。
ロックに２本存在する場合において、正規のメモリセル
列が、冗長メモリセル列に置換されている場合において
も、ブロック書込動作時には、通常の書込動作よりも多
くのメモリセルに、同一のデータを同時に書込むことが
可能となる。
【０１４４】サブブロック１〜３に対応して設けられる
デコーダ回路２００ｅ１〜２００ｅ３も、それぞれ同様
の構成を有する。
デコーダ回路２００ｅ１〜２００ｅ３も、それぞれ同様
の構成を有する。
【０１４５】なお、実施の形態３においては、サブブロ
ックあたり冗長メモリセル列が２つある場合について示
したが、この発明はこのような場合に限定されることな
く、より一般的には、サブブロックあたり冗長メモリセ
ル列が２n （ｎ：自然数）個ずつ存在する場合に適用す
ることが可能である。
ックあたり冗長メモリセル列が２つある場合について示
したが、この発明はこのような場合に限定されることな
く、より一般的には、サブブロックあたり冗長メモリセ
ル列が２n （ｎ：自然数）個ずつ存在する場合に適用す
ることが可能である。
【０１４６】［実施の形態４］図１２は、本発明の実施
の形態４のＤＲＡＭの列選択動作を行なう回路部分の構
成を示す概略ブロック図である。
の形態４のＤＲＡＭの列選択動作を行なう回路部分の構
成を示す概略ブロック図である。
【０１４７】図１２に示した列選択系回路の構成が図６
に示した実施の形態１の列選択系回路の構成と異なる点
は、以下のとおりである。
に示した実施の形態１の列選択系回路の構成と異なる点
は、以下のとおりである。
【０１４８】すなわち、図６に示した列選択系回路にお
いては、列デコーダ２００ｃにおいて、サブブロック０
に対応して設けられるデコーダ２００ｃ０には、サブブ
ロック活性化信号ＳＢＡ０が直接入力される構成となっ
ていた。
いては、列デコーダ２００ｃにおいて、サブブロック０
に対応して設けられるデコーダ２００ｃ０には、サブブ
ロック活性化信号ＳＢＡ０が直接入力される構成となっ
ていた。
【０１４９】これに対して、図１２において示したデコ
ーダ回路２００ｆ０に対しては、データマスク信号制御
回路３１０から出力される信号ＤＭ０と、サブブロック
活性化信号ＳＢＡ０を受ける論理ゲート回路３１２２の
出力が入力される構成となっている。
ーダ回路２００ｆ０に対しては、データマスク信号制御
回路３１０から出力される信号ＤＭ０と、サブブロック
活性化信号ＳＢＡ０を受ける論理ゲート回路３１２２の
出力が入力される構成となっている。
【０１５０】論理ゲート回路３１２２は、図１に示した
サブブロック信号制御回路３１２に含まれる。
サブブロック信号制御回路３１２に含まれる。
【０１５１】論理ゲート３１２２は、データマスク信号
ＤＭ０が不活性状態においては、受けたサブブロック活
性化信号ＳＢＡ０のレベルに対応する信号ＩＳＢＡ０を
出力し、信号ＤＭ０が活性状態（“Ｈ”レベル）におい
ては、信号ＳＢＡ０のレベルにかかわりなく常に“Ｌ”
レベルの信号ＩＳＢＡ０を出力する。
ＤＭ０が不活性状態においては、受けたサブブロック活
性化信号ＳＢＡ０のレベルに対応する信号ＩＳＢＡ０を
出力し、信号ＤＭ０が活性状態（“Ｈ”レベル）におい
ては、信号ＳＢＡ０のレベルにかかわりなく常に“Ｌ”
レベルの信号ＩＳＢＡ０を出力する。
【０１５２】他のサブブロック１〜３についても、信号
ＤＭ１および信号ＳＢＡ１を受ける論理ゲート回路３１
２４の出力信号ＩＳＢＡ１がサブブロック１に対応した
デコーダ回路２００ｆ１に出力され、信号ＳＢＡ２およ
び信号ＤＭ２を受ける論理ゲート３１２６の出力の信号
ＩＳＢＡ２が、サブブロック２に対応して設けられるデ
コーダ２００ｆ２に出力され、信号ＳＡＢ３および信号
ＤＭ３を受ける論理ゲート３１２８の出力信号のＩＳＢ
Ａ３が、サブブロック３に対応して設けられるデコーダ
２００ｆ３に出力される構成となっている。
ＤＭ１および信号ＳＢＡ１を受ける論理ゲート回路３１
２４の出力信号ＩＳＢＡ１がサブブロック１に対応した
デコーダ回路２００ｆ１に出力され、信号ＳＢＡ２およ
び信号ＤＭ２を受ける論理ゲート３１２６の出力の信号
ＩＳＢＡ２が、サブブロック２に対応して設けられるデ
コーダ２００ｆ２に出力され、信号ＳＡＢ３および信号
ＤＭ３を受ける論理ゲート３１２８の出力信号のＩＳＢ
Ａ３が、サブブロック３に対応して設けられるデコーダ
２００ｆ３に出力される構成となっている。
【０１５３】図６に示した実施の形態１のデコーダ回路
２００ｃの構成において、信号ＳＢＡ０〜信号ＳＢＡ３
が、それぞれ、信号ＩＳＢＡ０〜信号ＩＳＢＡ３となっ
ている点を除いては、実施の形態４の列デコーダ回路２
００ｆは、実施の形態１の列デコーダ回路２００ｃの構
成と同様であるので、同一部分には同一符号を付してそ
の説明は繰返さない。
２００ｃの構成において、信号ＳＢＡ０〜信号ＳＢＡ３
が、それぞれ、信号ＩＳＢＡ０〜信号ＩＳＢＡ３となっ
ている点を除いては、実施の形態４の列デコーダ回路２
００ｆは、実施の形態１の列デコーダ回路２００ｃの構
成と同様であるので、同一部分には同一符号を付してそ
の説明は繰返さない。
【０１５４】図１２に示したような構成とすることで、
外部から与えられるデータマスク信号のうち、たとえば
信号ＤＭ０が活性状態である場合は、信号ＩＳＢＡ０は
“Ｌ”レベルとなるため、デコーダ回路２００ｆ０から
出力される列選択信号は、いずれも不活性状態（“Ｌ”
レベル）に固定される。
外部から与えられるデータマスク信号のうち、たとえば
信号ＤＭ０が活性状態である場合は、信号ＩＳＢＡ０は
“Ｌ”レベルとなるため、デコーダ回路２００ｆ０から
出力される列選択信号は、いずれも不活性状態（“Ｌ”
レベル）に固定される。
【０１５５】このため、データマスク信号ＤＭ０の活性
化により、対応するサブブロック内の列選択動作が不能
化されるとともに、メモリセル列へのデータ書込が禁止
される。
化により、対応するサブブロック内の列選択動作が不能
化されるとともに、メモリセル列へのデータ書込が禁止
される。
【０１５６】図１３は、本発明の実施の形態４のメモリ
セルアレイマットの構成を示す回路図であり、実施の形
態１の図２と対比される図である。
セルアレイマットの構成を示す回路図であり、実施の形
態１の図２と対比される図である。
【０１５７】実施の形態４のメモリセルアレイマットの
構成が、実施の形態１のメモリセルアレイマットの構成
と異なる点は、書込ドライバ回路３１６ａ〜３１６ｄに
対応して設けられ、それぞれ、対応するデータマスク信
号ＤＭ０〜ＤＭ３に応じて、これらの信号が活性状態
（“Ｈ”レベル）である期間中は、対応する書込ドライ
バ回路３１６ａ〜３１６ｄを、対応するグローバルＩ／
Ｏ線対Ｇ−Ｉ／Ｏと接続し、信号ＤＭ０〜ＤＭ３が
“Ｌ”レベルのときは、対応するグローバルＩ／Ｏ線対
Ｇ−Ｉ／Ｏと分離するスイッチ回路３１９ａ〜３１９ｄ
を備える構成となっている点である。
構成が、実施の形態１のメモリセルアレイマットの構成
と異なる点は、書込ドライバ回路３１６ａ〜３１６ｄに
対応して設けられ、それぞれ、対応するデータマスク信
号ＤＭ０〜ＤＭ３に応じて、これらの信号が活性状態
（“Ｈ”レベル）である期間中は、対応する書込ドライ
バ回路３１６ａ〜３１６ｄを、対応するグローバルＩ／
Ｏ線対Ｇ−Ｉ／Ｏと接続し、信号ＤＭ０〜ＤＭ３が
“Ｌ”レベルのときは、対応するグローバルＩ／Ｏ線対
Ｇ−Ｉ／Ｏと分離するスイッチ回路３１９ａ〜３１９ｄ
を備える構成となっている点である。
【０１５８】その他の点は、図２に示したメモリセルア
レイマットの構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。
レイマットの構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。
【０１５９】図１２および図１３に示したような構成と
することで、書込動作時に所望のビットにのみデータを
書込まない、すなわち、信号ＤＭ０〜ＤＭ３により指定
したサブブロックに属するメモリセル列については、デ
ータの書込を行なわないライトマスク機能を実現するこ
とが可能である。
することで、書込動作時に所望のビットにのみデータを
書込まない、すなわち、信号ＤＭ０〜ＤＭ３により指定
したサブブロックに属するメモリセル列については、デ
ータの書込を行なわないライトマスク機能を実現するこ
とが可能である。
【０１６０】しかも、図１２および図１３に示したよう
な回路構成であれば、ブロックライトを行なうために、
１つのサブブロックについて、複数のメモリセル列が同
時に選択される場合においても、言い換えると、複数の
メモリセル列に対応するビット線対は、１つのローカル
／Ｉ／Ｏ線対に同時に接続する場合においても、ライト
マスクされたサブブロックにおいてデータの破壊が起こ
らないという利点がある。
な回路構成であれば、ブロックライトを行なうために、
１つのサブブロックについて、複数のメモリセル列が同
時に選択される場合においても、言い換えると、複数の
メモリセル列に対応するビット線対は、１つのローカル
／Ｉ／Ｏ線対に同時に接続する場合においても、ライト
マスクされたサブブロックにおいてデータの破壊が起こ
らないという利点がある。
【０１６１】すなわち、たとえばライトマスク機能を実
現するために、信号ＤＭ０〜ＤＭ３により、ライトドラ
イバ回路３１６ａ〜３１６ｄのうち、選択したサブブロ
ックに対応するライトドライバ回路を対応するグローバ
ルＩ／Ｏ線対Ｇ−Ｉ／Ｏから分離する構成としたのみで
は、ブロック書込動作時には同一のローカルＩＯ線対Ｌ
−Ｉ／Ｏに複数のビット線対が接続することになる。
現するために、信号ＤＭ０〜ＤＭ３により、ライトドラ
イバ回路３１６ａ〜３１６ｄのうち、選択したサブブロ
ックに対応するライトドライバ回路を対応するグローバ
ルＩ／Ｏ線対Ｇ−Ｉ／Ｏから分離する構成としたのみで
は、ブロック書込動作時には同一のローカルＩＯ線対Ｌ
−Ｉ／Ｏに複数のビット線対が接続することになる。
【０１６２】この場合、ビット線から読出されたデータ
が、ローカルＩＯ線対Ｉ−Ｉ／Ｏ上で衝突して、データ
の破壊が起こる。ライトマスクされていない場合は、こ
の後、新たなデータがライトドライバ３１８ａ〜３１８
ｄによって駆動されることになるのに対し、ライトマス
クされている場合は、データが破壊されたままもとのメ
モリセルに書込まれてしまうため、メモリセル中のデー
タの破壊が起こってしまうことになる。
が、ローカルＩＯ線対Ｉ−Ｉ／Ｏ上で衝突して、データ
の破壊が起こる。ライトマスクされていない場合は、こ
の後、新たなデータがライトドライバ３１８ａ〜３１８
ｄによって駆動されることになるのに対し、ライトマス
クされている場合は、データが破壊されたままもとのメ
モリセルに書込まれてしまうため、メモリセル中のデー
タの破壊が起こってしまうことになる。
【０１６３】すなわち、図１２および図１３に示したよ
うな実施の形態４のＤＲＡＭにおいては、ライトマスク
機能と、ブロックライト機能とを両立することが可能と
なる。
うな実施の形態４のＤＲＡＭにおいては、ライトマスク
機能と、ブロックライト機能とを両立することが可能と
なる。
【０１６４】したがって、所望のサブブロックについて
のみブロックライト動作を行なうことが可能であるた
め、画像データのうち、所望の領域においてのみ画像デ
ータを高速にクリアするといった動作を行なうことが可
能となる。
のみブロックライト動作を行なうことが可能であるた
め、画像データのうち、所望の領域においてのみ画像デ
ータを高速にクリアするといった動作を行なうことが可
能となる。
【０１６５】しかも、図１に示したとおり、データマス
ク信号制御回路３１０から出力される信号ＤＭ０〜ＤＭ
３は、読出動作が指定される期間中は、すべて“Ｌ”レ
ベルとなっている。
ク信号制御回路３１０から出力される信号ＤＭ０〜ＤＭ
３は、読出動作が指定される期間中は、すべて“Ｌ”レ
ベルとなっている。
【０１６６】このことは、言い換えると、読出動作期間
中、すなわち読出モード指定信号ＲＳが活性状態
（“Ｈ”レベル）である期間中は、自動的に、外部から
与えられるアドレス信号に応じて、選択されたサブブロ
ック活性化信号ＳＢＡ０〜ＳＢＡ３がそれぞれ、そのま
ま対応するデコーダ回路２００ｆ０〜２００ｆ３に伝達
されることになる。
中、すなわち読出モード指定信号ＲＳが活性状態
（“Ｈ”レベル）である期間中は、自動的に、外部から
与えられるアドレス信号に応じて、選択されたサブブロ
ック活性化信号ＳＢＡ０〜ＳＢＡ３がそれぞれ、そのま
ま対応するデコーダ回路２００ｆ０〜２００ｆ３に伝達
されることになる。
【０１６７】このような構成とすることで、読出動作時
に、誤って外部から与えられる信号ＤＱＭ０〜ＤＱＭ３
が“Ｈ”レベルとなった場合においても、信号ＤＭ０〜
ＤＭ３は、読出動作期間中は、“Ｌ”レベルに固定され
るため、外部から与えられる信号ＤＱＭのレベルとかか
わりなく、正常な読出動作を行なうことが可能となる。
に、誤って外部から与えられる信号ＤＱＭ０〜ＤＱＭ３
が“Ｈ”レベルとなった場合においても、信号ＤＭ０〜
ＤＭ３は、読出動作期間中は、“Ｌ”レベルに固定され
るため、外部から与えられる信号ＤＱＭのレベルとかか
わりなく、正常な読出動作を行なうことが可能となる。
【０１６８】図１４は、図１３に示したメモリセルアレ
イマットの他の構成を示す回路図である。
イマットの他の構成を示す回路図である。
【０１６９】図１３に示したメモリセルアレイマットの
構成と異なる点は、１つの列選択信号ＣＳＬ１によっ
て、２つのメモリセル列が同時に選択され、この同時に
選択される２つのメモリセル列には、それぞれ独立に設
けられたグローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏと、独立に設
けられたローカルＩＯ線対Ｉ−Ｉ／Ｏにより、書込デー
タが伝達される構成となっている点である。
構成と異なる点は、１つの列選択信号ＣＳＬ１によっ
て、２つのメモリセル列が同時に選択され、この同時に
選択される２つのメモリセル列には、それぞれ独立に設
けられたグローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏと、独立に設
けられたローカルＩＯ線対Ｉ−Ｉ／Ｏにより、書込デー
タが伝達される構成となっている点である。
【０１７０】その他の点は、図１３に示した回路の構成
と同様であるので、同一部分には同一符号を付してその
説明は繰返さない。
と同様であるので、同一部分には同一符号を付してその
説明は繰返さない。
【０１７１】図１４に示したような構成とすることで、
１つの列選択線についてメモリセル列が同時に２つ選択
される場合においても、ブロックライト機能と、ライト
マスク機能を同時に両立し、かつバス幅（内部バス幅）
が大きなＤＲＡＭに対して、通常の書込動作時よりも多
くのメモリセルに同一のデータを同時に書込むことが可
能となる。
１つの列選択線についてメモリセル列が同時に２つ選択
される場合においても、ブロックライト機能と、ライト
マスク機能を同時に両立し、かつバス幅（内部バス幅）
が大きなＤＲＡＭに対して、通常の書込動作時よりも多
くのメモリセルに同一のデータを同時に書込むことが可
能となる。
【０１７２】［実施の形態５］図１５は、本発明の実施
の形態５の書込ドライバ回路３１７の構成を示す概略ブ
ロック図である。
の形態５の書込ドライバ回路３１７の構成を示す概略ブ
ロック図である。
【０１７３】その他の点は、実施の形態１〜実施の形態
４に示したＤＲＡＭの構成と同様であるので、以下で
は、この書込ドライバ回路３１７の構成および動作につ
いてのみ説明することにする。
４に示したＤＲＡＭの構成と同様であるので、以下で
は、この書込ドライバ回路３１７の構成および動作につ
いてのみ説明することにする。
【０１７４】書込ドライバ回路３１７は、外部から書込
データに応じて、相補の内部書込データを出力ノードＯ
ＵＴおよび／ＯＵＴに出力する第１の書込駆動回路３２
０と、外部から与えられる書込データＷＤを受けて、相
補な書込データを出力する第２の書込駆動回路３２２
と、第２の書込駆動回路３２２の出力を受けて、ブロッ
ク回路活性化信号ＢＷＥが活性時には、出力ノードＯＵ
Ｔ，／ＯＵＴに第２の書込駆動回路３２２を接続し、信
号ＢＷＥが不活性状態のときは、第２の書込駆動回路３
２２を出力ノードＯＵＴ，／ＯＵＴから切離すスイッチ
回路３２４とを含む。
データに応じて、相補の内部書込データを出力ノードＯ
ＵＴおよび／ＯＵＴに出力する第１の書込駆動回路３２
０と、外部から与えられる書込データＷＤを受けて、相
補な書込データを出力する第２の書込駆動回路３２２
と、第２の書込駆動回路３２２の出力を受けて、ブロッ
ク回路活性化信号ＢＷＥが活性時には、出力ノードＯＵ
Ｔ，／ＯＵＴに第２の書込駆動回路３２２を接続し、信
号ＢＷＥが不活性状態のときは、第２の書込駆動回路３
２２を出力ノードＯＵＴ，／ＯＵＴから切離すスイッチ
回路３２４とを含む。
【０１７５】出力ノードＯＵＴ，／ＯＵＴは、実施の形
態１〜実施の形態３において示したとおり、対応するグ
ローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏと接着接続する構成とな
っていてもよいし、実施の形態４において示したとお
り、スイッチ回路３１９ａ〜３１９ｄにより、選択的に
対応するグローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏと接続される
構成となっていてもよい。
態１〜実施の形態３において示したとおり、対応するグ
ローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏと接着接続する構成とな
っていてもよいし、実施の形態４において示したとお
り、スイッチ回路３１９ａ〜３１９ｄにより、選択的に
対応するグローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏと接続される
構成となっていてもよい。
【０１７６】このような構成とすることで、ブロックラ
イト時に、サブブロックあたり複数の列選択信号が活性
化され、同一のローカルＩ／Ｏ線対Ｌ−Ｉ／Ｏに複数の
ビット線対が接続する場合でも、ライトドライバ回路の
負荷駆動力を通常動作時よりも大きくすることが可能で
ある。
イト時に、サブブロックあたり複数の列選択信号が活性
化され、同一のローカルＩ／Ｏ線対Ｌ−Ｉ／Ｏに複数の
ビット線対が接続する場合でも、ライトドライバ回路の
負荷駆動力を通常動作時よりも大きくすることが可能で
ある。
【０１７７】したがって、ブロックライト時において
も、データの書込を高速に行なうことが可能である。
も、データの書込を高速に行なうことが可能である。
【０１７８】
【発明の効果】請求項１〜請求項３記載の半導体記憶装
置においては、列置換手段は、列選択信号が、不活性な
メモリセルに対応するフルアドレスと一致する場合、対
応する冗長メモリセル列を選択し、かつ、不良アドレス
に対応する列グループへの列選択信号を不活性化するの
で、サブブロック内において、冗長メモリセル列への置
換が行なわれている場合でも、ブロック書込モードにお
いて、サブブロックあたり複数のメモリセル列を同時に
選択してデータを書込むことが可能である。
置においては、列置換手段は、列選択信号が、不活性な
メモリセルに対応するフルアドレスと一致する場合、対
応する冗長メモリセル列を選択し、かつ、不良アドレス
に対応する列グループへの列選択信号を不活性化するの
で、サブブロック内において、冗長メモリセル列への置
換が行なわれている場合でも、ブロック書込モードにお
いて、サブブロックあたり複数のメモリセル列を同時に
選択してデータを書込むことが可能である。
【０１７９】請求項４記載の半導体記憶装置において
は、サブブロックごとに複数の冗長メモリセル列が設け
られている場合においても、ブロックライト時に、サブ
ブロックごとに複数のメモリセル列を同時に選択して同
一のデータを同時に書込むことが可能である。
は、サブブロックごとに複数の冗長メモリセル列が設け
られている場合においても、ブロックライト時に、サブ
ブロックごとに複数のメモリセル列を同時に選択して同
一のデータを同時に書込むことが可能である。
【０１８０】請求項５〜６に記載の半導体記憶装置にお
いては、ブロック書込モード指定中において、ライトマ
スク動作を指定して、所望のサブブロックに対してのみ
データの書込を禁止する動作を行なうことが可能であ
る。
いては、ブロック書込モード指定中において、ライトマ
スク動作を指定して、所望のサブブロックに対してのみ
データの書込を禁止する動作を行なうことが可能であ
る。
【０１８１】請求項７記載の半導体記憶装置において
は、読出動作期間中は、外部からの制御信号に応じて、
ライトマスク動作が指定されることが禁止されるので、
読出動作中に誤動作が起こることを防止することが可能
である。
は、読出動作期間中は、外部からの制御信号に応じて、
ライトマスク動作が指定されることが禁止されるので、
読出動作中に誤動作が起こることを防止することが可能
である。
【０１８２】請求項８記載の半導体記憶装置において
は、ブロック書込動作においても、書込ドライバ回路の
駆動能力を増加させることにより、高速なデータ書込を
行なうことが可能である。
は、ブロック書込動作においても、書込ドライバ回路の
駆動能力を増加させることにより、高速なデータ書込を
行なうことが可能である。
【図１】 本発明の実施の形態１のＤＲＡＭセルの構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図２】 メモリセルアレイマット３００の構成をより
詳細に示す概略ブロック図である。
詳細に示す概略ブロック図である。
【図３】 列デコーダ回路２００ａの構成を示す概略ブ
ロック図である。
ロック図である。
【図４】 ブロック書込動作モードを指定するための外
部制御信号を示すタイミングチャートである。
部制御信号を示すタイミングチャートである。
【図５】 列デコーダ回路２００ｂの構成を示す概略ブ
ロック図である。
ロック図である。
【図６】 本発明の実施の形態１の列デコーダ回路２０
０ｃの構成を示す概略ブロック図である。
０ｃの構成を示す概略ブロック図である。
【図７】 アドレス比較回路４５０の構成を示す回路図
である。
である。
【図８】 プログラム回路５００の構成を示す回路図で
ある。
ある。
【図９】 メモリセルアレイマット３００の他の構成の
例を示す回路図である。
例を示す回路図である。
【図１０】 本発明の実施の形態２の列デコーダ回路２
００ｄの構成を示す概略ブロック図である。
００ｄの構成を示す概略ブロック図である。
【図１１】 本発明の実施の形態３の列デコーダ回路２
００ｅの構成を示す概略ブロック図である。
００ｅの構成を示す概略ブロック図である。
【図１２】 本発明の実施の形態４の列選択系回路の構
成を示す概略ブロック図である。
成を示す概略ブロック図である。
【図１３】 本発明の実施の形態４のメモリセルアレイ
マット３００および書込ドライバ回路３１６ならびに読
出アンプ３１８の構成を示す概略ブロック図である。
マット３００および書込ドライバ回路３１６ならびに読
出アンプ３１８の構成を示す概略ブロック図である。
【図１４】 本発明の実施の形態４のメモリセルアレイ
マット３００、書込ドライバ回路３１６および読出アン
プ３１８の他の構成の例を示す概略ブロック図である。
マット３００、書込ドライバ回路３１６および読出アン
プ３１８の他の構成の例を示す概略ブロック図である。
【図１５】 本発明の実施の形態５の書込ドライバ回路
３１７の構成を示す概略ブロック図である。
３１７の構成を示す概略ブロック図である。
【図１６】 従来のＤＲＡＭ５０００の構成を示す概略
ブロック図である。
ブロック図である。
【図１７】 従来のＤＲＡＭ５０００における列選択系
回路の構成を示す概略ブロック図である。
回路の構成を示す概略ブロック図である。
１０２ アドレスバッファ、１０４ 列プリデコーダ、
１０６ ＳＢＡ生成回路、１１０ 行プリデコーダ＋行
デコーダ、２００ 列デコーダ、３００ メモリセルマ
ット、３０２ 命令生成回路、３０４ 制御回路、３０
６ データマスクバッファ、３１０ データマスク信号
制御回路、３１２ サブブロック信号制御回路、３１４
入出力バッファ、３１６ 書込ドライバ、３１８ 読
出アンプ３１９ａ〜３１９ｂ スイッチ回路。
１０６ ＳＢＡ生成回路、１１０ 行プリデコーダ＋行
デコーダ、２００ 列デコーダ、３００ メモリセルマ
ット、３０２ 命令生成回路、３０４ 制御回路、３０
６ データマスクバッファ、３１０ データマスク信号
制御回路、３１２ サブブロック信号制御回路、３１４
入出力バッファ、３１６ 書込ドライバ、３１８ 読
出アンプ３１９ａ〜３１９ｂ スイッチ回路。
フロントページの続き (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 畠中 真 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 松村 雅司 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内
Claims (8)
- 【請求項１】 ブロック書込モードを有する半導体記憶
装置であって、 各々が、行列状に配列された複数のメモリセルを含む少
なくとも１つのメモリセルアレイマットを備え、 前記各メモリセルアレイマットは、 各々が複数のメモリセル列を含む複数のサブブロックを
含み、 前記各サブブロックは、 各々が複数のメモリセル列を有する、複数の列グループ
と、 前記サブブロック中のメモリセルのうち、不良なメモリ
セルを含むメモリセル列と置換するための冗長メモリセ
ル列とを有し、 外部からのアドレス信号に応じて、前記メモリセルアレ
イマット中の対応するメモリセル列を選択する列選択手
段をさらに備え、 前記列選択手段は、 外部からの動作モード指定信号に応じて指定される前記
ブロック書込モードにおいては、前記列グループ毎に１
つの対応するメモリセル列を選択する列選択信号を発生
する列選択信号発生手段と、 前記列選択信号が、不良なメモリセルに対応する不良ア
ドレスと一致する場合、対応する冗長メモリセル列を選
択し、かつ、前記不良アドレスに対応する列グループへ
の列選択信号を不活性化する列置換手段とを含み、 前記ブロック書込モードが指定されている期間におい
て、前記アドレス信号に従って対応するメモリセル行を
選択し、外部から与えられた書込データを、前記選択さ
れたメモリセル行および前記選択されたメモリセル列に
対応する複数のメモリセルに同時に書込む書込手段をさ
らに備える、半導体記憶装置。 - 【請求項２】 前記列置換手段は、 前記不良アドレスを不揮発的に記憶し、前記列選択信号
が前記不良アドレスに一致する場合、前記冗長メモリセ
ル列を選択する冗長列選択信号を活性化する比較手段
と、 前記不良アドレスに対応する列アドレスを不揮発的に記
憶し、前記冗長列選択信号の活性化に応じて、前記対応
する列グループの選択動作を禁止する選択不能化信号を
活性化するプログラム手段とを含む、請求項１記載の半
導体記憶装置。 - 【請求項３】 前記プログラム手段は、 不良アドレス記憶手段を含み、 前記不良アドレス記憶手段は、 活性レベルに対応する第１の電位を受ける第１の電源ノ
ードと、 不活性レベルに対応する第２の電位を受ける第２の電源
ノードと、 前記第１および第２の電源ノードに直列に接続される抵
抗体およびヒューズ素子とを有し、 前記ヒューズ素子および前記抵抗体の接続ノードの電位
が活性レベルであり、かつ、前記冗長列選択信号が活性
レベルであることに応じて、前記選択不能化信号を活性
化する論理ゲートをさらに含む、請求項２記載の半導体
記憶装置。 - 【請求項４】 前記冗長メモリセル列は、 前記サブブロック毎にｍ個（ｍ：自然数、ｍ≧２）設け
られ、 前記列置換手段は、 前記冗長メモリセル列毎に対応して設けられ、 各前記列置換手段は、 前記不良アドレスを不揮発的に記憶し、前記列選択信号
が前記不良アドレスに一致する場合、対応する前記冗長
メモリセル列を選択する冗長列選択信号を活性化する比
較手段と、 前記不良アドレスに対応する列アドレスを不揮発的に記
憶し、前記冗長列選択信号の活性化に応じて、前記対応
する列グループの選択動作を禁止する選択不能化信号を
活性化するプログラム手段とを含む、請求項１記載の半
導体記憶装置。 - 【請求項５】 前記列選択手段は、 外部からの制御信号に応じて、ライトマスク動作が指定
された場合、ライトマスク動作が指定された前記サブブ
ロックに対する列選択動作を不能化する列選択マスク制
御手段をさらに備える、請求項１記載の半導体記憶装
置。 - 【請求項６】 前記書込手段は、 前記ライトマスク動作が指定された場合、ライトマスク
動作が指定された前記サブブロックに対するデータ書込
動作を不能化するライトマスク制御手段をさらに備え
る、請求項５記載の半導体記憶装置。 - 【請求項７】 外部からの制御信号に応じて、読出モー
ドが指定されることに応じて、前記列選択マスク制御手
段を不活性化する手段をさらに備える、請求項５記載の
半導体記憶装置。 - 【請求項８】 前記書込手段は、第１の電流駆動能力を
有する第１のデータ駆動手段と、 第２の電流駆動能力を有する第２のデータ駆動手段と、 前記ブロック書込動作が指定されることに応じて、前記
第１および前記第２のデータ駆動手段を並列に駆動し
て、データ書込を行なわせる切換手段とを含む、請求項
１から７のいずれか１項に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000226A JPH11203890A (ja) | 1998-01-05 | 1998-01-05 | 半導体記憶装置 |
| US09/109,089 US5930194A (en) | 1998-01-05 | 1998-07-02 | Semiconductor memory device capable of block writing in large bus width |
| TW087111943A TW401575B (en) | 1998-01-05 | 1998-07-22 | Semiconductor memory device capable of block writing in large bus width |
| DE19833952A DE19833952A1 (de) | 1998-01-05 | 1998-07-28 | Halbleiterspeichervorrichtung mit einem Blockschreibmodus |
| KR1019980036660A KR100316041B1 (ko) | 1998-01-05 | 1998-09-05 | 블럭기록을큰버스폭으로할수있는반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000226A JPH11203890A (ja) | 1998-01-05 | 1998-01-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203890A true JPH11203890A (ja) | 1999-07-30 |
Family
ID=11468057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10000226A Pending JPH11203890A (ja) | 1998-01-05 | 1998-01-05 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5930194A (ja) |
| JP (1) | JPH11203890A (ja) |
| KR (1) | KR100316041B1 (ja) |
| DE (1) | DE19833952A1 (ja) |
| TW (1) | TW401575B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119059A (ja) * | 2004-06-30 | 2012-06-21 | Samsung Electronics Co Ltd | 半導体メモリ装置での冗長プログラム回路 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252048B1 (ko) * | 1997-11-18 | 2000-05-01 | 윤종용 | 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법 |
| US6094396A (en) * | 1998-11-18 | 2000-07-25 | Winbond Electronics Corporation | Memory array architecture for multi-data rate operation |
| JP2000182390A (ja) | 1998-12-11 | 2000-06-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6457094B2 (en) | 1999-01-22 | 2002-09-24 | Winbond Electronics Corporation | Memory array architecture supporting block write operation |
| US6208569B1 (en) | 1999-04-06 | 2001-03-27 | Genesis Semiconductor, Inc. | Method of and apparatus for sharing redundancy circuits between memory arrays within a semiconductor memory device |
| US6571348B1 (en) | 1999-04-06 | 2003-05-27 | Genesis Semiconductor, Inc. | Method of and apparatus for providing look ahead column redundancy access within a memory |
| DE19916913A1 (de) * | 1999-04-14 | 2000-10-26 | Siemens Ag | Halbleiterspeicher mit Speicherbänken |
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