KR19990066752A

KR19990066752A - 블럭 기록을 큰 버스폭으로 할 수 있는 반도체 기억 장치

Info

Publication number: KR19990066752A
Application number: KR1019980036660A
Authority: KR
Inventors: 다다또 야마가따; 아끼라 야마자끼; 시게끼 도미시마; 마꼬또 하따께나까; 마사시 마쯔무라
Original assignee: 야마노우 찌 아 쯔시; 미 쯔비시 일렉트릭 엔지니어링 캄파니 리미티드; 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1998-01-05
Filing date: 1998-09-05
Publication date: 1999-08-16
Also published as: US5930194A; DE19833952A1; KR100316041B1; JPH11203890A; TW401575B

Abstract

본 발명은 서브 블럭(0)에 포함되는 열은 제1 및 제2 그룹으로 분할된다. 제1 그룹 중에 불량 메모리 셀 열이 존재할 경우, 어드레스 비교 회로(450)에 의해 용장 메모리 셀 열을 선택하기 위한 신호(SPA)가 활성화하면, 프로그래밍 회로(500) 중에 프로그래밍되어 있던 정보에 따라 선택 금지 신호(/NED-1)가 "L" 레벨로 되어 제1 그룹의 열의 선택은 금지되고, 용장 메모리 셀 열 선택 신호(SCSL)는 활성화된다. 한편, 제2 열 그룹에 대해서는 통상대로 선택 동작이 행해진다.

Description

블럭 기록을 큰 버스폭으로 할 수 있는 반도체 기억 장치

본 발명은 반도체 기억 장치에 관한 것으로, 특히 반도체 기억 장치의 데이타 기록 회로의 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 통상의 기록 동작보다도 많은 메모리 셀에, 동일한 데이타를 동시에 기록하는 동작 모드를 갖는 반도체 기억 장치의 구성에 관한 것이다.

최근, 그래픽스 분야 등에서 반도체 메모리가 다수 사용되도록 되어 있다. 이와 같은 반도체 메모리에 대해서는, 「블럭 기록」이라는 기능이 요구되도록 되어 있다. 예를 들면, SGRAM(Synchronous Graphic Random Access Memory)에서는 화면 클리어 등의 고속화에 유리한 기능으로서 상기 「블럭 기록」 동작 모드를 갖는 것이 있다.

한편, 그래픽스 데이타를 처리하는 것에 대응한 DRAM(Dynamic Random Access Memory)/로직 회로 혼재 칩에서의 DRAM 코어 등에서도 상술한 바와 같은 「블럭 기록」이라는 기능이 요구된다.

이와 같은 블럭 기록 기능은 DRAM의 동작에서 말하면, 통상의 기록 동작보다 많은 메모리 셀에, 동일한 데이타를 동시에 기록한다고 하는 기능에 대응한다.

도 16은 종래의 블럭 기록 기능을 갖는 반도체 기억 장치(5000)의 구성의 개략을 나타낸 블럭도이다.

반도체 기억 장치(5000)에서는, 4개의 메모리 셀 어레이 매트(#M0 ∼ M3)가 배치된다. 각 메모리 셀 어레이 매트에는 행렬형으로 메모리 셀이 배치되어 있다. 각 메모리 셀 어레이 매트에 대응하여, 행 디코더(5110) 및 열 디코더(5200)가 설치되어 있다. 행 디코더(5110)는 외부로부터 인가된 어드레스 신호에 따라, 대응하는 행(워드선)을 선택하고, 열 디코더(5200)는 외부로부터 인가되는 어드레스 신호에 따라 대응하는 열의 선택을 행한다.

각 메모리 셀 열에 대응해서 비트선쌍 BL, /BL(도시하지 않음)이 배치되며 열 디코더(5200)는 기록 동작에 있어서, 선택된 열에 대응하는 비트선쌍 BL, /BL에 대해 기록 데이타를 제공한다.

도 17은 도 16에 도시한 열 디코더(5200)의 구성을 보다 상세하게 설명하기 위한 개략 블럭도이다.

열 어드레스 버퍼(5202)는 외부로부터 인가된 열 어드레스 신호에 따라 내부 열 어드레스 신호(CA0, /CA0 ∼ CAm, /CAm)를 발생한다. 열 프리디코더(5204)는 내부 열 어드레스 신호(CA0, /CA0 ∼ CAm, /CAm)를 받아 프리디코드 신호를 출력한다. 열 디코더(5200)는 열 프리디코더(5204)로부터의 프리디코드된 내부 열 어드레스 신호를 받아 대응하는 메모리 열을 선택하는 열 선택 신호 발생 회로(5206a ∼ 5206d)를 포함한다.

도 17에 도시한 예에서는, 도 16에 도시한 메모리 셀 어레이 매트(#M3)에 대응하는 열 선택 신호 발생 회로(5206a ∼ 5206d)의 구성(도 16에서 타원으로 둘러싼 영역에 상당)이 나타나 있다.

즉, 도 16 및 도 17을 참조해서 메모리 셀 어레이 매트(#M3)는 다른 메모리 셀 어레이 매트(#M0 ∼ #M2)와 마찬가지로, 4개의 서브 블럭, 즉 서브 블럭0 ∼ 서브 블럭3으로 분할되어 있다. 각 서브 블럭은 메모리 셀 어레이 매트 #M3에 포함되는 열을 각각 4등분하여 포함하고 있는 것으로 한다.

열 선택 신호 발생 회로(5206a ∼ 5206d)는 각각 서브 블럭0 ∼ 서브 블럭3에 대응하여 설치되어 있다.

또한, 서브 블럭0 ∼ 서브 블럭3에는 각각 용장 열이 1열씩 포함되어 있다.

열 선택 신호 발생 회로(5206a)는 프리디코드된 내부 열 어드레스 신호를 받아 미리 기억하고 있는 불량 어드레스와 프리디코드된 내부 열 어드레스 신호가 일치할 경우, 용장 메모리 셀 열을 활성화하기 위한 스페어 액티브 신호(SPA)를 활성화하는 어드레스 비교 회로(5230)와, 스페어 액티브 신호(SPA)를 받아 반전한 신호를 출력하는 인버터(5228), 프리디코드된 내부 열 어드레스 신호, 인버터(5228)의 출력 및 외부로부터 인가되는 어드레스 신호에 따라 서브 블럭0이 선택될 때 활성 상태("H" 레벨)로 되는 서브 블럭 활성화 신호(SBA0)를 받아 그 로직곱에 따른 열 선택 신호(CSL1)를 출력하는 AND 회로(5210)를 포함한다.

열 선택 신호(CSL1)에 따라, 대응하는 서브 블럭0 내의 메모리 셀 열이 선택된다.

서브 블럭0 내의 제2번째의 메모리 셀 열을 선택하기 위한 열 선택 신호(CSL2)는 신호(SBA0)와, 프리디코드된 내부 열 어드레스 신호 및 인버터(5228)의 출력의 로직곱을 연산하는 AND 회로(5220)로부터 출력된다.

이하, 순차 서브 블럭0 내에 포함되는 메모리 셀 열에 대응하는 열 선택 신호[CSLi(i=1 ∼ n)]에 대응하여 AND 회로(5210)와 마찬가지의 AND 회로가 설치된다. 예를 들면, 서브 블럭0에 포함되는 n개째의 메모리 셀 열에 대응하는 열 선택 신호(CSLn)는 신호(SBA0)와, 프리디코드된 내부 열 어드레스 신호 및 인버터(5228)의 출력을 받는 AND 회로(5224)에서 출력된다.

열 선택 신호 발생 회로(4206a)는, 또한 스페어 액티브 신호(SPA) 및 서브 블럭 활성화 신호(SBA0)를 받아 용장 메모리 셀 열을 선택하는 신호 SCSL을 출력하는 AND 회로(5226)를 포함한다.

즉, 프리디코드된 내부 열 어드레스 신호가 어드레스 비교 회로(5230)에 불휘발적으로 기록되어 있는 불량 어드레스와 일치하는 경우는, 스페어 액티브 신호(SPA)가 활성 상태("H" 레벨)로 된다. 이에 따라, 인버터(5228)로부터 출력되는 신호는 "L" 레벨로 되기 때문에, AND 회로(5210 ∼ 5224)에서 출력되는 열 선택 신호(CSL1 ∼ CSLn)는 모두 불활성 상태("L" 레벨)로 된다.

이에 대해, 신호(SPA)가 활성 상태가 되고, 또 서브 블럭 활성화 신호(SBA0)도 활성 상태("H" 레벨)인 것에 따라, 용장 메모리 셀 열을 선택하는 신호 SCSL의 활성 상태("H" 레벨)로 된다.

이에 대해, 프리디코드된 내부 열 어드레스 신호가 어드레스 비교 회로(5230) 중에 기록되어 있는 불량 어드레스와 일치하지 않을 경우는, 스페어 액티브 신호(SPA)는 불활성 상태("L" 레벨)이다. 이 때문에, 인버터(5228)로부터 출력되는 신호의 레벨은 "H" 레벨로 된다. 이 때문에, 프리디코드된 내부 열 어드레스 신호의 값에 따라, 각 메모리 셀 열에 따라 설치되어 있는 AND 회로(5210 ∼ 5224) 중 어느 하나로부터 출력되는 열 선택 신호[CSLi(i=1 ∼ n)]가 활성 상태가 되어 대응하는 메모리 셀 열이 선택되게 된다.

이상과 같이 하여 서브 블럭0 중에 불량인 메모리 셀을 포함하는 메모리 셀 열이 존재할 경우는, 미리 어드레스 비교 회로(5230)에 그 불량 어드레스를 기억시켜 두는 것으로서 불량 어드레스에 대응하는 메모리 셀 열은 용장 메모리 셀 열로 치환되게 된다.

서브 블럭1 ∼ 서브 블럭3에 따라 설치되어 있는 열 선택 신호 발생 회로(5206b ∼ 5206d)에 대해서도 모두 마찬가지의 구성이 설치되어 있다.

여기서, 서브 블럭1 ∼ 서브 블럭3 각각은 외부로부터 제공되는 어드레스 신호에 따라서 서브 블럭 활성화 신호(SBA1 ∼ SBA3) 각각 활성 상태가 됨으로써 선택되고, 서브 블럭 내의 메모리 셀 열이 선택되게 된다.

도 16 및 도 17에 도시한 바와 같은 반도체 기억 장치(5000)의 구성에 있어서, 통상의 판독/ 기록 동작에서는, 선택된 서브 블럭 내에서 하나의 열 선택 신호(CSLi)가 활성화되고, 하나의 열만이 선택된다. 비선택의 서브 블럭에 있어서는 열 선택 신호는 모두 활성화되지 않는다.

예를 들면, 4개의 서브 블럭 중 2개의 서브 블럭이 활성화되고, 2개의 서브 블럭이 비활성일 경우, 하나의 메모리 셀 어레이 매트에서는 동시에 2개의 메모리 셀 열이 선택된다.

이에 대해, 상술한 블럭 기록 모드에서는 4개의 서브 블럭이 전부 활성화되고, 즉 모든 서브 블럭 활성화 신호(BL0 ∼ SBL3)가 "H" 레벨로 되며, 하나의 메모리 셀 어레이 매트에서 4개의 메모리 셀 열이 동시에 선택된다.

이와 같은 동작을 행함으로서, 블럭 기록 동작에서는 통상의 기록 동작에 비교해서 2배의 양인 메모리 셀에 대해 데이타가 동시에 기록되게 된다.

그런데, 상술한 바와 같은 SGRAM 등에 있어서는, 보다 고속인 화상 데이타 처리를 위해 외부와의 사이에서 데이타를 교환하는 데이타 버스의 버스폭(한번에 교환되는 데이타의 비트수)을 크게 할 수 있으면 고속 데이타 전송에 유리하다.

또한, 최근 주목되고 있는 DRAM/로직 회로 혼재 칩에서는 DRAM과 로직 사이의 내부 데이타 버스폭을 크게 취함으로써 DRAM과 로직 사이의 데이타 전송 율을 올리는 것이 가능한 것이 그 특징 중 하나로 되어 있다.

그러나, 도 17에서 설명한 바와 같은 방식으로 블럭 기록 동작 모드를 실현하고 있을 경우, DRAM에서 외부와의 사이에서 데이타의 교환을 행하는 버스폭(DRAM/로직 회로 혼재 칩에서는 내부 버스폭)을 크게하는 것이 곤란하다고 하는 문제가 있다.

즉, 「버스폭이 크다」는 것은, 하나의 메모리 셀 어레이 매트에 대해 많은 데이타를 동시에 판독/기록할 수 있다는 것을 의미한다. 그 때문에, 하나의 메모리 셀 어레이 매트 내에서 될 수 있는 한 많은 열 선택 신호를 동시에 활성화시킬 필요가 있다.

그러나, 도 17에 도시한 구성에서는, 하나의 메모리 셀 어레이 매트 내에서 동시에 활성화할 수 있는 열 선택 신호의 수(동시에 선택할 수 있는 메모리 셀 열의 수)는 메모리 셀 어레이 매트를 분할한 서브 블럭수에 의해서 규정되어 있다.

그런데, 상술한 바와 같이 하나의 서브 블럭은 용장 메모리 셀 열과의 치환을 행하기 위한 단위로 되어 있다. 즉, 이 서브 블럭의 수를 불필요하게 늘리는 것은 메모리 셀 어레이 매트 내에 포함되는 정규의 메모리 셀 열에 대한 용장 메모리 셀 열의 비율을 증가시키는 것을 의미한다. 따라서, 메모리 셀 어레이 면적의 증대를 억제하면서 이 서브 블럭수를 증가시키는 것에는 한계가 존재하게 된다.

본 발명의 목적은 블럭 기록 동작이 가능한 반도체 기억 장치에 있어서 버스폭(내부 버스폭)을 증대시키는 것이 가능한 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은 칩 면적의 증대를 억제하면서 고속의 블럭 기록 동작을 행하는 것이 가능한 반도체 기억 장치를 제공하는 것이다.

본 발명은 요약하면, 블럭 기록 모드를 갖는 반도체 기억 장치에서 적어도 하나의 메모리 셀 어레이 매트와, 열 선택 회로, 및 기록 회로를 구비한다.

각 메모리 셀 어레이 매트는 행렬형으로 배열된 복수의 메모리 셀을 포함한다.

각 메모리 셀 어레이 매트는 각각이 복수의 메모리 셀 열을 포함하는 복수의 서브 블럭과, 서브 블럭 중의 메모리 셀 중 불량인 메모리 셀을 포함하는 메모리 셀 열과 치환하기 위한 용장 메모리 셀 열을 포함한다. 각 서브 블럭은 복수의 열 그룹으로 분할된다.

열 선택 회로는 외부로부터의 어드레스 신호에 따라 메모리 셀 어레이 매트 중의 대응하는 메모리 셀 열을 선택한다.

열 선택 회로는 외부로부터의 동작 모드 지정 신호에 따라서 지정되는 블럭 기록 모드에서는, 열 그룹마다 하나의 대응하는 메모리 셀 열을 선택하는 열 선택 신호를 발생하는 열 선택 신호 발생 회로와, 열 선택 신호가 불량인 메모리 셀에 대응하는 불량 어드레스와 일치할 경우, 대응하는 용장 메모리 셀 열을 선택하고, 또 불량 어드레스에 대응하는 열 그룹으로의 열 선택 신호를 불활성화하는 열 치환 회로를 포함한다.

기록 회로는 블럭 기록 모드가 지정되어 있는 기간에 있어서, 어드레스 신호에 따라서 대응하는 메모리 셀 행을 선택하고, 외부로부터 제공된 기록 데이타를 선택된 메모리 셀 행 및 선택된 메모리 셀 열에 대응하는 복수의 메모리 셀에 동시에 기록한다.

따라서, 본 발명의 주된 이점은, 열 치환 회로는 열 선택 신호가 불활성인 메모리 셀에 대응하는 풀 어드레스와 일치할 경우, 대응하는 용장 메모리 셀 열을 선택하고, 또 불량 어드레스에 대응하는 열그룹으로의 열 선택 신호를 불활성화하기 때문에, 서브 블럭 내에서 용장 메모리 셀 열로의 치환이 행해지고 있는 경우라도, 블럭 기록 모드에서, 서브 블럭당 복수의 메모리 셀 열을 동시에 선택하여 데이타를 기록할 수 있다.

본 발명의 또 다른 목적, 특징 및 우수한 점은, 이하에 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조하여 행하는 다음 설명으로 명백해질 것이다.

도 1은 본 발명의 제1 실시예의 DRAM 셀의 구성을 나타낸 개략 블럭도.

도 2는 메모리 셀 어레이 매트(300)의 구성을 보다 상세하게 나타낸 개략 블럭도.

도 3은 열 디코더 회로(200a)의 구성을 나타낸 개략 블럭도.

도 4는 블럭 기록 동작 모드를 지정하기 위한 외부 제어 신호를 나타낸 타이밍차트.

도 5는 열 디코더 회로(200b)의 구성을 나타낸 개략 블럭도.

도 6은 본 발명의 제1 실시예의 열 디코더 회로(200c)의 구성을 나타낸 개략 블럭도.

도 7은 어드레스 비교 회로(450)의 구성을 나타낸 회로도.

도 8은 프로그램 회로(500)의 구성을 나타낸 회로도.

도 9는 메모리 셀 어레이 매트(300)의 다른 구성의 예를 나타낸 회로도.

도 10은 본 발명의 제2 실시예의 열 디코더 회로(200d)의 구성을 나타낸 개략 블럭도.

도 11은 본 발명의 제3 실시예의 열 디코더 회로(200e)의 구성을 나타낸 개략 블럭도.

도 12는 본 발명의 제4 실시예의 열 선택계 회로의 구성을 나타낸 개략 블럭도.

도 13은 본 발명의 제4 실시예의 메모리 셀 어레이 매트(300)와 기록 드라이버 회로(316) 및 판독 증폭기(318)의 구성을 나타낸 개략 블럭도.

도 14는 본 발명의 제4 실시예의 메모리 셀 어레이 매트(300), 기록 드라이버 회로(316) 및 판독 증폭기(318)의 다른 구성의 예를 나타낸 개략 블럭도.

도 15는 본 발명의 제5 실시예의 기록 드라이버 회로(317)의 구성을 나타낸 개략 블럭도.

도 16은 종래의 DRAM(5000)의 구성을 나타낸 개략 블럭도.

도 17은 종래의 DRAM(5000)에서의 열 선택계 회로의 구성을 나타낸 개략 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

102 : 어드레스 버퍼

104 : 열 프리디코더

106 : SAB 생성 회로

110 : 행 프리디코더 + 행 디코더

200 : 열 디코더

300 : 메모리 셀 매트

302 : 명령 생성 회로

304 : 제어 회로

306 : 데이타 마스크 버퍼

310 : 데이타 마스크 신호 제어 회로

312 : 서브 블럭 신호 제어 회로

314 : 입출력 버퍼

316 : 기록 드라이버 회로

318 : 판독 앰프

319a∼319b : 스위치 회로

<제1 실시예>

도 1은 본 발명의 실시예의 다이나믹형 반도체 기억 장치(이하, DRAM이라고 부른다)의 구성을 나타낸 개략 블럭도이다.

또, 이하의 설명에서 밝힌 바와 같이, DRAM(1000)은 단독으로 1칩상에 집적화된 구성이어도 좋고, 1칩상에 로직 회로와 함께 혼재되는 DRAM/로직 회로 혼재 칩상에서의 DRAM 회로라도 좋다.

DRAM(1000)은 외부로부터의 어드레스 신호(Ext. A0 ∼ Ext. Aj)를 받아 내부 어드레스 신호를 생성하는 어드레스 버퍼(102)와, 행렬형으로 배치된 복수의 메모리 셀을 갖고, 서브 블럭0 ∼ 서브 블럭3으로 분할된 메모리 셀 어레이 매트(300)와, 어드레스 버퍼(102)로부터의 내부 행 어드레스 신호를 받아 프리디코드하는 행 프리디코더 및 행 프리디코더로부터의 프리디코드된 행 어드레스 신호에 따라 메모리 셀 어레이 매트(300) 중 대응하는 행을 선택하는 행 디코더(이하에서는, 행 프리디코더 및 행 디코더를 합해 행 프리디코더 + 행 디코더(110)로 나타냄)와, 어드레스 버퍼(102)로부터의 내부 열 어드레스 신호를 받아 프리디코드하는 열 프리디코더(104), 열 프리디코더(104)의 출력을 받아 메모리 셀 어레이 매트(300) 중 대응하는 열 혹은 서브 블럭마다 설치되어 있는 용장열을 선택하기 위한 열 디코더(200), 열 프리디코더(104)로부터의 출력을 받아 서브 블럭 선택 신호(SBA0 ∼ SBA3)를 생성하는 SBA 생성 회로(106), 외부로부터의 제어 신호를 받아 동작 모드를 지정하는 커맨드 신호 Scom을 출력하는 명령 생성 회로(302), 신호 Scom과 외부로부터 제공되는 외부 클럭 신호(Ext. CLK)를 받아 DRAM(1000)의 회로 동작을 제어하는 내부 제어 신호 int. CTS를 출력하는 제어 회로(304)를 포함한다.

명령 생성 회로(302)로부터 출력되는 신호 Scom에는, 예를 들면 판독 모드에서 활성화하는 신호 RS나 블럭 라이트 동작시에서 활성화하는 블럭 기록 활성화 신호 BWE 등이 포함된다.

DRAM(1000)은, 또한 외부로부터 인가되는 데이타 마스크 신호(DQM0 ∼ DQM3)를 받는 데이타 마스크 버퍼(306)와, 데이타 마스크 버퍼(306)로부터 출력되는 데이타 마스크 신호(DQM0 ∼ DQM3)를 받아 명령 생성 회로로부터 출력되는 판독 모드 지정 신호 RS에 제어되어 신호(DM0 ∼ DM3)를 출력하는 데이타 마스크 신호 제어 회로(310), 데이타 마스크 신호 제어 회로(310)로부터 출력되는 신호(DM0 ∼ DM3)에 제어되어 서브 블럭 활성화 신호(SBA0 ∼ SBA3)를 열 디코더(200)에 대해 출력하는 서브 블럭 신호 제어 회로(312), 외부로부터 인가되는 데이타 DQ를 받아 내부에 기록 데이타를 인가하고, 또는 내부로부터 판독된 데이타를 받아 외부로 신호 DQ로서 출력하는 입출력 버퍼(314), 외부로부터 인가된 DQ로서 입출력 버퍼(314)가 인가되는 기록 데이타를 받아 데이타 마스크 신호 제어 회로(312)에 의해 제어되어, 메모리 셀 어레이 매트(300)에 대해 기록 데이타를 제공하는 기록 드라이버 회로(316), 메모리 셀 어레이 매트(300) 중 선택된 메모리 셀로부터 판독된 데이타를 받아 증폭하고, 입출력 버퍼 회로(314)에 제공되는 판독 증폭기(318)를 구비한다.

후의 설명에서 밝혀진 바와 같이, 외부로부터의 제어 신호에 따라, 판독 모드가 지정되어 있는 기간 중[신호 RS가 활성 상태("H" 레벨)인 기간 중]은 데이타 마스크 신호 제어 회로(310)로부터 출력되는 신호(DM0 ∼ DM3)는 모두 불활성 레벨("L" 레벨)이고, 이에 따라, 서브 블럭 신호 제어 회로(312)는 SBA 생성 회로(106)로부터 출력된 신호(SBA0 ∼ SBA3)를 그대로 열 디코더(200)에 대해 출력한다.

이에 대해, 예를 들면 블럭 기록 동작 모드가 지정되어 있고, 신호 RS가 불활성 레벨("L" 레벨)인 기간 중은 데이타 마스크 신호 제어 회로(310)는 기록 드라이버(316) 및 서브 블럭 신호 제어 회로(312)에 대해 외부로부터 인가된 신호(DQM0 ∼ DQM3)에 대응하는 레벨의 신호(DM0 ∼ DM3)를 출력한다.

이에 따라, 기록 드라이버(316)에서는 데이타 마스크 동작이 지정된 서브 블럭에 대응하는 데이타 기록 동작이 금지되고, 열 디코더(200)에서는 서브 블럭 신호 제어 회로(312)에서 제어되어 데이타 마스크 동작이 지정된 서브 블럭에 대해서의 열 선택 동작이 금지된다.

또, 도 1에서는 메모리 셀 어레이 매트가 하나일 경우에 대해서는 나타내고 있지만, 본 발명은 이와 같은 경우에 한정되는 것이 아니라, 예를 들면 도 16에서 도시한 대로 메모리 셀 어레이 매트가 4개일 경우에 대해서도 혹은 보다 일반적으로는 여러개의 메모리 셀 어레이 매트를 포함하는 DRAM에 대해 적용하는 것이 가능하다.

또한, 도 1에서 도시한 예에서는, SBA 생성 회로(106)로부터 출력된 신호는, 서브 블럭 신호 제어 회로(312)를 경유하여 열 디코더(200)로 제공되는 구성으로 되어 있지만, SBA 생성 회로(106)로부터 출력된 신호가 직접 열 디코더(200)에 인가되는 구성만이어도 좋다. 이하에서는, 우선 SBA 생성 회로(106)로부터 출력된 신호가 직접 열 디코더(200)로 인가되는 구성일 경우에 대해 설명한다.

도 2는 도 1에 도시한 메모리 셀 어레이 매트(300)의 구성을 보다 상세하게 나타내는 회로도이다.

메모리 셀 어레이 매트는 서브 블럭0 ∼ 서브 블럭3으로 분할되어 있다.

서브 블럭 0은 행렬상으로 배치된 DRAM 셀(MC)과 각 메모리 셀 열에 대응하여 설치되는 비트선쌍을 포함한다.

도 2에서는 서브 블럭0 중에서 2개의 메모리 셀 열에 대응하는 비트선쌍 BL1, /BL1 및 BL2, /BL2만을 예시적으로 나타내고 있다.

서브 블럭0은, 또한 용장 메모리 셀 열에 대응하여 설치되는 비트선쌍 SBL, /SBL과, 각 메모리 셀 열의 비트선쌍에 대응하여 설치되고, 선택된 메모리 셀로부터 판독된 데이타를 증폭하는 센스 앰프(400), 대응하는 열 선택 신호[CSLi(i=1 ∼ n)]에 의해 제어되고, 비트선쌍과 대응하는 로컬 IO선쌍 L-I/O와의 접속을 개폐하는 스위치 회로(402)를 포함한다.

예를 들면, 비트선쌍 BL1, /BL1은 열 선택 신호(CSL1)에 의해 제어되는 스위치 회로(402)에 의해 로컬 IO선쌍 L-I/O에 선택적으로 접속된다.

다른 비트선쌍 및 용장 메모리 셀 열의 비트선쌍에 대해서도 마찬가지의 구성이다.

즉, 비트선쌍 BLi, /BLi(i=1, …, n)는 열 선택 신호(CSLi)에 의해 제어되는 스위치 회로(402)에 의해, 로컬 IO선쌍 L-I/O에 접속된다. 마찬가지로 하여, 용장 비트선쌍 SBL, /SBL은 신호 SCSL에 의해 제어되는 스위치 회로(402)에 의해 로컬 IC선쌍 L-I/O에 접속된다.

로컬 IO선쌍 L-I/O는 외부로부터 제공되는 어드레스 신호에 따라 제어되는 스위치 회로(410)에 의해, 글로벌 IO선쌍 G-I/O와 선택적으로 접속된다.

스위치 회로(402) 및 스위치 회로(410)는 모두, 예를 들면 게이트에 제어 신호를 받는 N 채널 MOS 트랜지스터의 쌍으로 구성하는 것이 가능하다.

글로벌 I/O선쌍 G-I/O는 외부로부터 제공되는 데이타에 따라 글로벌 I/O선쌍 G-I/O의 전위 레벨을 구동하는 기록 드라이버 회로(316a)와 접속하고 있다.

글로벌 I/O선쌍 G-I/O는 또한 선택된 메모리 셀로부터의 판독 데이타에 따라서 센스 앰프에 의해 증폭된 데이타에 의해 구동된 글로벌 IO선쌍 G-I/O의 전위 레벨을 받아 입출력 버퍼(314)로 제공하는 판독 증폭기 회로(318a)와도 접속하고 있다.

기록 드라이버 회로(316a)는, 도 1에 도시한 기록 드라이버 회로(316)에 포함되고, 판독 증폭기(318a)는 도 1에 도시한 판독 증폭기 회로(318)에 포함되어 있다.

서브 블럭1 ∼ 서브 블럭3에 대해서도 전부 마찬가지의 구성이 설치되어 있다

[블럭 라이트를 행할 경우의 열 디코더의 구성]

도 3은 도 1에 도시한 DRAM(1000)의 구성 중 열 선택 동작을 행하는 회로부분의 구성을 나타낸 회로도이다.

어드레스 버퍼(102) 중에 포함되는 열 어드레스 버퍼(102c)는 외부로부터 제공되는 어드레스 신호[Ext. Add(Ext. A0 ∼ Ext. Aj)]를 받아 내부 어드레스 신호(CA0, /CA0 ∼ CAm, /CAm)를 출력한다. 여기서, 내부 열 어드레스 신호[CAx, /CAx(x=0 ∼ n)]는 서로 상보적인 레벨의 신호이다.

열 어드레스 버퍼(102c)로부터 열 프리디코더(104)에 인가되는 내부 열 어드레스 신호 중, 신호(CAx)는 한쪽 입력 노드에 블럭 기록 활성화 신호 BWE를 받는 NOR 회로(420)의 다른 입력 노드에 입력하고, 이 OR 회로(420)의 출력이 열 프리디코더(104)에 제공된다. 한편으로, 신호(/CAx)는 한쪽 입력 노드에 블럭 기록 활성화 신호 BWE를 받는 OR 회로(422)의 다른 입력 노드에 입력하고, 이 OR 회로(422)의 출력이 열 프리디코더(104)에 출력되는 구성으로 되어 있다.

즉, 블럭 기록 활성화 신호 BWE가 불활성 형태("L" 레벨)인 기간 중은, OR 회로(420, 422)는 각각 수취한 신호(CAx) 또는 신호(/CAx)의 레벨에 따른 신호를 열 프리디코더(104)에 대해 출력한다.

그런데, 블럭 기록 동작이 지정되고, 블럭 기록 활성화 신호 BWE가 활성 상태("H") 레벨로 되면, 내부 열 어드레스 신호(CAx, /CAx)의 레벨에 상관없이 OR 회로(420, 422)로부터 출력되는 신호는 "H" 레벨로 된다.

이것은, 바꿔 말하면 통상 동작시에서는 신호 CAx /CAx로 구별되어 있던 메모리 셀 열에 대응하는 열 선택 신호가 양쪽 모두 블럭 기록 동작에서는 활성화하게 된다.

즉, 블럭 기록 동작시에는 서브 블럭 내에서 2개의 메모리 셀 열에 대응하는 열 선택 신호가 활성화되게 된다.

이러한 구성으로 하는 것으로서, 도 2에 도시한 서브 블럭0에서는 2개의 메모리 셀 열에 대응하는 비트선쌍이 하나의 로컬 I/O선쌍 L-I/O에 동시에 접속되게 된다.

통상 동작시에서는, 동일한 로컬 I/O선쌍 L-I/O에 복수의 비트선쌍을 동시에 접속시키는 것은 허용되지 않는다. 이것은 판독시에서는 비트선으로부터 판독된 데이타가 로컬 I/O선쌍 L-I/O상에서 충돌함으로써 데이타 파괴를 일으키게 되기 때문이다.

그런데, 상술한대로 블럭 기록 동작시에서는, 동일한 로컬 I/O선쌍 L-I/O에 2개 또는 그 이상의 메모리 셀 열을 접속함으로써, 버스폭(혹은 내부 버스폭)이 큰 구성의 DRAM에서도 통상의 기록 동작 보다도 많은 메모리 셀에 동일한 데이타를 동시에 기록하는 것이 가능해진다.

도 4는 이러한 블럭 기록 동작을 외부로부터 지정할 때의 외부 제어 신호의 타이밍을 도시하기 위한 타이밍차트이다.

즉, 시각 t1에서 외부 클럭 신호(Ext. CLK)가 상승할 때에 외부로부터 명령 생성 회로(302)에 인가되는 커맨드 신호에 의해 블럭 기록 모드가 지정된다. 이 때, 기록이 행해지는 열 어드레스의 신호(Ext. Add) 및 기록을 행하기 위한 데이타 DQ도 동시에 DRAM(1000)에 대해 제공된다.

또한, 후에 설명하는 바와 같이, 데이타 기록시에서 데이타 마스크 동작을 지정할 경우는, 이 시각 t1에서 데이타 마스크를 행하는 서브 블럭을 지정하기 위한 신호(DQN0 ∼ DQN3)가 DRAM(1000)에 대해 제공된다.

이상 설명한대로, 도 3에 도시한 바와 같은 구성으로 함으로서, 예를 들면 서브 블럭수가 4개일 경우에서도 동시에 8개의 메모리 셀에 대해 동일한 데이타의 기록을 행하는 것이 가능해진다.

그러나, 집적도가 향상한 DRAM에서는 제조 공정 중에 발생한 불량 메모리 셀을 포함하는 메모리 셀 열을 구제하기 위해 일반적으로 용장 메모리 셀 열이 설치되는 구성으로 되어 있다.

즉, 도 2에 도시한대로 일반적으로는 정규의 비트선쌍 BL1, /BL1 ∼ BLn, /BLn 외에, 용장 메모리 셀 열에 대응하는 비트선쌍 SBL, /SBL이 설치되는 것이 일반적이다.

따라서, 열 디코더(200)의 구성으로서는, 도 3에 도시한 바와 같은 열 디코더(200a)의 구성만으로는 불충분한다.

도 5는 이와 같은 용장 메모리 셀 열의 선택을 가능하게 하기 위해, 용장 메모리 셀 열 선택 신호 SCSL을 출력하는 구성을 더 구비하는 열 디코더(200b)의 구성을 나타낸 회로도이다.

열 디코더(200b)에서 서브 블럭 0에 대응하여 설치되는 열 디코더(200b0)는 열 프리디코더(104)로부터 출력되는 프리디코드된 열 어드레스 신호를 받아 미리 기억된 불량 메모리 셀을 포함하는 불량 메모리 셀 열의 어드레스와의 비교를 행하고, 불량 어드레스와 프리디코드된 내부 열 어드레스 신호가 일치할 경우, 스페어 액티브 신호(SPA)를 활성화하는 어드레스 비교 회로(450)와, 신호(SPA)를 받아 반전한 신호(/NED)를 출력하는 인버터(442), 프리디코드된 내부 열 어드레스 신호, 신호(/NED) 및 서브 블럭 활성화 신호(SBA0)를 받아, 열 선택 신호(CSL1)를 출력하는 AND 회로(430)를 포함한다. AND 회로(430)는 불량 메모리 셀 열이 선택되고, 스페어 액티브 신호(SPA)가 활성화되면 프리디코드된 내부 열 어드레스 신호 및 서브 블럭 활성화 신호(SBA0)의 값과는 상관 없이 열 선택 신호(CSL1)의 값을 불활성 레벨("L" 레벨)로 한다.

디코드 회로(200b0)는, 또 열 선택 신호(CSL2 ∼ CSLn)에 대응하여 AND 회로(430)와 마찬가지의 구성을 갖는 AND 회로(432 ∼ 434)를 포함한다.

디코더 회로(200b0)는, 또 스페어 억세스 신호(SPA) 및 서브 블럭 활성화 신호(SBA0)를 받아 용장 메모리 셀 열 선택 신호 SCSL을 출력하는 AND 회로(440)를 포함한다.

즉, 프리디코드된 내부 열 어드레스가 불량 열 어드레스와 일치하고, 스페어 액티브 신호(SPA)가 활성화하여, 또 서브 블럭 활성화 신호(SBA0)가 활성화하고 있는 상태에서는 용장 메모리 셀 열 선택 신호 SCSL이 활성 상태("H" 레벨)로 된다.

즉, 디코더(200b0)는 프리디코드된 내부 열 어드레스 신호가 불량열 어드레스와 일치하지 않을 경우는, 제공된 프리디코드된 내부 열 어드레스 신호에 따라 대응하는 메모리 셀 열을 선택하기 위한 열 선택 신호[CSLi(i=1n)] 중 어느 하나를 활성 상태로 하고, 프리디코드된 내부 열 어드레스 신호가 불량 열 어드레스와 일치할 경우는, 열 어드레스 신호(CSL1 ∼ CSLn)는 전부 불활성 상태로 하며, 용장 메모리 셀 열 선택 신호 SCSL을 활성 상태로 한다.

도 5에 도시한 바와 같은 구성으로 함으로서, 통상 동작 모드에서는 문제없이 정규의 메모리 셀 열과 용장 메모리 셀 열과의 치환이 행해진다.

그러나, 블럭 기록 동작이 지정되고, 또 하나의 서브 블럭 내에서 2개의 메모리 셀 열을 동시에 선택하고자 하면 이하에 설명하는 바와 같은 문제가 생긴다.

즉, 상술한 대로 선택된 서브 블럭에서 입력 어드레스와 불량 어드레스가 일치하고, 어드레스 비교 회로(450)에 의해 스페어 액티브 신호(SPA)가 활성화했다고 하면, 그 서브 블럭에서 신호 SCSL이 활성화되고, 신호(SCL1 ∼ SCLn)는 신호(/NED)가 "L" 레벨이기 때문에 전부 불활성 상태가 된다. 여기서는, 블럭 기록 동작에서도 용장 메모리 셀 열을 사용할 경우는, 열 선택 신호(CSL1 ∼ CSLn)는 전부 불활성으로 되어버리기 때문에 서브 블럭당 복수개의 열 선택 신호를 동시에 활성화시킬 수 없게 되어 버린다.

도 6은 이러한 문제를 해결하기 위한 열 디코더(200c)의 구성을 나타내는 회로도이다.

도 6에 도시한 열 디코더 회로(200c)의 구성이 도 5에 도시한 열 디코더 회로(200b)의 구성과 다른 점은 이하와 같다.

즉, 열 디코더 회로(200c) 중에서 서브 블럭0에 대응하여 설치되는 디코더 회로(200c0)는 미리 불휘발적으로 불량 열 어드레스를 기억해 두고, 열 프리디코더 회로(104)로부터 인가되는 프리디코드된 내부 열 어드레스 신호가 불량 열 어드레스와 일치할 경우는, 스페어 액티브 신호(SPA)를 활성화하는 어드레스 비교 회로(450)와, 미리 불휘발적으로 프로그램된 상태에 따라 출력하는 신호(N1 및 N2)를 서로 상보적인 레벨로 유지하는 프로그램 회로(500), 신호(N1) 및 신호(SPA)를 받아 신호(/NED-1)를 출력하는 NAND 회로(502), 신호(N2)와 신호(SPA)를 받아 신호(/NED-2)를 출력하는 NAND 회로(504), 각각이 열 선택 신호(CSL1 ∼ CSLn/2)에 따라 설치되고, 각각이 프리디코드된 내부 열 어드레스 신호, 신호(/NED-1) 및 신호(SBA0)를 받는 AND 회로(452 ∼ 454), 각각이 열 선택 신호(CSLn/2+1 ∼ CSLn)에 대응하여 설치되고, 각각이 프리디코드된 내부 열 어드레스 신호와 신호(/NED-2), 서브 블럭 활성화 신호(SBA0)를 받는 AND 회로(456 ∼ 458), 신호(SBA) 및 신호(SBA0)를 받아 신호(SCSL)를 출력하는 AND 회로(460)를 포함한다.

즉, 도 6에 도시한 구성에서는 용장 메모리 셀 열을 사용할 경우에, 정규의 열 선택 신호(CSL1 ∼ CSLn)를 불활성으로 하는 신호를 2계통의 신호(/NED-1, /NED-2)로 나누고 있다.

신호(/NED -1, /NED-2)는 블럭 기록시에서 무효되는 어드레스(CAx)로 구별되는 2개의 열 선택 신호의 그룹, 즉 열 선택 신호(CSL1 ∼ CSLn/2)의 그룹과 열 선택 신호(CSLn/2+1 ∼ CSLn)의 그룹과의 각각에 대응하는 2개의 AND 회로의 그룹에 각각 입력하고 있다.

즉, 열 선택 신호(CSL1 ∼ CSLn/2)를 출력하는 AND 회로(452 ∼ 454)의 그룹에 대해서는 신호(/NED-1)를 입력하고, 신호(CSLn/2+1 ∼ CSLn)를 출력하는 AND 회로(456 ∼ 458)에 대해서는 신호(/NDE-2)를 입력하는 구성으로 되어 있다.

용장 메모리 셀 열을 사용할 때, 신호(/NED-1, /NED-2) 중 어느 쪽을 "L" 레벨로 할지는 프로그램 회로(500)에 미리 프로그램되어 있다.

즉, 프로그램 회로(500)는 그 출력하는 신호(N1, N2) 중 어느 한 쪽만을 "H" 레벨로 하고, 다른쪽을 "L" 레벨로 한다.

예를 들면, 지금 통상 동작시에서 신호 CAx= "L" 레벨인 것이 신호(CSL1 ∼ CSLn/2) 중 어느 하나가 활성 상태로 되는 것에 대응하고, 신호 CAx = "H" 레벨인 것이 신호(CSLn/2+1 ∼ CSLn) 중 어느 하나가 활성 상태로 되는 것에 대응하는 것으로 한다.

이 때, 불량 메모리 셀 열이 CSLn/2+1 ∼ CSLn 중 어느 하나의 신호에 의해 활성화되는 메모리 셀 열에 포함되고 있도록 하면, 그 불량 어드레스의 CAx는 "H" 레벨이다. 이 때, 프로그래밍 회로(500)가 출력하는 신호 레벨을 신호(N1)가 "L" 레벨로, 신호 N2를 "H" 레벨로 되도록 설정하고 있는 것으로 한다.

이 때, 입력 어드레스와 불량 어드레스가 일치하고, 어드레스 비교 회로(450)에 의해 스페어 액티브 신호(SPA)가 활성화하며, 신호 SCSL이 활성화된 경우, 그것과 동시에 신호 /NED-1은 "H" 레벨로, 신호 /NED-2는 "L" 레벨로 되고, 불량 메모리 셀 열이 포함되고 있는 측의 열 선택 신호(CSLn/2+1 ∼ CSLn)의 그룹은 그 레벨이 전부 불활성 상태로 된다.

따라서, 블럭 기록 동작시에서도 용장 메모리 셀 열 선택 신호 SCSL이 활성화로 됨과 동시에, 열 선택 신호(CSL1 ∼ CSLn/2) 중으로부터 어느 하나의 열 선택 신호가 하나 활성 상태로 된다.

즉, 용장 메모리 셀 열에 대해, 치환 동작이 행해지고 있는 경우에도 블럭 기록 동작 시에는 2개의 메모리 셀 열이 동시에 선택되게 된다.

불량 메모리 셀 열이 열 선택 신호(CSL1 ∼ CSLn/2)에 대응하는 메모리 셀 열에 포함되어 있을 경우는, 그 불량 어드레스의 신호(CAx)는 "L" 레벨이다. 이 때는 프로그래밍 회로(500)가 출력하는 신호 레벨을 불휘발적으로 신호 N1을 "H" 레벨로, 신호 N2를 "L" 레벨로 되도록 설정해 둔다. 이와 같이 해 둠으로서, 입력 어드레스와 불량 어드레스가 일치하고 용장 메모리 셀 열 선택 신호 SCSL이 활성화되었을 경우, 신호 /NED-1은 "L" 레벨로, 신호 NED-2는 "H" 레벨로 되어 불량 메모리 셀 열이 포함되어 있는 메모리 셀 열의 그룹에 대응하는 열 선택 신호(CSL1 ∼ CSLn/2) 쪽이 전부 불활성 상태로 된다.

따라서, 이 경우에서도 블럭 기록 동작시에서는 용장 메모리 셀 열 선택 신호 SCSL과 함께, 열 선택 신호(CSLn/2+1 ∼ CSLn) 중에서 하나의 열 선택 신호가 동시에 활성화되게 된다.

이상과 같은 구성으로 함으로서, 불량 메모리 셀을 포함하는 메모리 셀 열을, 용장 메모리 셀 열과 치환했을 경우에도, 블럭 기록 동작에서 각 서브 블럭마다 복수의 메모리 셀 열을 동시에 선택하는 것이 가능해지고, 버스폭(내부 버스폭)이 큰 DRAM에서도 블럭 기록 동작을 행하는 것이 가능해진다.

게다가, 도 6에 도시한 바와 같은 구성에서는 서브 블럭의 수를 증가시킬 필요가 없기 때문에, 메모리 셀 어레이의 면적의 증가를 억제하는 것이 가능해진다.

도 7은 도 6에 도시한 어드레스 비교 회로(450)의 구성을 나타낸 회로도이다.

이하에서는 간단하게 하기 위해, 서브 블럭 내의 열은 프리디코드된 내부 열 어드레스 신호(이하, 프리디코드 신호로 약칭함) Cak, /Cak 및 Cal, /Cal에 의해 지정되는 것으로 한다.

열 어드레스 비교 회로(450)는, 프리디코드 신호 Cak를 게이트로 받고, 소스가 접지 노드에 접속된 N 채널 트랜지스터(474)와, 프리디코드 신호 Cal을 게이트로 받아 N 채널 트랜지스터(474)와 직렬로 접속된 N 채널 트랜지스터(472), 프리디코드 신호 Cal을 게이트로 받고, 소스가 접지 노드에 접속된 N 채널 트랜지스터(478), 프리디코드 신호 /Cak를 게이트로 받고, N 채널 트랜지스터(478)와 직렬로 접속된 N 채널 트랜지스터(476), 프리디코드 신호 /Cal을 게이트로 받고, 소스가 접지 노드에 접속된 N 채널 트랜지스터(482), 프리디코드 신호 Cak를 게이트로 받고, N 채널 트랜지스터(482)와 직렬로 접속된 N 채널 트랜지스터(480), 프리디코드 신호/Cal를 게이트로 받고, 소스가 접지 노드에 접속된 N 채널 트랜지스터(486), 프리디코드 신호 /Cak를 게이트로 받고, N 채널 트랜지스터(486)와 직렬로 접속된 N 채널 트랜지스터(484)를 포함한다.

퓨즈군(460)은, N 채널 트랜지스터(472)의 드레인과 충전 노드 nq와의 사이에 설치되는 퓨즈(462), N 채널 트랜지스터(476)의 드레인과 충전 노드 nq와의 사이에 설치되는 퓨즈(464), N 채널 트랜지스터(480)의 드레인과 충전 노드 nq와의 사이에 설치되는 퓨즈(466), N 채널 트랜지스터(484)의 드레인과 충전 노드 nq와의 사이에 설치되는 퓨즈(468)를 포함한다.

퓨즈(462 ∼ 468) 중 어느 하나가 절단되어 있으면, 프리차지 신호(/PC)에 따라서 행해지는 노드(nq)의 충전 종료 후에 프리디코드 신호 Cak, /Cak 및 Cal, /Cal이 불량 어드레스에 대응하는 레벨로 되었을 때 뿐이고, 충전 노드로부터는 "H" 레벨로 되는 신호(SPA)가 출력된다.

도 8은 도 6에 도시한 프로그래밍 회로(500)의 구성을 보다 상세하게 나타내는 회로도이다.

프로그래밍 회로(500)는, 전원 전위 Vcc와 접지 전위 GND와의 사이에 직렬로 접속되는 저항체(R1) 및 퓨즈 소자(F1)와, 저항체(R1) 및 퓨즈 소자(F1)의 접속 노드(np)의 전위 레벨을 입력으로서 받는 래치 회로(520)를 포함한다.

래치 회로(520)는 노드(np)의 전위 레벨을 입력으로서 받는 인버터(522)와, 인버터(522)의 출력을 입력으로서 받아, 출력 노드가 노드(np)와 접속하는 인버터(524)를 포함한다.

인버터(522)의 출력이 신호(N1)로서 출력되고, 인버터(524)의 출력이 신호(N2)로서 출력된다.

즉, 신호 N1 및 신호 N2의 레벨은 노드 np의 전위 레벨에 따라 결정되는 서로 상보인 전위 레벨로 된다.

도 9는 도 2에 도시한 서브 블럭 0의 다른 구성을 나타내는 회로도이다.

도 2에 서브 블럭0과 도 9에 도시한 서브 블럭0의 구성이 다른 점은 도 2에 도시한 서브 블럭0에서는 데이타 입출력선쌍이 글로벌 I/IO선쌍 G-I/O와 로컬 I/O선쌍 L-I/O로 이루어지는 계층 구조를 갖고 있는데 대해 도 9에 도시한 서브 블럭 0에서는 이와 같은 계층 구조가 아니라, I/O선쌍 I/O에 대해 직접 기록 드라이버 회로(316a)와 판독 증폭기(318a)가 접속되는 구성으로 되어 있는 점이다.

그 밖의 점은 도 2에 도시한 메모리 셀 어레이 매트의 구성과 동일하기 때문에 동일 부분에는 동일 부호를 붙여서 그 설명은 반복하지 않는다.

도 9에 도시한 바와 같은 메모리 셀 어레이 매트 중의 서브 블럭의 구성에 의해서도 도 2에 도시한 서브 블럭의 구성과 마찬가지로, 서브 블럭 내의 불량 메모리 셀을 포함하는 메모리 셀 열이 용장 메모리 셀 열로 치환되어 있는 경우에서도 블럭 기록 동작시에 통상의 기록 동작 보다 많은 메모리 셀에 동일한 데이타를 동시에 기록하는 것이 가능해진다.

＜제2 실시예＞

도 10은 본 발명의 제2 실시예의 DRAM에서의 열 선택 회로의 구성을 나타낸 블럭도로서, 제1 실시예의 도 6과 대비되는 도면이다.

도 10에 도시한 구성에서는 블럭 라이트시에 서브 블럭당 4개의 메모리 셀 열이 동시에 활성화되는 회로 구성을 나타내고 있다.

즉, 서브 블럭당 4열의 메모리 셀 열에 대응하는 열 선택 신호(CSLi)를 활성화시키기 위해 블럭 기록 동작시에서는 2비트의 어드레스(CAx, CAy)를 무효로 하는 구성으로 되어 있다.

즉, 열 어드레스 버퍼(102c)로부터 출력되는 내부 어드레스 신호(CA0, /CA0 ∼ CAm, /CAm) 중, 신호(CAx)를 한쪽 입력 노드에 받는 OR 회로(420) 및 신호(/CAx)를 한쪽 입력 노드에 받는 OR 회로(422)에 더해, 또한 한쪽 입력 노드에 신호(CAy)를, 다른쪽의 입력 노드에 블럭 기록 활성화 신호 BWE를 받는 OR 회로(424)와, 신호(/CAy)를 한쪽의 입력 노드에, 다른쪽 입력 노드에 블럭 기록 활성화 신호 BWE를 받는 OR 회로(426)가 설치되는 구성으로 되어 있다.

OR 회로(420 ∼ 426)의 출력 신호가 열 프리디코더(104)에 인가된다.

도 10에 도시한 열 디코더(200d)에서는 정규의 메모리 셀 열에 대응하는 열 선택 신호(CALi)를 불활성화하는 신호가 4계통의 신호(/NED-1 ∼ /NED-4)로 나뉘어지는 구성으로 되어 있다. 즉, 열 디코더(200d) 중 서브 블럭 0에 대응하여 설치되는 디코더(200d0)는 서로 상보적인 신호(N11, N12)를 출력하는 제1 프로그래밍 회로(500)와, 서로 상보적인 신호인 신호 N21, N22를 출력하는 제2 프로그래밍 회로(506), 제1 입력 노드에 신호 N22를, 제2 입력 노드에 신호 N11를, 제3 입력 노드에 스페어 액티브 신호(SPA)를 받는 NAND 회로(502), 제1 입력 노드에 신호 N21을, 제2 입력 노드에 신호 N12를, 제3 입력 노드에 스페어 액티브 신호(SPA)를 받은 NAND 회로(504)와, 제1 입력 노드에 신호 N21을, 제2 입력 노드에 신호 N11을, 제3 입력 노드에 스페어 액티브 신호(SPA)를 받는 NAND 회로(508), 제1 입력 노드에 신호 N22를, 제2 입력 노드에 신호 N12를, 제3 입력 노드에 스페어 액티브 신호(SPA)를 받는 NAND 회로(510)를 포함한다.

디코더 회로(200d0)는, 또한 열 선택 신호(CSL1 ∼ CSL2n/4)에 각각 대응하여 설치되고, 각각이 프리디코드된 내부 열 어드레스 신호와, 신호 /NED1, 신호(SPA)를 받아 신호(CSL1 ∼ CSLn/4)를 각각 출력하는 AND 회로(550 ∼ 552), 열 선택 신호(CSLn/4+1 ∼ CSLn/2)에 각각 대응하여 설치되고, 각각이 프리디코드된 내부 열 어드레스 신호, 신호 /NED-2, 신호(SPA)를 받아 신호(CSLn/4+1 ∼ CSLn/2)를 각각 출력하는 NAND 회로(554 ∼ 556), 신호(CSLn/2+1∼ CSL3n/4)에 각각 대응하여 설치되고, 각각이 프리디코드된 내부 어드레스 신호, 신호 /NED-3, 신호(SPA)를 받아 신호(CSLn/2+1 ∼ CSL3n/4)를 각각 출력하는 AND 회로(558 ∼ 560), 신호(CSL3n/4+1 ∼ CSLn)에 각각 대응하여 설치되고, 각각이 프리디코드된 내부 열 어드레스 신호, 신호 /NED-4, 신호(SPA)를 받아 신호(CSL3n/4+1 ∼ CSLn)을 각각 출력하는 AND 회로(562 ∼ 564), 신호 SPA, 서브 블럭 활성화 신호(SBA0)를 받아 용장 메모리 셀 열 활성화 신호 SCSL을 출력하는 AND 회로(570)를 포함한다.

즉, 정규적인 메모리 셀 열에 대응한 열 선택 신호(CSLi)를 불활성으로 하는 신호가 4계통으로 나누어지고, 내부 어드레스 신호(CAx, CAy)에서 구별되는 4개의 CSLi의 그룹에 신호(/NED-1 ∼ /NED-4)가 각 열 그룹에 대응하여 설치되어 있는 AND 회로로 입력된다.

서브 블럭당 2조의 프로그래밍 회로가 준비되어 있고, 각각의 프로그래밍 회로(500, 502)에 대해 불량 어드레스의 CAx, CAy의 값에 의해 퓨즈를 블로우하거나 하지 않거나 함으로써, 용장 메모리 셀 열을 사용할 경우는 4개의 열 그룹 중 불량 메모리 셀 열이 포함되어 있는 열 그룹만을 불활성 상태로 한다.

다른 서브 블럭에 대응하여 설치되어 있는 디코드 회로(200d1 ∼ 200d3)도 디코드 회로(200d0)와 마찬가지의 구성을 갖는다.

따라서, 용장 메모리 셀 열 사용시에서도, 블럭 기록 동작시에는 용장 메모리 셀 열 선택 신호 SCSL 이외에, 정규적인 메모리 셀 열에 대응하는 열 선택 신호(CSLi)가 3개 활성화되게 된다. 이 때문에, 서브 블럭당 4개의 메모리 셀 열을 동시에 활성화시키는 것이 가능해진다.

＜제3 실시예＞

도 11은 본 발명의 제3 실시예의 메모리 셀 열을 선택하는 회로 구성, 특히 열 디코더(200e)의 구성을 나타낸 개략 블럭도이다.

열 디코더(200e) 중, 서브 블럭 0에 대응하여 설치되어 있는 디코더(200e0)에서는 용장 메모리 셀 열을 선택하기 위한 용장 메모리 셀 열 선택 신호를 생성하는 회로가 2계통 설치되는 구성으로 되어 있다.

즉, 우선 서브 블럭0 중의 정규적인 메모리 셀 열은 열 선택 신호(CSL1 ∼ CSLn/2)에서 선택되는 제1 열의 그룹과, 열 선택 신호(CSLn/2+1 ∼ CSLn)에 의해 선택되는 제2 열의 그룹으로 나누어져 있다.

이 제1 열의 그룹이 선택될지 제2 열의 그룹이 선택될지는 내부 어드레스 신호(CAx)의 값에 의해 통상의 판독/기록 동작에서는 구별되어 있는 것으로 한다.

블럭 기록 동작 기간 중에서는, 이 내부 열 어드레스 신호(CAx)의 값과는 상관 없이 메모리 셀 열의 선택이 행해진다.

즉, 바꿔 말하면 제1 열 그룹에서 하나의 열이, 제2 열그룹에서 하나의 열이 각각 선택되게 된다.

제3 실시예의 열 디코더(200e)가 도 6에 도시한 제1 실시예의 열 디코더(200c)의 구성과 다른 점은 이하의 점이다.

디코더 회로(200e0)는 불량 어드레스를 불휘발적으로 기억하고, 프리디코드된 내부 열 어드레스 신호가, 기억한 불량 어드레스와 일치할 경우, 제1 스페어 액티브 신호(SPA1)를 활성 상태로 하는 제1 어드레스 비교 회로(450)와, 불량 어드레스를 불휘발적으로 기억하고, 프리디코드된 내부 열 어드레스 신호가, 기억한 불량 어드레스와 일치할 경우, 제2 스페어 액티브 신호(SPA2)를 활성화하는 제2 어드레스 비교 회로(452)와, 불휘발적으로 기억한 정보에 따라 서로 상보적인 신호(N11, N12)를 출력하는 제1 프로그래밍 회로(500), 불휘발적으로 기억한 정보에 따라 서로 상보적인 신호(N21, N22)를 출력하는 제2 프로그래밍 회로(506)와, 신호(N11) 및 신호(SPA1)를 받아 신호(/NDD-11)를 출력하는 NAND 회로(502)와, 신호(N12) 및 신호(SPA1)를 받아, 신호(/NED-12)를 출력하는 NAND 회로(504)와, 신호(N21)와 신호(PSA2)를 받아 신호(/NED-21)를 출력하는 NAND 회로(512), 신호(N22)와 신호(SPA2)를 받아 신호(/NED-22)를 출력하는 NAND 회로(514)를 포함한다.

디코더 회로(200e0)는, 또한 제1 열 그룹에 대응하여 설치되고, 각각이 프리디코드된 내부 열 어드레스 신호와, 신호(/NDD-11)와, 신호(/NAD-21)와, 서브 블럭 활성화 신호(SBA0)를 받아 신호(CSL1 ∼ CSLn/2)를 각각 출력하는 NAND 회로(580 ∼ 582)와, 제2 열 그룹에 대응하여 설치되고, 각각이 프리디코드된 내부 열 어드레스 신호와, 신호(/NED-12)와, 신호(/NED-22)를 받아 신호(CSLn/2+1 ∼ CSLn)를 각각 출력하는 AND 회로(584 ∼ 586)와, 신호(SPA1)와 신호(SPA0)를 받아 제1 용장 열 선택 신호(SCSL1)을 출력하는 AND 회로(590)와, 신호(SPA2)와 신호(SBA0)를 받아 제2 용장 열 선택 신호(SCSL2)를 출력하는 AND 회로(592)를 포함한다.

도 11에 도시한 바와 같은 구성으로 함으로서, 신호(SCSL1) 및 신호(SCSL2)는 각각 독립적으로 프로그래밍 회로를 갖고 있기 때문에 각각이 구제하는 불량 어드레스에 따라 독립적으로 프로그래밍되어 있게 된다.

따라서, 용장 메모리 셀 열이 서브 블럭에 2개 존재할 경우에서, 정규 메모리 셀 열이 용장 메모리 셀 열로 치환되어 있는 경우에서도 블럭 기록 동작시에는 통상의 기록 동작 보다도 많은 메모리 셀에 동일한 데이타를 동시에 기록하는 것이 가능해진다.

서브 블럭1 ∼ 서브 블럭3에 대응하여 설치되는 디코더 회로(200e1 ∼ 200e3)도 각각 마찬가지의 구성을 갖는다.

또, 제3 실시예에서는 서브 블럭당 용장 메모리 셀 열이 2개 있을 경우에 대해 나타냈지만, 본 발명은 이와 같은 경우에 한정되는 것이 아니라, 보다 일반적으로는 서브 블럭당 용장 메모리 셀 열이 2ⁿ(n : 자연수)개씩 존재할 경우에 적용하는 것이 가능하다.

＜제4 실시예＞

도 12는 본 발명의 제4 실시예의 DRAM의 열 선택 동작을 행하는 회로부분의 구성을 나타낸 개략 블럭도이다.

도 12에 도시한 열 선택계 회로의 구성이 도 6에 도시한 제1 실시예의 열 선택계 회로의 구성과 다른 점은 이하와 같다.

즉, 도 6에 도시한 열 선택계 회로에서는, 열 디코더(200c)에서 서브 블럭0에 대응하여 설치되는 디코더(200c0)에는 서브 블럭 활성화 신호(SBA0)가 직접 입력되는 구성으로 되어 있었다.

이에 대해, 도 12에서 도시한 디코더 회로(200f0)에 대해서는 데이타 마스크 신호 제어 회로(310)로부터 출력되는 신호(DM0)와, 서브 블럭 활성화 신호(SBA0)를 받는 로직 게이트 회로(3122)의 출력이 입력되는 구성으로 되어 있다.

로직 게이트 회로(3122)는 도 1에 도시한 서브 블럭 신호 제어 회로(312)에 포함된다.

로직 게이트(3122)는 데이타 마스크 신호(DM0)가 불활성 상태에서는, 받은 서브 블럭 활성화 신호(SBA0)의 레벨에 대응하는 신호(ISBA0)를 출력하고, 신호(DM0)가 활성 상태("H" 레벨)에서는 신호(SBA0)의 레벨에 상관 없이 항상 "L" 레벨의 신호(ISBA0)를 출력한다.

다른 서브 블럭1 ∼ 서브 블럭3에 대해서도 신호(DM1, SBA1)를 받는 로직 게이트 회로(3124)의 출력 신호(ISBA1)가 서브 블럭1에 대응한 디코더 회로(200f1)로 출력되고, 신호(SBA2, DM2)를 받는 로직 게이트(3126)의 출력 신호(ISBA2)가 서브 블럭2에 대응해서 설치되는 디코더(200f2)로 출력되며, 신호(SAB3) 및 신호(DM3)를 받는 로직 게이트(3128)의 출력 신호의 ISBA3가 서브 블럭3에 대응하여 설치되는 디코더(200f3)로 출력되는 구성으로 되어 있다.

도 6에 도시한 제1 실시예의 디코더 회로(200c)의 구성에서, 신호(SBA0 ∼ SBA3)가 각각 신호(ISBA0 ∼ ISBA3)로 되어 있는 점을 제외하고는, 제4 실시예의 열 디코더 회로(200f)는 제1 실시예의 열 디코더 회로(200c)의 구성과 동일하기 때문에 동일 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.

도 12에 도시한 바와 같은 구성으로 함으로서, 외부로부터 인가되는 데이타 마스크 신호 중, 예를 들면 신호(DM0)가 활성 상태일 경우는 신호(ISBA0)는 "L" 레벨로 되기 때문에, 디코더 회로(200f0)로부터 출력되는 열 선택 신호는 모두 불활성 상태("L" 레벨)로 고정된다.

이 때문에, 데이타 마스크 신호(DM0)의 활성화에 의해, 대응하는 서브 블럭 내의 열 선택 동작이 불능화됨과 동시에, 메모리 셀 열로의 데이타 기록이 금지된다.

도 13은 본 발명의 제4 실시예의 메모리 셀 어레이 매트의 구성을 나타내는 회로도로서, 제1 실시예의 도 2와 대비되는 도면이다.

제4 실시예의 메모리 셀 어레이 매트의 구성이, 제1 실시예의 메모리 셀 어레이 매트의 구성과 다른 점은, 기록 드라이버 회로(316a ∼ 316d)에 대응하여 설치되고, 각각 대응하는 데이타 마스크 신호(DM0 ∼ DM3)에 따라 이들의 신호가 활성 상태("H" 레벨)인 기간 중은, 대응하는 기록 드라이버 회로(316a ∼ 316d)를 대응하는 글로벌 I/O선쌍 G-I/O와 접속하고, 신호(DM0 ∼ DM3)가 "L" 레벨일 때는 대응하는 글로벌 I/O선쌍 G-I/O과 분리하는 스위치 회로(319a ∼ 319d)를 구비하는 구성으로 되어 있는 점이다.

그 밖의 점은, 도 2에 도시한 메모리 셀 어레이 매트의 구성과 마찬가지이기 때문에 동일 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.

도 12 및 도 13에 도시한 바와 같은 구성으로 함으로서, 기록 동작시에 원하는 비트에만 데이타를 기록하지 않는, 즉 신호(DM0 ∼ DM3)에 의해 지정한 서브 블럭에 속하는 메모리 셀 열에 대해서는 데이타의 기록을 행하지 않은 라이트 마스크 기능을 실현하는 것이 가능하다.

게다가, 도 12 및 도 13에 도시한 바와 같은 회로 구성이면, 블럭 라이트를 행하기 위해서 하나의 서브 블럭에 대해 복수의 메모리 셀 열이 동시에 선택될 경우에도, 다시 말해서 복수의 메모리 셀 열에 대응하는 비트선쌍은, 하나의 로컬/I/O선쌍에 동시에 접속할 경우에도 라이트 마스크된 서브 블럭에서 데이타의 파괴가 일어나지 않는다는 이점이 있다.

즉, 예를 들면 라이트 마스크 기능을 실현하기 위해, 신호(DM0 ∼ DM3)에 의해 라이트 드라이버 회로(316a ∼ 316d) 중 선택한 서브 블럭에 대응하는 라이트 드라이버 회로를 대응하는 글로벌 I/O선쌍 G-I/O로부터 분리하는 구성으로 한 것만으로는, 블럭 기록 동작시에는 동일한 로컬 IO선쌍 L-I/O에 복수의 비트선쌍이 접속하게 된다.

이 경우, 비트선으로부터 판독된 데이타가 로컬 IO선쌍 I-I/O 상에서 충돌해 데이타의 파괴가 일어난다. 라이트 마스크되어 있지 않은 경우는 이 후 새로운 데이타가 라이트 드라이버(318a ∼ 318d)에 의해 구동되는 것에 대해, 라이트 마스크되어 있는 경우는 데이타가 파괴된 채로 원래의 메모리 셀에 기록되어 버리기 때문에 메모리 셀 중의 데이타의 파괴가 일어나 버리게 된다.

즉, 도 12 및 도 13에 도시한 바와 같은 제4 실시예의 DRAM에서는 라이트 마스크 기능과 블럭 라이트 기능을 양립하는 것이 가능해진다

따라서, 원하는 서브 블럭에 대해서만 블럭 라이트 동작을 행하는 것이 가능하기 때문에, 화상 데이타 중 원하는 영역에서만 화상 데이타를 고속으로 클리어하는 것과 같은 동작을 행하는 것이 가능해진다.

더구나, 도 1에 도시한 바와 같이 데이타 마스크 신호 제어 회로(310)로부터 출력되는 신호(DM0 ∼ DM3)는 판독 동작이 지정되는 기간 중은 전부 "L" 레벨로 되어 있다.

이것은, 다시 말하면 판독 동작 기간 중, 즉 판독 모드 지정 신호 RS가 활성 상태("H" 레벨)인 기간 중은, 자동적으로 외부로부터 인가되는 어드레스 신호에 따라 선택된 서브 블럭 활성화 신호(SBA0 ∼ SBA3)가 각각 그대로 대응하는 디코더 회로(200f0 ∼ 200f3)로 전달되게 된다.

이러한 구성으로 함으로서, 판독 동작시에 잘못 외부로부터 인가되는 신호(DQM0 ∼ DQM3)가 "H" 레벨로 된 경우에도, 신호(DM0 ∼ DM3)는 판독 동작 기간 중은 "L" 레벨로 고정되기 때문에 외부로부터 제공되는 신호(DQM)의 레벨과 상관 없이 정상적인 판독 동작을 행하는 것이 가능해진다.

도 14는 도 13에 도시한 메모리 셀 어레이 매트의 다른 구성을 나타난 회로도이다.

도 13에 도시한 메모리 셀 어레이 매트의 구성과 다른 점은 하나의 열 선택 신호(CSL1)에 의해 2개의 메모리 셀 열이 동시에 선택되고, 이 동시에 선택되는 2개의 메모리 셀 열에는 각각 독립적으로 설치된 글로벌 I/O선쌍 G-I/O와 독립적으로 설치된 로컬 IO선쌍 I-I/O에 의해 기록 데이타가 전달되는 구성으로 되어 있는 점이다.

그 밖의 점은 도 13에 도시한 회로의 구성과 마찬가지이기 때문에 동일 부분에는 동일 부호를 붙여 그 설명은 반복하지 않는다.

도 14에 도시한 바와 같은 구성으로 함으로서, 하나의 열 선택선에 대해 메모리 셀 열이 동시에 2개 선택되는 경우에서도 블럭 라이트 기능과 라이트 마스크 기능을 동시에 양립하고, 또 버스폭(내부 버스폭)이 큰 DRAM에 대해 통상의 기록 동작 시간 보다도 많은 메모리 셀에 동일한 데이타를 동시에 기록하는 것이 가능해진다.

＜제5 실시예＞

도 15는 본 발명의 제5 실시예의 기록 드라이버 회로(317)의 구성을 나타내는 개략 블럭도이다.

그 밖의 점은, 제1 실시예 ∼ 제4 실시예에 도시한 DRAM의 구성과 마찬가지이기 때문에 이하에서는 이 기록 드라이버 회로(317)의 구성 및 동작에 대해서만 설명하게 한다.

기록 드라이버 회로(317)는 외부로부터 기록 데이타에 따라 상보의 내부 기록 데이타를 출력 노드 OUT 및 /OUT에 출력하는 제1 기록 구동 회로(320)와 외부로부터 제공되는 기록 데이타 WD를 받아 상보적인 기록 데이타를 출력하는 제2 기록 구동 회로(322), 제2 기록 구동 회로(322)의 출력을 받아 블럭 회로 활성화 신호 BWE가 활성시에는 출력 노드 OUT, /OUT에 제2 기록 구동 회로(322)를 접속하고, 신호 BWE가 불활성 상태일 때는 제2 기록 구동 회로(322)를 출력 노드 OUT, /OUT으로부터 분리하는 스위치 회로(324)를 포함한다.

출력 노드 OUT, /OUT은 제1 실시예 ∼ 제3 실시예에서 도시한 대로 대응하는 글로벌 I/O선쌍 G-I/O와 접착 접속하는 구성으로 되어 있어도 좋고, 제4 실시예에서 도시한대로 스위치 회로(319a ∼ 319d)에 의해, 선택적으로 대응하는 글로벌 I/O선쌍 G-I/O와 접속되는 구성으로 되어 있어도 좋다.

이러한 구성으로 함으로서, 블럭 라이트시에, 서브 블럭당 복수의 열 선택 신호가 활성화되며 동일한 로컬 I/O선쌍 I/O에 복수의 비트선쌍이 접속할 경우에도 라이트 드라이버 회로의 부하 구동력을 통상 동작 시간보다도 크게 하는 것이 가능하다.

따라서, 블럭 라이트 시에서도 데이타의 기록을 고속으로 행하는 것이 가능하다.

발명의 상세한 설명의 항에서 이루어지는 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명확하게 하기 위한 것으로, 그와 같은 구체예에서만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 범위 내에서 여러가지 변경하여 실시할 수 있다.

본 발명에 따른 반도체 기억 장치에 따르면, 열 치환 수단은, 열 선택 신호가 불활성인 메모리 셀에 대응하는 풀 어드레스와 일치할 경우, 대응하는 용장 메모리 셀 열을 선택하고, 또 불량 어드레스에 대응하는 열 그룹으로의 열 선택 신호를 불성화하기 때문에, 서브 블럭 내에서 용장 메모리 셀 열로의 치환이 행하여지고 있을 경우에도 블럭 기록 모드에서 서브 블럭당 복수의 메모리 셀 열을 동시에 선택하여 데이타를 기입하는 것이 가능하다.

또한, 본 발명에 따른 반도체 기억 장치에 따르면, 서브 블럭마다 복수의 용장 메모리 셀 열이 설치되어 있을 경우에도 블럭 라이트시에 서브 블럭마다 복수의 메모리 셀 열을 동시에 선택하여 동일한 데이타를 동시에 기입하는 것이 가능하다.

Claims

블럭 기록 모드를 갖는 반도체 장치에 있어서,

각각이 복수의 메모리 셀 열을 포함하는 복수의 서브 블럭-상기 각 서브 블럭은 복수의 열 그룹으로 분할됨-, 및

상기 서브 블럭 중의 메모리 셀 중 불량인 메모리 셀을 포함하는 메모리 셀 열과 치환하기 위한 용장 메모리 셀 열

을 포함하고, 각각이 행렬형으로 배열된 복수의 메모리 셀을 포함하는 적어도 1개의 메모리 셀 어레이 매트와;

외부로부터의 동작 모드 지정 신호에 따라 지정되는 상기 블럭 기록 모드에서는, 상기 열 그룹마다 하나의 대응하는 메모리 셀 열을 선택하는 열 선택 신호를 발생하는 열 선택 신호 발생 수단, 및

상기 열 선택 신호가 불량인 메모리 셀에 대응하는 불량 어드레스와 일치하는 경우, 대응하는 용장 메모리 셀 열을 선택하고, 또 상기 불량 어드레스에 대응하는 열 그룹으로의 열 선택 신호를 불활성화하는 열 치환 수단

을 포함하며, 외부로부터의 어드레스 신호에 따라 상기 메모리 셀 어레이 매트 중의 대응하는 메모리 셀 열을 선택하는 열 선택 수단과;

상기 블럭 기록 모드가 지정되어 있는 기간에, 상기 어드레스 신호에 따라 대응하는 메모리 셀 행을 선택하고, 외부로부터 제공된 기록 데이타를, 상기 선택된 메모리 셀 행 및 상기 선택된 메모리 셀 열에 대응하는 복수의 메모리 셀에 동시에 기록하는 기록 수단

을 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 열 치환 수단은,

상기 불량 어드레스를 불휘발적으로 기억하고, 상기 열 선택 신호가 상기 불량 어드레스와 일치할 경우, 상기 용장 메모리 셀 열을 선택하는 용장 열 선택 신호를 활성화하는 비교 수단과,

상기 불량 어드레스에 대응하는 열 어드레스를 불휘발적으로 기억하고, 상기 용장 열 선택 신호의 활성화에 따라 상기 대응하는 열 그룹의 선택 동작을 금지하는 선택 불능화 신호를 활성화하는 프로그램 수단

을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 용장 메모리 셀 열은, 상기 서브 블럭마다 m개(m : 자연수, m≥2) 설치되고,

상기 열 치환 수단은, 상기 용장 메모리 셀 열마다 대응하여 설치되며,

각각의 상기 열 치환 수단은,

상기 불량 어드레스를 불휘발적으로 기억하고, 상기 열 선택 신호가 상기 불량 어드레스와 일치할 경우, 대응하는 상기 용장 메모리 셀 열을 선택하는 용장 열 선택 신호를 활성화하는 비교 수단, 및

상기 불량 어드레스에 대응하는 열 어드레스를 불휘발적으로 기억하고, 상기 용장 열 선택 신호의 활성화에 따라 상기 대응하는 열 그룹의 선택 동작을 금지하는 선택 불능화 수단을 활성화하는 프로그램 수단을 포함하는

것을 특징으로 하는 반도체 기억 장치.