JP2002042481A

JP2002042481A - スペアセルを含むダイナミックメモリー回路

Info

Publication number: JP2002042481A
Application number: JP2001196763A
Authority: JP
Inventors: Richard Ferrant; フェランリシャール
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2000-06-30
Filing date: 2001-06-28
Publication date: 2002-02-08
Also published as: FR2811132A1; EP1168179B1; EP1168179A1; US20020001242A1; DE60100581D1; FR2811132B1; US6563749B2

Abstract

(57)【要約】【課題】メモリー回路の中に、よりシンプルで、より
効果的に実現されるスペアメモリーセル行構造を提供
し、スペアセルを有する従来の回路と比べて、小さな表
面積を占有するような回路を提供する。【解決手段】行と列のアレイに配列されたメモリーセ
ルと、ワード線によって起動され得る各行と、第一、第
二ビット線に接続されたセルで形成され各列を含み、メ
モリーセル行を置き換えるために起動されるように適応
されたスタティックメモリーセルで形成された少なくと
も一つのスペア行と、回路の列の第一と第二ビット線に
接続された各スペアセルを含むダイナミックメモリー回
路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ、特に欠
陥セルの置き換えのスペア構造を有するＤＲＡＭに関す
る。

【０００２】

【従来の技術】図１Ａは、メモリーセル４（ＭＣ）の行
と列に配列された従来のＤＲＡＭアーキテクチャを概略
的に示す。各セル４（ＭＣ）はビット線６とワード線８
（ＷＬｉ）と接続され、ｉは１からｎの範囲であり、ｎ
はメモリー行の数である。各メモリーセル列は二つのビ
ット線６（ＢＬ１，ＢＬ２）を含む。各列のメモリーセ
ルは、交互に配列され、奇数行、偶数行のセルが、第
一、第二ビット線ＢＬ１とＢＬ２でそれぞれアクセス可
能である。グランドに接続される端子とビット線にワー
ド線によって起動されるトランジスタを介して接続され
る端子を有するキャパシタを含むセルが図１Ｂに示され
る。行アドレスデコーダ（図示なし）は、アドレスを受
信し、起動信号を対応するワード線ＷＬｉに供給する。
センス増幅器１０（ＳＡ）は、二つの入力を有し、それ
ぞれ二つのビット線ＢＬ１とＢＬ２に接続される。分か
りやすいように、メモリー２の二つのビット線とｎ個の
行のみ、図１Ａでは示した。

【０００３】このようなメモリーにおける読取り／書出
し動作は、以下の連続した段階を含む。セル（ＭＣ）に
保存される情報は、最初にこれらのセルに書き出され
る。この書出しは、選択されたセルのアドレス指定と対
応ビット線との適切な接続によって、それぞれのセルに
高電圧または低電圧を書出すことからなる。低電圧は、
実質上、グランド電圧に対応し、高電圧は、供給電圧Ｖ
ＤＤに近い。しかし、実際には、高電圧は、必然的に電
圧ＶＤＤより小さくなり、さらに、時間が経つにつれ
て、減少する傾向がある。これが、メモリーセルの周期
的復元がさらに提供される理由である。各読取り動作の
前に、ビット線の事前充電動作が行われる。つまり、与
えられた電圧、ここではＶＤＤ／２が各ビット線に印加
され、この線のキャパシタに保存される。実際の読取り
動作の間は、図２に示されたように、時間ｔ０におい
て、メモリーセルがアドレスされ、ビット線に最初から
存在する電圧ＶＤＤ／２が、関係のあるメモリーセルが
「１」（高電圧）を保存すると上昇し、関係あるメモリ
ーセルが「０」（低電圧）を保存すると下降する。そし
て、差動増幅器１０はこの上昇電圧またはこの下降電圧
と電圧ＶＤＤ／２の間の差異を測定する。しかし、
「１」と「０」の充電動作の不均衡のために、作動して
いる増幅器の二つの入力は、「０」が保存された場合よ
りも、「１」が保存された場合の方が小さくなる。この
差異は、例えば、図２に示されるように、「１」の保存
には、約１００ミリボルトで、「０」の保存には、約１
５０ミリボルトになる。この問題を解決するために、読
取りメモリーセルに接続していない増幅器１０の入力に
よって受信される電圧は、一般にＶＤＤ／２より小さい
値Ｖ_ＲＥＦまで落とされるように改良される。そのた
め、図２に示されるように、電圧Ｖ_Ｒ _ＥＦと高い読取り
電圧の間の差異は、実質上、電圧Ｖ_ＲＥＦと低い読取り
電圧の間の差異と同じになる。

【０００４】図３は、従来のＤＲＡＭ１２を概略的に示
した図であり、図１のメモリー２に類似する。その各ビ
ット線は電圧調整セル１４（ＲＥＦ）に接続される。各
セル１４は、調整線の読取り段階の開始時に、あらかじ
め定義された値Ｖ_ＲＥＦに接続された線とすることで起
動される。セル１４は、アクティベーション線１６（Ｒ
Ｌ１，ＲＬ２）によって行アドレスデコーダ（図示な
し）に接続される。電圧調整セル１４の構造は、よく知
られているので、ここでは詳述しない。

【０００５】さらに、図１と図３で説明されたような従
来のＤＲＡＭには、他の問題が生じる。実際に、ビット
線は一般に相対的に長く、お互いにとても近くにある。
このようにして、二つのビット線が、同時に読取りを行
う時、第一のビット線に存在する電圧は、第二のビット
線の電圧に影響を及ぼし、その読取りを妨げる。この問
題の解決は、図４Ａに概略的に示されているように、各
対のビット線を一度または何度か交差させることからな
る。

【０００６】図４Ａは、２５６行のＤＲＡＭ１８の二つ
のビット線の対（ＢＬ１，ＢＬ２とＢＬ３，ＢＬ４）を
示した図である。各ビット線は、交互に配列された１２
８のメモリーセル４（ＭＣ）に接続される。さらに、交
差するビット線のために、メモリー１８の行は、６４行
ごとの四つのセクターに配列される。それぞれ、１から
６４、６５から１２８、１２９から１９２、１９３から
２５６の行に対応する。

【０００７】第一セクターにおいて、各奇数行は、それ
ぞれビット線ＢＬ１とＢＬ３に接続されている二つの調
整メモリーセルを含み、各偶数行は、それぞれビット線
ＢＬ２とＢＬ４に接続された二つの調整メモリーセルを
含む。ビット線ＢＬ１とＢＬ２は、６４行と６５行の間
で交差し、そのため、第二セクターでは、奇数行のメモ
リーセルがそれぞれビット線ＢＬ２とＢＬ３と接続さ
れ、偶数行のメモリーセルは、それぞれビット線ＢＬ１
とＢＬ４と接続される。同様に、線ＢＬ３とＢＬ４は１
２８行と１２９行の間で交差する。最後に、線ＢＬ１と
ＢＬ２は１９２行と１９３行の間で交差する。各行は、
ワード線ＷＬ１からＷＬ２５６によって起動され得る。

【０００８】メモリーセル４のいくつかは、欠陥がある
かもしれない。欠陥セルを置き換えるために、一般に行
と列に配列されたスペアセルが提供される。欠陥セルが
見つけられたら、このセルがある行または列はスペア行
または列で、「置き換えられる」。これは、アドレスデ
コーダを修飾することで成される。そのため、欠陥行ま
たは列の代わりに、アドレスデコーダは、スペア行また
は列をアドレスする。同じ行の中のいくつかのセルが欠
陥である場合、これらのセルの行は「置き換えられ
る」。そして、一度にいくつもの欠陥を取り除く。

【０００９】図４Ｂは、メモリー１８の欠陥行の置き換
え用スペアセルＳＣの行を概略的に示す。ビット線ＢＬ
１とＢＬ４は、図４Ａの最後のビット線に対応する。メ
モリー１８には、四つのタイプのメモリーセル行がある
ので、メモリー中のあらゆる行を置き換えるのに、四つ
のスペア行が提供される必要がある。メモリー１８の行
が欠陥である場合、関連する行のタイプが最初に求めら
れる。それから、置き換えられる行のタイプに対応する
事前に求められたスペア行がそこに対応付けられる。こ
のように、例えば、セクター１の奇数行とセクター３の
偶数行が、図４Ａに示される第一のスペア行と同じ構成
を有し、それによって置き換えられる。それから、アド
レスデコーダが欠陥行のアドレスをそのスペア行と確実
に対応付ける。各スペア行はアクティベーション線ＳＥ
Ｌｉによって、起動され、それは、行をアドレス指定す
る時に起動される。

【００１０】訂正されるべきエラーの数が増加すると、
スペア行の数も大きくなる（ますます四種類のスペア行
が提供されなければならなくなる）。そして、これは多
くの問題を引き起こす。このように、ビット線に接続さ
れる多くのスペア行の存在は、かなりのビット線の延長
を課し、それによって、ビット線のセルからの読取りと
対応付けられる電圧変化が減少する。また、スペア行の
数が増加すると、スペア行中のセルそれ自体が欠陥であ
るというリスクが、統計学上の理由で増加し、想定され
る欠陥スペアセルを置き換えるスペアセルの提供は、シ
ステムを複雑にし、取り扱いを難しくさせるおそれがあ
る。スペア行はさらにメモリーにより占有される全表面
積と、そのコストを増やしてしまう。さらに、スペア行
を伴う欠陥行を含む行の置き換え段階は、複雑である。
というのは、利用可能な全てのスペア行の中から、抽出
された適当なスペア行で置き換えるために、行のタイプ
を正確に認識する必要があるからである。

【００１１】

【発明が解決しようとする課題】本発明の目的は、メモ
リー回路中に、よりシンプルで、より効果的に実現され
るスペアメモリーセル行構造を提供することである。

【００１２】本発明のもう一つの目的は、スペアセルを
有する従来の回路と比べて、小さな表面積を占有するよ
うな回路を提供することである。

【００１３】

【課題を解決するための手段】これらの目的を達成する
ために、本発明は行と列のアレイに配列されたメモリー
セルと、ワード線によって起動され得る各行と、第一、
第二ビット線に接続されたセルで形成され各列を含み、
メモリーセル行を置き換えるために起動されるように適
応されたスタティックメモリーセルで形成された少なく
とも一つのスペア行と、回路の列の第一と第二ビット線
に接続された各スペアセルを含むダイナミックメモリー
回路を提供する。

【００１４】本発明の実施形態によれば、スペア行に置
き換えられるメモリーセル行は、スペア行のアドレス指
定をする時、アドレスしない。

【００１５】本発明の実施形態によれば、スペア行に置
き換えられるメモリーセル行は、スペア行のアドレス指
定をする時、アドレスする。

【００１６】本発明の実施形態によれば、ビット線は、
少なくとも一度交差する。

【００１７】本発明の実施形態によれば、メモリー回路
は、各メモリー列にセンス増幅器を含み、増幅器の入力
は、それぞれ第一、第二ビット線に接続される。

【００１８】本発明の実施形態によれば、メモリー回路
は、メモリーのメモリーセルとスペアセルの間、もしく
はスペアセルとセンス増幅器の間に配列された電圧調整
セル行を含む。

【００１９】前述した本発明の特徴及び効果は、添付図
面を用いて、何ら限定しない具体的な実施形態を以下に
詳細に説明する。

【００２０】

【発明の実施の形態】図において、同じ参照符号は同じ
要素を示す。本発明を理解するのに必要な要素のみ示さ
れる。

【００２１】図５は行と列のアレイに配列されたメモリ
ーセルを含むメモリー回路２２を示す。各行はワード線
ＷＬにより起動される。各列は、二つのビット線ＢＬ１
とＢＬ２に接続されたメモリーセル４で形成され、セン
ス増幅器に接続される。四つの連続するビット線ＢＬ１
からＢＬ４が示される。図５はまたスペア行２６を示
し、スペア行は、選択線ＳＥＬにより制御される。スペ
ア行２６は、スペアセルＳＭＣで形成され、スペアセル
はそれぞれ列の二つのビット線に一方は接続され、もう
一方は列のセンス増幅器１０に接続される。本発明によ
ると、スペアセルＳＭＣはスタティックメモリーセル
（ＳＲＡＭ）である。各セル２４は、列の第一、第二ビ
ット線からデータを受信し、保存する。読取りモードに
おいて、セルＳＭＣは、書出しに使用されたビット線を
セルの中に保存されたデータに対応する電圧まで持って
いく。

【００２２】セル２４はメモリー回路２２のあらゆる欠
陥行を置き換えられる。図４Ｂにおいて、セクター１の
奇数線の置き換えは、スペアセルの第一行ＳＥＬ１によ
って、実行されなければならない。図５の構造では、ビ
ット線ＢＬ１によって第一列のセル２４に書出し、ビッ
ト線ＢＬ３によって第二列のセル２４に書出せば十分で
ある。同様に、例えば、第三セクターの奇数行に対し
て、先行技術では、スペアセルの第二行ＳＥＬ２が欠陥
行を置き換えて起動される。本発明の実施形態では、同
じセル行ＳＭＣが、このタイプの欠陥行を置き換えるの
に使用可能である。この場合、ビット線ＢＬ１によって
第一列のセル２４に書出し、ビット線ＢＬ４によって第
二列のセル２４に書出せば十分である。したがって、ス
ペアセル２４の一つの行はＤＲＡＭのあらゆる行を置き
換えるのに十分である。これは特に図４Ａのような、四
つのスペア行があらゆるメモリ行を置き換えるために提
供されなければならない場合に有効である。

【００２３】もし、いくつかの欠陥セルが置き換えられ
ることが望ましければ、置き換えられる行と同じ数だけ
のスペア行を提供することで十分である。そのスペア行
は、ビット線の長さを限られた方法でしか増大させな
い。

【００２４】スペアセルとしてＳＲＡＭセル２４を使用
するもう一つの利点は、読取りの時に、このようなセル
は、以下示されるように、従来のＤＲＡＭスペアセルに
より提供される電圧レベルよりもより高い電圧レベルを
有するビット線を提供することである。

【００２５】テスト段階で、欠陥セル４が検出されれ
ば、修正動作は、行アドレスデコーダ（図示なし）のリ
プログラミングを含める。それは、欠陥セルを含む行の
アドレスとスペア行を対応付けるためである。ここでい
うアドレスデコーダのこのリプログラミング動作は、特
にシンプルである。というのは、本発明によるスペア行
はあらゆる欠陥行を置き換えることができる、その欠陥
行がどこのパリティでも、または、どこのセクターであ
っても置き換え可能である、と言う事実のためである。
アドレスデコーダのこのような修飾は当業者の能力内で
あり、詳細に説明しない。

【００２６】説明されたように、本発明による一つのス
ペア行は、一般にいくつかの従来のスペア行（メモリー
がビット線の交差がなく、交互になるセルを有する場合
は、二つ。メモリーがメモリー１８のタイプの場合は、
４つ。）を置き換えることができる。そして、これは一
般に結果としてメモリーによって占有される表面の点で
有利である。一方、スペア行はメモリー回路のあらゆる
欠陥行を置き換えに使用可能なため、本発明によるスペ
ア行の実現は特にシンプルになる。

【００２７】図６は、本発明において使用可能なＳＲＡ
Ｍタイプのスペアセル２４の例を示す図である。セル２
４はＮタイプのＭＯＳトランジスタ２８とＰタイプのＭ
ＯＳトランジスタ３０からなる第一対のトランジスタと
ＮタイプのＭＯＳトランジスタ３２とＰタイプのＭＯＳ
トランジスタ３４の第二対のトランジスタを含む。第一
と第二のトランジスタの対はそれぞれ第一、第二のイン
バータを形成するように接続され、それぞれ、供給電
圧、グランド電圧、ＶＤＤ、ＧＮＤを供給される。第二
のインバータ出力に接続された第一インバータ入力は、
ＮタイプのＭＯＳトランジスタ３６を介して、ビット線
ＢＬ１にも接続される。第一インバータの出力に接続さ
れた第二インバータの入力は、ＮタイプのＭＯＳトラン
ジスタ３８を介してビット線ＢＬ２にも接続される。ト
ランジスタ３６と３８のゲートは選択線２６に接続され
る。セル２４の動作は、知られているのでここでは説明
しない。

【００２８】図７は、図６のセル２４から読取る時の、
ビット線ＢＬ１またはＢＬ２に存在する電圧を示す。こ
れらの電圧は、供給電圧ＶＤＤとＧＮＤに対応する。従
って、セル２４の中に保存される情報（「１」または
「０」）が何であれ、ビット線の一つは確実にグランド
電圧ＧＮＤとなり、もう一つのビット線はセル２４から
読取る時に、確実に電圧ＶＤＤとなる。これは、図７の
カーブＳＭＣで表される。

【００２９】図７は、また、ＤＲＡＭ構造を有した従来
のスペアセルから情報「１」（リファレンスＭＣ１）ま
たは、「０」（リファレンスＭＣ０）を読取る時に含む
電圧を概略的に示す。

【００３０】行が一つまたはいくつかの欠陥セルを含
み、置き換えられる時、行アドレスデコーダは、欠陥行
のアドレスをスペア行のアドレスと確実に対応付けるよ
うに、プログラムされる。欠陥セルを含む行は、そし
て、スペア行の読取り、または書出しの間、非活動化さ
れる。しかしながら、本発明において、スペアセルによ
って示された電圧レベルとメモリーセルの明らかな差異
を与えることで、本発明によると、スペア行の使用時
に、欠陥行を非活動化させないことが可能である。二つ
の欠陥行の各セルは、こうして、スペアセルで同時に書
出され、読取られる。もし、欠陥行に保存された値が、
対応するスペアセルに保存された値と対応しなければ、
読取りモードの時に、欠陥セルによって起こる小さな電
圧変化は、スペアセルによって供給される電圧で隠され
る。そして、これは、読取り値に影響しない。このよう
に、代替のものは、アドレスデコーダをシンプルにで
き、欠陥行のアドレスをスペア行のアドレスと対応付け
る時に、もはや欠陥セルを含む行を非活動化させる必要
がない。

【００３１】さらに、同じ理由で、もし、メモリーが電
圧調整セル１４を含むなら、本発明によると、スペアセ
ルの読取り時の電圧調整セルの起動または非活動化は、
読取り値に影響はない。

【００３２】もちろん、本発明は、当業者によれば容易
に様々な変更、修正及び改善をすることができる。

【００３３】例えば、六つのトランジスタを含むＳＲＡ
Ｍセル２４が、図６に示されているが、当業者は容易に
本発明をより小さいサイズのＳＲＡＭセルに適応させ
る。例えば、四つのトランジスタを含む、事前充電電圧
がＶＤＤの場合である。

【００３４】さらに、本発明は特にビット線が交差して
いるメモリー１８のタイプのメモリーの場合、有効であ
るが、本発明はまた、メモリーセルが交互に配列されて
いるため、ビット線が交差しない場合でも、有効であ
る。というのは、本発明では一つのスペア行が必要なの
に対し、先行技術では欠陥行を置き換えるのに二つのス
ペア行が必要だからである。

【００３５】このような変更、修正及び改善は、この開
示の中にあり、本発明の技術的思想及び見地の中にあ
る。従って、前述は例のみであり、特許請求の範囲及び
その均等範囲によってのみ定義されるもので、なんら限
定するものではない。本発明は、それに限定される。

【図面の簡単な説明】

【図１Ａ】従来のＤＲＡＭ構造の概略図である。

【図１Ｂ】図１Ａのセルの形を示す図である。

【図２】図１のメモリーセルから読取る時のビット線上
の電圧を表すグラフである。

【図３】他の従来のＤＲＡＭ構造の概略図である。

【図４Ａ】他の従来のＤＲＡＭ構造の概略図である。

【図４Ｂ】図４Ａのスペア行配列構造の概略図である。

【図５】本発明によるＤＲＡＭ構造の概略図である。

【図６】本発明において使用され得るスペアメモリーセ
ルの実施形態である。

【図７】本発明による、スペアメモリーセルから読取る
時のビット線上の電圧を表すグラフである。

【符号の説明】

２メモリー４メモリーセル６ビット線８ワード線１０センス増幅器１２ＤＲＡＭ１４電圧調整セル１６アクティベーション線１８メモリー２２ダイナミックメモリー回路２４スタティックメモリーセル２６スペア行２８ＮタイプのＭＯＳトランジスタ３０ＰタイプのＭＯＳトランジスタ３２ＮタイプのＭＯＳトランジスタ３４ＰタイプのＭＯＳトランジスタ３６ＮタイプのＭＯＳトランジスタ３８ＮタイプのＭＯＳトランジスタ

フロントページの続きＦターム(参考） 5L106 AA01 CC02 CC11 CC17 CC21 CC32 GG07 5M024 AA52 AA55 BB02 BB34 CC20 CC52 KK32 LL05 MM12 PP01 PP03 PP07 PP10 QQ01

Claims

【特許請求の範囲】

【請求項１】行と列のアレイに配列されたメモリーセ
ル（４）を含み、各行はワード線（ＷＬｉ）によって起
動され、各列は第一、第二ビット線に接続されたセルで
形成され、メモリーセル行を置き換えるために起動され
るように適応されたスタティックメモリーセル（２４）
で形成された少なくとも一つのスペア行を含み、各スペ
アセルは列の第一と第二ビット線に接続されることを特
徴とするダイナミックメモリー回路（２２）。
【請求項２】スペア行によって置き換えられるメモリ
ーセル行は、スペア行のアドレス指定をする時、アドレ
スされないことを特徴とする請求項１に記載のメモリー
回路。
【請求項３】スペア行によって置き換えられるメモリ
ーセル行は、スペア行のアドレス指定をする時、アドレ
スされることを特徴とする請求項１に記載のメモリー回
路。
【請求項４】ビット線が少なくとも一度は交差する前
記請求項のいずれかに記載のメモリー回路。
【請求項５】各メモリー列（２２）上にセンス増幅器
を含み、該増幅器の入力は、それぞれ第一と第二ビット
線に接続される前記請求項のいずれかに記載のメモリー
回路。
【請求項６】メモリー（２２）のメモリーセル（４）
とスペアセル（２４）の間、または、スペアセル（２
４）とセンス増幅器（１０）の間に配列された電圧調整
セル（１４）の行を含む請求項５に記載のメモリー回
路。