JPH11317093A

JPH11317093A - 修復可能半導体メモリ・デバイスでの冗長ワ―ド線置換のための方法および装置

Info

Publication number: JPH11317093A
Application number: JP11077466A
Authority: JP
Inventors: Toshiaki Kirihata; キリハタ・トシアキ; John K Debrosse; ジョン・ケイ・デブロッス; Yoji Watanabe; 陽二渡辺; Hing Wong; ヒン・ウォン
Original assignee: Toshiba Corp; International Business Machines Corp
Current assignee: Toshiba Corp; International Business Machines Corp
Priority date: 1998-03-24
Filing date: 1999-03-23
Publication date: 1999-11-16
Anticipated expiration: 2019-03-23
Also published as: JP3103068B2; EP0945803A2; EP0945803A3; US5963489A

Abstract

(57)【要約】【課題】半導体メモリ・デバイスを修復するための方
法および装置を提供すること。【解決手段】ノーマル真ワード線およびノーマル補ワ
ード線の対Ｕ_i、Ｕ_jを同時に置換するために、冗長真ワ
ード線および冗長補ワード線の対ＲＵ_k、ＲＵ₂からなる
行冗長置換配置を提供する。ワード線セレクタ回路５０
６として実施され、冗長性制御論理５０８およびアドレ
ス入力５１０によって制御されるアドレス並べ換え方式
を用いて、修復を行う時に、冗長真（補）ワード線でノ
ーマル真（補）ワード線を置換できるようにする。この
冗長置換配置では、メモリ・デバイスがノーマル・モー
ドと冗長モードのどちらで動作しているかに無関係に、
ビット・マップの一貫性が常に維持されることが保証さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、全般的にはＤＲＡ
Ｍの設計に関し、具体的には、冗長要素を使用する時の
物理的スクランブルの一貫性を維持するための方法およ
び装置に関する。

【０００２】

【従来の技術】通常、半導体メモリ・セル・アレイは、
行と列に配置された複数のメモリ・セルＭＣを含み、ビ
ット線対ＢＬ₁／ＢＬ₁バー（「バー」は補状態を表すも
のとする）、ＢＬ₂／ＢＬ₂バー、ＢＬ₃／ＢＬ₃バー、
…、ＢＬ_m／ＢＬ_mバーと交差する複数のワード線Ｗ
Ｌ₁、ＷＬ₂、…、およびＷＬ_nを有する。通常の配置を
図１に示す。メモリ・セルは、ワード線ＷＬと、複数の
ビット線対のビット線ＢＬとの交点に置かれる。各メモ
リ・セルには、データを記憶するキャパシタと、スイッ
チング用のＭＯＳトランジスタが含まれる。複数のセン
ス・アンプを含むセンス・アンプ・セクション２は、列
選択信号ＣＳＬに応答し、選択されたメモリ・セルとデ
ータ線対ＤＬ／ＤＬバーの間でデータを転送する。

【０００３】アドレス・バッファ（図示せず）は、外部
アドレス信号を受け取り、この信号は、行デコーダ４お
よび列デコーダ６によってデコードされる。行デコーダ
４は、ワード線選択信号ＲＳＬをワード線ドライバ８に
供給し、ワード線ドライバ８は、アドレス信号に従って
選択されたワード線を駆動する。列デコーダ６は、列選
択信号ＣＳＬをセンス・アンプ・セクション２に供給し
て、データ線ＤＬ、ＤＬバーと、アドレッシングされた
信号に従って選択された列のＢＬ、ＢＬバーの間でデー
タ転送を行わせる。

【０００４】図２は、図１に示された配置の一部の詳細
を示す図である。図２を参照すると、ワード線ＷＬ
_iは、メモリ・セルＭＣ１のＭＯＳスイッチング・トラ
ンジスタＱｓのゲートに接続される。メモリ・セルＭＣ
１のトランジスタＱｓが、ワード線ＷＬ_iの信号によっ
てオンに切り替えられた時に、データ信号が、メモリ・
セルＭＣ１のキャパシタＣｓとメモリ・セルＭＣ１に接
続されたビット線ＢＬ_jの間で転送される。読取動作の
際には、たとえば、図示されたビット線対のビット線Ｂ
Ｌ_jおよびＢＬ_jバーが、プリチャージ電圧１／２Ｖｄｄ
までプリチャージされる（１／２Ｖｄｄセンシング）。
同様に、ワード線ＷＬ_jは、メモリ・セルＭＣ２のＭＯ
Ｓスイッチング・トランジスタＱｓのゲートに接続され
る。メモリ・セルＭＣ２のトランジスタＱｓがワード線
ＷＬ_jの信号によってオンに切り替えられた時に、デー
タ信号が、メモリ・セルＭＣ２のキャパシタＣｓとメモ
リ・セルＭＣ２に接続されたビット線ＢＬ_jバーの間で
転送される。メモリ・セルのうちの１つに記憶されたデ
ータが、ビット線のうちの１つで読み取られる時には、
ビット線対のビット線ＢＬ_jとＢＬ_jバーの間で電位差が
生成される。ビット線対ＢＬ_j／ＢＬ_jバーに接続された
ビット線センス・アンプＳＡは、この電位差を感知し、
増幅する。図２からわかるように、センス・アンプＳＡ
には、ビット線ＢＬ_jとＢＬ_jバーの間に接続されたＣＭ
ＯＳフリップ・フロップが含まれる。トランジスタＱ
１、Ｑ２、Ｑ３およびＱ４を含むＣＭＯＳフリップ・フ
ロップは、ＰＭＯＳトランジスタＱ１１を介して電源Ｖ
ｄｄに、ＮＭＯＳトランジスタＱ１２を介してグラウン
ドＶｓｓに接続される。トランジスタＱ１１のゲートは
トリガ信号Ｓ₀バー、Ｑ１２のゲートはトリガ信号Ｓ₀を
受け取る。データ信号は、列デコーダ６（図１）から入
出力ゲート・トランジスタＱ５およびＱ６に供給される
信号ＣＳＬ_jに応答して、列ｊが選択されている時にビ
ット線ＢＬ_jとデータ線ＤＬの間およびビット線ＢＬ_jバ
ーとデータ線ＤＬバーの間で転送される。

【０００５】半導体メモリ・デバイスの容量が増えるに
つれて、デバイスに１つまたは複数の欠陥メモリ・セル
が含まれる可能性も高まる。この問題は、半導体メモリ
・デバイス製造プロセスの歩留まりに悪影響を及ぼす。
この問題に対処する技法の１つが、半導体メモリ・デバ
イス内に設けられる冗長メモリ・セルを使用して、デバ
イス・テスト中に欠陥であると判定されたメモリ・セル
を置換することである。したがって、欠陥メモリ・セル
が接続されたワード線またはビット線は、冗長メモリ・
セルに接続された冗長信号線によって置換される可能性
がある。欠陥メモリ・セルのアドレスは、冗長性制御回
路内のヒューズのうちの適切なヒューズを溶断すること
によってプログラミングすることができる。冗長メモリ
・セルは、欠陥メモリ・セルに対応するアドレスが入力
された時に選択される。

【０００６】図３は、行冗長性を有する従来のダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）の一部
を示す図である。このようなメモリ配置は、Toshiaki K
irihata他に発行され本発明の譲受人に譲渡された米国
特許第５５５５２１２号明細書に記載されており、同明
細書は参照によって本明細書に組み込まれる。このメモ
リの部分には、メモリ・セルＭＣ１、ＭＣ２および冗長
メモリ・セルＲＭＣ１が含まれる。メモリ・セルＭＣ１
およびＭＣ２は、それぞれデータ記憶キャパシタＣｓお
よび転送トランジスタＱｓによって形成される。冗長メ
モリ・セルＲＭＣ１は、データ記憶キャパシタＣｒおよ
び転送トランジスタＱｒによって形成される。メモリ・
セルＭＣ１およびＭＣ２の転送トランジスタＱｓのゲー
トは、それぞれワード線ＷＬ_iまたはＷＬ_jに接続され
る。冗長メモリ・セルＲＭＣ１の転送トランジスタＱｒ
のゲートは、冗長ワード線ＲＤＷＬ_iに接続される。外
部アドレス信号は、アドレス・バッファ（図示せず）を
介して行デコーダに供給され、行デコーダは、ワード線
選択信号（ＲＳＬ_i、ＲＳＬ_jなど）を生成する。アドレ
ス・バッファは、アドレス信号を冗長性制御回路ＲＲＤ
Ｎに転送する。ＲＲＤＮは、ワード線駆動信号ＷＤバー
および冗長ワード線駆動信号ＲＤＷＤ₁バー、ＲＤＷＤ₂
バー、…、ＲＤＷＤ_iバー、…およびＲＤＷＤ_jバーを生
成する。ＷＤは、ノーマル・ワード線上のメモリ・セル
がアクセスされる時にアクティブにされるが、ＲＤＷＤ
バーのうちの１つは、冗長ワード線上の冗長メモリ・セ
ルのうちの１つがアクセスされる時にアクティブにな
る。信号ＷＤバーと、ＲＤＷＤ₁バー、ＲＤＷＤ₂バー、
…、およびＲＤＷＤ_jバーは、それぞれワード線ドライ
バＷＤＲおよび冗長ワード線ドライバＲＷＤＲに転送さ
れる。ワード線ごとに、ワード線ドライバＷＤＲが、Ａ
ＮＤゲートとして実装される。各ＡＮＤゲートでは、そ
れぞれのワード線選択信号ＲＳＬによってＷＤがゲーテ
ィングされる。ワード線ＷＬ_iがワード線ドライバＷＤ
Ｒによって駆動される時に、ビット線ＢＬ_jを介してメ
モリ・セルＭＣ１のデータ記憶キャパシタＣｓからデー
タを読み出すか書き込むことができる。同様に、ワード
線ＷＬ_jがワード線ドライバＷＤＲによって駆動される
時に、ビット線ＢＬ_jバーを介してメモリ・セルＭＣ２
のデータ記憶キャパシタＣｓからデータを読み出すか書
き込むことができる。冗長メモリ・セルＲＭＣ１は、メ
モリ・セルＭＣ１またはＭＣ２のいずれかが欠陥である
と判定された場合に、そのセルを置換することができ
る。しかし、冗長メモリ・セルＲＭＣ１がメモリ・セル
ＭＣ２を置換する場合、所与の論理データ・ビットを表
す、冗長メモリ・セルＲＭＣ１のキャパシタＣｒに記憶
される物理データは、同一の所与の論理データ・ビット
を表すメモリ・セルＭＣ２のキャパシタＣｓに記憶され
た物理データに関して反転されることがわかる。一般
に、ＤＲＡＭなどの半導体メモリ・セル・デバイスで
は、２つの論理状態が、メモリ・セル・アレイの配置お
よび構成に対応する。メモリ・セルの半数は、読み書き
されるデータの真の状態と等しく、残りの半数は、補の
状態に対応する。

【０００７】欠陥メモリ・セルが検出され、冗長メモリ
・セルによって置換される時には、代用になる冗長メモ
リ・セルに所与のビットが記憶される際の物理データ状
態（すなわちビット・パターン）は、置換されるメモリ
・セルに所与のビットが記憶される際の物理データ状態
と異なる（すなわち反転される）可能性がある。

【０００８】図４には、ワード線ドライバ２０、ワード
線ＷＬ_iを含むメモリ・セル・アレイ、冗長ワード線Ｒ
ＤＷＬ_jを含む冗長メモリ・セル・アレイおよびセンス
・アンプ３０が示されている。この配置によれば、ＲＤ
ＷＬ_jなどの冗長ワード線が、欠陥のあるワード線ＷＬ_i
と置換される可能性がある。ＲＤＷＬ_jでＷＬ_iを置換す
る時には、ワード線ＷＬ_iに結合されたメモリ・セルの
物理データ状態とＲＤＷＬ_jに結合されたメモリ・セル
の物理データ状態が相補的なので、ビット情報が反転さ
れる。その結果、このアーキテクチャでは、元々の物理
的ビット情報を維持できない。その結果、半導体メモリ
・デバイスのテスト中に、たとえば冗長メモリ・セルを
含むすべてのメモリ・セルに物理１のデータを書き込む
ためには、メモリ・デバイスに論理１と論理０の両方の
データを供給しなければならない。同様に、冗長メモリ
・セルを含むすべてのメモリ・セルに物理０のデータを
書き込むためには、メモリ・デバイスに論理１と論理０
の両方のデータを供給しなければならない。したがっ
て、このような方式のテスト時間は長い。

【０００９】この問題を克服するために成功裡に使用さ
れてきた従来の手法は、前述の米国特許第５５５５２１
２号明細書にさらに記載されているが、その手法では、
ビット・マップの矛盾が発生する時に、ＤＬ対のデータ
・パターンが操作される。たとえば、ＢＬとＤＬをＣＳ
Ｌに結合するＷＬ_jが、ＢＬバーとＤＬバーをＣＳＬに
結合するＲＤＷＬ_jに置換される時には、ＤＬとＤＬバ
ーのデータ・パターンが交換される。対応するＢＬバー
に対して反転されたデータ・パターンが転送され、ビッ
ト・マップの一貫性を維持できるようになる。しかし、
この手法では、データ経路に論理を組み込む必要があ
り、その結果、列アクセス速度に対するかなりのペナル
ティが生じる。

【００１０】

【発明が解決しようとする課題】したがって、本発明の
主目的は、ＤＲＡＭをフォールト・トレラントにするこ
とである。

【００１１】本発明のもう１つの目的は、アレイの一部
が冗長要素によって置換される場合に、ＤＲＡＭ内の物
理スクランブル能力を維持することである。

【００１２】本発明のもう１つの目的は、列アクセス速
度に影響せずにビット・マップの一貫性を保証する冗長
アーキテクチャを提供することである。

【００１３】本発明のもう１つの目的は、置換を必要と
する同数の真／補数（ＴＣ）副要素と、冗長要素の適当
なデコードとを有し、これによってデータ反転の必要を
なくす冗長要素を使用することである。

【００１４】本発明のもう１つの目的は、ＤＲＡＭにデ
ータを記憶し、ＤＲＡＭからデータを取り出す時の電気
的な対応関係を維持するためのワード線アドレス交換を
提供することである。

【００１５】本発明のより具体的な目的は、ビット・マ
ップの一貫性を保証することによってテスト時間を短縮
することである。

【００１６】

【課題を解決するための手段】本発明による例示の半導
体デバイスには、行と列に配置されたメモリ・セルが含
まれ、このメモリ・セルには、ノーマル・メモリ・セル
と、ノーマル・メモリ・セルのうちの欠陥メモリ・セル
を置換するための冗長メモリ・セルが含まれる。ビット
線対がメモリ・セルに接続され、各ビット線対は、列の
うちの対応する１つのメモリ・セルにそれぞれ接続され
る第１ビット線および第２ビット線からなる。ワード線
には、それぞれが行のうちの対応する１つのノーマル・
メモリ・セルに接続される通常のワード線と、それぞれ
が行のうちの対応する１つの冗長メモリ・セルに接続さ
れる冗長ワード線が含まれる。

【００１７】現在使用されている従来の単一ＷＬ置換と
は異なり、修復を行うために、少なくとも２本がＢＬお
よびＢＬバーに結合される複数のＷＬが、少なくとも２
本がＢＬおよびＢＬバーに結合される複数のＲＷＬによ
って置換され、この置換は同時に行われる。ワード線ま
たは冗長ワード線のいずれかがイネーブルされた時に、
その線のアドレッシング・シーケンスを並べ換えるため
の回路が含まれる。アドレッシング・シーケンスは、矛
盾が発生した場合にビット・マップの一貫性を維持する
ために並べ換えられる。

【００１８】本発明によれば、列アクセス速度のペナル
ティがなくなり、テスト時間が短縮されると同時に、元
々の物理データ情報が維持される。たとえば、ＮＭＯＳ
およびＰＭＯＳのアレイで物理１または物理０のどちら
かのデータだけがテストされるので、テスト時間を半分
に短縮できる。信号マージンのテスト時間も、基準セル
またはビット線により高い基準電圧またはより低い基準
電圧だけを印加することによって物理１または物理０の
データのマージンをテストできるので、半分に削減でき
る。

【００１９】

【発明の実施の形態】下ではダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）に関して本発明を説明す
るが、本発明は、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、フラッシュＲＡＭ、ＦＲＡＭ、ＣＡＭなどの
他の種類の半導体メモリ・デバイスにも拡張される。た
とえば、好ましい実施例では、ハーフピッチ非ツイスト
型ビット線を使用するＤＲＡＭに対処するが、その結論
は、ツイスト型ビット線または１／４ピッチ・レイアウ
トを有するものを含む、すべてのＤＲＡＭアーキテクチ
ャまたはメモリ・アーキテクチャにも拡張される。

【００２０】図５は、それぞれが対応するワード線ＷＬ
およびビット線ＢＬに結合されたメモリ・セル（ＭＣ）
５００、ワード線ドライバ（ＷＤ）５０２、行デコーダ
（ＲＤＥＣ）５０４、ワード線選択回路（ＷＬＳＥＬ）
５０６、それぞれが対応する冗長ワード線（ＲＷＬ）お
よびビット線（ＢＬまたはＢＬバー）に結合された冗長
メモリ・セル（ＲＭＣ）５０１、冗長ワード線ドライバ
（ＲＷＤ）５０３、行冗長性制御回路（ＲＲＤＮ）５０
８、センス・アンプ（ＳＡ）５０９およびアドレス・バ
ッファ（ＡＤＤＢＵＦ）５１０を含む半導体メモリ・デ
バイス５２０を示す図である。列デコーダなどの列関連
回路、第２センス・アンプ、入出力回路は、この説明に
は関係がないので、図示しない。しかし、これらの回路
は、実際の設計実装には必要である。

【００２１】修復を行うためには、それぞれＢＬまたは
ＢＬバーに結合された２つのＷＬ（ユニットＵを形成す
る）を、それぞれＢＬまたはＢＬバーに結合された２つ
のＲＷＬ（冗長ユニットＲＵを形成する）に同時に置換
する。対ＷＬ_i／ＷＬ_i+1および対ＷＬ_j／ＷＬ_j+1は、ユ
ニットＵ_iおよびＵ_jを構成する。ここで、ｎが整数であ
るものとして、ｉは４ｎ、ｊは４ｎ＋２である。同様
に、冗長ワード線ＲＷＬ _kおよびＲＷＬ_k+1によって形成
される対とＲＷＬ_lおよびＲＷＬ_l+1によって形成される
対は、冗長ユニットＲＵ_kおよびＲＵ_lを構成する。ここ
で、ｎが整数であるものとして、ｋは４ｎ、ｌは４ｎ＋
２である。

【００２２】冗長置換を行う場合、以下の４つの事例の
うちの１つが適用可能である。（１）ＲＵ_kがＵ_iを置換する（２）ＲＵ_kがＵ_jを置換する（３）ＲＵ_lがＵ_iを置換する（４）ＲＵ_lがＵ_jを置換する

【００２３】以下の説明では、各ユニットＵ（またはＲ
Ｕ）内のＷＬ（またはＲＷＬ）のアドレッシング・シー
ケンスが、ＷＬ_nおよびＷＬ_n+1（ただし、Ｕの場合はｎ
＝ｉまたはｊ、ＲＵの場合はｎ＝ｋまたはｌ）によって
制御されると仮定する。従来の置換を行う時には、従来
のアドレッシング・シーケンスで常時行われているよう
に、事例２で、ＲＷＬ_k（ＢＬに結合される）がＷＬ
_j（ＢＬバーに結合される）と置換され、ＲＷＬ_k+1（Ｂ
Ｌバーに結合される）がＷＬ_j+1（ＢＬに結合される）
と置換される時に、ビット・マップの矛盾が発生する。
同様に、従来の置換を行う時には、事例３で、ＲＷＬ_l
（ＢＬバーに結合される）がＷＬ_i（ＢＬに結合され
る）と置換され、ＲＷＬ_l+1（ＢＬに結合される）がＷ
Ｌ_i+1（ＢＬバーに結合される）と置換される時に、ビ
ット・マップの矛盾が発生する。事例２および３で提示
された問題を克服するために、ＲＵ内のＲＷＬアドレッ
シングを、置換の事例番号に従って並べ換える。具体的
に言うと、対応するユニットＲＵ内のＲＷＬのアドレッ
シング・シーケンスを、ＲＷＬ_nおよびＲＷＬ_n+1からＲ
ＷＬ_n+ ₁およびＲＷＬ_n（ただし、ｎ＝ｋまたはｌ）に並
べ換える。この並べ換えによって、事例２でＲＷＬ_k+1
（ＢＬバーに結合される）がＷＬ_j（ＢＬバーに結合さ
れる）と置換され、ＲＷＬ_k（ＢＬに結合される）がＷ
Ｌ_j+1（ＢＬに結合される）と置換される場合であって
も、置換の完了時にビット・マップの矛盾の問題が克服
される。同様に、この並べ換えによって、事例３でＲＷ
Ｌ_l+1（ＢＬに結合される）がＷＬ_i（ＢＬに結合され
る）と置換され、ＲＷＬ_l（ＢＬバーに結合される）が
ＷＬ_i+1（ＢＬバーに結合される）と置換される場合で
あっても、置換の後にビット・マップの矛盾の問題が克
服される。

【００２４】図５を参照すると、ＡＤＤＢＵＦ５１０
は、外部アドレス信号ＶＡＤＤと内部アドレス信号ＡＤ
Ｄを受け取り、これらの信号は、ＲＤＥＣ５０４、ＷＬ
ＳＥＬ５０６およびＲＲＤＮ５０８に供給される。ＲＲ
ＤＮ５０８は、冗長置換をイネーブルするためにＡＤＤ
と所定のアドレスを比較する。ノーマル・モードの時
に、入力ＡＤＤが所定のアドレスと一致しない場合、ブ
ロックＲＲＤＮは信号ＷＬＥバーをアクティブにし、こ
れによってＲＤＥＣ５０４とＷＬＳＥＬ５０６がイネー
ブルされる。ＲＤＥＣ５０４は、信号ＡＤＤをデコード
し、信号ＷＤＥバーをアクティブにし、この信号ＷＤＥ
バーによって、ＷＤ５０２がイネーブルされる。ＷＬＳ
ＥＬ５０６は、信号ＷＬＳＥＬ０またはＷＬＳＥＬ１の
いずれかをアクティブにする。ＷＬＳＥＬ０は、最下位
アドレス０がロウに切り替わった時にアクティブにされ
る。一方、ＷＬＳＥＬ１は、最下位アドレス０がハイに
切り替わった時にアクティブにされる。

【００２５】以下の説明では、信号ＷＤＥ_iバーがＲＤ
ＥＣ５０４によってアクティブにされると仮定する。Ｗ
ＬＳＥＬ０がアクティブである時には、対応するＷＬ_i
が、その結果の信号ＷＤＥ_iバーの選択と、ＷＤ５０２
でのＷＬＳＥＬ０のアクティブ化とによってトリガされ
る。ＷＬＳＥＬ１がアクティブである時には、対応する
ＷＬ_i+1が、その結果の信号ＷＤＥ_iバーの選択とＷＬＳ
ＥＬ１のアクティブ化とによってアクティブにされる。
対応するＷＬの選択が行われた後に、ＳＡ５０９は、Ｂ
Ｌ対上の読取データを増幅し、そのデータは、通常の形
でデータ線ＤＬ対に転送される。しかし、ノーマル・モ
ードの時にはＲＷＤＥバーがイネーブルされないので、
ＲＷＬはアクティブにならない。

【００２６】冗長モードの時には、入力ＡＤＤが所定の
アドレスと一致する場合に、ＲＲＤＮ５０８が信号ＲＷ
ＤＥバーを生成し、これによってＲＷＤ５０３内の回路
のうちの１つがイネーブルされる。ＲＷＬＥ_kバー（ま
たはＲＷＬＥ_lバー）がＲＲＤＮ５０８によってアクテ
ィブにされる時に、ＲＷＬＥ_kバーは、修復ユニットＲ
Ｕ_kが置換物として使用される時にアクティブになる。
その代わりに、修復ユニットＲＵ_lが置換物として使用
される時には、ＲＷＬＥ_lバーがアクティブになる。こ
の例では、２つの冗長ユニットＲＵだけを説明したが、
この概念は、あらゆる個数のＲＵに適用可能である。

【００２７】入力ＲＷＬＥ_kバーまたはＲＷＬＥ_lバーの
いずれかは、ワード線選択回路ＷＬＳＥＬをイネーブル
する。この回路は、アドレス・シーケンシングの順序を
管理して、ＷＬＳＥＬ０またはＷＬＳＥＬ１のいずれか
を並べ換えることによって、ビット・マップの一貫性を
保証する。ビット・マップの矛盾が発生しない時（たと
えば、事例１および事例４）には、当技術分野で一般的
に実践されているように、最下位アドレス０がロウに切
り替わった時にＷＬＳＥＬ０がアクティブにされ、最下
位アドレス０がハイに切り替わった時にＷＬＳＥＬ１が
アクティブにされる。

【００２８】以下の議論では、修復ユニットＲＵ_kが置
換ユニットとして働くと仮定する。ＲＲＤＮ５０８は、
信号ＲＷＤＥ_kバーおよびＲＷＬＥ_kバーをアクティブに
する。ワード線選択回路ＷＬＳＥＬは、修復ユニットＲ
Ｕ_kに含まれるＲＷＬ_kおよびＲＷＬ_k+1のアドレス・シ
ーケンシングの順序を判定して、ＷＬＳＥＬ０またはＷ
ＬＳＥＬ１のいずれかをアクティブにする。ＷＬＳＥＬ
０がアクティブにされる時には、冗長ワード線ＲＷＬ_k
が、その結果のＲＷＤＥ_kバーの選択およびＷＬＳＥＬ
０のアクティブ化によってアクティブにされる。ＷＬＳ
ＥＬ１がアクティブにされる時には、冗長ワード線ＲＷ
Ｌ_k+1が、その結果のＲＷＤＥ_kバーの選択およびＷＬＳ
ＥＬ１のアクティブ化によってアクティブにされる。Ｒ
ＷＬが適当にアクティブにされた後に、ＳＡ５０９は、
ＢＬ対上の読取データを増幅し、そのデータは、当技術
分野で一般的に実践されているように、データ線ＤＬ対
に転送される。ＷＤ５０２は、ＷＬＥバーがアクティブ
ではないので動作しない。このため、アドレス入力（Ａ
ＤＤ）に無関係にＷＬがディスエーブルされる。

【００２９】図６は、メモリ・セル（ＭＣ）６００、ワ
ード線ドライバ（ＷＤ）６０２、行デコーダ（ＲＤＥ
Ｃ）６０４、冗長メモリ・セル（ＲＭＣ）６０１、冗長
ワード線ドライバ（ＲＷＤ）６０３、センス・アンプ
（ＳＡ）６０９、ワード線選択回路（ＷＬＳＥＬ）６０
６、行冗長性制御回路（ＲＲＤＮ）６０８およびアドレ
ス・バッファ（ＡＤＤＢＵＦ）６１０のゲート・レベル
の表現である。

【００３０】ＲＤＥＣ６０４は、ＮＡＮＤゲートを使用
して構成されることが好ましい複数の行デコーダＲＤＥ
Ｃ_i、…、ＲＤＥＣ_jからなる。行デコーダＲＤＥＣの入
力は、それぞれが異なるアドレスの組合せを有し、一意
のアドレス入力に従って、それに対応する１つのＲＤＥ
Ｃだけがアクティブになる。ＲＲＤＮ６０８には、２つ
の行冗長性制御回路ＲＲＤＫ_kおよびＲＲＤＮ_lならびに
ワード線イネーブル・ジェネレータＷＬＥＧＮが含まれ
る。

【００３１】チップ６２０は、行アドレス・ストローブ
ＲＡＳバーがロウに切り替わった時にアクティブにされ
る。ＲＡＳバーは、ＡＤＤＢＵＦ６１０をイネーブル
し、信号ＡＤＤを駆動する。ＲＡＳバーは、ＲＲＤＮ６
０８もイネーブルする。ノーマル・モードでは、ＲＲＤ
Ｎ６０８はＷＬＥバーをアクティブにする。信号ＲＷＬ
Ｅ_kバーおよびＲＷＬＥ_lをハイにすることによって、冗
長動作がディスエーブルされる。ＲＤＥＣ６０４は、信
号ＷＬＥバーがロウに切り替わった時にオンになる。し
たがって、ＲＤＥＣ６０４内の対応する行冗長性制御回
路ＲＤＥＣ（すなわち、ＲＤＥＣ_iまたはＲＤＥＣ_j）が
アクティブにされ、対応する出力信号ＷＤＥバー（すな
わち、ＷＤＥ_iバーまたはＷＤＥ_jバー）がアクティブに
なる。それと同時に、ＷＬＳＥＬ６０６が、ＷＬＳＥＬ
０またはＷＬＳＥＬ１のいずれかをアクティブにする。

【００３２】以下の説明では、ＷＤＥ_iバーがＲＤＥＣ_i
によってアクティブにされ、ＷＬＳＥＬ０がＷＬＳＥＬ
６０６によってオンになると仮定する。ＷＤ６０２を参
照すると、ＷＤＥ_iバーがＣＭＯＳワード線ドライバＷ
Ｄ_iのゲートに結合され、信号ＷＬＳＥＬがＣＭＯＳワ
ード線ドライバＷＤ_iのＰＭＯＳソースに結合されてい
る結果として、対応するワード線ＷＬ_iがオンになる。
信号ＲＷＤＥ_kバーおよびＲＷＤＥ_lバーはハイのままな
ので、ＲＷＬはオンにならない。

【００３３】冗長モードでは、信号ＷＬＥバーがハイに
保持され、ＡＤＤ入力の２進値に無関係にＲＤＥＣ６０
４がディスエーブルされる。その一方で、ＲＲＤＮ６０
８は、ＲＷＤ６０３のＲＷＤＥバーの１つすなわち、Ｒ
ＷＤＥ_kバーまたはＲＷＤＥ_lバーをオンにする。ワード
線選択回路ＷＬＳＥＬは、信号ＷＬＳＥＬ０およびＷＬ
ＳＥＬ１のアクティビティ・シーケンシングを並べ換え
ることによって、各ＲＵ内のＲＷＬ選択のシーケンスを
変更する。たとえば、ＲＷＬ_kとＲＷＬ_k+1からなるＲＵ
_kが、ＷＬ_iとＷＬ_i+1からなるＵ_iを置換する時には、信
号ＷＬＳＥＬ０およびＷＬＳＥＬ１のアドレッシング順
序は、ノーマル・モードか冗長モードかに無関係に、ま
ずＷＬＳＥＬ０、次にＷＬＳＥＬ１になる。ＲＷＬ_kと
ＲＷＬ_k+1からなるＲＵ_kが、ＷＬ_jとＷＬ_j+1からなるＵ
_jを置換する時には、信号ＷＬＳＥＬ０およびＷＬＳＥ
Ｌ１のアドレッシング順序は、冗長モードの時には、ま
ずＷＬＳＥＬ１、次にＷＬＳＥＬ０の順序に反転され
る。同様に、ＲＷＬ_lとＲＷＬ_l ₊₁からなるＲＵ_lが、Ｗ
Ｌ_iとＷＬ_i+1からなるＵ_iを置換する時には、信号ＷＬ
ＳＥＬ０およびＷＬＳＥＬ１のアドレッシング順序は、
冗長モードの時にはまずＷＬＳＥＬ１、次にＷＬＳＥＬ
０の順序に反転される。ＲＷＬ_lとＲＷＬ_l+1からなるＲ
Ｕ_lが、ＷＬ_jとＷＬ_j+1からなるＵ_jを置換する時には、
信号ＷＬＳＥＬ０およびＷＬＳＥＬ１のアドレッシング
順序は、ノーマル・モードか冗長モードかに無関係に、
まずＷＬＳＥＬ０、次にＷＬＳＥＬ１の順序に保たれ
る。冗長ワード線ＲＷＬ（すなわち、ＲＷＬ_k、ＲＷＬ
_k+1、ＲＷＬ_lまたはＲＷＬ_l+1）は、対応する信号ＲＷ
ＤＥバー（ＲＷＤＥ_jバーまたはＲＷＤＥ_lバー）および
対応する信号ＷＬＳＥＬ（ＷＬＳＥＬ０またはＷＬＳＥ
Ｌ１）の両方がアクティブの時に、ＲＷＤ６０３によっ
てアクティブにされる。

【００３４】図７は、図５および図６に示された回路の
一部の詳細を示す図であり、具体的には、入力として最
下位アドレスＡＤＤ０およびＡＤＤ１と信号ＷＬＥバ
ー、ＲＷＬＥ_kバーおよびＲＷＬＥ_lバーを使用するワー
ド線選択回路（ＷＬＳＥＬ）７００を示す図である。ノ
ーマル・モードの時には、信号ＷＬＥバーが論理０に切
り替えられ、ＲＷＬＥ_kバーおよびＲＷＬＥ_lバーがハイ
に保たれる。最下位アドレスＡＤＤ０が論理０の時に
は、信号Ｗ０は、ゲート７０２によってアクティブにさ
れる。Ｗ０が論理１に切り替わった時に、ゲート７２０
がＷＬＳＥＬ０をアクティブにする。最下位アドレスＡ
ＤＤ０が１の時には、Ｗ１がゲート７０４によってアク
ティブにされる。Ｗ１が１に切り替わった時に、ゲート
７２２がＷＬＳＥＬ１をアクティブにする。ゲート７１
２、７１４、７１６および７１８は、信号ＲＷＬＥ_kバ
ーおよびＲＷＬＥ_lバーが１に保たれる限り、ディスエ
ーブルされたままになる。信号ＷＬＳＥＬのアドレッシ
ング・シーケンスは、ノーマル・モード時には、ＷＬＳ
ＥＬ０から始まり、ＷＬＳＥＬ１が続く。冗長モード時
には、ＷＬＥバーが論理１のままになり、ゲート７０２
および７０４がディスエーブルされる。その一方で、Ｒ
ＷＬＥ_kバーまたはＲＷＬＥ_lバーのいずれかが０に切り
替わる。以下の説明では、ＲＷＬＥ_kバーが０にシフト
することによって、ゲート７１２および７１４がイネー
ブルされると仮定する。ＡＤＤ０とＡＤＤ１の両方がロ
ウまたは両方がハイの時には、Ｒ_0kがアクティブにな
る。ＡＤＤ０がハイでＡＤＤ１がロウ、または、ＡＤＤ
０がロウでＡＤＤ１がハイの時には、Ｒ _1kがアクティブ
になる。したがって、信号ＷＬＳＥＬのアドレッシング
・シーケンスは、ＷＬＳＥＬ０とＷＬＳＥＬ１について
前に説明したノーマル・モードのシーケンスと同一にな
るが、この場合、ＷＬＳＥＬ０とＷＬＳＥＬ１の順序が
反転される。この並べ換えによって、冗長ユニットＲＵ
_kが、反転したビット・マップを有するユニットＵ_jを置
換する場合であってもビット・マップの一貫性が保証さ
れる。同様に、ＲＷＬＥ_lバーがロウに切り替わった時
には、ゲート７１６および７１８がアクティブになる。
ＡＤＤ０とＡＤＤ１の両方がロウまたは両方がハイの時
には、Ｒ_1lがアクティブになる。ＡＤＤ０がハイでＡＤ
Ｄ１がロウ、または、ＡＤＤ０がロウでＡＤＤ１がハイ
の時には、Ｒ_0lがアクティブになる。したがって、信号
ＷＬＳＥＬのアドレッシング・シーケンスは、ＷＬＳＥ
Ｌ１の次にＷＬＳＥＬ０になり、ノーマル・モードにつ
いて説明したＷＬＳＥＬ０およびＷＬＳＥＬ１の順序と
逆になる。この並べ換えによって、並べ換え方式を実施
しない場合に逆転したビット・マップを有するＵ_iをＲ
Ｕ_lが置換する時でも、ビット・マップの一貫性が可能
になる。

【００３５】図８は、行冗長性制御回路ＲＲＤＮのゲー
ト・レベルの概略図である。行冗長性ブロック８００
は、行冗長性制御回路であるＲＲＤＮ_k８１０、ＲＲＤ
Ｎ_l８２０およびワード線イネーブル・ジェネレータ
（ＷＬＥＧＮ）８３０からなる。ＲＲＤＮは、複数のヒ
ューズ・ラッチ（ＦＬＡＴ）８１４と、ＮＡＮＤゲート
８１２からなる。各ＦＬＡＴ８１４は、アドレス入力Ａ
ＤＤと、欠陥アドレスを識別する事前にプログラミング
されたアドレスを比較する。これらが一致する時には、
ＦＡＤＤの出力が論理１に切り替わる。そうでない場合
には、ＦＡＤＤの出力はロウのままになる。信号ＲＡＳ
バーがロウに切り替わった時に、ＮＡＮＤゲート８１２
がイネーブルされる。信号ＲＡＳバーが論理０に切り替
わった時にＲＲＤＮ_k８１０の信号ＦＡＤＤのすべてが
論理１の場合に、ＲＲＤＮ_k８１０がＲＷＤＥ_kバーをア
クティブにする。ＲＷＤＥ_kバーは、ゲート８３４によ
って駆動され、したがって、ＲＷＬＥ_kバーがアクティ
ブになる。ＷＬＥバーは、ハイのままになる。というの
は、ＷＬＥバーが遅延ＲＡＳバーによってイネーブルさ
れた時にＲＷＤＥ_kバーが論理０であり、これによって
ＮＡＮＤゲート８３２がディスエーブルされるからであ
る。同様に、ＲＡＳバーがロウに切り替わった時にＲＲ
ＤＮ_l８２０の信号ＦＡＤＤのすべてが論理１の場合に
は、ＲＲＤＮ_l８２０がＲＷＤＥ_lバーをアクティブにす
る。ＲＷＤＥ_lバーは、ゲート８３４によって駆動さ
れ、ＲＷＬＥ_lバーがアクティブになる。ＷＬＥバー
は、遅延ＲＡＳバーによてイネーブルされる時に、ＲＷ
ＤＥ_lバーが論理０のままであり、ＮＡＮＤゲート８３
２がディスエーブルされるので、論理１のままになる。
少なくとも１つのアドレス入力が、事前にプログラミン
グされたアドレスと一致しない場合には、ＦＬＡＴは、
ＦＡＤＤの出力をロウ電位に保ち、ＲＷＤＥバー（すな
わちＲＷＤＥ_kバーまたはＲＷＤＥ_lバー）をハイのまま
にする。ＲＷＤＥ_kバーとＲＷＤＥ_lバーの両方がハイの
ままである場合、ＲＷＬＥ_kバーとＲＷＬＥ_lバーも、ハ
イのまま、すなわち、ノーマル・モードの動作になる。
ＮＡＮＤゲート８３２は、遅延ＲＡＳバーが０に切り替
わった時にＷＬＥバーを０にする。

【００３６】図９は、ＦＬＡＴのゲート・レベルの概略
図である。チップに電力が供給されている時、ノードＮ
１は、ＦＰＵＰバーとＦＰＵＮがロウの時にＰＭＯＳに
よってプル・アップされる。ＦＰＵＰバーとＦＰＵＮ
は、ハイに切り替わった時に、ＰＭＯＳ９０４をディス
エーブルし、ＮＭＯＳ９０６をイネーブルする。ヒュー
ズ９０２が破断されていない場合、ノードＮ１は放電し
てロウになる。ヒューズ９０２が破断されている場合、
ノードＮ１はハイのままになる。インバータ９０８に関
連する信号Ｎ１および反転信号Ｎ２は、ＣＭＯＳのパッ
シング・ゲート９１０および９１２に結合される。Ｎ１
がロウ、Ｎ２がハイ（ヒューズが溶断されていない）の
時には、パッシング・ゲート９１２がオープンし、イン
バータ９１４に関連して反転された信号ＡＤＤが出力Ｆ
ＡＤＤに結合される。Ｎ１がハイ、Ｎ２がロウすなわ
ち、ヒューズが溶断されている時には、パッシング・ゲ
ート９１０がオープンし、信号ＡＤＤが出力ＦＡＤＤに
結合される。出力ＦＡＤＤの極性は、信号ＡＤＤと、事
前にプログラミングされたヒューズの状態によって決定
され、冗長一致検出を得ることが可能になっている。

【００３７】図１０を参照すると、回路ＷＬＳＥＬの第
２の実施例が示されている。ＷＬＳＥＬのこの実施例に
使用されているアレイ構成は、図６に示されたものと同
一である。

【００３８】図１０では、動作モードに無関係に、すな
わち、ノーマル・モードであっても冗長モードであって
も、ＷＬＳＥＬ０とＷＬＳＥＬ１が並べ換えられる。図
７に示された第１の実施例とは異なって、Ｕ_j内のアド
レッシング・シーケンスはＷＬ_j+1からＷＬ_jの順に反転
される。同様に、ＲＵ_lのアドレッシング・シーケンス
も、ＲＷＬ_l+1からＲＷＬ_lに反転される。Ｕ_i内のアド
レッシング・シーケンスは、前に述べたものと同一のＷ
Ｌ_iからＷＬ_i+1の順である。同様に、ＲＵ_k内のアドレ
ッシング・シーケンスは、前の事例と同一のＲＷＬ_kか
らＲＷＬ_k+1の順である。Ｕ_jとＲＵ_lを並べかえること
によって、すべてのユニットＵおよびＲＵで、検討中の
置換方式に関してビット・マップの一貫性を保証でき
る。

【００３９】図１０を参照すると、本発明の第２の実施
例を示すために、ワード線選択回路ＷＬＳＥＬのゲート
・レベルの概略が示されている。ノーマル・モードの動
作では、ＷＬＥバーがロウに切り替わり、ゲート１００
４および１００６がイネーブルされる。ＡＤＤ０および
ＡＤＤ１の両方がロウまたは両方がハイの時には、ゲー
ト１００２からの出力がロウのままになり、ゲート１０
０４がアクティブになる。信号Ｗ０がハイに切り替わ
り、ＷＬＳＥＬ０がアクティブになる。ＡＤＤ０がロウ
でＡＤＤ１がハイ、または、ＡＤＤ０がハイでＡＤＤ１
がロウの時には、ゲート１００２からの出力がハイに切
り替わり、ゲート１００６がアクティブになる。Ｗ１が
ハイに切り替わり、ＷＬＳＥＬ１がアクティブになる。
冗長モードの動作では、ＲＷＬＥ_kバーまたはＲＷＬＥ_l
バーのいずれかがロウに切り替わる。信号ＲＷＬＥ_kバ
ーがロウに切り替わる時には、ゲート１０１０および１
０１２がアクティブになる。ＡＤＤ０がロウに戻った時
に、ゲート１０１０がＲ_0kをアクティブにする。Ｒ_0kが
ハイに切り替わると、ゲート１０２０がアクティブにな
り、ＷＬＳＥＬ０がイネーブルされる。ＡＤＤ０がハイ
の時には、ゲート１０１２が信号Ｒ_1kをアクティブにす
る。Ｒ_1kがハイに切り替わると、ゲート１０２２がアク
ティブになり、これによってＷＬＳＥＬ１がアクティブ
になる。ＲＷＬＥ_lバーがロウに切り替わった時には、
ゲート１０１４および１０１６がイネーブルされる。Ａ
ＤＤ０がロウの時には、ゲート１０１４がＲ_1lをアクテ
ィブにする。Ｒ_1lがハイに切り替わると、ゲート１０２
２がアクティブになり、これによってＷＬＳＥＬ１がア
クティブになる。ＡＤＤ０がハイの時には、ゲート１０
１６がＲ_0lをアクティブにする。Ｒ_0lがハイに切り替わ
ると、ゲート１０２０がアクティブになり、ＷＬＳＥＬ
０がアクティブになる。

【００４０】本発明のもう１つの実施例では、動作モー
ドに無関係に、すなわち、ノーマル・モードであっても
冗長モードであっても、ＷＬＳＥＬ０とＷＬＳＥＬ１を
ブロックＷＤおよびＲＷＤに再配線することによって、
同一のビット・マップが実施される。第１および第２の
実施例とは異なって、ＷＤ_iおよびＲＷＤ_kは、ＷＬＳＥ
Ｌ１に結合され、ＷＤ_i+1およびＲＷＤ_k+1は、ＷＬＳＥ
Ｌ０に結合される。

【００４１】図１１は、回路ＷＬＳＥＬの第１および第
２の実施例を説明するのに使用された図６に示されたも
のに類似のアレイ構成の詳細を示す図であるが、ＷＬＳ
ＥＬ０はＷＤ_i+1およびＷＤ_jに結合され、ＷＬＳＥＬ１
はＷＤ_iおよびＷＤ_j+1に結合されている。同様に、ＷＬ
ＳＥＬ０は、ＲＷＤ_k+1およびＲＷＤ_lに結合され、ＷＬ
ＳＥＬ１は、ＲＷＤ_kおよびＲＷＤ_l+1に結合される。こ
の再配線によって、ＷＬＳＥＬ０とＷＬＳＥＬ１のシー
ケンスを並べ換えずにビット・マップの一貫性を達成す
ることが可能になる。

【００４２】図１２は、ＷＬＳＥＬ０とＷＬＳＥＬ１の
シーケンスを制御するためのＷＬＳＥＬのゲート・レベ
ルの表現を示す図である。ノーマル・モードでも冗長モ
ードでも、信号ＷＬＥバー、ＲＷＬＥ_kバーまたはＲＷ
ＬＥ_lバーのうちの１つがロウに切り替わった時に、ゲ
ート１２０２がターン・オンし、これによって、ゲート
１２０４および１２０６がイネーブルされる。ＡＤＤ０
が０の時には、ＷＬＳＥＬ０が１になる。ＡＤＤ０が１
の時には、ＷＬＳＥＬ１が１になる。

【００４３】説明を簡単にするために、２つのＲＵユニ
ット（すなわち、ＲＵ_kとＲＵ_l）だけが存在すると仮定
してきたが、これは必須条件ではない。たとえば、４つ
のＲＵ（ＲＵ_k、ＲＵ_l、ＲＵ_m、ＲＵ_n）を制御するため
には、対応するＲＷＤＥバー（ＲＷＤＥ_kバー、ＲＷＤ
Ｅ_lバー、ＲＷＤＥ_mバー、ＲＷＤＥ_nバー）を設計する
必要がある。ＲＷＬＥ_kバーは、ＲＵ_kとＲＵ_mを制御
し、ＲＷＬＥ_lバーは、ＲＵ _lとＲＵ_nを制御する。

【００４４】本発明の具体的な実施例を説明してきた
が、基礎となる発明の趣旨および範囲から逸脱せずに、
ワード線とビット線の交換、本明細書でワード線に関し
て説明した冗長性に関する類似の配置へのデータ線の適
応などの変更を行うことができるので、当業者は、本発
明がこの実施例に制限されないことを理解するであろ
う。

【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４６】（１）ノーマル・メモリ・セルと前記ノー
マル・メモリ・セルのうちの欠陥メモリ・セルを置換す
るための冗長メモリ・セルとを含む、行と列に配置され
たメモリ・セルと、各対が、前記列のうちの対応する列
の真データを記憶するためのメモリ・セルに接続された
第１ビット線および前記対応する列の補データを記憶す
るためのメモリ・セルに接続された第２ビット線からな
る、前記メモリ・セルに接続された複数のビット線対
と、前記行のうちの対応する行のノーマル・メモリ・セ
ルにそれぞれ接続された複数のノーマル・ワード線と、
前記行のうちの対応する行の冗長メモリ・セルにそれぞ
れ接続された複数の冗長ワード線とを含み、前記ノーマ
ル・ワード線が、前記ビット線対の前記第１ビット線に
接続される真データを記憶するための第１ノーマル・メ
モリ・セルを選択するための第１ノーマル・ワード線
と、前記ビット線対の前記第２ビット線に接続される補
データを記憶するための第２ノーマル・メモリ・セルを
選択するための第２ノーマル・ワード線とを含み、前記
冗長ワード線が、前記ビット線対の前記第１ビット線に
接続される真データを記憶するための第１冗長メモリ・
セルを選択するための第１冗長ワード線と、前記ビット
線対の前記第２ビット線に接続される補データを記憶す
るための第２冗長メモリ・セルを選択するための第２冗
長ワード線とを含む、ワード線とを含み、前記第１ノー
マル・ワード線が、同一の数の前記第１冗長ワード線に
よって置換され、前記第１ノーマル・ワード線の順序付
けが、前記第１冗長ワード線の順序付けと独立であり、
前記第２ノーマル・ワード線が、同一の数の前記第２冗
長ワード線によって置換され、前記第２ノーマル・ワー
ド線の順序付けが、前記第２冗長ワード線の順序付けと
独立である半導体メモリ・デバイス。（２）前記第１ノーマル・ワード線および前記第２ノー
マル・ワード線が、同時に置換される、上記（１）に記
載の半導体メモリ・デバイス。（３）さらに、前記第１冗長ワード線および前記第２冗
長ワード線の前記順序付けを実行する時に、ビット・マ
ップの一貫性を維持するための手段を含む、上記（１）
に記載の半導体メモリ・デバイス。（４）前記ビット・マップの一貫性を維持するための前
記手段が、デコード手段を含み、前記デコード手段が、
前記ワード線のアドレッシング・シーケンスを並べ換え
ることによって、前記ビット・マップの前記一貫性を達
成する、上記（３）に記載の半導体メモリ・デバイス。（５）前記デコード手段が、セレクタ回路を含み、前記
セレクタ回路が、ワード線イネーブル信号、少なくとも
１つの冗長ワード線イネーブル信号および少なくとも１
つのアドレス入力に応答し、前記セレクタ回路が、少な
くとも２つのワード線選択信号を生成する、上記（４）
に記載の半導体メモリ・デバイス。（６）前記ワード線イネーブル信号および前記冗長ワー
ド線イネーブル信号が、冗長性制御回路によって制御さ
れ、前記冗長性制御回路が、冗長性一致検出論理を含
み、前記冗長性制御回路が、前記ワード線イネーブル信
号または前記冗長ワード線イネーブル信号のうちの１つ
のいずれかをアクティブにする、上記（５）に記載の半
導体メモリ・デバイス。（７）前記冗長性一致検出論理が、複数のアドレス入力
を所定のアドレス入力と比較することによって制御され
る、上記（６）に記載の半導体メモリ・デバイス。（８）前記アドレスおよび前記所定のアドレスの比較
が、ヒューズ・ラッチ回路によってイネーブルされる、
上記（７）に記載の半導体メモリ・デバイス。（９）前記ヒューズ・ラッチが、少なくとも１つのヒュ
ーズからなり、前記ヒューズが、レーザー・プログラム
可能ヒューズ、電気的プログラム可能ヒューズおよびソ
フトウェア・プログラム可能ヒューズからなるグループ
から選択される、上記（８）に記載の半導体メモリ・デ
バイス。（１０）前記ワード線イネーブル信号が、複数の行デコ
ーダを制御し、前記行デコーダが、少なくとも１つのア
ドレスによってデコードされ、前記行デコーダが、ワー
ド線ドライバのうちの対応する１つをアクティブにす
る、上記（５）または（６）に記載の半導体メモリ・デ
バイス。（１１）前記ワード線ドライバが、さらに、前記ワード
線選択信号によってデコードされ、前記ワード線ドライ
バが、前記ワード線のうちの対応する１つをアクティブ
にする、上記（１０）に記載の半導体メモリ・デバイ
ス。（１２）前記冗長ワード線イネーブル信号が、冗長ワー
ド線ドライバのうちの対応する１つをアクティブにす
る、上記（５）または（６）に記載の半導体メモリ・デ
バイス。（１３）前記ワード線ドライバが、さらに、前記ワード
線選択信号によってデコードされ、前記冗長ワード線ド
ライバが、前記冗長ワード線のうちの対応する１つをア
クティブにする、上記（１２）に記載の半導体メモリ・
デバイス。（１４）前記ビット・マップの前記一貫性が、少なくと
も２つの選択信号線の配線によって達成され、前記少な
くとも２つの選択信号線のそれぞれが、対応するワード
線ドライバに結合され、前記ワード線ドライバが、前記
ワード線または前記冗長ワード線のうちの対応する１つ
をアクティブにする、上記（４）に記載の半導体メモリ
・デバイス。（１５）ノーマル・メモリ・セルと前記ノーマル・メモ
リ・セルのうちの欠陥メモリ・セルを置換するための冗
長メモリ・セルとを含む、行と列に配置されたメモリ・
セルと、各対が、前記列のうちの対応する列の真データ
を記憶するためのメモリ・セルに接続された第１ビット
線および前記対応する列の補データを記憶するためのメ
モリ・セルに接続された第２ビット線からなる、前記メ
モリ・セルに接続された複数のビット線対と、それぞれ
が前記行のうちの対応する行のノーマル・メモリ・セル
に接続された複数のノーマル・ワード線と、それぞれが
前記行のうちの対応する行の冗長メモリ・セルに接続さ
れた複数の冗長ワード線とを含み、前記ノーマル・ワー
ド線が、前記ビット線対の前記第１ビット線に接続され
る真データを記憶するための第１ノーマル・メモリ・セ
ルを選択するための第１ノーマル・ワード線と、前記ビ
ット線対の前記第２ビット線に接続される補データを記
憶するための第２ノーマル・メモリ・セルを選択するた
めの第２ノーマル・ワード線とを含み、前記冗長ワード
線が、前記ビット線対の前記第１ビット線に接続される
真データを記憶するための第１冗長メモリ・セルを選択
するための第１冗長ワード線と、前記ビット線対の前記
第２ビット線に接続される補データを記憶するための第
２冗長メモリ・セルを選択するための第２冗長ワード線
とを含む、ワード線とを含み、前記第１ノーマル・ワー
ド線が、同一の数の前記第１冗長ワード線によって置換
され、前記第１ノーマル・ワード線の順序付けが、前記
第１冗長ワード線の順序付けと独立であり、前記第２ノ
ーマル・ワード線が、同一の数の前記第２冗長ワード線
によって置換され、前記第２ノーマル・ワード線の順序
付けが、前記第２冗長ワード線の順序付けと独立であ
り、前記第１ノーマル・ワード線および前記第２ノーマ
ル・ワード線のアドレッシング・シーケンスの前記順序
付けを変更するためのアドレス順序付け手段を含む半導
体メモリ・デバイス。（１６）ノーマル・メモリ・セルと前記ノーマル・メモ
リ・セルのうちの欠陥メモリ・セルを置換するための冗
長メモリ・セルとを含む、行と列に配置されたメモリ・
セルと、各対が、前記列のうちの対応する列の真データ
を記憶するためのメモリ・セルに接続された第１ビット
線および前記対応する列の補データを記憶するためのメ
モリ・セルに接続された第２ビット線からなる、前記メ
モリ・セルに接続された複数のビット線対と、それぞれ
が前記行のうちの対応する行のノーマル・メモリ・セル
に接続された複数のノーマル・ワード線と、それぞれが
前記行のうちの対応する行の冗長メモリ・セルに接続さ
れた複数の冗長ワード線とを含み、前記ノーマル・ワー
ド線が、前記ビット線対の前記第１ビット線に接続され
る真データを記憶するための第１ノーマル・メモリ・セ
ルを選択するための第１ノーマル・ワード線と、前記ビ
ット線対の前記第２ビット線に接続される補データを記
憶するための第２ノーマル・メモリ・セルを選択するた
めの第２ノーマル・ワード線とを含み、前記冗長ワード
線が、前記ビット線対の前記第１ビット線に接続される
真データを記憶するための第１冗長メモリ・セルを選択
するための第１冗長ワード線と、前記ビット線対の前記
第２ビット線に接続される補データを記憶するための第
２冗長メモリ・セルを選択するための第２冗長ワード線
とを含む、ワード線とを含み、前記第１ノーマル・ワー
ド線が、同一の数の前記第１冗長ワード線によって置換
され、前記第１ノーマル・ワード線の順序付けが、前記
第１冗長ワード線の順序付けと独立であり、前記第２ノ
ーマル・ワード線が、同一の数の前記第２冗長ワード線
によって置換され、前記第２ノーマル・ワード線の順序
付けが、前記第２冗長ワード線の順序付けと独立であ
り、前記第１冗長ワード線および前記第２冗長ワード線
のアドレッシング・シーケンスの前記順序付けを変更す
るためのアドレス順序付け手段を含む半導体メモリ・デ
バイス。（１７）ノーマル・メモリ・セルと前記ノーマル・メモ
リ・セルのうちの欠陥メモリ・セルを置換するための冗
長メモリ・セルとを含む、行と列に配置されたメモリ・
セルと、各対が、前記列のうちの対応する列の真データ
を記憶するためのメモリ・セルに接続された第１ビット
線および前記対応する列の補データを記憶するためのメ
モリ・セルに接続された第２ビット線からなる、前記メ
モリ・セルに接続された複数のビット線対と、それぞれ
が前記行のうちの対応する行のノーマル・メモリ・セル
に接続された複数のノーマル・ワード線と、それぞれが
前記行のうちの対応する行の冗長メモリ・セルに接続さ
れた複数の冗長ワード線とを含み、前記ノーマル・ワー
ド線が、前記ビット線対の前記第１ビット線に接続され
る真データを記憶するための第１ノーマル・メモリ・セ
ルを選択するための第１ノーマル・ワード線と、前記ビ
ット線対の前記第２ビット線に接続される補データを記
憶するための第２ノーマル・メモリ・セルを選択するた
めの第２ノーマル・ワード線とを含み、前記冗長ワード
線が、前記ビット線対の前記第１ビット線に接続される
真データを記憶するための第１冗長メモリ・セルを選択
するための第１冗長ワード線と、前記ビット線対の前記
第２ビット線に接続される補データを記憶するための第
２冗長メモリ・セルを選択するための第２冗長ワード線
とを含む、ワード線とを含み、前記第１ノーマル・ワー
ド線が、同一の数の前記第１冗長ワード線によって置換
され、前記第１ノーマル・ワード線の順序付けが、前記
第１冗長ワード線の順序付けと独立であり、前記第２ノ
ーマル・ワード線が、同一の数の前記第２冗長ワード線
によって置換され、前記第２ノーマル・ワード線の順序
付けが、前記第２冗長ワード線の順序付けと独立であ
り、前記第１ノーマル・ワード線および前記第１冗長ワ
ード線と、前記第２ノーマル・ワード線および前記第２
冗長ワード線のアドレッシング・シーケンスの前記順序
付けを変更するためのアドレス順序付け手段を含む半導
体メモリ・デバイス。（１８）行と列に配置され、ビット線に接続されたメモ
リ・セルを有し、前記メモリ・セルが、ノーマル・メモ
リ・セルおよび冗長メモリ・セルを含み、前記ノーマル
・メモリ・セルが、第１ノーマル・ワード線および第２
ノーマル・ワード線に接続され、前記冗長メモリ・セル
が、第１冗長ワード線および第２冗長ワード線に接続さ
れる、半導体メモリ・デバイスを修復する方法におい
て、前記第１ノーマル・ワード線の順序付けが前記第１
冗長ワード線の順序付けと独立であることを保証しつ
つ、同一の数の前記第１冗長ワード線によって前記第１
ノーマル・ワード線を置換するステップと、前記第２ノ
ーマル・ワード線の順序付けが前記第２冗長ワード線の
順序付けと独立であることを保証しつつ、同一の数の前
記第２冗長ワード線によって前記第２ノーマル・ワード
線を置換するステップとを含み、前記第１ノーマル・ワ
ード線および前記第２ノーマル・ワード線が同時に置換
される方法。（１９）さらに、前記第１冗長ワード線および前記第２
冗長ワード線の前記順序付けを実行する時に、ビット・
マップの一貫性を維持するステップを含む、上記（１
８）の方法。

【図面の簡単な説明】

【図１】従来の半導体メモリ・アーキテクチャを示す図
である。

【図２】図１による従来の半導体メモリ・アーキテクチ
ャの詳細を示す図である。

【図３】行冗長性および行冗長性制御回路を有する従来
のＤＲＡＭの一部を示す図である。

【図４】従来の行冗長性アーキテクチャを示す図であ
る。

【図５】本発明による、冗長信号線置換配置を設けられ
たフォールト・トレラント半導体デバイスのメモリ・ア
レイ構成を示す図である。

【図６】ＮＡＮＤゲートを使用する、図５のフォールト
・トレラント・メモリ・デバイスの一部を詳細に示す図
である。

【図７】図５に示されたワード線選択回路ＷＬＳＥＬの
ゲート・レベルの概略図である。

【図８】図５に示された行冗長性ブロックＲＲＤＮのゲ
ート・レベルの概略図である。

【図９】ヒューズ・ラッチ・アセンブリＦＬＡＴのゲー
ト・レベルの概略図である。

【図１０】図６に示されたビット・マップに類似したビ
ット・マップを使用する、ワード線選択回路ＷＬＳＥＬ
の第２の実施例のゲート・レベルの概略図である。

【図１１】ワード線選択回路ＷＬＳＥＬの第３の実施例
のゲート・レベルの概略図である。

【図１２】ＷＬＳＥＬ０およびＷＬＳＥＬ１のシーケン
スを制御するワード線選択回路ＷＬＳＥＬのゲート・レ
ベルの表現を示す図である。

【符号の説明】

５００メモリ・セル（ＭＣ）５０１冗長メモリ・セル（ＲＭＣ）５０２ワード線ドライバ（ＷＤ）５０３冗長ワード線ドライバ（ＲＷＤ）５０４行デコーダ（ＲＤＥＣ）５０６ワード線選択回路（ＷＬＳＥＬ）５０８行冗長性制御回路（ＲＲＤＮ）５０９センス・アンプ（ＳＡ）５１０アドレス・バッファ（ＡＤＤＢＵＦ）５２０半導体メモリ・デバイス６００メモリ・セル（ＭＣ）６０１冗長メモリ・セル（ＲＭＣ）６０２ＷＬドライバ（ＷＤ）６０３ＲＷＬドライバ（ＲＷＤ）６０４行デコーダ（ＲＤＥＣ）６０６ワード線選択回路（ＷＬＳＥＬ）６０８行冗長性制御回路（ＲＲＤＮ）６０９センス・アンプ（ＳＡ）６１０アドレス・バッファ（ＡＤＤＢＵＦ）６２０チップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者キリハタ・トシアキアメリカ合衆国12603 ニューヨーク州ポーキープシーミスティー・リッジ・サークル 10 (72)発明者ジョン・ケイ・デブロッスアメリカ合衆国05401 バーモント州バーリントンホーム・アベニュー 59 (72)発明者渡辺陽二神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (72)発明者ヒン・ウォンアメリカ合衆国94041 カリフォルニア州マウンテン・ビューカルデロン・アベニュー 151 ナンバー38

Claims

【特許請求の範囲】

【請求項１】ノーマル・メモリ・セルと前記ノーマル・
メモリ・セルのうちの欠陥メモリ・セルを置換するため
の冗長メモリ・セルとを含む、行と列に配置されたメモ
リ・セルと、各対が、前記列のうちの対応する列の真データを記憶す
るためのメモリ・セルに接続された第１ビット線および
前記対応する列の補データを記憶するためのメモリ・セ
ルに接続された第２ビット線からなる、前記メモリ・セ
ルに接続された複数のビット線対と、前記行のうちの対応する行のノーマル・メモリ・セルに
それぞれ接続された複数のノーマル・ワード線と、前記
行のうちの対応する行の冗長メモリ・セルにそれぞれ接
続された複数の冗長ワード線とを含み、前記ノーマル・
ワード線が、前記ビット線対の前記第１ビット線に接続
される真データを記憶するための第１ノーマル・メモリ
・セルを選択するための第１ノーマル・ワード線と、前
記ビット線対の前記第２ビット線に接続される補データ
を記憶するための第２ノーマル・メモリ・セルを選択す
るための第２ノーマル・ワード線とを含み、前記冗長ワ
ード線が、前記ビット線対の前記第１ビット線に接続さ
れる真データを記憶するための第１冗長メモリ・セルを
選択するための第１冗長ワード線と、前記ビット線対の
前記第２ビット線に接続される補データを記憶するため
の第２冗長メモリ・セルを選択するための第２冗長ワー
ド線とを含む、ワード線とを含み、前記第１ノーマル・ワード線が、同一の数の前記第１冗
長ワード線によって置換され、前記第１ノーマル・ワー
ド線の順序付けが、前記第１冗長ワード線の順序付けと
独立であり、前記第２ノーマル・ワード線が、同一の数の前記第２冗
長ワード線によって置換され、前記第２ノーマル・ワー
ド線の順序付けが、前記第２冗長ワード線の順序付けと
独立である半導体メモリ・デバイス。
【請求項２】前記第１ノーマル・ワード線および前記第
２ノーマル・ワード線が、同時に置換される、請求項１
に記載の半導体メモリ・デバイス。
【請求項３】さらに、前記第１冗長ワード線および前記
第２冗長ワード線の前記順序付けを実行する時に、ビッ
ト・マップの一貫性を維持するための手段を含む、請求
項１に記載の半導体メモリ・デバイス。
【請求項４】前記ビット・マップの一貫性を維持するた
めの前記手段が、デコード手段を含み、前記デコード手
段が、前記ワード線のアドレッシング・シーケンスを並
べ換えることによって、前記ビット・マップの前記一貫
性を達成する、請求項３に記載の半導体メモリ・デバイ
ス。
【請求項５】前記デコード手段が、セレクタ回路を含
み、前記セレクタ回路が、ワード線イネーブル信号、少
なくとも１つの冗長ワード線イネーブル信号および少な
くとも１つのアドレス入力に応答し、前記セレクタ回路
が、少なくとも２つのワード線選択信号を生成する、請
求項４に記載の半導体メモリ・デバイス。
【請求項６】前記ワード線イネーブル信号および前記冗
長ワード線イネーブル信号が、冗長性制御回路によって
制御され、前記冗長性制御回路が、冗長性一致検出論理
を含み、前記冗長性制御回路が、前記ワード線イネーブ
ル信号または前記冗長ワード線イネーブル信号のうちの
１つのいずれかをアクティブにする、請求項５に記載の
半導体メモリ・デバイス。
【請求項７】前記冗長性一致検出論理が、複数のアドレ
ス入力を所定のアドレス入力と比較することによって制
御される、請求項６に記載の半導体メモリ・デバイス。
【請求項８】前記アドレスおよび前記所定のアドレスの
比較が、ヒューズ・ラッチ回路によってイネーブルされ
る、請求項７に記載の半導体メモリ・デバイス。
【請求項９】前記ヒューズ・ラッチが、少なくとも１つ
のヒューズからなり、前記ヒューズが、レーザー・プロ
グラム可能ヒューズ、電気的プログラム可能ヒューズお
よびソフトウェア・プログラム可能ヒューズからなるグ
ループから選択される、請求項８に記載の半導体メモリ
・デバイス。
【請求項１０】前記ワード線イネーブル信号が、複数の
行デコーダを制御し、前記行デコーダが、少なくとも１
つのアドレスによってデコードされ、前記行デコーダ
が、ワード線ドライバのうちの対応する１つをアクティ
ブにする、請求項５または６に記載の半導体メモリ・デ
バイス。
【請求項１１】前記ワード線ドライバが、さらに、前記
ワード線選択信号によってデコードされ、前記ワード線
ドライバが、前記ワード線のうちの対応する１つをアク
ティブにする、請求項１０に記載の半導体メモリ・デバ
イス。
【請求項１２】前記冗長ワード線イネーブル信号が、冗
長ワード線ドライバのうちの対応する１つをアクティブ
にする、請求項５または６に記載の半導体メモリ・デバ
イス。
【請求項１３】前記ワード線ドライバが、さらに、前記
ワード線選択信号によってデコードされ、前記冗長ワー
ド線ドライバが、前記冗長ワード線のうちの対応する１
つをアクティブにする、請求項１２に記載の半導体メモ
リ・デバイス。
【請求項１４】前記ビット・マップの前記一貫性が、少
なくとも２つの選択信号線の配線によって達成され、前
記少なくとも２つの選択信号線のそれぞれが、対応する
ワード線ドライバに結合され、前記ワード線ドライバ
が、前記ワード線または前記冗長ワード線のうちの対応
する１つをアクティブにする、請求項４に記載の半導体
メモリ・デバイス。
【請求項１５】ノーマル・メモリ・セルと前記ノーマル
・メモリ・セルのうちの欠陥メモリ・セルを置換するた
めの冗長メモリ・セルとを含む、行と列に配置されたメ
モリ・セルと、各対が、前記列のうちの対応する列の真データを記憶す
るためのメモリ・セルに接続された第１ビット線および
前記対応する列の補データを記憶するためのメモリ・セ
ルに接続された第２ビット線からなる、前記メモリ・セ
ルに接続された複数のビット線対と、それぞれが前記行のうちの対応する行のノーマル・メモ
リ・セルに接続された複数のノーマル・ワード線と、そ
れぞれが前記行のうちの対応する行の冗長メモリ・セル
に接続された複数の冗長ワード線とを含み、前記ノーマ
ル・ワード線が、前記ビット線対の前記第１ビット線に
接続される真データを記憶するための第１ノーマル・メ
モリ・セルを選択するための第１ノーマル・ワード線
と、前記ビット線対の前記第２ビット線に接続される補
データを記憶するための第２ノーマル・メモリ・セルを
選択するための第２ノーマル・ワード線とを含み、前記
冗長ワード線が、前記ビット線対の前記第１ビット線に
接続される真データを記憶するための第１冗長メモリ・
セルを選択するための第１冗長ワード線と、前記ビット
線対の前記第２ビット線に接続される補データを記憶す
るための第２冗長メモリ・セルを選択するための第２冗
長ワード線とを含む、ワード線とを含み、前記第１ノーマル・ワード線が、同一の数の前記第１冗
長ワード線によって置換され、前記第１ノーマル・ワー
ド線の順序付けが、前記第１冗長ワード線の順序付けと
独立であり、前記第２ノーマル・ワード線が、同一の数の前記第２冗
長ワード線によって置換され、前記第２ノーマル・ワー
ド線の順序付けが、前記第２冗長ワード線の順序付けと
独立であり、前記第１ノーマル・ワード線および前記第２ノーマル・
ワード線のアドレッシング・シーケンスの前記順序付け
を変更するためのアドレス順序付け手段を含む半導体メ
モリ・デバイス。
【請求項１６】ノーマル・メモリ・セルと前記ノーマル
・メモリ・セルのうちの欠陥メモリ・セルを置換するた
めの冗長メモリ・セルとを含む、行と列に配置されたメ
モリ・セルと、各対が、前記列のうちの対応する列の真データを記憶す
るためのメモリ・セルに接続された第１ビット線および
前記対応する列の補データを記憶するためのメモリ・セ
ルに接続された第２ビット線からなる、前記メモリ・セ
ルに接続された複数のビット線対と、それぞれが前記行のうちの対応する行のノーマル・メモ
リ・セルに接続された複数のノーマル・ワード線と、そ
れぞれが前記行のうちの対応する行の冗長メモリ・セル
に接続された複数の冗長ワード線とを含み、前記ノーマ
ル・ワード線が、前記ビット線対の前記第１ビット線に
接続される真データを記憶するための第１ノーマル・メ
モリ・セルを選択するための第１ノーマル・ワード線
と、前記ビット線対の前記第２ビット線に接続される補
データを記憶するための第２ノーマル・メモリ・セルを
選択するための第２ノーマル・ワード線とを含み、前記
冗長ワード線が、前記ビット線対の前記第１ビット線に
接続される真データを記憶するための第１冗長メモリ・
セルを選択するための第１冗長ワード線と、前記ビット
線対の前記第２ビット線に接続される補データを記憶す
るための第２冗長メモリ・セルを選択するための第２冗
長ワード線とを含む、ワード線とを含み、前記第１ノーマル・ワード線が、同一の数の前記第１冗
長ワード線によって置換され、前記第１ノーマル・ワー
ド線の順序付けが、前記第１冗長ワード線の順序付けと
独立であり、前記第２ノーマル・ワード線が、同一の数の前記第２冗
長ワード線によって置換され、前記第２ノーマル・ワー
ド線の順序付けが、前記第２冗長ワード線の順序付けと
独立であり、前記第１冗長ワード線および前記第２冗長ワード線のア
ドレッシング・シーケンスの前記順序付けを変更するた
めのアドレス順序付け手段を含む半導体メモリ・デバイ
ス。
【請求項１７】ノーマル・メモリ・セルと前記ノーマル
・メモリ・セルのうちの欠陥メモリ・セルを置換するた
めの冗長メモリ・セルとを含む、行と列に配置されたメ
モリ・セルと、各対が、前記列のうちの対応する列の真データを記憶す
るためのメモリ・セルに接続された第１ビット線および
前記対応する列の補データを記憶するためのメモリ・セ
ルに接続された第２ビット線からなる、前記メモリ・セ
ルに接続された複数のビット線対と、それぞれが前記行のうちの対応する行のノーマル・メモ
リ・セルに接続された複数のノーマル・ワード線と、そ
れぞれが前記行のうちの対応する行の冗長メモリ・セル
に接続された複数の冗長ワード線とを含み、前記ノーマ
ル・ワード線が、前記ビット線対の前記第１ビット線に
接続される真データを記憶するための第１ノーマル・メ
モリ・セルを選択するための第１ノーマル・ワード線
と、前記ビット線対の前記第２ビット線に接続される補
データを記憶するための第２ノーマル・メモリ・セルを
選択するための第２ノーマル・ワード線とを含み、前記
冗長ワード線が、前記ビット線対の前記第１ビット線に
接続される真データを記憶するための第１冗長メモリ・
セルを選択するための第１冗長ワード線と、前記ビット
線対の前記第２ビット線に接続される補データを記憶す
るための第２冗長メモリ・セルを選択するための第２冗
長ワード線とを含む、ワード線とを含み、前記第１ノーマル・ワード線が、同一の数の前記第１冗
長ワード線によって置換され、前記第１ノーマル・ワー
ド線の順序付けが、前記第１冗長ワード線の順序付けと
独立であり、前記第２ノーマル・ワード線が、同一の数の前記第２冗
長ワード線によって置換され、前記第２ノーマル・ワー
ド線の順序付けが、前記第２冗長ワード線の順序付けと
独立であり、前記第１ノーマル・ワード線および前記第１冗長ワード
線と、前記第２ノーマル・ワード線および前記第２冗長
ワード線のアドレッシング・シーケンスの前記順序付け
を変更するためのアドレス順序付け手段を含む半導体メ
モリ・デバイス。
【請求項１８】行と列に配置され、ビット線に接続され
たメモリ・セルを有し、前記メモリ・セルが、ノーマル
・メモリ・セルおよび冗長メモリ・セルを含み、前記ノ
ーマル・メモリ・セルが、第１ノーマル・ワード線およ
び第２ノーマル・ワード線に接続され、前記冗長メモリ
・セルが、第１冗長ワード線および第２冗長ワード線に
接続される、半導体メモリ・デバイスを修復する方法に
おいて、前記第１ノーマル・ワード線の順序付けが前記第１冗長
ワード線の順序付けと独立であることを保証しつつ、同
一の数の前記第１冗長ワード線によって前記第１ノーマ
ル・ワード線を置換するステップと、前記第２ノーマル・ワード線の順序付けが前記第２冗長
ワード線の順序付けと独立であることを保証しつつ、同
一の数の前記第２冗長ワード線によって前記第２ノーマ
ル・ワード線を置換するステップとを含み、前記第１ノーマル・ワード線および前記第２ノーマル・
ワード線が同時に置換される方法。
【請求項１９】さらに、前記第１冗長ワード線および前
記第２冗長ワード線の前記順序付けを実行する時に、ビ
ット・マップの一貫性を維持するステップを含む、請求
項１８の方法。