JP2769659B2

JP2769659B2 - 半導体記憶装置

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Publication number: JP2769659B2
Application number: JP4246831A
Authority: JP
Inventors: 維明藤田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-19
Filing date: 1992-09-16
Publication date: 1998-06-25
Anticipated expiration: 2013-06-25
Also published as: JPH05198199A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に冗長性回路を備えた半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の歩留を向上させるため
に、冗長性回路を備えた半導体記憶装置が開発されてい
る。冗長性回路を用いると、半導体記憶装置のあるワー
ド線またはそのワード線に接続されるメモリセルに欠陥
がある場合に、そのワード線を冗長ワード線で置換する
ことができる。それにより、欠陥のあるワード線または
メモリセルを救済することができる。

【０００３】図７は、冗長性回路を備えた従来の半導体
記憶装置の主要部の構成を示す図である。

【０００４】メモリアレイ１は、複数のワード線ＷＬ、
複数のワード線ＷＬに交差する複数のビット線対ＢＬ、
およびそれらの交点に設けられた複数のメモリセルＭＣ
を含む。また、メモリアレイ１は、冗長ワード線ＲＷＬ
を含む。冗長ワード線ＲＷＬにもメモリセルＭＣが接続
される。

【０００５】メモリアレイ１にはデコーダ２およびセン
スアンプ部１３が接続される。センスアンプ１３は、複
数のビット線対ＢＬに接続される複数のセンスアンプお
よび複数のトランスファーゲートならびにデコーダを含
む。

【０００６】この半導体記憶装置には、置換回路１０が
設けられている。置換回路１０は、冗長性選択回路３、
置換アドレスプログラム回路４およびＮＡＮＤ回路５を
含む。置換回路１０および冗長ワード線ＲＷＬが冗長性
回路を構成する。

【０００７】次に、図７の半導体記憶装置の動作を説明
する。デコーダ２は、Ｘアドレス信号ＸＡに応答してメ
モリアレイ１内の複数のワード線ＷＬの１つを選択し、
そのワード線ＷＬの電位を“Ｈ”に立上げる。それによ
り、そのワード線ＷＬに接続されるメモリセルＭＣから
対応するビット線対ＢＬにデータが読出される。それら
のデータは、センスアンプ部１３に含まれるセンスアン
プで増幅される。センスアンプ部１３に含まれるデコー
ダは、Ｙアドレス信号ＹＡに応答して複数のトランスフ
ァーゲートのうち１つをオンさせる。その結果、１つの
データが出力される。

【０００８】あるワード線ＷＬに関連する欠陥がある場
合には、そのワード線ＷＬの代わりに冗長ワード線ＲＷ
Ｌが使用される。この場合、冗長性選択回路３の出力は
“Ｈ”になる。また、置換アドレスプログラム回路４に
は、置換されるべきワード線ＷＬのアドレスがプログラ
ムされる。

【０００９】Ｘアドレス信号ＸＡにより指定されるアド
レスが、置換アドレスプログラム回路４にプログラムさ
れたアドレス（置換アドレス）と一致する場合には、置
換アドレスプログラム回路４の出力が“Ｈ”になる。冗
長性選択回路３および置換アドレスプログラム回路４の
出力が“Ｈ”になると、ＮＡＮＤ回路５の出力（デコー
ダ不活性化信号ＤＡ）が“Ｌ”になる。それにより、デ
コーダ２が不活性になり、すべてのワード線ＷＬが非選
択状態になる。また、冗長ワード線ＲＷＬの電位が
“Ｈ”に立上がる。

【００１０】このようにして、欠陥のあるワード線ＷＬ
または欠陥のあるメモリセルに接続されるワード線ＷＬ
が選択されると、そのワード線ＷＬの代わりに冗長ワー
ド線ＲＷＬが選択される。

【００１１】なお、メモリアレイ１が冗長ビット線対を
含む場合もあるが、図７では冗長ビット線対は省略され
ている。

【００１２】図８は、冗長性選択回路３の詳細な構成を
示す回路図である。冗長性選択回路３は、ヒューズ３
１、ＭＯＳキャパシタ３２、高抵抗３３、Ｐチャネルト
ランジスタ３４，３５およびＮチャネルトランジスタ３
６を含む。

【００１３】通常状態、すなわち冗長ワード線ＲＷＬが
使用されない場合（冗長性非選択時）には、ヒューズ３
１が接続状態となっている。したがって、ノードＮ１の
電位は接地レベルとなっており、図７のＮＡＮＤ回路５
には“Ｌ”の信号が入力される。その結果、デコーダ不
活性化信号ＤＡが“Ｈ”となり、冗長ワード線ＲＷＬの
電位は立上がらない。

【００１４】冗長ワード線ＲＷＬが使用される場合（冗
長性選択時）には、ヒューズ１が切断されている。電源
が投入されると、電源電圧の上昇の度合が緩やかな場合
には、高抵抗３３に流れる電流によってノードＮ１の電
位が“Ｈ”に向かって上昇し、電源電圧の上昇の度合が
急な場合には、ＭＯＳキャパシタ３２による容量結合に
よってノードＮ１の電位が“Ｈ”に向かって上昇する。
さらに、トランジスタ３４，３５，３６により構成され
る正帰還回路によってノードＮ１の電位が完全な“Ｈ”
に到達する。

【００１５】このようにして、冗長性非選択時には冗長
性選択回路３の出力が“Ｌ”となり、冗長性選択時には
冗長性選択回路３の出力が“Ｈ”となる。

【００１６】図９は、冗長アドレスプログラム回路４の
詳細な構成を示す回路図である。回路部分Ａはヒューズ
４１、ＭＯＳキャパシタ４２、高抵抗４３、Ｐチャネル
トランジスタ４４，４５およびＮチャネルトランジスタ
４６を含む。回路部分Ｂはヒューズ５１、ＭＯＳキャパ
シタ５２、高抵抗５３、Ｐチャネルトランジスタ５４，
５５およびＮチャネルトランジスタ５６を含む。回路部
分ＡおよびＢの構成および動作は、図８の冗長性選択回
路３の構成および動作と同様である。

【００１７】したがって、回路部分ＡのノードＮ３の電
位はヒューズ４１が接続状態であると“Ｌ”となり、ヒ
ューズ４１が切断されていると“Ｈ”となる。同様に回
路部分ＢのノードＮ５の電位は、ヒューズ５１が接続状
態であると“Ｌ”となり、ヒューズ５１が切断されてい
ると“Ｈ”になる。

【００１８】入力端子Ｉ１と出力端子Ｏ１との間にＰチ
ャネルトランジスタ６１，６２およびＮチャネルトラン
ジスタ７１，７２が接続される。入力端子Ｉ２と出力端
子Ｏ１との間にＰチャネルトランジスタ６３，６４およ
びＮチャネルトランジスタ７３，７４が接続される。入
力端子Ｉ３と出力端子Ｏ１との間にＰチャネルトランジ
スタ６５，６６およびＮチャネルトランジスタ７５，７
６が接続される。入力端子Ｉ４と出力端子Ｏ１との間に
Ｐチャネルトランジスタ６７，６８およびＮチャネルト
ランジスタ７７，７８が接続される。

【００１９】トランジスタ６１，７３，６５，７７のゲ
ートは回路部分ＡのノードＮ３に接続され、トランジス
タ７１，６３，７５，６７のゲートは回路部分Ａのノー
ドＮ４に接続される。トランジスタ６２，６４，７６，
７８のゲートは回路部分ＢのノードＮ５に接続され、ト
ランジスタ７２，７４，６６，６８のゲートは回路部分
ＢのノードＮ６に接続される。

【００２０】図９に示す置換アドレスプログラム回路４
は、Ｘアドレス信号Ｘ０，Ｘ１のプログラム回路であ
る。このプログラム回路におけるプログラム方法を説明
する。

【００２１】まず、プリデコード信号Ｘ０・Ｘ１，Ｘ０
・／Ｘ１，／Ｘ０・Ｘ１，／Ｘ０・／Ｘ１を次のように
定義する。

【００２２】Ｘ０＝“Ｈ”，Ｘ１＝“Ｈ”のとき、Ｘ０・Ｘ１＝“Ｈ” Ｘ０＝“Ｈ”，Ｘ１＝“Ｌ”のとき、Ｘ０・／Ｘ１＝“Ｈ” Ｘ０＝“Ｌ”，Ｘ１＝“Ｈ”のとき、／Ｘ０・Ｘ１＝“Ｈ” Ｘ０＝“Ｌ”，Ｘ１＝“Ｌ”のとき、／Ｘ０・／Ｘ１＝“Ｈ” プリデコード信号Ｘ０・Ｘ１，Ｘ０・／Ｘ１，／Ｘ０・
Ｘ１，／Ｘ０・／Ｘ１の各々は、上記の条件以外のとき
“Ｌ”になる。

【００２３】入力端子Ｉ１にプリデコード信号Ｘ０・Ｘ
１が結合され、入力端子Ｉ２にプリデコード信号Ｘ０・
／Ｘ１が結合され、入力端子Ｉ３にプリデコード信号／
Ｘ０・Ｘ１が結合され、入力端子Ｉ４にプリデコード信
号／Ｘ０・／Ｘ１が結合されているとする。

【００２４】ヒューズ４１，５１が接続状態のとき、入
力端子Ｉ１のみが出力端子Ｏ１に接続される。それによ
り、出力端子Ｏ１にはプリデコード信号Ｘ０・Ｘ１が現
われる。したがって、Ｘ０＝“Ｈ”，Ｘ１＝“Ｈ”のと
き出力が“Ｈ”となる。このときに冗長ワード線ＲＷＬ
が選択されるので、Ｘ０＝Ｘ１＝“Ｈ”というアドレス
がヒューズ４１，５１により置換アドレスプログラム回
路４にプログラムされたことになる。

【００２５】同様にして、ヒューズ４１が切断され、ヒ
ューズ５１が接続状態とのき、出力端子Ｏ１にはプリデ
コード信号Ｘ０・／Ｘ１が現われる。したがって、Ｘ０
＝“Ｈ”，Ｘ１＝“Ｌ”というアドレスがプログラムさ
れる。ヒューズ４１が接続状態で、ヒューズ５１が切断
されているときには、出力端子Ｏ１にプリデコード信号
／Ｘ０，Ｘ１が現われる。したがって、Ｘ０＝“Ｌ”，
Ｘ１＝“Ｈ”というアドレスがプログラムされる。ヒュ
ーズ４１，５１が切断されているときには、出力端子Ｏ
１には／Ｘ０・／Ｘ１が現われる。したがって、Ｘ０＝
Ｘ１＝“Ｌ”というアドレスがプログラムされる。

【００２６】通常Ｘアドレス信号の数は２以上であるの
で、図９に示す回路を複数個設け、各回路の出力を図７
のＮＡＮＤゲート５に入力している。

【００２７】メモリアレイ１が複数のメモリブロックに
分割されている場合には、各メモリブロックに冗長ワー
ド線ＲＷＬが設けられる。この場合、図７に示される置
換回路１０が１つしかないと、メモリブロックの数だけ
冗長ワード線ＲＷＬが存在するにもかかわらず、１つの
欠陥しか救済できない。

【００２８】そのため、メモリアレイ１が複数のメモリ
ブロックに分割されている場合には、各メモリブロック
ごとに置換回路１０が設けられる。その結果、各メモリ
ブロック内のワード線ＷＬは対応する置換回路１０によ
り同じメモリブロック内の冗長ワード線ＲＷＬで置換さ
れる。ただし、各メモリブロック内にはせいぜい２本の
冗長ワード線しか設けられない。

【００２９】

【発明が解決しようとする課題】上記のように、従来の
冗長性回路を備えた半導体記憶装置では、欠陥のあるメ
モリセル（欠陥ビット）をメモリブロック内にあるせい
ぜい２本の冗長ワード線および冗長ビット線対により置
換し、その欠陥ビットを救済しなければならない。

【００３０】メモリセルを形成するパターンが微細化す
ればするほど、１つの欠陥が複数のメモリセルを不良に
することが多くなる。せいぜい２本の冗長ワード線およ
び冗長ビット線対では、面的に広がった多ビット欠陥を
救済することが困難である。

【００３１】このように、従来の冗長性回路を備えた半
導体記憶装置では、トランジスタ形成のパターン微細化
に伴う多ビット欠陥の増大に対処できないという問題が
ある。

【００３２】この発明の目的は、面的に広がった多ビッ
ト欠陥をも救済することが可能な冗長性回路を備えた半
導体記憶装置を得ることである。

【００３３】この発明の他の目的は、欠陥ビットをメモ
リセルアレイブロックとは無関係に任意の冗長選択線で
置換することが可能な半導体記憶装置を得ることであ
る。

【００３４】この発明のさらに目的は、少ない冗長性回
路で多数のメモリセルアレイブロック内の欠陥ビットを
有効に置換することを可能とすることである。

【００３５】

【課題を解決するための手段】第一の発明に係る半導体
記憶装置は、複数のメモリセルアレイブロックと、ブロ
ック選択手段と、複数の第１の選択手段と、複数のセン
スアンプ／ライトドライバ手段と、複数の冗長ワード線
と、複数の冗長メモリセルと、複数の冗長性回路手段
と、不活性化手段と、複数の活性化手段とを備える。複
数のメモリセルアレイブロックの各々は、複数のワード
線と、複数のワード線に交差する複数のビット線対と、
複数のワード線および複数のビット線対に接続される複
数のメモリセルとを含む。ブロック選択手段は、複数の
メモリセルアレイブロックのいずれかを選択する。複数
の第１の選択手段は、複数のメモリセルアレイブロック
に対応して設けられ、各々が対応するメモリセルアレイ
ブロック内の複数のワード線のいずれかを選択する。複
数のセンスアンプ／ライトドライバ手段は、複数のメモ
リセルアレイブロックに対応して設けられ、各々が対応
するメモリセルアレイブロック内の複数のビット線対の
データを増幅しかつその複数のビット線対に与えられる
べきデータを増幅する。複数の冗長ワード線は、各メモ
リセルアレイブロックごとに少なくとも１つずつ設けら
れ、複数のビット線対に交差する。複数の冗長メモリセ
ルは、複数の冗長ワード線および複数のビット線対に接
続される。

【００３６】複数の冗長性回路手段の各々は、１または
複数の冗長ワード線に対応する。複数の冗長性回路手段
の各々は、対応する１または複数の冗長ワード線が使用
されるべきか否かが予め設定される設定手段と、複数の
メモリセルアレイブロック内の複数のワード線のうち対
応する１または複数の冗長ワード線で置換されるべきワ
ード線のアドレスをプログラム可能なプログラム手段
と、設定手段およびプログラム手段の出力に応答して対
応する１または複数の冗長ワード線のいずれかを選択す
る第２の選択手段とを含む。

【００３７】不活性化手段は、複数の冗長性回路手段の
出力に応答して、複数の冗長性回路手段の第２の選択手
段のいずれかにより対応する１または複数の冗長ワード
線が選択されたときに、複数の第１の選択手段を不活性
化する。複数の活性化手段は、複数のメモリセルアレイ
ブロックに対応して設けられる。複数の活性化手段の各
々は、不活性化手段により複数の第１の選択手段が不活
性化されていないときに、対応するセンスアンプ／ライ
トドライバ手段を活性化するとともに、不活性化手段に
より複数の第１の選択手段が不活性化されかつブロック
選択手段により対応するメモリセルアレイブロックが選
択されたときに、対応するセンスアンプ／ライトドライ
バ手段を活性化する。

【００３８】各第２の選択手段は、冗長ワード線が使用
されることが設定手段に設定されかつ外部から与えられ
るアドレス信号により指定されるアドレスがプログラム
手段にプログラムされたアドレスと一致するときに、対
応する１または複数の冗長ワード線を選択するための冗
長ワード線活性化信号を発生する。

【００３９】不活性化手段は、複数の冗長性回路手段の
いずれかから冗長ワード線活性化信号が発生されたとき
に、複数の第１の選択手段を不活性化するための不活性
化信号を発生する論理ゲート手段を含む。

【００４０】第２の発明に係る半導体記憶装置は、複数
のメモリセルアレイブロックと、ブロック選択手段と、
複数の第１の選択手段と、複数のセンスアンプ／ライト
ドライバ手段と、複数の冗長ワード線と、複数の冗長メ
モリセルと、複数の冗長性回路手段と、不活性化手段
と、複数の活性化手段と、第３の選択手段を備える。

【００４１】複数のメモリセルアレイブロックの各々
は、複数のワード線と、複数のワード線と交差する複数
のビット線対と、複数のワード線および複数のビット線
対に接続される複数のメモリセルとを含む。ブロック選
択手段は、複数のメモリセルアレイブロックのいずれか
を選択する。複数の第１の選択手段は、複数のメモリセ
ルアレイブロックに対応して設けられ、各々が対応する
メモリセルアレイブロック内の複数のワード線のいずれ
かを選択する。複数のセンスアンプ／ライトドライバ手
段は、複数のメモリセルアレイブロックに対応して設け
られ、各々が対応するメモリセルアレイブロック内の複
数のビット線対のデータを増幅する。複数の冗長ワード
線は、各メモリセルアレイブロックごとに少なくとも２
つずつ設けられ、複数のビット線対に交差する。複数の
冗長メモリセルは、複数の冗長ワード線および複数のビ
ット線対に接続される。複数の冗長性回路手段の各々
は、複数の冗長ワード線に対応する。

【００４２】複数の冗長性回路手段の数は複数のメモリ
セルアレイブロックの数よりも少ない。

【００４３】複数の冗長性回路手段の各々は、対応する
複数の冗長ワード線が使用されるべきか否かが予め設定
される設定手段と、複数のメモリセルアレイブロック内
の複数のワード線のうち対応する複数の冗長ワード線で
置換されるべきワード線のアドレスをプログラム可能な
プログラム手段と、設定手段およびプログラム手段の出
力に応答して対応する複数の冗長ワード線のいずれかを
選択する第２の選択手段とを含む。

【００４４】不活性化手段は、複数の冗長性回路手段の
出力に応答して、複数の冗長性回路手段の第２の選択手
段のいずれかにより複数の冗長ワード線が選択されたと
きに、複数の第１の選択手段を不活性化する。複数の活
性化手段は、複数のメモリセルアレイブロックに対応し
て設けられる。複数の活性化手段の各々は、不活性化手
段により複数の第１の選択手段が不活性化されていない
ときに、対応するセンスアンプ／ライトドライバ手段を
活性化するとともに、不活性化手段により複数の第１の
選択手段が不活性化されかつブロック選択手段により対
応するメモリセルアレイブロックが選択されたときに、
対応するセンスアンプ／ライトドライバ手段を活性化す
る。第３の選択手段は、各第２の選択手段により選択さ
れる複数の冗長ワード線のいずれかを選択する。

【００４５】

【作用】第１および第２の発明に係る半導体記憶装置に
おいては、冗長ワード線のアドレッシング系統がメモリ
セルアレイブロック内のワード線のアドレッシング系統
とは独立に設けられ、冗長ワード線の選択が、第１の選
択手段とは別に設けられた第２の選択手段により行なわ
れる。それにより、各冗長性回路手段のプログラム手段
に任意のメモリセルアレイブロック内のワード線のアド
レスをプログラムすることができる。そのため、あるメ
モリセルアレイブロック内の欠陥ビットを、メモリセル
アレイブロックとは無関係に、任意の冗長ワード線によ
り置換することができる。

【００４６】したがって、パターンの微細化に伴う面的
に広がった多ビット欠陥を任意の複数の冗長ワード線で
有効に置換することが可能となる。

【００４７】また、その半導体記憶装置においては、各
メモリセルアレイブロック内のワード線を任意の冗長ワ
ード線で置換することができ、かつ、冗長ワード線の選
択時には不活性化手段によりすべての第１の選択手段が
同時に不活性化される。そのため、冗長性回路手段およ
び冗長ワード線をメモリセルアレイブロックの数と同数
だけ設ける必要はない。

【００４８】したがって、多数のメモリセルアレイブロ
ックを有する半導体記憶装置においても、冗長性回路手
段および冗長ワード線の数を減らすことにより回路規模
およびチップ面積を小さくすることができる。

【００４９】

【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。図１は、この発明の一実施例による
冗長性回路を備えた半導体記憶装置の構成を示すブロッ
ク図である。この半導体装置はチップＣＨ上に形成され
る。

【００５０】この半導体記憶装置は複数のメモリブロッ
クを含む。図１では、２つのメモリブロックＢＫａ，Ｂ
Ｋｂのみが示される。メモリブロックＢＫａは、メモリ
セルアレイブロック１ａ、デコーダ２ａ、センスアンプ
部１３ａおよびセンスアンプ活性化回路８ａを含む。同
様に、メモリブロックＢＫｂは、メモリセルアレイブロ
ック１ｂ、デコーダ２ｂ、センスアンプ部１３ｂおよび
センスアンプ活性化回路８ｂを含む。

【００５１】各メモリセルアレイブロック１ａ，１ｂ
は、複数のワード線ＷＬ、複数のビット線対ＢＬおよび
それらの交点に設けられた複数のメモリセルＭＣを含
む。各センスアンプ部１３ａ，１３ｂは、複数のビット
線対ＢＬに接続される複数のセンスアンプおよびトラン
スファーゲート、ならびにデコーダおよびライトドライ
バを含む。

【００５２】メモリブロックＢＫａに対応して置換回路
１０ａおよび冗長ワード線ＲＷＬａが設けられ、メモリ
ブロックＢＫｂに対応して置換回路１０ｂおよび冗長ワ
ード線ＲＷＬｂが設けられる。冗長ワード線ＲＷＬａ，
ＲＷＬｂにもメモリセルＭＣが接続される。

【００５３】置換回路１０ａは、冗長性選択回路３ａ、
置換アドレスプログラム回路４ａ、ＮＡＮＤ回路５ａお
よびインバータ６ａを含む。同様に、置換回路１０ｂ
は、冗長性選択回路３ｂ、置換アドレスプログラム回路
４ｂ、ＮＡＮＤ回路５ｂおよびインバータ６ｂを含む。

【００５４】置換回路１０ａおよび冗長ワード線ＲＷＬ
ａがメモリブロックＢＫａに対応する冗長性回路を構成
し、置換回路１０ｂおよび冗長ワード線ＲＷＬｂがメモ
リブロックＢＫｂに対応する冗長性回路を構成する。各
冗長性選択回路３ａ，３ｂの構成および動作は、図８に
示される冗長性選択回路３の構成および動作と同様であ
る。各置換アドレスプログラム回路４ａ，４ｂの構成お
よび動作は、図９に示される置換アドレスプログラム回
路４の構成および動作と同様である。

【００５５】さらに、すべてのメモリブロックＢＫａ，
ＢＫｂに共通に通常メモリセル非選択回路１１が設けら
れている。通常メモリセル非選択回路１１は、ＮＡＮＤ
回路７およびインバータ８を含む。

【００５６】各デコーダ２ａ，２ｂには外部から与えら
れるＸアドレス信号ＸＡが与えられ、各置換アドレスプ
ログラム回路４ａ，４ｂにはＸアドレス信号ＸＡおよび
外部から与えられるＺアドレス信号（ブロックアドレス
信号）ＺＡが与えられ、各センスアンプ部１３ａ，１３
ｂには外部から与えられるＹアドレス信号ＹＡが与えら
れる。ブロックセレクタ９にはＺアドレス信号ＺＡが与
えられる。

【００５７】冗長性選択回路３ａおよび置換アドレスプ
ログラム回路４ａの出力は、ＮＡＮＤ回路５ａの入力端
子に与えられ、ＮＡＮＤ回路５ａの出力信号／ＲＡａは
通常メモリセル非選択回路１１のＮＡＮＤ回路７の１つ
の入力端子およびインバータ６ａに与えられる。インバ
ータ６ａの出力は、冗長ワード線活性化信号ＲＡａとし
て冗長ワード線ＲＷＬａおよびセンスアンプ活性化回路
８ａに与えられる。

【００５８】同様に、冗長性選択回路３ｂおよび置換ア
ドレスプログラム回路４ｂの出力は、ＮＡＮＤ回路５ｂ
の入力端子に与えられ、ＮＡＮＤ回路５ｂの出力信号／
ＲＡｂは通常メモリセル非選択回路１１のＮＡＮＤ回路
７の他の１つの入力端子およびインバータ６ｂに与えら
れる。インバータ６ｂの出力は、冗長ワード線活性化信
号ＲＡｂとして冗長ワード線ＲＷＬｂおよびセンスアン
プ活性化回路８ｂに与えられる。

【００５９】なお、置換アドレスプログラム回路４ａ，
４ｂの出力が１以上あるときには、ＮＡＮＤ回路５ａ，
５ｂの入力端子は２以上必要である。

【００６０】一方、通常メモリセル非選択回路１１の出
力はデコーダ不活性化信号ＤＡとしてデコーダ２ａ，２
ｂおよびセンスアンプ活性化回路８ａ，８ｂに与えられ
る。センスアンプ活性化回路８ａは、ブロック選択信号
ＢＳａ、冗長ワード線活性化信号ＲＡａおよびデコーダ
不活性化信号ＤＡに応答して、センスアンプ活性化信号
ＳＡａをセンスアンプ部１３ａに与える。同様に、セン
スアンプ活性化回路８ｂは、ブロック選択信号ＢＳｂ、
冗長ワード線活性化信号ＲＡｂおよびデコーダ不活性化
信号ＤＡに応答して、センスアンプ活性化信号ＳＡｂを
センスアンプ部１３ｂに与える。

【００６１】図２に、センスアンプ活性化回路８ａの詳
細な回路構成を示す。センスアンプ活性化回路８ａは、
ＣＭＯＳトランスファーゲート８１，８２およびインバ
ータ８３，８４を含む。

【００６２】デコーダ不活性化信号ＤＡが“Ｈ”のとき
には、ＣＭＯＳトランスファゲート８１がオンし、ＣＭ
ＯＳトランスファゲート８２がオフする。それによりノ
ードＮ１０からは冗長ワード線活性化信号ＲＡａの反転
信号がセンスアンプ活性化信号ＳＡａとして出力され
る。デコーダ不活性化信号ＤＡが“Ｌ”のときには、Ｃ
ＭＯＳトランスファゲート８１がオフし、ＣＭＯＳトラ
ンスファゲート８２がオンする。それにより、ノードＮ
１０からはブロック選択信号ＢＳａがセンスアンプ活性
化信号ＳＡａとして出力される。

【００６３】センスアンプ活性化回路８ｂの構成および
動作は、センスアンプ活性化回路８ａの構成および動作
と同様である。

【００６４】次に、図１の半導体記憶装置の動作を説明
する。すべての冗長ワード線ＲＷＬａ，ＲＷＬｂが使用
されない場合（冗長性非選択時）には、冗長性選択回路
３ａ，３ｂの出力は“Ｌ”となり、ＮＡＮＤ回路５ａ，
４ｂの出力は“Ｈ”となっている。したがって、冗長ワ
ード線活性化信号ＲＡａ，ＲＡｂは“Ｌ”となり、デコ
ーダ不活性化信号ＤＡが“Ｈ”となっている。その結
果、デコーダ２ａ，２ｂは活性状態となる。また、セン
スアンプ活性化回路８ａ，８ｂからは冗長ワード線活性
化信号ＲＡａ，Ｒａｂの反転信号がセンスアンプ活性化
信号ＳＡａ，ＳＡｂとしてそれぞれ出力される。

【００６５】たとえばＺアドレス信号ＺＡによりメモリ
ブロックＢＫａが指定されると、ブロック選択信号ＢＳ
ａが“Ｈ”となり、ブロック選択信号ＢＳｂは“Ｌ”と
なる。それにより、センスアンプ部１３ａが活性状態と
なり、センスアンプ部１３ｂが不活性状態となる。デコ
ーダ２ａは、Ｘアドレス信号ＸＡに応答してメモリセル
アレイブロック１ａ内の複数のワード線ＷＬの１つを選
択し、その電位を“Ｈ”に立上げる。それにより、その
ワード線ＷＬに接続されるメモリセルＭＣから対応する
ビット線対ＢＬにデータが読出される。

【００６６】読出動作時には、それらのデータは、セン
スアンプ部１３ａに含まれるセンスアンプで増幅され
る。センスアンプ部１３に含まれるデコーダは、Ｙアド
レス信号ＹＡに応答して複数のトランスファーゲートの
うち１つをオンさせる。その結果、１つのデータが出力
される。このとき、冗長ワード線活性化信号ＲＡａ，Ｒ
Ａｂは“Ｌ”であるので、冗長ワード線ＲＷＬａ，ＲＷ
Ｌｂは選択されない。

【００６７】冗長ワード線ＲＷＬａ，ＲＷＬｂのいずれ
かが使用される場合（冗長性選択時）には、冗長性選択
回路３ａ，３ｂのいずれかの出力が“Ｈ”となる。たと
えば、冗長ワード線ＲＷＬａが使用されるものとする。
この場合、冗長性選択回路３ａの出力が“Ｈ”となる。

【００６８】置換アドレスプログラム回路４ａには、置
換されるべきワード線ＷＬのアドレス（置換アドレス）
がプログラムされる。置換アドレスプログラム回路４ａ
には、メモリブロックＢＫａ内のワード線ＷＬのアドレ
スに限らず、他のメモリブロックＢＫｂ内のワード線Ｗ
Ｌのアドレスをプログラムすることもできる。

【００６９】Ｘアドレス信号ＸＡおよびＺアドレス信号
ＺＡにより指定されるアドレスが、置換アドレスプログ
ラム回路４ａにプログラムされた置換アドレスと一致し
ない場合には、置換アドレスプログラム回路４ａの出力
は“Ｌ”となり、ＮＡＮＤ回路５ａの出力信号／ＲＡａ
は“Ｈ”となる。この場合には、冗長性非選択時と同じ
動作により、メモリセルアレイブロック１ａまたは１ｂ
内のワード線ＷＬが選択され、データが読出される。

【００７０】Ｘアドレス信号ＸＡおよびＺアドレス信号
ＺＡにより指定されるアドレスが、置換アドレスプログ
ラム回路４ａにプログラムされた置換アドレスと一致す
る場合には、置換アドレスプログラム回路４ａの出力は
“Ｈ”となり、ＮＡＮＤ回路５ａの出力信号／ＲＡａは
“Ｌ”となる。したがって、デコーダ不活性化信号ＤＡ
が“Ｌ”となり、デコーダ２ａ，２ｂが不活性状態とな
る。そのため、メモリセルアレイブロック１ａ，１ｂ内
のワード線ＷＬは選択されない。

【００７１】一方、冗長ワード線活性化信号ＲＡａが
“Ｈ”となり、冗長ワード線ＲＷＬａの電位が“Ｈ”に
立上がる。それにより、冗長ワード線ＲＷＬａに接続さ
れたメモリセルＭＣから対応するビット線対ＢＬにデー
タが読出される。

【００７２】また、センスアンプ活性化回路８ａからは
ブロック選択信号ＢＳａがセンスアンプ活性化信号ＳＡ
ａとしてセンスアンプ部１３ａに与えられる。それによ
り、センスアンプ部１３ａが活性状態となる。

【００７３】その結果、ビット線対ＢＬに読出されたデ
ータがセンスアンプ部１３ａに含まれるセンスアンプに
より増幅される。センスアンプ部１３ａに含まれるデコ
ーダは、Ｙアドレス信号ＹＡに応答して複数のトランス
ファーゲートのうち１つをオンさせる。それにより、１
つのデータが出力される。

【００７４】冗長ワード線で欠陥ビットを置換する場
合、すなわちＸアドレス信号ＸＡおよびＺアドレス信号
ＺＡにより指定されるアドレスがプログラムされた置換
アドレスと一致した場合、冗長ワード線の選択はブロッ
ク選択信号と無関係に行なわれる。また、そのとき、冗
長ワード線の選択にかかわらず、メモリセルアレイブロ
ックはすべて不活性状態となっている。したがって、欠
陥ビットを異なるメモリブロックの冗長ワード線で置換
することができる。

【００７５】上記実施例では、読出し動作を説明した
が、書込み動作時にはセンスアンプの代わりにライトド
ライバを用いることにより、読出し動作時と全く同様に
冗長性回路が動作する。

【００７６】図３に、センスアンプ部１３ａの一部の構
成を示す。センスアンプ活性化信号ＳＡａはＮＡＮＤ回
路Ｇ１１の一方の入力端子およびＮＡＮＤ回路Ｇ１２の
一方の入力端子に与えられる。ＮＡＮＤ回路Ｇ１１の他
方の入力端子にはインバータＧ１５を介して読出／書込
制御信号Ｒ／Ｗが与えられ、ＮＡＮＤ回路Ｇ１２の他方
の入力端子には直接読出／書込制御信号Ｒ／Ｗが与えら
れる。インバータＧ１３の出力信号がライトドライバ活
性化信号ＷＡとしてライトドライバＷＤに与えられる。
インバータＧ１４の出力信号がセンスアンプ活性化信号
ＳＡとしてセンスアンプＳＥに与えられる。

【００７７】読出動作時には、読出／書込制御信号Ｒ／
Ｗが“Ｈ”となる。センスアンプ活性化信号ＳＡａが
“Ｈ”であれば、センスアンプ活性化信号ＳＡは“Ｈ”
となる。それにより、センスアンプＳＥが活性化され
る。書込動作時には、読出／書込制御信号Ｒ／Ｗが
“Ｌ”となる。センスアンプ活性化信号ＳＡａが“Ｈ”
であれば、ライトドライバ活性化信号ＷＡが“Ｈ”とな
る。それにより、ライトドライバＷＤが活性化される。

【００７８】図４は、この発明の他の実施例による冗長
性回路を備えた半導体記憶装置の構成を示すブロック図
である。

【００７９】この半導体記憶装置は、６４個のメモリブ
ロックＢＫ１〜ＢＫ６４、３２個の置換回路Ｒ１〜Ｒ３
２および１個の通常メモリセル非選択回路１１を含む。
３２個の置換回路Ｒ１〜Ｒ３２に対応して３２本の冗長
ワード線ＲＷＬ１〜ＲＷＬ３２が設けられる。

【００８０】メモリブロックＢＫ１〜ＢＫ６４の各々
は、図１に示されるメモリブロックＢＫ１ａと同じ構成
を有する。置換回路Ｒ１〜Ｒ３２の各々は、図１に示さ
れる置換回路１０ａと同じ構成を有する。通常メモリセ
ル非選択回路１１は、図１に示される通常メモリセル非
選択回路１１と同じ構成を有する。

【００８１】置換回路Ｒ１に含まれるインバータ（図１
参照）から出力される冗長ワード線活性化信号ＲＡ１は
冗長ワード線ＲＷＬ１およびメモリブロックＢＫ１に与
えられる。置換回路Ｒ２に含まれるインバータ（図１参
照）から出力される冗長ワード線活性化信号ＲＡ２は冗
長ワード線ＲＷＬ２およびメモリブロックＢＫ３に与え
られる。同様に、置換回路Ｒ３２に含まれるインバータ
（図１参照）から出力される冗長ワード線活性化信号Ｒ
Ａ３２は冗長ワード線ＲＷＬ３２およびメモリブロック
ＢＫ６３に与えられる。

【００８２】置換回路Ｒ１〜Ｒ３２に含まれるＮＡＮＤ
回路（図１参照）の出力信号／ＲＡ１〜／ＲＡ３２は、
通常メモリセル非選択回路１１に与えられる。通常メモ
リセル非選択回路１１から出力されるデコーダ不活性化
信号ＤＡはすべてのメモリブロックＢＫ１〜ＢＫ６４に
与えられる。

【００８３】いずれの冗長ワード線ＲＷＬ１〜ＲＷＬ３
２も使用されない場合には、すべての冗長ワード線活性
化信号ＲＡ１〜ＲＡ３２が“Ｌ”となり、デコーダ不活
性化信号ＤＡは“Ｈ”となっている。その結果、すべて
のメモリブロックＢＫ１〜ＢＫ６４に含まれるデコーダ
は活性状態となる。

【００８４】冗長ワード線ＲＷＬ１〜ＲＷＬ３２のいず
れかが使用される場合には、冗長ワード線活性化信号Ｒ
Ａ１〜ＲＡ３２のいずれかが“Ｈ”となる。たとえば、
冗長ワード線ＲＷＬ１が使用される場合には、冗長ワー
ド線活性化信号ＲＡ１が“Ｈ”となる。

【００８５】各置換回路に含まれる置換アドレスプログ
ラム回路（図１参照）には、置換されるべきワード線の
ＸアドレスおよびＺアドレス（置換アドレス）がプログ
ラムされる。各置換アドレスプログラム回路には、任意
のメモリブロック内のワード線のアドレスをプログラム
することができる。たとえば、置換回路Ｒ１内の置換ア
ドレスプログラム回路に、メモリブロックＢＫ４内のワ
ード線のアドレスをプログラムすることができる。この
場合、メモリブロックＢＫ４内のワード線を冗長ワード
線ＲＷＬ１で置換することができる。

【００８６】メモリブロックＢＫ４内のワード線が冗長
ワード線ＲＷＬ１で置換される場合には、デコーダ不活
性化信号ＤＡが“Ｌ”となる。その結果、すべてのメモ
リブロックＢＫ１〜ＢＫ６４に含まれるデコーダが不活
性状態となる。

【００８７】このように、各メモリブロック内のワード
線を任意の冗長ワード線で置換することができ、かつ、
冗長ワード線の選択時にはデコーダ不活性化信号ＤＡに
よりすべてのメモリブロックＢＫ１〜ＢＫ６４が不活性
状態にされる。そのため、置換回路の数および冗長ワー
ド線の数が、メモリブロックの数に対応している必要は
ない。

【００８８】３２個〜１２８個等の多数のメモリブロッ
クを有する半導体記憶装置においては、回路規模および
チップ面積を小さくするために、冗長ワード線および置
換回路の数を減らすとが可能となる。

【００８９】図５は、この発明のさらに他の実施例によ
る冗長性回路を備えた半導体記憶装置の構成を示すブロ
ック図である。

【００９０】この半導体記憶装置は、６４個のメモリセ
ルアレイブロック１０１〜１６４、３２個の置換回路Ｒ
１〜Ｒ３２および１個の通常メモリセル非選択回路１１
を含む。この半導体記憶装置は、チップＣＨ上に形成さ
れる。

【００９１】メモリセルアレイブロック１０１〜１６４
に対応して、Ｘデコーダ２０１〜２６４、Ｙデコーダ３
０１〜３６４、センスアンプ／ライトドライバ４０１〜
４６４、冗長デコーダ５０１〜５６４、およびブロック
セレクタ６０１〜６６４が設けられる。また、メモリセ
ルアレイブロック１０１〜１６４に対応して冗長ワード
線群ＲＷＧ１〜ＲＷＧ６４が設けられる。さらにメイン
デコーダ７００が設けられる。

【００９２】メモリセルアレイブロック１０１〜１６４
の各々は、５１２本のワード線、６４のビット線対およ
びそれらの交点に設けられる複数のスタティック型メモ
リセルを含む。

【００９３】メインデコーダ７００は、外部から与えら
れるＸアドレス信号ＸＡをデコードし、デコードされた
信号をＸデコーダ２０１〜２６４に与える。ブロックセ
レクタ６０１〜６６４は、外部から与えられるＺアドレ
ス信号（ブロックアドレス信号）ＺＡに応答して、それ
ぞれブロック選択信号ＢＳ１〜ＢＳ６４を発生する。Ｘ
デコーダ２０１〜２６４の各々は、対応するブロック選
択信号およびメインデコーダ７００の出力信号に応答し
て、対応するメモリセルアレイブロック内の１本のワー
ド線を選択する。Ｙデコーダ３０１〜３６４の各々は、
外部から与えられるＹアドレス信号ＹＡに応答して、対
応するメモリセルアレイブロック内の８組のビット線対
を選択する。

【００９４】Ｘアドレス信号ＸＡはＸアドレス信号Ｘ０
〜Ｘ９を含む。Ｙアドレス信号ＹＡはＹアドレス信号Ｙ
０〜Ｙ２を含む。Ｚアドレス信号ＺＡはＺアドレス信号
Ｚ０〜Ｚ５を含む。

【００９５】各置換回路から出力される冗長ワード線活
性化信号は２つの冗長デコーダおよび２つのブロックセ
レクタに与えられる。たとえば、置換回路Ｒ１から出力
される冗長ワード線活性化信号ＲＡ１は冗長デコーダ５
０１，５０２およびブロックセレクタ６０１，６０２に
与えられる。置換回路Ｒ３２から出力される冗長ワード
線活性化信号ＲＡ３２は冗長デコーダ５６３，５６４お
よびブロックセレクタ６６３，６６４に与えられる。

【００９６】すべての置換回路Ｒ１〜Ｒ３２から出力さ
れる冗長ワード線活性化信号ＲＡ１〜ＲＡ３２は通常メ
モリセル非選択回路１１に与えられる。

【００９７】通常メモリセル非選択回路１１はＯＲ回路
Ｇ２０を含む。通常メモリセル非選択回路１１から出力
されるデコーダ不活性化信号ＤＡはすべてのブロックセ
レクタ６０１〜６６４に与えられる。ブロックセレクタ
６０１〜６６４は、Ｘデコーダ２０１〜２６４にデコー
ダ活性化信号ＤＡ１〜ＤＡ６４を与える。

【００９８】次に、図５の半導体記憶装置の動作を説明
する。いずれの冗長ワード線群ＲＷＧ１〜ＲＷＧ６４も
使用されない場合（冗長性非選択時）には、冗長ワード
線活性化信号ＲＡ１〜ＲＡ３２が“Ｌ”となっている。
それにより、通常メモリセル非選択回路１１から出力さ
れるデコーダ不活性化信号ＤＡは“Ｌ”となる。その結
果、ブロックセレクタ６０１〜６６４は活性状態とな
る。このとき、すべての冗長デコーダ５０１〜５６４は
非選択状態となる。また、デコーダ活性化信号ＤＡ１〜
ＤＡ６４はすべて活性状態となる。

【００９９】Ｚアドレス信号ＺＡに応答して、ブロック
選択信号ＢＳ１〜ＢＳ６４のうち１つが“Ｈ”（選択状
態）となる。たとえば、ブロック選択信号ＢＳ１が
“Ｈ”になると、Ｘデコーダ２０１が選択状態となり、
かつセンスアンプ／ライトドライバ４０１が活性状態と
なる。Ｘデコーダ２０１は、メモリセルアレイブロック
１０１内の１つのワード線を選択し、その電位を“Ｈ”
に立上げる。それにより、選択されたワード線に接続さ
れる６４個のメモリセルからそれぞれ対応するビット線
対にデータが読出される。Ｙデコーダ３０１は、メモリ
セルアレイ１０１内の８組のビット線対を選択する。

【０１００】読出動作時には、センスアンプ／ライトド
ライバ４０１内のセンスアンプが活性化される。それに
より、選択された８組のビット線対上のデータがセンス
アンプにより増幅され、データＤ０〜Ｄ７として外部に
出力される。

【０１０１】書込動作時には、センスアンプ／ライトド
ライバ４０１内のライトドライバが活性化される。それ
により、外部から与えられるデータＤ０〜Ｄ７が、選択
された８組のビット線対に書込まれる。冗長ワード線群
ＲＷＧ１〜ＲＷＧ６４のいずれかの冗長ワード線が使用
される場合（冗長選択時）には、冗長ワード線活性化信
号ＲＡ１〜ＲＡ３２のうち１つが“Ｈ”になる。たとえ
ば、冗長ワード線群ＲＷＧ１内の１つの冗長ワード線が
使用されるものと仮定する。この場合、置換回路Ｒ１内
の冗長性選択回路の出力信号が“Ｈ”となる。

【０１０２】置換回路Ｒ１内の置換アドレスプログラム
回路には、置換されるべきワード線のアドレス（置換ア
ドレス）が予めプログラムされる。置換回路Ｒ１内の置
換アドレスプログラム回路には、メモリセルアレイブロ
ック１０１内のワード線に限らず、他のメモリセルアレ
イブロック１０２〜１６４内のワード線のアドレスをプ
ログラムすることもできる。

【０１０３】Ｘアドレス信号ＸＡおよびＺアドレス信号
ＺＡにより指定されるアドレスが、置換回路Ｒ１内の置
換アドレスプログラム回路にプログラムされた置換アド
レスと一致しない場合には、冗長ワード線活性化信号Ｒ
Ａ１が“Ｌ”となり、デコーダ不活性化信号ＤＡも
“Ｌ”となる。この場合には、冗長非選択時と同じ動作
により、１つのメモリセルアレイ内のワード線のいずれ
かが選択される。

【０１０４】Ｘアドレス信号ＸＡおよびＺアドレス信号
ＺＡにより指定されるアドレスが、置換回路Ｒ１内の置
換アドレスプログラム回路にプログラムされた置換アド
レスと一致する場合には、冗長ワード線活性化信号ＲＡ
１が“Ｈ”となり、デコーダ不活性化信号ＤＡも“Ｈ”
となる。

【０１０５】メモリセルアレイブロック１０１の選択時
には、最下位のＺアドレス信号Ｚ０が“Ｌ”となる。こ
の場合、ブロック選択信号ＢＳ１が“Ｈ”となり、ブロ
ック選択信号ＢＳ２〜ＢＳ６４は“Ｌ”となる。それに
より、センスアンプ／ライトドライバ４０１が活性状態
となり、センスアンプ／ライトドライバ４０２〜４６４
が不活性状態となる。Ｘデコーダ２０２〜２６４は非選
択状態となる。このとき、デコーダ活性化信号ＤＡ１が
“Ｌ”となる。それにより、Ｘデコーダ２０１も非選択
状態となる。

【０１０６】一方、冗長ワード線活性化信号ＲＡ１が
“Ｈ”であるので、冗長デコーダ５０１，５０２が活性
状態となる。最下位のＺアドレス信号Ｚ０が“Ｌ”のと
きには、冗長デコーダ５０１が選択状態となり、冗長デ
コーダ５０２が非選択状態となる。したがって、最下位
のＸアドレス信号Ｘ０に応答して、冗長ワード線群ＲＷ
Ｇ１内の一方の冗長ワード線が選択され、その電位が
“Ｈ”となる。それにより、選択された冗長ワード線に
接続される６４個のメモリセルからそれぞれ対応するビ
ット線対にデータが読出される。Ｙデコーダ３０１は、
メモリセルアレイブロック１０１内の８組のビット線対
を選択する。

【０１０７】読出動作時には、センスアンプ／ライトド
ライバ４０１内のセンスアンプが活性化される。それに
より、選択された８組のビット線対上のデータがセンス
アンプにより増幅され、データＤ０〜Ｄ７として外部に
出力される。

【０１０８】書込動作時には、センスアンプ／ライトド
ライバ４０１内のライトドライバが活性化される。それ
により、外部から与えられたデータＤ０〜Ｄ７が、選択
された８組のビット線対に書込まれる。

【０１０９】このように、各メモリセルアレイブロック
内のワード線を任意のワード線で置換することができ、
かつ、冗長ワード線の選択時には、すべてのＸデコーダ
２０１〜２６４が不活性状態にされる。そのため、置換
回路の数がメモリセルアレイブロックの数に対応してい
る必要はない。

【０１１０】この実施例のように、多数のメモリセルア
レイブロックを有する半導体記憶装置においては、回路
規模およびチップ面積を小さくするために、置換回路の
数を減らすことが可能となる。

【０１１１】図６は、図５の半導体記憶装置の一部分の
構成を詳細に示す回路図である。図６には、主としてメ
モリセルアレイブロック１０１に関連する部分が示され
る。

【０１１２】置換回路Ｒ１は、冗長性選択回路３１、置
換アドレスプログラム回路４１、ＮＡＮＤ回路Ｇ２１お
よびインバータＧ２２を含む。置換アドレスプログラム
回路４１には、最下位ビットを除くＸアドレスおよびＺ
アドレスからなる置換アドレスが予めプログラムされ
る。また、置換アドレスプログラム回路４１には、最下
位ビットを除くＸアドレス信号ＸＡおよびＺアドレス信
号ＺＡが与えられる。

【０１１３】ブロックセレクタ６０１は、ＮＡＮＤ回路
Ｇ３１，Ｇ３２、インバータＧ３３〜Ｇ３６、ＯＲ回路
Ｇ３７およびＡＮＤ回路Ｇ３８を含む。ＮＡＮＤ回路Ｇ
３１には、Ｚアドレス信号／Ｚ０〜／Ｚ５が与えられ
る。ＡＮＤ回路Ｇ３８の一方の入力端子にはＺアドレス
信号／Ｚ０が与えられる。

【０１１４】冗長ワード線群ＲＷＧ１は冗長ワード線Ｒ
ＷＬ１ａ，ＲＷＬ１ｂを含む。冗長デコーダ５０１は、
冗長ワード線ＲＷＬ１ａ，ＲＷＬ１ｂに対応して２つの
ＡＮＤ回路Ｇ４３，Ｇ４４を含む。ＡＮＤ回路Ｇ４３の
１つの入力端子にはＺアドレス信号／Ｚ０が与えられ、
他の１つの入力端子にはＸアドレス信号／Ｘ０が与えら
れ、残りの１つの入力端子には冗長ワード線活性化信号
ＲＡ１が与えられる。ＡＮＤ回路Ｇ４４の１つの入力端
子にはＺアドレス信号／Ｚ０が与えられ、他の１つの入
力端子にはＸアドレス信号Ｘ０が与えられ、残りの１つ
の入力端子には冗長ワード線活性化信号ＲＡ１が与えら
れる。

【０１１５】ＡＮＤ回路Ｇ３９の一方の入力端子にはブ
ロック選択信号ＢＳ１が与えられ、他方の入力端子には
デコーダ活性化信号ＤＡ１が与えられる。ＡＮＤ回路Ｇ
３９はワード線活性化信号発生回路ＷＬＡを構成する。
ＡＮＤ回路Ｇ４０の一方の入力端子にはＸアドレス信号
／Ｘ０が与えられる。ＡＮＤ回路Ｇ４１の一方の入力端
子にはＸアドレス信号Ｘ０が与えられる。ＡＮＤ回路Ｇ
４０の他方の入力端子およびＡＮＤ回路Ｇ４１の他方の
入力端子にはＡＮＤ回路Ｇ３９の出力信号が与えられ
る。ＡＮＤ回路Ｇ４０，Ｇ４１がＺデコーダＺＤを構成
する。

【０１１６】ＡＮＤ回路Ｇ４２の一方の入力端子にはＡ
ＮＤ回路Ｇ４０の出力信号が与えられ、他方の入力端子
にはメインデコーダ７００の出力信号ＤＳが与えられ
る。ＡＮＤ回路Ｇ４２の出力信号はワード線ＷＬに与え
られる。ＡＮＤ回路Ｇ４２はローカルデコーダＬＤを構
成する。

【０１１７】図６には、１つのローカルデコーダＬＤお
よび１つのワード線ＷＬのみが示される。メインデコー
ダ７００には、最下位ビットを除くＸアドレス信号ＸＡ
が与えられる。

【０１１８】冗長ワード線ＲＷＬ１ａが使用される場合
には、冗長性選択回路３１の出力が“Ｈ”に設定され
る。置換アドレスプログラム回路４１には、冗長ワード
線ＲＷＬ１ａにより置換されるべきワード線のＸアドレ
スおよびＺアドレスが置換アドレスとして、予めプログ
ラムされる。図６の例では、Ｘアドレスの最下位ビット
はプログラムされない。

【０１１９】外部から与えられるＸアドレス信号ＸＡ
（最下位ビットを除く）およびＺアドレス信号ＺＡによ
り指定されるアドレスが、置換アドレスプログラム回路
４１にプログラムされた置換アドレスと一致すると、置
換アドレスプログラム回路４１の出力が“Ｈ”となる。
それにより、冗長ワード線活性化信号ＲＡ１が“Ｈ”と
なり、デコーダ不活性化信号ＤＡも“Ｈ”となる。した
がって、インバータＧ３５の出力は“Ｌ”となる。

【０１２０】メモリセルアレイブロック１０１の選択時
には、Ｚアドレス信号／Ｚ０が“Ｈ”となる。それによ
り、ＡＮＤ回路Ｇ３８の出力が“Ｈ”となり、ブロック
選択信号ＢＳ１が“Ｈ”（選択状態）となる。したがっ
て、センスアンプ／ライトドライバ４０１（図５参照）
が活性化される。

【０１２１】このとき、デコーダ活性化信号ＤＡ１は
“Ｌ”となるので、ＡＮＤ回路Ｇ３９の出力が“Ｌ”と
なり、ＡＮＤ回路Ｇ４０，Ｇ４１の出力も“Ｌ”（非選
択状態）となる。したがって、ＡＮＤ回路Ｇ４２の出力
も“Ｌ”となり、ワード線ＷＬは非選択状態のままであ
る。

【０１２２】一方、冗長ワード線活性化信号ＲＡ１が
“Ｈ”であるので、Ｘアドレス信号／Ｘ０およびＺアド
レス信号／Ｚ０が“Ｈ”であれば、ＡＮＤ回路Ｇ４３の
出力が“Ｈ”となる。したがって、冗長ワード線ＲＷＬ
１ａが選択状態になる。

【０１２３】冗長ワード線群ＲＷＧ１，ＲＷＧ２（図５
参照）内のいずれのワード線も選択されない場合、また
は、外部から与えられるＸアドレス信号ＸＡおよびＺア
ドレス信号ＺＡにより指定されたアドレスが置換アドレ
スと一致しない場合には、冗長ワード線活性化信号ＲＡ
１が“Ｌ”となる。

【０１２４】この場合、冗長デコーダ５０１内のＡＮＤ
回路Ｇ４３，Ｇ４４の出力は共に“Ｌ”となり、冗長ワ
ード線ＲＷＬ１ａ，ＲＷＬ１ｂはともに非選択状態にな
る。また、ＡＮＤ回路Ｇ３８の出力は“Ｌ”となり、デ
コーダ活性化信号ＤＡ１は“Ｈ”になる。

【０１２５】他のすべての冗長ワード線活性化信号ＲＡ
２〜ＲＡ３２（図５参照）が“Ｌ”であるならば、デコ
ーダ不活性化信号ＤＡが“Ｌ”になる。メモリセルアレ
イブロック１０１の選択時には、Ｚアドレス信号／Ｚ０
〜／Ｚ５が“Ｈ”となる。それにより、インバータＧ３
５の出力が“Ｈ”となる。したがって、ブロック選択信
号ＢＳ１が“Ｈ”となる。

【０１２６】その結果、センスアンプ／ライトドライバ
４０１（図５参照）は活性状態となる。また、ＡＮＤ回
路Ｇ３９の出力は“Ｈ”となる。Ｘアドレス信号／Ｘ０
が“Ｈ”のときには、ＡＮＤ回路Ｇ４０の出力は“Ｈ”
となる。メインデコーダ７００から出力される信号ＤＳ
が“Ｈ”であると、ＡＮＤ回路Ｇ４２の出力は“Ｈ”と
なり、ワード線ＷＬが選択状態となる。

【０１２７】冗長ワード線活性化信号ＲＡ２〜ＲＡ３２
（図５参照）のいずれかが“Ｈ”であると、デコーダ不
活性化信号ＤＡも“Ｈ”となる。この場合には、インバ
ータＧ３５の出力が“Ｌ”となり、ブロック選択信号Ｂ
Ｓ１が“Ｌ”となる。

【０１２８】したがって、センスアンプ／ライトドライ
バ４０１が不活性状態となる。また、ＡＮＤ回路Ｇ３９
の出力が“Ｌ”となる。したがって、ＡＮＤ回路Ｇ４
０，Ｇ４１の出力が“Ｌ”となり、ＡＮＤ回路Ｇ４２の
出力も“Ｌ”となる。そのため、ワード線ＷＬは非選択
状態となる。

【０１２９】

【０１３０】また、この発明は、スタティックランダム
アクセスメモリに限らずダイナミックランダムアクセス
メモリ、その他の種々の半導体記憶装置に適用すること
が可能である。

【０１３１】

【発明の効果】以上のように第１および第２の発明によ
れば、あるメモリセルアレイブロック内の欠陥ビット
を、メモリセルアレイブロックとは無関係に任意の冗長
ワード線により置換することができる。したがって、パ
ターンの微細化に伴う面的に広がった多ビット欠陥を任
意の複数の冗長ワード線で有効に置換することが可能と
なる。

【０１３２】また、冗長性回路手段をメモリセルアレイ
ブロックの数と同数だけ設ける必要はない。したがっ
て、多数のメモリセルアレイブロックを有する半導体記
憶装置においても、冗長性回路手段の数を減らすことに
より回路規模およびチップ面積を小さくすることができ
る。また、冗長ワード線が各メモリセルアレイブロック
ごとに設けられているため、冗長ワード線が一部のメモ
リセルアレイブロックだけにまとめて設けられた場合の
ようにメモリセルアレイブロック間で特性にアンバラン
スが生じることはなく、その結果、多数の冗長ワード線
を設けることも可能となる。また、冗長ワード線が選択
されたときにすべての第１の選択手段を不活性化し、ブ
ロック選択手段により選択されたメモリセルアレイブロ
ックに対応するセンスアンプ／ライトドライバ手段を活
性化するようにしたため、通常のメモリセルから読出さ
れたデータだけでなく冗長メモリセルから読出されたデ
ータも共通のセンスアンプ／ライトドライバ手段により
増幅され、その結果、冗長ワード線を設けたことに起因
するセンスアンプ／ライトドライバ手段の占有面積の増
大が抑えられる。

【図面の簡単な説明】

【図１】この発明の一実施例による冗長性回路を備えた
半導体記憶装置の構成を示すブロック図である。

【図２】センスアンプ活性化回路の構成を示す回路図で
ある。

【図３】センスアンプ部の一部の構成を示す図である。

【図４】この発明の他の実施例による冗長性回路を備え
た半導体記憶装置の構成を示すブロック図である。

【図５】この発明のさらに他の実施例による冗長性回路
を備えた半導体記憶装置の構成を示すブロック図であ
る。

【図６】図５の半導体記憶装置の一部分の詳細な構成を
示す回路図である。

【図７】従来の冗長性回路を備えた半導体記憶装置の主
要部の構成を示す図である。

【図８】冗長性選択回路の詳細な構成を示す回路図であ
る。

【図９】置換アドレスプログラム回路の詳細な構成を示
す回路図である。

【符号の説明】

１ａ，１ｂ，１０１〜１６４メモリセルアレイブロッ
ク２ａ，２ｂデコーダ３ａ，３ｂ冗長性選択回路４ａ，４ｂ置換アドレスプログラム回路５ａ，５ｂＮＡＮＤ回路６ａ，６ｂインバータ７ＮＡＮＤ回路８インバータ９，６０１〜６６４ブロックセレクタ１０ａ，１０ｂ，Ｒ１〜Ｒ３２置換回路１１通常メモリセル非選択回路１３ａ，１３ｂセンスアンプ部ＢＫａ，ＢＫｂ，ＢＫ１〜ＢＫ６４メモリブロック２０１〜２６４Ｘデコーダ３０１〜３６４Ｙデコーダ４０１〜４６４センスアンプ／ライトドライバ５０１〜５６４冗長デコーダ７００メインデコーダＷＬワード線ＲＷＬａ，ＲＷＬｂ，ＲＷＬ１〜ＲＷＬ３２冗長ワー
ド線ＲＷＧ１〜ＲＷＧ６４冗長ワード線群ＭＣメモリセルＲＡ１〜ＲＡ３２冗長ワード線活性化信号ＤＡデコーダ不活性化信号ＤＡ１〜ＤＡ６４デコーダ活性化信号なお、各図中、同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】各々が、複数のワード線と、前記複数の
ワード線に交差する複数のビット線対と、前記複数のワ
ード線および前記複数のビット線対に接続される複数の
メモリセルとを含む複数のメモリセルアレイブロック
と、前記複数のメモリセルアレイブロックのいずれかを選択
するブロック選択手段と、前記複数のメモリセルアレイブロックに対応して設けら
れ、各々が対応するメモリセルアレイブロック内の複数
のワード線のいずれかを選択する複数の第１の選択手段
と、前記複数のメモリセルアレイブロックに対応して設けら
れ、各々が対応するメモリセルアレイブロック内の複数
のビット線対のデータを増幅しかつその複数のビット線
対に与えられるべきデータを増幅する複数のセンスアン
プ／ライトドライバ手段と、各前記メモリセルアレイブロックごとに少なくとも１つ
ずつ設けられ、前記複数のビット線対に交差する複数の
冗長ワード線と、前記複数の冗長ワード線および前記複数のビット線対に
接続される複数の冗長メモリセルと、各々が１または複数の冗長ワード線に対応する複数の冗
長性回路手段とを備え、前記複数の冗長性回路手段の各
々は、対応する１または複数の冗長ワード線が使用され
るべきか否かが予め設定される設定手段と、前記複数の
メモリセルアレイブロック内の複数のワード線のうち前
記対応する１または複数の冗長ワード線で置換されるべ
きワード線のアドレスをプログラム可能なプログラム手
段と、前記設定手段および前記プログラム手段の出力に
応答して前記対応する１または複数の冗長ワード線のい
ずれかを選択する第２の選択手段とを含み、前記複数の冗長性回路手段の出力に応答して、前記複数
の冗長性回路手段の第２の選択手段のいずれかにより前
記対応する１または複数の冗長ワード線が選択されたと
きに、前記複数の第１の選択手段を不活性化する不活性
化手段と、前記複数のメモリセルアレイブロックに対応して設けら
れ、各々が、前記不活性化手段により前記複数の第１の
選択手段が不活性化されていないときに、対応するセン
スアンプ／ライトドライバ手段を活性化するとともに、
前記不活性化手段により前記複数の第１の選択手段が不
活性化されかつ前記ブロック選択手段により対応するメ
モリセルアレイブロックが選択されたときに、対応する
センスアンプ／ライトドライバ手段を活性化する複数の
活性化手段とをさらに備えた、半導体記憶装置。
【請求項２】各前記第２の選択手段は、冗長ワード線
が使用されることが前記設定手段に設定されかつ外部か
ら与えられるアドレス信号により指定されるアドレスが
前記プログラム手段にプログラムされたアドレスと一致
するときに、対応する１または複数の冗長ワード線を選
択するための冗長ワード線活性化信号を発生し、前記不活性化手段は、前記複数の冗長性回路手段のいず
れかから前記冗長ワード線活性化信号が発生されたとき
に、前記複数の第１の選択手段を不活性化するための不
活性化信号を発生する論理ゲート手段を含む、請求項１
記載の半導体記憶装置。
【請求項３】各々が、複数のワード線と、前記複数の
ワード線と交差する複数のビット線対と、前記複数のワ
ード線および前記複数のビット線対に接続される複数の
メモリセルとを含む複数のメモリセルアレイブロック
と、前記複数のメモリセルアレイブロックのいずれかを選択
するブロック選択手段と、前記複数のメモリセルアレイブロックに対応して設けら
れ、各々が対応するメモリセルアレイブロック内の複数
のワード線のいずれかを選択する複数の第１の選択手段
と、前記複数のメモリセルアレイブロックに対応して設けら
れ、各々が対応するメモリセルアレイブロック内の複数
のビット線対のデータを増幅しかつその複数のビット線
対に与えられるべきデータを増幅する複数のセンスアン
プ／ライトドライバ手段と、各前記メモリセルアレイブロックごとに少なくとも２つ
ずつ設けられ、前記複数のビット線対に交差する複数の
冗長ワード線と、前記複数の冗長ワード線および前記複数のビット線対に
接続される複数の冗長メモリセルと、各々が複数の冗長ワード線に対応する複数の冗長性回路
手段とを備え、前記複数の冗長性回路手段の数は前記複数のメモリセル
アレイブロックの数よりも少なく、前記複数の冗長性回路手段の各々は、対応する複数の冗
長ワード線が使用されるべきか否かが予め設定される設
定手段と、前記複数のメモリセルアレイブロック内の複
数のワード線のうち前記対応する複数の冗長ワード線で
置換されるべきワード線のアドレスをプログラム可能な
プログラム手段と、前記設定手段および前記プログラム
手段の出力に応答して対応する複数の冗長ワード線のい
ずれかを選択する第２の選択手段とを含み、前記複数の冗長性回路手段の出力に応答して、前記複数
の冗長性回路手段の第２の選択手段のいずれかにより複
数の冗長ワード線が選択されたときに、前記複数の第１
の選択手段を不活性化する不活性化手段と、前記複数のメモリセルアレイブロックに対応して設けら
れ、各々が、前記不活性化手段により前記複数の第１の
選択手段が不活性化されていないときに、対応するセン
スアンプ／ライトドライバ手段を活性化するとともに、
前記不活性化手段により前記複数の第１の選択手段が不
活性化されかつ前記ブロック選択手段により対応するメ
モリセルアレイブロックが選択されたときに、対応する
センスアンプ／ライトドライバ手段を活性化する複数の
活性化手段と、各前記第２の選択手段により選択される複数の冗長ワー
ド線のいずれかを選択する第３の選択手段とをさらに備
えた、半導体記憶装置。