JP3220009B2

JP3220009B2 - 半導体記憶装置

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Publication number: JP3220009B2
Application number: JP13715296A
Authority: JP
Inventors: 聡伊佐
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-05-30
Filing date: 1996-05-30
Publication date: 2001-10-22
Anticipated expiration: 2016-05-30
Also published as: KR100266524B1; JPH09320292A; US5798973A; KR970077639A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に冗長回路を備えた半導体記憶装置に関する。

【０００２】

【従来の技術】複数のメモリセルアレイ・ブロック内の
任意の欠陥行または欠陥列を、メモリセルアレイ・ブロ
ックとは無関係に冗長行または冗長列で置換することが
可能な半導体記憶装置が提案されている。これは置換の
自由度を大きくすることにより欠陥に対する救済効率を
高め、チップの歩留りを上げることを目的にしている。
このような半導体記憶装置は、例えば、特開平５−１９
８１９９や特開平７−９３９９０号公報等に示されてい
る。

【０００３】このような冗長回路を備えた従来の半導体
記憶装置の代表的な一例（第１の例）を図２３に示す。

【０００４】この半導体記憶装置は、メモリセルを複数
行，複数列にそれぞれ配置された複数のセルアレイ・ブ
ロック１０−０〜１０−３と、これらセルアレイ・ブロ
ックそれぞれと対応して設けられ冗長メモリセル１行分
から成る複数の冗長セルアレイ１１−０〜１１−３と、
行アドレス信号ＸＡの上位２ビットにより複数のセルア
レイ・ブロック１０−０〜１０−３のうちの１つを選択
するためのブロック選択信号ＢＳＬ０〜ＢＳＬ３を出力
するブロックセレクタ２と、冗長セルアレイ１１−０〜
１１−３それぞれと対応して設けられ、セルアレイ・ブ
ロック１０−０〜１０−３中に欠陥行が存在するとき、
この欠陥行と対する行アドレスを記憶しておき、行アド
レス信号ＸＡがこの欠陥行の行アドレスを指定すると活
性レベルの冗長選択信号（ＸＲＤ０〜ＸＲＤ３）を出力
する置換アドレスプログラム回路５０−０〜５０−３
と、冗長選択信号ＸＲＤ０〜ＸＲＤ３のうちに活性レベ
ルのものがあると活性レベルの置換判定信号ＸＲＤＮを
出力する置換判定回路５２と、複数の冗長セルアレイ１
１−０〜１１−３それぞれと対応して設けられ、対応す
るブロック選択信号（ＢＳＬ０〜ＢＳＬ３）が活性レベ
ルで置換判定信号ＸＲＤＮが非活性レベルならば活性レ
ベルの行デコーダ活性化信号（ＸＤＣＥ０〜ＸＤＣＥ
３）及びセンス活性化信号（ＳＡＥ０〜ＳＡＥ３）を出
力し、置換判定信号ＸＲＤＮが活性レベルならば行デコ
ーダ活性化信号を非活性レベルにすると共に対応する冗
長選択信号（ＸＲＤ０〜ＸＲＤ３）が活性レベルのとき
センス活性化信号を活性レベルとする複数のブロック制
御部３ｘ−０〜３ｘ−３と、行アドレス信号ＸＡの上位
２ビット以外のビットの信号をプリデコードしたプリデ
コード信号ＸＤＣＳを出力する行プリデコーダ１と、セ
ルアレイ・ブロック１０−０〜１０−３それぞれと対応
して設けられ、対応する行デコーダ活性化信号が活性レ
ベルのとき対応するセルアレイ・ブロックのプリデコー
ド信号ＸＤＣＳが指定する行を選択する行デコーダ４０
−０〜４０−３と、冗長セルアレイ１１−０〜１１−３
それぞれと対応して設けられ、対応する冗長選択信号
（ＸＲＤ０〜ＸＲＤ３）が活性レベルのとき対応する冗
長セルアレイの１行を選択する冗長行ドライバ３４−０
〜３４−３と、セルアレイ・ブロック１０−０〜１０−
３及び冗長セルアレイ１１−０〜１１−３それぞれの１
列を選択する列デコーダ５と、対応するセルアレイ・ブ
ロック及び冗長セルアレイの選択された行，列の交差部
のメモリセル，冗長メモリセルの記憶データをセンス増
幅する、トランスファゲート付きのセンス増幅部６−０
〜６−３とを有する構成となっている。

【０００５】この半導体記憶装置の置換アドレスプログ
ラム回路５０−０〜５０−３は図２４に示すように、行
アドレス信号ＸＡ全ビットにより欠陥行のアドレスがプ
ログラムされ、これら置換アドレスプログラム回路５０
−０〜５０−３からの冗長選択信号ＸＲＤ０〜ＸＲＤ３
によって対応する冗長セルアレイ（１１−０〜１１−
３）の１行を選択する構成となっているので、セルアレ
イ部１０−０〜１０−３中の任意の欠陥行を、これらセ
ルアレイ・ブロックとは無関係に冗長セルアレイ１１−
０〜１１−３で置換することができる。なお、この置換
アドレスプログラム回路５０−０〜５０−３は良く知ら
れた一般的な回路であるので、そのアドレスプログラム
方法，動作説明等は省略する。

【０００６】また、ブロック制御部３ｘ−０〜３ｘ−３
は、図２５に示すような回路構成となっており、冗長選
択信号ＸＲＤ０〜ＸＲＤ３のうちに活性レベルのものが
あると、すなわち、行アドレス信号ＸＡが置換アドレス
プログラム回路５０−０〜５０−３にプログラム（記
憶）された欠陥行のアドレスを指定すると置換判定信号
ＸＲＤＮが低レベルの活性化レベルとなり、行デコーダ
活性化信号ＸＤＣＥ０〜ＸＤＣＥ３全てを非活性レベル
とする。そして、活性レベルの冗長選択信号と対応する
センス活性化信号（ＳＡＥ０〜ＳＡＥ３）を活性レベル
とする。また、置換判定信号ＸＲＤＮが高レベルの非活
性レベルのときには、活性レベルのブロック選択信号と
対応する行デコーダ活性化信号及びセンス活性化信号を
活性レベルとする。

【０００７】この第１の例では、冗長セルアレイ１１−
０〜１１−３それぞれに１行分の冗長メモリセルを備え
た構成となっているが、冗長セルアレイそれぞれに複数
行の冗長メモリセルを設けた例もある。この場合には、
これら複数行それぞれと対応する置換アドレスプログラ
ム回路を設ければよい。

【０００８】図２６は従来の半導体記憶装置の第２の例
を示すブロック図である。

【０００９】この第２の例では、セルアレイ・ブロック
１０ｂ−０〜１０ｂ−３それぞれが複数本の主行線ＭＷ
Ｌと、これら複数本の主行線ＭＷＬそれぞれと対応して
４本の副行線ＳＷＬ０〜ＳＷＬ３とが設けられ、これら
各副行線それぞれと対応してメモリセル行が設けられて
いる。また同様に、冗長セルアレイ１１ｂ−０〜１１ｂ
−３それぞれが、１本の冗長主行線ＲＭＷと、この冗長
主行線に対応して４本の冗長副行線ＲＳＷ０〜ＲＳＷ３
とが設けられ、これら各冗長副行線それぞれと対応して
冗長メモリセル行が設けられている。

【００１０】そして、主行デコーダ２０−０〜２０−３
により、対応するセルアレイ・ブロック（１０ｂ−０〜
１０ｂ−３）の複数の主行線ＭＷＬのうちの１本を選択
し、副行デコーダ４及び副行ドライバ３０−０〜３０−
３によって、選択された主行線ＭＷＬと対応する４本の
副行線ＳＷＬ０〜ＳＷＬ３のうちの行アドレス信号ＸＡ
の下位ビットＸＡ０，ＸＡ１で指定される１本を選択レ
ベルに駆動し、この副行線と対応するメモリセル行を選
択するようになっている。また同様に、冗長主行ドライ
バ２２−０〜２２−３によって対応する冗長セルアレイ
（１１ｂ−０〜１１ｂ−３）の冗長主行線ＲＭＷを選択
し、副行デコーダ４及び冗長副行ドライバ３２−０〜３
２−３によって選択された冗長主行線ＲＭＷと対応する
４本の冗長副行線ＲＳＷ０〜ＲＳＷ３のうちのＸＡ０，
ＸＡ１で指定される１本を選択レベルに駆動し、この冗
長副行線と対応する冗長メモリセル行を選択するように
なっている。

【００１１】図２７に置換アドレスプログラム回路５０
ａ−０〜５０ａ−７の回路図を示す。ここで注目すべき
点は、第１の例（図２４）では行アドレス信号ＸＡ全ビ
ットによって欠陥行のアドレスをプログラムしているの
に対し、この第２の例では、行アドレス信号ＸＡのうち
の最下位ビットＸＡ０以外のビットによって欠陥行のア
ドレスをプログラムしている点である。従って、置換ア
ドレスプログラム回路１回路当り、ＸＡ０のレベル違い
の２つの行アドレス、すなわち、２行のメモリセル行が
置換対象となり、１本の冗長主行線ＲＭＷと対応して４
本の冗長副行線ＲＳＷ０〜ＲＳＷ３が設けられているの
で、２つの置換アドレスプログラム回路で１本の冗長主
行線ＲＭＷを共有し、２本の冗長副行線で１つの置換ア
ドレスプログラム回路を共有することになる。

【００１２】一方、２つの置換アドレスプログラム回路
（例えば５０ａ−１，５０ａ−２）の出力の冗長選択信
号（ＸＲＤ０，ＸＲＤ１）を冗長主行選択回路５１の２
入力ＯＲゲート（Ｇ５１０）で１つにまとめて冗長主行
選択信号（ＲＸＤ０）とし、この冗長主行選択信号（Ｒ
ＸＤ０）従って、冗長主行ドライバ（２２−０）により
１本の冗長主行線ＲＭＷを選択するようになっている。

【００１３】そして、前述したように、副行デコーダ４
及び冗長副行ドライバ（３２−０）によって、選択され
た冗長主行線ＲＭＷと対応する冗長副行線ＲＳＷ０〜Ｒ
ＳＷ３のうちの１本を選択レベルに駆動し、その冗長副
行線と対応する冗長メモリセル行を選択するようになっ
ている。

【００１４】なお、ブロック制御部３ｘ−０〜３ｘ−３
は図２８に示すように、第１の例と同様の回路構成とな
っているが、入力される信号が、第１の例の冗長選択信
号ＸＲＤ０〜ＸＲＤ３に代えて冗長主行選択信号ＲＸＤ
０〜ＲＸＤ３となっていて、この冗長主行選択信号が活
性レベルのとき、対応する冗長主行線を選択し、かつそ
のセンス増幅部を活性化する構成となっている。他の動
作は第１の例と同様である。また、冗長副行ドライバ３
２−０〜３２−３は、図２９に示すような回路構成とな
っている。

【００１５】従って、この第２の例においては、セルア
レイ・ブロック１０ｂ−０〜１０ｂ−３中の欠陥行を、
これらセルアレイ・ブロックとは無関係に冗長セルアレ
イ１１ｂ−０〜１１ｂ−３で置換することができるが、
副行線２本１組（例えばＳＷＬ０，ＳＷＬ１）に対する
置換は、対応する冗長副行線２本（ＲＳＷ０，ＲＳＷ
１）となる。

【００１６】なお、上述の例では行単位の置換について
説明したが、列単位の置換としても同様である。

【００１７】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１及び第２の例とも、複数のセルアレイ
・ブロック中の任意の欠陥行を、これらセルアレイ・ブ
ロックとは無関係に冗長セルアレイで置換することがで
き、欠陥に対する救済効率を高めてチップの歩留りを上
げることができるが、第１の例では冗長行と同数の冗長
選択信号の配線、第２の例では冗長主行線と同数の冗長
主行選択信号の配線が必要であり、通常置換アドレス・
プログラム回路はセルアレイ・ブロックの周辺部に配置
され、上記配線はセルアレイ・ブロック等の側面を通る
構成となっているので、大容量化が進展しつつある環境
下にあって、冗長行，冗長主行線が置換アドレスプログ
ラム回路の数の増大は避けられず、上記配線数の増大に
よってチップ面積が増大するという問題点があった。

【００１８】また、第２の例では、副行線２本１組に対
する置換は、対応する冗長副行線２本となっており、４
本の冗長副行線のうちの１本を行アドレス信号ＸＡの２
ビットで選択する構成となっているので、副行線２本ず
つの同一の組に属する置換対象は冗長主行線の数だけと
なり、その分置換の自由度が低下し、チップの歩留りが
低下するという問題点があった。

【００１９】本発明の第１の目的は、冗長行（列）の選
択信号，冗長主行（列）線の選択信号の配線数を低減し
てチップ面積を小さくすることができ、かつ、大容量化
が進展しても、チップ面積が増大するのを抑えることが
できる半導体記憶装置を提供することにあり、第２の目
的は、置換の自由度を増大させてチップの歩留りを上げ
ることができる半導体記憶装置を提供することにある。

【００２０】

【課題を解決するための手段】本発明は、行アドレス信
号の第１，第２のビット群に対応して複数の主行線，副
行線の１つがそれぞれ選択され且つ前記各主行線に対し
複数組ずつ配置されたメモリセル行の１つが選択される
複数のメモリセルアレイブロックと、これら複数のメモ
リセルアレイブロック中に欠陥メモリセル行が存在する
ときこの欠陥メモリセル行のアドレスを予め記憶しこの
記憶されたアドレスと前記行アドレス信号のアドレス値
とが一致したとき活性レベルの冗長選択信号をそれぞれ
出力する複数の置換アドレスプログラム回路と、前記複
数の冗長選択信号に対応して複数の冗長主行線の１つが
選択され且つ前記各冗長主行線に対し複数組ずつ配置さ
れた冗長メモリセル行の１つが選択される複数の冗長メ
モリセルアレイとを有する半導体記憶装置において、前
記複数の置換アドレスプログラム回路に近い位置で前記
複数の冗長選択信号をコード化して前記各冗長主行線の
１つを選択するための冗長主行選択エンコード信号を出
力する冗長主行エンコーダと、前記複数の冗長選択信号
の１つが活性レベルであるとき前記複数のメモリセルア
レイブロックのメモリセル行の選択を禁止すると共に前
記冗長主行選択エンコード信号をデコードし前記各冗長
主行線の１つを選択し且つ前記各冗長主行線に対し複数
組ずつ配置された冗長メモリセル行の１つを選択する置
換制御を行う置換制御部とを備えている。

【００２１】

【００２２】また、前記複数の置換アドレスプログラム
回路それぞれが、前記行アドレス信号の１部ビットであ
る第３のビット以外のビットを前記欠陥メモリセル行の
アドレスとして予め記憶し、前記第２の置換制御手段
が、前記各冗長主行線に対し複数組ずつ配置された冗長
メモリセル行の１つを前記複数の冗長選択信号および前
記第３のビットに対応して選択する置換制御を行ってい
る。

【００２３】また、前記第２の置換制御手段が、前記各
冗長主行線に対し複数組ずつ配置された冗長メモリセル
行を更に複数グループ化した複数の冗長副行組の１つを
選択するための冗長副行組選択信号を前記複数の冗長選
択信号に対応して発生する冗長副行組選択回路と、前記
冗長副行組選択信号および前記第３のビットをデコード
し前記各冗長主行線に対し複数組ずつ配置された冗長メ
モリセル行の１つをそれぞれ選択するための信号を発生
する冗長副行デコーダとを備えている。

【００２４】また、前記第２の置換制御手段が、前記各
冗長主行線に対し複数組ずつ配置された冗長メモリセル
行を更に複数グループ化した複数の冗長副行組の１つを
選択するための冗長副行組選択信号を前記複数の冗長選
択信号に対応して発生する冗長副行組選択回路と、前記
複数の冗長選択信号が全て不活性レベルであるとき前記
第２のビット群をデコードし前記各主行線に対し複数組
ずつ配置されたメモリセル行の１つをそれぞれ選択し且
つ前記複数の冗長選択信号の１つが活性レベルであると
き前記冗長副行組選択信号および前記第３のビットをデ
コードし前記各冗長主行線に対し複数組ずつ配置された
冗長メモリセル行の１つをそれぞれ選択するための信号
を発生する副行／冗長副行デコーダとを備えている。

【００２５】

【発明の実施の形態】まず、本発明と密接に関連した関
連技術について図面を参照して説明する。

【００２６】図１は本発明の第１の関連技術を示すブロ
ック図である。

【００２７】この関連技術が図２３に示された従来の半
導体記憶装置と相違する点は、複数の置換アドレスプロ
グラム回路５０−０〜５０−３からの複数の冗長選択信
号ＸＲＤ０〜ＸＲＤ３をこれら置換アドレスプログラム
回路に近い位置でコード化して冗長行エンコード信号Ｒ
ＸＤＳとして出力する冗長行エンコーダ７を設け、複数
のブロック制御部３ｘ−０〜３ｘ−３に代えて、冗長セ
ルアレイ１１−０〜１１−３それぞれと対応して設けら
れ対応するブロック選択信号（ＢＳＬ０〜ＢＳＬ３）が
活性レベルで置換判定位置ＸＲＤＮが非活性レベルなら
ば活性レベルの行デコーダ活性化信号（ＸＤＣＥ０〜Ｘ
ＤＣＥ３）及びセンス活性化信号（ＳＡＥ０〜ＳＡＥ
３）を出力し、置換判定信号ＸＲＤＮが活性レベルなら
ば行デコーダ活性化信号（ＸＤＣＥ０〜ＸＤＣＥ３）を
非活性レベルにすると共に、冗長行エンコード信号ＲＸ
ＤＳをデコードしてこのデコード結果に応じて、対応す
る冗長選択信号（ＸＲＤ０〜ＸＲＤ３）が活性レベルの
とき活性レベルの冗長行選択信号（ＲＸＤＥ０〜ＲＸＤ
Ｅ３）及びセンス活性化信号（ＳＡＥ０〜ＳＡＥ３）を
出力する複数のブロック制御部３−０〜３−３を設け、
冗長行ドライバ３４−０〜３４−３に対応して入力され
る冗長選択信号ＸＲＤ０〜ＸＲＤ３に代えて、冗長行選
択信号ＲＸＤＥ０〜ＲＸＤＥ３を対応して入力するよう
にした点にある。

【００２８】図２に冗長行エンコーダ７の具体的な回路
例と、冗長選択信号ＸＲＤ０〜ＸＲＤ３のうちの１つが
活性レベル（高（Ｈ）レベル）となったときの冗長行エ
ンコード信号ＲＸＤＳのレベルの状態とを示す。

【００２９】この第１の関連技術では、冗長メモリセル
行は４行であるから、その選択信号としての冗長行エン
コード信号ＲＸＤＳは４つの状態を取ることが出来れば
よい。そこで図２（ｂ）に示すように、冗長選択信号Ｘ
ＲＤ０〜ＸＲＤ３のうちの活性レベルのものと冗長行エ
ンコード信号ＲＸＤＳ０，ＲＸＤＳ１とを対応付ける。
この図２（ｂ）の見方は、ＸＲＤ０が活性レベルの
“Ｈ”（高レベル）の時、ＲＸＤＳ０，ＲＸＤＳ１が共
に“Ｌ”（低レベル）という様に見る。図２（ａ）から
分かるように、ＸＲＤ３に対しては論理が取られないの
で、入力行アドレスが全ての置換アドレスプログラム回
路の記憶アドレスと一致しない場合と、ＸＲＤ３が
“Ｈ”の場合は共に、ＲＸＤＳ０，ＲＸＤＳ１が共に
“Ｈ”となる。しかしこれらはＸＲＤＮレベルの
“Ｈ”，“Ｌ”の違いとなって現れるので、ＲＸＤＳの
４つの状態を区別することが可能である。つまり、冗長
行エンコーダ７によってＸＲＤ０〜ＸＲＤ３の２Ｎ乗ビ
ット（この関連技術ではＮ＝２、すなわち４ビット）か
らＲＸＤＳ０，ＲＸＤＳ１のＮビット（２ビット）への
変換が行われる。

【００３０】また、図３（ａ），（ｂ）に、ブロック制
御部３−０，３−３の具体的な回路例を示す。なお、ブ
ロック制御部３−１，３−２については、ブロック制御
部３−０，３−３のデコード部３Ｄ０，３Ｄ３の部分
を、３−１ではＲＸＤＳ０，ＲＸＤＳ１のうちの一方に
インバータを設け、３−２では他方にインバータを設け
た回路とすればよいので省略した。

【００３１】これらブロック制御部３−０〜３−３が従
来のブロック制御部３ｘ−０〜３ｘ−３と相違する点
は、置換判定信号ＸＲＤＮが活性レベル（Ｌレベル）の
とき、冗長行エンコード信号ＲＸＤＳ（ＲＸＤＳ０，Ｒ
ＸＤＳ１）をデコードして冗長行選択信号ＲＸＤＥ０〜
ＲＸＤＥ３を出力する機能を付加した点にある。

【００３２】この第１の関連技術においては、冗長選択
信号ＸＲＤ０〜ＸＲＤ３全てが非活性レベル（Ｌレベ
ル）であれば、置換判定信号ＸＲＤＮはＨレベルの非活
性レベルとなり、図３等から分るように、冗長行選択信
号ＲＸＤＥ０〜ＲＸＤＥ３全てが非活性レベル（Ｌ）と
なり、ブロック選択信号ＢＳＬ０〜ＢＳＬ３のうちの活
性レベル（Ｈ）ものと対応する行デコーダ活性化信号
（例えばＸＤＣＥ０）及びセンス活性化信号（ＳＡＥ
Ｏ）が活性レベル（Ｈ）となってそのブロックのセルア
レイ・ブロック（１０−０）のメモリセル行が選択さ
れ、アクセスされる。

【００３３】冗長選択信号ＸＲＤ０〜ＸＲＤ３のうちに
活性レベルのものがあると、置換判定信号ＸＲＤＮはＬ
レベルの活性レベルとなり、図３等から分るように、行
デコーダ活性化信号ＸＤＣＥ０〜ＸＤＣＥ３全てが非活
性レベル（Ｌ）となり、冗長行エンコード信号ＲＸＤＳ
（ＲＸＤＳ０，ＲＸＤＳ１）がデコードブロック（３Ｄ
０〜３Ｄ３）でデコードされ、このデコード結果によ
り、冗長選択信号ＸＲＤ０〜ＸＲＤ３のうちの活性レベ
ルのものと対応する冗長行選択信号（例えばＲＸＤＥ
０）及びセンス活性化信号（ＳＡＥ０）が活性化レベル
（Ｈ）となってその冗長セルアレイ（１１−０）の冗長
メモリセル行（冗長行）が選択され、アクセスされる。

【００３４】この第１の関連技術においては、セルアレ
イ・ブロック１０−０〜１０−３等の側面に配置され
た、冗長セルアレイ１１−０〜１１−３を選択するため
の信号の配線の数を、従来例の２のＮ乗本（４本）から
Ｎ本（２本）に低減することができ、この第１の関連技
術を実現するために付加された冗長行エンコーダ７及び
ブロック制御部３−０〜３−３のデコーダ部分による面
積の増大は、上記配線の１本当りの占有面積に比べれば
わずかであるので、チップ面積を低減することができ
る。この結果は、大容量化が進展し、冗長メモリセル行
の数が増す程、大となる。

【００３５】冗長メモリセル行の数が多い半導体記憶装
置の場合の本発明の第２の関連技術のブロック図を図４
に、その冗長行エンコーダ７ａの具体的な回路例を図５
に示す。

【００３６】この第２の関連技術では、セルアレイ・ブ
ロック１０ａ−０〜１０ａ−３それぞれと対応する冗長
セルアレイ１１ａ−０〜１１ａ−３それぞれに、４本の
冗長行線ＲＷＬ０〜ＲＷＬ３が設けられ、これら冗長行
線ＲＷＬ０〜ＲＷＬ３それぞれに１行ずつの冗長メモリ
セル行が設けられている。また、これら冗長セルアレイ
１１ａ−０〜１１ａ−３に含まれる１６行の冗長メモリ
セル行と対応して１６の置換アドレスプログラム回路０
−０〜５０−１５が設けられている。

【００３７】そして、置換アドレスプログラム回路５０
−０〜５０−１５からの冗長選択信号ＸＲＤ０〜ＸＲＤ
１５をコード化して４ビットの冗長行エンコード信号Ｒ
ＸＤＳを出力する冗長行エンコーダ７ａを設け、冗長行
エンコード信号ＲＸＤＳのうちの２ビットで冗長セルア
レイ１１ａ−０〜１１ａ−３（４ブロック）のうちの１
つを選択し、他の２ビットで選択された冗長セルアレイ
の４行の冗長メモリセ行のうちの１行を冗長行デコーダ
４２−０〜４２−３で選択する構成となっている。

【００３８】この第２の関連技術における冗長号エンコ
ーダ７ａは、冗長行が１６であるから、その選択信号と
しての冗長行エンコード信号ＲＸＤＳは１６個の状態を
取ることが出来ればよい。そこで図５（ｂ）に示すよう
に、冗長選択信号ＸＲＤ０〜ＸＲＤ１５と冗長行エンコ
ード信号ＲＸＤＳ０〜ＲＸＤ３とを対応付ける。この図
５（ｂ）の見方は、図２（ｂ）の場合と同様である。つ
まり、この冗長行エンコーダ７ａにおいても、冗長選択
信号ＸＲＤ０〜ＸＲＤ１５の１６ビットから冗長行エン
コード信号ＲＸＳ０〜ＲＸＳ３の４ビットへの変換が行
われる。

【００３９】冗長行エンコード信号ＲＸＤＳのうちの２
ビットは、ブロックの選択に使われるためブロック制御
部３−０〜３−３に入力される。また残りの２ビット
は、選択されたブロックの冗長セルアレイ内の冗長行の
選択に使われるため、冗長行デコーダ３２ａ−０〜３２
ａ−３に入力される。ただし、これらの２ビットずつの
組合せは特定のビットである必要はない。

【００４０】なお、この第２の関連技術におけるブロッ
ク制御部３−０〜３−３を図３と同じ回路構成とした場
合の（だだし入力信号が異なる）冗長行デコーダ４２−
０〜４２−３の具体的な回路例を図６に示しておく。

【００４１】このように、冗長メモリセル行の数が多く
なる程、セルアレイ・ブロック等の側面に配置された、
これら冗長メモリセル行を選択するための信号の配線数
を低減する割合が大きくなる。なお、この第２の実施の
形態では冗長メモリセル行の選択を２段階に分けて行っ
ているが、１段で行うこともできる。

【００４２】次に、本発明の実施の形態について図面を
参照して説明する。図７は本発明の第１の実施の形態を
示すブロック図である。

【００４３】この第１の実施の形態は、図２６に示され
た従来の半導体記憶装置の第２の例（以下、第２の従来
例という）に本発明を適用したものである。この第１の
実施の形態が第２の従来例と相違する点は、冗長主行選
択信号ＲＸＤ０〜ＲＸＤ３を、置換アドレスプログラム
回路５０ａ−０〜５０ａ−３及び冗長主行選択回路５１
に近い位置でコード化して冗長主行エンコード信号ＲＸ
ＤＭとして出力する冗長主行エンコーダ９を設け、ブロ
ック制御部３ｘ−０〜３ｘ−３に代えて、対応するブロ
ック選択信号（ＢＳＬ０〜ＢＳＬ３）が活性レベルで置
換判定信号ＸＲＤＮが非活性レベルならば活性レベルの
行デコーダ活性化信号（ＸＤＣＥ０〜ＸＤＣＥ３）及び
センス活性化信号（ＳＡＥ０〜ＳＡＥ３）を出力し、置
換判定信号ＸＲＤＮが活性レベルならば行デコーダ活性
化信号（ＸＤＣＥ０〜ＸＤＣＥ３）を非活性レベルにす
ると共に、冗長主行エンコード信号ＲＸＤＭをデコード
してこの結果に応じて、対応する冗長主行選択信号（Ｒ
ＸＤ０〜ＲＸＤ３）が活性レベルのとき活性レベルの冗
長主行活性化信号（ＲＸＭＥ０〜ＲＸＭＥ３）及びセン
ス活性化信号（ＳＡＥ０〜ＳＡＥ３）を出力するブロッ
ク制御部３−０〜３−３を設け、冗長主行ドライバ２２
−０〜２２−３に対応して入力される冗長主行選択信号
ＲＸＤ０〜ＲＸＤ３に代えて、冗長主行活性化信号ＲＸ
ＭＥ０〜ＲＸＭＥ３を対応して入力するようにした点に
ある。

【００４４】図８に冗長主行エンコーダ９の具体的な回
路例と、冗長主行選択信号ＲＸＤ０〜ＲＸＤ３のうちの
１つが活性レベル（Ｈ）となったときの冗長主行エンコ
ード信号ＲＸＤＭ０，ＲＸＤＭ１のレベルの状態とを示
す。この冗長主行エンコータ９は、入出力信号が異なる
が、回路構成は冗長行エンコーダ７と同一である。ま
た、ブロック制御部３−０〜３−３も具体的な回路構成
は図３に示されたものと同じであるが、入力される信号
を冗長行エンコード信号ＲＸＤＳ０，ＲＸＤＳ１に代え
て冗長主行エンコードシンゴーＲＸＤＭ０，ＲＸＤＭ１
とし、出力される信号を、冗長行選択信号ＲＸＤＥ０〜
ＲＸＤＥ３に代えて冗長主行活性化信号ＲＸＭＥ０〜Ｒ
ＸＭＥ３とした点が異なる。

【００４５】この第１の実施の形態においては、セルア
レイ・ブロック１０ｂ−０〜１０ｂ３等の側面に配置さ
れた、冗長主行線ＲＭＷを選択するための信号の配線数
を、従来例の２のＮ乗本（４本）からＮ本（２本）に低
減することができ、第１の関連技術と同様に、チップ面
積を低減することができ、また、この効果は冗長主行線
の数が多い程大となる。

【００４６】図９は本発明の第２の実施の形態の主要部
分を示すブロック図である。

【００４７】この第２の実施の形態が第２の従来例と相
違する点は、第２の従来例では副行デコーダ４によって
複数のセルアレイ・ブロック１０ｂ−０〜１０ｂ−３，
冗長セルアレイ１１ｂ−０〜１１ｂ−３の選択された主
行線ＭＷＬ，冗長主行線ＲＭＷと対応する副行（ＳＷＬ
０〜ＳＷＬ３），冗長副行（ＲＳＷ０〜ＲＳＷ３）のう
ちの１行を選択するようになっているのに対し、この第
２の実施の形態では、副行デコーダ４に代えて、セルア
レイ・ブロックの副行を選択する副行デコーダ４ａと、
冗長セルアレイの冗長副行を選択する冗長副行デコーダ
６２とに分けて別々に設け、副行デコーダ４ａを、置換
判定信号ＸＲＤＮが非活性レベルのとき行アドレス信号
ＸＡの下位ビットＸＡ０，ＸＡ１により４行の副行（Ｓ
ＷＬ０〜ＳＷＬ３）のうちの１行を選択する回路とし、
また、冗長副行の選択は、１本の冗長主行線ＲＭＷと対
応する４本の冗長副行のうちの２行ずつの組を、冗長選
択信号ＸＲＤ０〜ＸＲＤ７に従って選択する冗長副行組
選択回路６０を設け、この冗長副行組選択回路６０で選
択された組の２行のうちの１行を、冗長副行デコーダ６
２によって行アドレス信号ＸＡの最下位ビットＸＡ０で
選択するようとした点にある。

【００４８】図１０（ａ），（ｂ）は、冗長副行組選択
回路６０の具体的な回路側を示す回路図及び、活性レベ
ルの冗長選択信号ＸＲＤ０〜ＸＲＤ７に対する冗長副行
組選択信号ＲＳＳ０，ＲＳＳ１のレベル，選択される冗
長主行線の関係を示す図である。

【００４９】この第２の実施の形態の置換アドレスプロ
グラム回路５０ａ−０〜５０ａ−７は、第２の従来例で
説明したように、行アドレス信号ＸＡの構成ビットのう
ちの最下位ビットＸＡ０は入力されていない。そのた
め、置換アドレスプログラム回路１台当たり、ＸＡの違
い（ＸＡ０＝“Ｈ”あるいは“Ｌ”）の２つの行アドレ
ス、すなわち２本の副行線ＳＷＬが置換対象となる。例
えば、ＳＷＬ０，ＳＷＬ１の組、ＳＷＬ２，ＳＷ３の組
が置換対象となる。この時、置換先の冗長副行（ＲＳ
Ｗ）の組の選択を副行線ＳＷＬの組とは独立にするよう
にし、例えば図１０（ｂ）に示すように、活性レベルの
冗長選択信号ＸＲＤ０〜ＸＲＤ７と冗長副行組選択信号
ＲＳＳ０，ＲＳＳ１とを対応づける。また、副行デコー
ダ４ａ及び冗長副行デコーダ６２の具体的な回路例をそ
れぞれ図１１，図１２に示す。第２の従来例のものと同
一であるが、入力される信号が、副行選択信号ＳＷＤＳ
０〜ＳＷＤＳ３に代って、冗長副行選択信号ＲＳＷＳ０
〜ＲＳＷＳ３となっている。

【００５０】この第２の実施の形態では、セルアレイ・
ブロック１０ｂ−０〜１０ｂ−３中の欠陥行を、これら
セルアレイ・ブロックとは無関係に置換することがで
き、しかも、副行線２本１組、例えばＳＷＬ０，ＳＷＬ
１）に対する置換対象は、冗長副行線２本ずつの組の何
れでもよいので、置換の自由度を第２の従来例の２倍に
上げることができ、その分、チップの歩留りを上げるこ
とができる。

【００５１】図１３は本発明の第３の実施の形態を示す
ブロック図である。

【００５２】この第３の実施の形態は、第２の実施の形
態における副行デコーダ４ａと冗長副行デコーダ６２と
を一体化すると共に、これらデコーダの出力の副行選択
信号ＳＷＤＳ０〜ＳＷＤＳ３及び冗長副行選択信号ＲＳ
ＷＳ０〜ＲＳＷＳ３を共用の信号出力端から出力するよ
うにして副行／冗長副行デコーダ６１とし、第２の実施
の形態では副行選択信号ＳＷＤＳ０〜ＳＷＤＳ３と冗長
副行選択信号ＲＳＷＳ０〜ＲＳＷＳ３とを別々の配線で
伝達したものを、これら信号で配線を共用するようにし
たものである。副行／冗長副行デコーダ６１の具体的な
回路例を図１４に示す。

【００５３】置換判定信号ＸＲＤＮが非活性（Ｈ）レベ
ルの場合、冗長選択信号ＸＲＤ０〜ＸＲＤ７は全てＬレ
ベルであるので、冗長副行組選択信号ＲＳＳ０，ＲＳＳ
１は共にＬレベルとなっている。従って、冗長副行組選
択信号ＲＳＳ０，ＲＳＳ１が入力される４個のＮＡＮＤ
ゲートＧ６１ｂの出力は全てＨレベルとなる。また、行
アドレス信号のビットＸＡ０，ＸＡ１が入力される４個
のＮＡＮＤゲートＧ６１ａの出力は、これらビットＸＡ
０，ＸＡ１に応じてそのうちの１つがＬレベルとなり、
このＬレベル出力が入力されるＮＡＮＤゲートＧ６１ｃ
の出力が接続される、副行選択信号ＳＷＤＳ０〜ＳＷＤ
Ｓ３のうちの１つがＨレベルとなる。そして、主行デコ
ーダ２０−０〜２０−３によって活性化レベルとなって
いる１つの主行線と対応する副行線ＳＷＬ０〜ＳＷＬ３
のうちの１本と対応する副行（メモリセル行）が選択さ
れる。このとき冗長主行選択信号ＲＸＤ０〜ＲＸＤ３は
全て非活性レベルであるので、冗長副行ドライバ３２−
０〜３２−３に副行選択信号ＳＷＤＳ０〜ＳＷＤＳ３が
入力されても、冗長副行（冗長メモリセル行）が選択さ
れることはない。

【００５４】置換判定信号ＸＲＤＮが活性レベル（Ｌ）
の場合、個のＮＡＮＤゲートＧ６１ａの出力は全てＨレ
ベルとなる。また、行アドレス信号のビットＸＡ０及び
その反転信号、並びに自副行組選択信号ＲＳＳ０，ＲＳ
Ｓ１が入力される４個のＮＡＮＤゲートＧ６１ｂのうち
の１つの出力が、これら入力信号に応じてＬレベルとな
り、この出力が入力されるＮＡＮＤゲートＧ６１ｃに接
続される。冗長副行選択信号ＲＳＷＳ０〜ＲＳＷＳ３の
うちの１つがＨレベルとなる。そして、冗長主行選択信
号ＲＸＤ０〜ＲＸＤ３のうちの活性レベルの信号と対応
する冗長副行ドライバ（３２−０〜３２−３のうちの１
つ、例えば３２−３）によって、この冗長副行ドライバ
と対応する冗長セルアレイ（１１ｂ−３）のＨレベルの
冗長副行選択信号（ＲＳＷＳ０〜ＲＳＷＳ３のうちの１
つ、例えばＲＳＷＳ０）と対応する冗長副行線（ＲＳＷ
０）と接続する冗長メモリセル行が選択される。このと
き、副行ドライバ３０−０〜３０−３にも冗長副行選択
信号ＲＳＷＳ０〜ＲＳＷＳ３が入力されるが、置換判定
信号ＸＲＤＮが活性レベルのＬレベルとなっているの
で、行デコーダ活性化信号ＸＤＣＥ０〜ＸＤＣＥ３は全
て非活性レベル（Ｌ）であるので、セルアレイブロック
１０ｂ−０〜１０ｂ−３のメモリセル行が選択されるこ
とはない。

【００５５】この第３の実施の形態では、副行及び冗長
副行を選択するための信号配線数を、第２の実施の形態
の半分に低減することができ、その分チップ面積を小さ
くすることができる。すなわち、第２の従来例に比べ、
チップ面積を増大させることなく置換の自由度を上げる
ことができる。

【００５６】図１５は本発明の第４の実施の形態を示す
ブロック図である。

【００５７】この第４の実施の形態が前述の第２の実施
の形態と相違する点は、第２の実施の形態の冗長副行組
選択回路６０が２ビットの冗長副行組選択信号ＲＳＳ
０，ＲＳＳ１を発生する回路であるのに対し第４の実施
の形態の冗長副行組選択回路６０ａは１ビットの冗長副
行組選択信号ＲＳＳ１を出力する回路とし、冗長副行デ
コーダを、この冗長副行組選択信号ＲＳＳ１と行アドレ
ス信号ＸＡのうちの最下位ビットＸＡ０と置換判定信号
ＸＲＤＮとに従って冗長副行選択信号ＲＳＷＳ（ＲＳＷ
Ｓ０〜ＲＳＷＳ３）を発生する回路として６２ａとした
点にある。

【００５８】冗長副行組選択回路６０ａの具体的な回路
例及びその入出力信号のレベル関係を示す図を図１６
（ａ），（ｂ）に、冗長副行デコーダ６２ａの具体的な
回路例を図１７に示す。

【００５９】第３，第４の実施の形態においては、冗長
副行（冗長メモリセル行）の組は２つであるので、これ
らの組を選択する冗長副行組選択信号は２つの状態を取
ることができればよい。そこで、図１６（ｂ）に示すよ
うに、活性レベルの冗長選選択信号ＸＲＤ０〜ＸＲＤ７
と１ビットの冗長副行組選択信号ＲＳＳ１のレベルとを
対応付ける。図１６（ａ）から分かるように、ＸＲＤ
０，ＸＲＤ２，ＸＲＤ４，ＸＲＤ６に対して論理が取ら
れないので、入力行アドレスが全ての置換アドレスプロ
グラム５０ａ−０〜５０ａ−７の記憶アドレスと一致し
ない場合と、ＸＲＤ０，ＸＲＤ２，ＸＲＤ４，ＸＲＤ６
のいずれかかＨレベルの場合は共に、ＲＳＳ１がＬレベ
ルとなる。しかし、これらは置換判定信号ＸＲＤＮのＨ
レベル，Ｌレベルの違いとなって現れるのでＲＳＳ１の
２つの状態を区別することが可能である。今、置換アド
レスプログラム回路５０ａ−０〜５０ａ−７に入力され
ない行アドレス信号ＸＡのビットの数をＮ（Ｎは０以上
の整数）、各冗長主行線に接続される冗長副行の数を２
のＡ乗（ＡはＮ以上の整数）と仮定する。このとき、１
台の置換アドレスプログラム回路当たりの２のＮ乗の冗
長副行が置換対象となるため、冗長副行の組は２の（Ａ
−Ｎ）乗個できる。そのため、冗長副行エンコーダ６２
ａでは、複数の冗長選択信号ＸＲＤの配線が（Ａ−Ｎ）
ビットの冗長副行組選択信号へ変換される。つまり、こ
の第４の実施の形態においては、Ａ＝２，Ｎ＝１である
から、８本の冗長選択信号ＸＲＤの配線が１本の冗長副
行組選択信号へ変換されることになる。

【００６０】冗長副行デコーダ６２ａでは、置換判定信
号ＸＲＤＮが非活性レベル（Ｈ）であれば冗長副行選択
信号ＲＳＷＳ０〜ＲＳＷＳ３全てを非活性レベル（Ｌ）
とし、置換判定信号ＸＲＤＮが活性レベル（Ｌ）冗長副
行組選択信号ＲＳＳ１と行アドレス信号の最下位ビット
ＸＡ０とに従って、（デコードして）冗長副行選択信号
ＲＳＷＳ０〜ＲＳＷＳ３のうちの１つを活性レベル
（Ｈ）とする。

【００６１】図１８は本発明の第５の実施の形態を示す
ブロック図である。

【００６２】この第５の実施の形態は、第４の実施の形
態における副行デコーダ４ａと冗長副行デコーダ６２ａ
とを一体化すると共に、これらデコーダの出力の副行選
択信号ＳＷＤＳ０〜ＳＷＤＳ３及び冗長副行選択信号Ｒ
ＳＷＳ０〜ＲＳＷＳ３を共用の信号出力端から出力する
ようにして副行／冗長副行デコーダ６１ａとし、副行選
択信号ＳＷＤＳ０〜ＳＷＤＳ３及び冗長副行選択信号Ｒ
ＳＷＳ０〜ＲＳＷＳ３を共用の配線で伝達するようにし
たものである。

【００６３】図１９に副行／冗長副行デコーダ６１ａの
具体的な回路例を示す。

【００６４】置換判定信号ＸＲＤＮが非活性レベル
（Ｈ）の場合、４つのＮＡＮＤゲートＧ６１ｄの出力は
全てＨレベルとなる。一方、行アドレス信号のビットＸ
Ａ０，ＸＡ１に応じて４つのＮＡＮＤゲートＧ６１ａの
内の一つの出力がＬレベルとなり、それが入力されるＮ
ＡＮＤゲートＧ６１ｃに接続される副行選択信号ＳＷＤ
ＳがＨレベルとなる。そして、この副行選択信号ＳＷＤ
Ｓに対応する副行線のメモリセル行が選択される。

【００６５】逆に置換判定信号ＸＲＤＮがＬレベルの場
合、４つのＮＡＮＤゲートＧ６１ａの出力は全てＨレベ
ルとなる。一方、行アドレス信号のビットＸＡ０のレベ
ル（Ｈ／Ｌ）とＲＳＳ１のレベルのレベルに応じて４つ
のＮＡＮＤゲートＧ６１ｄの内の一つの出力がＬレベル
となり、これが入力されるＮＡＮＤゲートＧ６１ｃに接
続する冗長副行選択信号ＲＳＷＳがＨレベルとなり、こ
の信号と対応する冗長メモリセル行が選択される。

【００６６】この第５の実施の形態では、副行及び冗長
副行を選択するための信号配線数を第４の実施の形態の
半分に提言することができ、その分チップ面積を小さく
することができる。すなわち、第２の従来例に比べチッ
プ面積を増大させることなく置換の自由度を上げること
ができる。

【００６７】なお、第４，第５の実施の形態において、
冗長副行組選択回路６０ａに入力される冗長選択信号Ｘ
ＲＤ０，ＸＲＤ２，ＸＲＤ４，ＸＲＤ６の信号配線は省
略することができる。

【００６８】図２０は本発明の第６の実施の形態を示す
ブロック図である。

【００６９】この第６の実施の形態は、前述した第１の
実施の形態と第５の実施の形態とを組合せたものであ
る。

【００７０】この第６の実施の形態においては、セルア
レイ・ブロック１０ｂ−０〜１０ｂ−３等の側面に配置
された、冗長主行線ＲＭＷを選択するための信号配線数
を低減してチップ面積を小さくすることができ、かつ、
チップ面積を増大させることなく置換の自由度の上げる
ことができる。

【００７１】第６の実施の形態においては、第１の実施
の形態と第５の実施の形態とを組合せたものとしたが、
第１の実施の形態と第３の実施の形態とを組合せること
もでき、この場合にも、第６の実施の形態と同様の効果
がある。また、第１の実施の形態と第２及び第４の実施
の形態のうちの一方とを組合せることもできるが、この
場合、副行選択信号ＳＷＤＳと冗長副行選択信号ＲＳＷ
Ｓとが別々の配線で伝達されるので、その分、第６の実
施の形態等よりチップ面積が増大する。

【００７２】また、第１の実施の形態等においても、置
換判定回路５２を、通常のＮＯＲゲートＧＴＤによる回
路としたが、図２１に示すように、ワイヤード型の論理
回路とすることができる。同様に、第１の実施の形態に
おける冗長行エンコーダ７、第１の実施の形態等におけ
る冗長主行エンコーダ９は通常のＮＯＲゲートによる回
路構成となっているが、図２２に示すように、ワイヤー
ド型の論理回路とすることができる。

【００７３】図２１，図２２の回路において、節点ＰＲ
Ｅ５２，ＰＲＥ９ａ，ＰＲＥ９ｂは、行選択動作が非活
性状態の時にプリチャージ信号ＸＰＲＥがＬレベルとな
ることにより、Ｐチャンネル・トランジスタＴｐ５２
ａ，Ｔｐ９ａ，Ｔｐ９ｃがオンするため、Ｈレベルにプ
リチャージされている。そして行選択動作が活性化状態
になると、プリチャージ信号ＸＰＲＥがＨレベルとな
り、Ｐチャンネル・トランジスタＴｐ５２ａ，Ｔｐ９
ａ，Ｔｐ９ｃがオンしてプリチャージが終了する。な
お、Ｐチャンネル・トランジスタＴｐ５２ｂ，Ｔｐ９
ｂ，Ｔｐ９ｄは、節点ＰＲＥ５２，ＰＲＥ９ａ，ＰＲＥ
９ｂのフローティング防止のためであり、電流駆動能力
はＮチャンネル・トランジスタＴｎ５２ａ，Ｔｎ９ａ等
に比べて十分小さくて良い。

【００７４】その後、行アドレス信号ＸＡが置換アドレ
ス・ブロックの数、主行線に対する副行線，副行（メモ
リセル行）の数、冗長セルアレイの数、１つの冗長セル
アレイに含まれる冗長主行線の数及び１本の冗長主行線
に対する冗長副行線，冗長副行（冗長メモリセル行）の
数、置換アドレスプログラム回路の数等は一例であっ
て、これに限定されるものではなく、任意に設定するこ
とができる。

【００７５】また、これら実施の形態では、行単位で置
換が行なわれる場合について説明したが、列単位で置換
が行なわれる場合についても同様に本発明を適用するこ
とができる。

【００７６】

【発明の効果】以上説明したように本発明は、冗長選択
信号，冗長主行選択信号をコード化して、複数のセルア
レイ・ブロック等の側面に配置された、冗長行（列），
冗長主行（列）を選択するための信号の配線数を低減す
る構成としたので、チップ面積を小さくすることがで
き、かつ、大容量化が進展しても、チップ面積が増大す
るのを抑えることができ、また、複数のセルアレイ・ブ
ロック中の欠陥メモリセル行（列）を、これらセルアレ
イ・ブロックとは無関係に冗長メモリセル行（列）と置
換できる構成としたので、置換の自由度を増大させてチ
ップの歩留りを上げることができる効果がある。

【図面の簡単な説明】

【図１】本発明と密接に関連した第１の関連技術を示す
ブロック図である。

【図２】図１に示された関連技術の冗長行エンコーダの
具体的な回路例を示す回路図及びその入出力信号のレベ
ル関係を示す図である。

【図３】図１に示された関連技術のブロック制御部の具
体的な回路例を示す回路図である。

【図４】本発明と密接に関連した第２の関連技術を示す
ブロック図である。

【図５】図４に示された関連技術の冗長行エンコーダの
具体的な回路例を示す回路図及びその入出力信号のレベ
ル関係を示す図である。

【図６】図４に示された関連技術の冗長行デコーダの具
体的な回路例を示す回路図である。

【図７】本発明の第１の実施の形態を示すブロック図で
ある。

【図８】図７に示された実施の形態の冗長主行エンコー
ダの具体的な回路例を示す回路図及びその入出力信号の
レベル関係を示す図である。

【図９】本発明の第２の実施の形態を示すブロック図で
ある。

【図１０】図９に示された実施の形態の冗長副行組選択
回路の具体的な回路例を示す回路図及びその入出力信号
のレベル関係を示す図である。

【図１１】図９に示された実施の形態の副行デコーダの
具体的な回路例を示す回路図である。

【図１２】図９に示された実施の形態の冗長副行デコー
ダの具体的な回路例を示す回路図である。

【図１３】本発明の第３の実施の形態を示すブロック図
である。

【図１４】図１３に示された実施の形態の副行／冗長副
行デコーダの具体的な回路例を示す回路図である。

【図１５】本発明の第４の実施の形態を示すブロック図
である。

【図１６】図１５に示された実施の形態の冗長副行組選
択回路の具体的な回路例を示す回路図及びその入出力信
号のレベル関係を示す図である。

【図１７】図１５に示された実施の形態の冗長副行デコ
ーダの具体的な回路例を示す回路図である。

【図１８】本発明の第５の実施の形態を示すブロック図
である。

【図１９】図１８に示された実施の形態の副行／冗長副
行デコーダの具体的な回路例を示す回路図である。

【図２０】本発明の第６の実施の形態を示すブロック図
である。

【図２１】本発明の実施の形態における置換判定回路の
変形例を示す回路図である。

【図２２】本発明の実施の形態における冗長主行デコー
ダの変形例を示す回路図である。

【図２３】従来の半導体記憶装置の第１の例を示すブロ
ック図である。

【図２４】図２３に示された半導体記憶装置の置換アド
レスプログラム回路の具体的な回路例を示す回路図であ
る。

【図２５】図２３に示された半導体記憶装置のブロック
制御部の具体的な回路例を示す回路図である。

【図２６】従来の半導体記憶装置の第２例のブロック図
である。

【図２７】図２６に示された半導体記憶装置の置換アド
レスプログラム回路の具体的な回路例を示す回路図であ
る。

【図２８】図２６に示された半導体記憶装置のブロック
制御部の具体的な回路例を示す図である。

【図２９】図２６に示された半導体記憶装置の冗長副行
ドライバの具体的な回路例を示す回路図である。

【符号の説明】

１，１ａ行プリデコーダ２ブロックセレクタ３−０〜３−３，３ｘ−０〜３ｘ−３ブロック制御
部４，４ａ副行デコーダ５列デコーダ６−０〜６−３センス増幅部７，７ａ冗長行エンコーダ８主行プリデコーダ９，９ａ冗長主行エンコーダ１０−０〜１０−３，１０ａ−０〜１０ａ−３，１０ｂ
−０〜１０ｂ−３セルアレイ・ブロック１１−０〜１１−３，１１ａ−０〜１１ａ−３，１１ｂ
−０〜１１ｂ−３冗長セルアレイ２０−０〜２０−３主行デコーダ２２−０〜２２−３冗長主行ドライバ３０−０〜３０−３副行ドライバ３２−０〜３２−３冗長副行ドライバ３４−０〜３４−３冗長行ドライバ４０−０〜４０−３行デコーダ４２−０〜４２−３冗長行デコーダ５０−０〜０−１５，５０ａ−０〜５０ａ−７置換
アドレスプログラム回路５１冗長主行選択回路５２，５２ａ，５２ｂ置換判定回路６０，６０ａ冗長副行組選択回路６１，６１ａ副行／冗長副行デコーダ６２，６２ａ冗長副行デコーダ

Claims

(57)【特許請求の範囲】

【請求項１】行アドレス信号の第１，第２のビット群
に対応して複数の主行線，副行線の１つがそれぞれ選択
され且つ前記各主行線に対し複数組ずつ配置されたメモ
リセル行の１つが選択される複数のメモリセルアレイブ
ロックと、これら複数のメモリセルアレイブロック中に
欠陥メモリセル行が存在するときこの欠陥メモリセル行
のアドレスを予め記憶しこの記憶されたアドレスと前記
行アドレス信号のアドレス値とが一致したとき活性レベ
ルの冗長選択信号をそれぞれ出力する複数の置換アドレ
スプログラム回路と、前記複数の冗長選択信号に対応し
て複数の冗長主行線の１つが選択され且つ前記各冗長主
行線に対し複数組ずつ配置された冗長メモリセル行の１
つが選択される複数の冗長メモリセルアレイとを有する
半導体記憶装置において、前記複数の置換アドレスプログラム回路に近い位置で前
記複数の冗長選択信号をコード化して前記各冗長主行線
の１つを選択するための冗長主行選択エンコード信号を
出力する冗長主行エンコーダと、前記複数の冗長選択信号の１つが活性レベルであるとき
前記複数のメモリセルアレイブロックのメモリセル行の
選択を禁止すると共に前記冗長主行選択エンコード信号
をデコードし前記各冗長主行線の１つを選択し且つ前記
各冗長主行線に対し複数組ずつ配置された冗長メモリセ
ル行の１つを選択する置換制御を行う置換制御部とを備
えることを特徴とする半導体記憶装置。
【請求項２】前記複数の置換アドレスプログラム回路
それぞれが、前記行アドレス信号の一部ビットである所
定のビット以外のビットを前記欠陥メモリセル行のアド
レスとして予め記憶し、前記置換制御部が、前記各冗長主行線に対し複数組ずつ
配置された冗長メモリセル行の１つを前記複数の冗長選
択信号および前記所定のビットに対応して選択する置換
制御を行う置換制御回路を有することを特徴とする請求
項１に記載の半導体記憶装置。
【請求項３】前記置換制御回路が、前記各冗長主行線
に対し複数組ずつ配置された冗長メモリセル行を更に複
数グループ化した複数の冗長副行組の１つを選択するた
めの冗長副行組選択信号を前記複数の冗長選択信号に対
応して発生する冗長副行組選択回路と、前記冗長副行組選択信号および前記所定のビットをデコ
ードし前記各冗長主行線に対し複数組ずつ配置された冗
長メモリセル行の１つをそれぞれ選択するための信号を
発生する冗長副行デコーダとを備える、請求項２に記載
の半導体記憶装置。
【請求項４】前記置換制御回路が、前記各冗長主行線
に対し複数組ずつ配置された冗長メモリセル行を更に複
数グループ化した複数の冗長副行組の１つを選択するた
めの冗長副行組選択信号を前記複数の冗長選択信号に対
応して発生する冗長副行組選択回路と、前記複数の冗長選択信号が全て不活性レベルであるとき
前記第２のビット群をデコードし前記各主行線に対し複
数組ずつ配置されたメモリセル行の１つをそれぞれ選択
し且つ前記複数の冗長選択信号の１つが活性レベルであ
るとき前記冗長副行組選択信号および前記所定のビット
をデコードし前記各冗長主行線に対し複数組ずつ配置さ
れた冗長メモリセル行の１つをそれぞれ選択するための
信号を発生する副行／冗長副行デコーダとを備える、請
求項２に記載の半導体記憶装置。