KR970077639A - 리던던트 메모리 셀을 구비한 반도체 메모리 디바이스 - Google Patents
리던던트 메모리 셀을 구비한 반도체 메모리 디바이스 Download PDFInfo
- Publication number
- KR970077639A KR970077639A KR1019970022161A KR19970022161A KR970077639A KR 970077639 A KR970077639 A KR 970077639A KR 1019970022161 A KR1019970022161 A KR 1019970022161A KR 19970022161 A KR19970022161 A KR 19970022161A KR 970077639 A KR970077639 A KR 970077639A
- Authority
- KR
- South Korea
- Prior art keywords
- redundant
- memory cell
- selection
- selecting
- circuit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
다수의 메모리 셀 블록(1-0,1-1,…)과 각 어레이가 이 메모리 셀 블록 중 어느 하나에 대응하는 다수의 리던던트 메모리 셀 어레이(2-0,2-1,…,2'-0,2'-1,…)를 포함하는 반도체 메모리 디바이스에서, 제1선택회로(7″-0,7″-1,…)는 메모리 셀 블록으로부터 메모리 셀을 선택한다. 또한, 리던던트 선택 신호 발생 회로(5-0,5-1,…,5′-0,5′-1,…)는 리던던트 메모리 셀 어레이에 대한 리던던트 선택 신호(XRD0,XRD1,…)를 발생시키고, 리던던트 선택 신호 인코더(21,22)는 리던던트 선택 신호를 리던던트 인코드 신호(RXDS0,RXDS1,…)로 인코딩시킨다. 제2선택 회로(7″-0,7″-1,…,10″-0,10″-1,…)는 리던던트 인코드 신호를 디코딩하여 리던던트 메모리 셀 어레이로부터 리던던트 메모리 셀을 선택한다. 또한, 리던던트 선택 신호 중 어느 하나가 발생되면, 작동 중지 회로(6)가 제1선택 회로의 작동을 중지시킨다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제9도는 본 발명에 따른 반도체 메모리 디바이스의 제1실시예를 도시한 블럭 회로도, 제10A도는 제9도의 리던던트 행 인코더의 회로도, 제10B도는 제10A도의 리던던트 행 인코더의 입력과 출력 간의 관계를 나타낸 테이블도, 제11A도, 제11B도, 11C도, 및 제11D도는 제9도의 블록 제어 회로의 회로도, 제12도는 본 발명에 따른 반도체 메모리 디바이스의 제2실시예를 도시한 블럭 회로도.
Claims (11)
- 다수의 메모리 셀 블럭(1-0,1-1,…), 각 어레이가 상기 메모리 셀 블록 중 어느 하나에 대응하는 다수의 리던던트 메모리 셀 어레이(2-0,2-1,…,2′-0,2′-1,…), 상기 메모리 셀 블록에 접속되어 상기 메모리 셀 블록으로부터 메모리 셀을 선택하기 위한 제1선택 수단(7″-0,7″-1,…), 상기 리던던트 메모리 셀 어레이에 대한 리던던트 선택 신호(XRD0,XRD1,…)를 발생시키기 위한 리던던트 선택 신호 발생 수단(5-0,5-1,…,5′-0,5′-1,…), 상기 리던던트 신호 발생 수단에 접속되어 상기 리던던트 선택 신호를 리던던트 인코드 신호(RXDS0,RXDS1,…)로 인코딩하기 위한 리던던트 선택 신호 인코더(21,22), 상기 리던던트 선택 신호 인코더에 접속되어 상기 리던던트 인코드 신호를 디코딩시켜 상기 리던던트 메모리 셀 어레이로부터 리던던트 메모리 셀을 선택하기 위한 제2선택 수단(7″-0,7″-2,…,10″-0,10″-1,…), 및 상기 리던던트 선택 신호 발생수단과 상기 제1선택 수단 간에 접속되어 상기 리던던트 선택 신호 중 어느 하나가 발생될 때에 상기 제1선택 수단의 작동을 중지시키기 위한 작동 중지 수단(6)을 포함하는 반도체 메모리 디바이스.
- 각 블록이 다수의 메모리 셀 행을 포함하는 다수의 메모리 셀 블록(1-0,1-1,…), 다수의 리던던트 메모리 셀 행, 상기 메모리 셀 블록에 접속되어 상기 메모리 셀 블록으로부터 상기 메모리 셀 행 중 어느 하나를 선택하기 위한 다수의 제1행 선택 수단(7″-0,7″-1,…,8-0,8-1,…), 각 신호가 상기 리던던트 메모리 행 중 어느 하나를 선택하는 리던던트 선택 신호(XRD0,XRD1,…)를 발생시키기 위한 리던던트 선택 신호 발생 회로(5-0,5-1,…), 상기 리던던트 선택 신호 발생 회로에 접속되어 상기 리던던트 선택 신호를 리던던트 인코드 신호(RXDS0,RXDS1,…)로 인코딩시키기 위한 리던던트 선택 신호 인코더(21,22), 상기 리던던트 선택 신호 인코더와 상기 리던던트 메모리 셀 행 간에 접속되어 상기 리던던트 인코드 신호를 디코딩하여 상기 리던던트 메모리 셀 행 중 어느 하나를 선택하기 위한 다수의 제2행 선택 수단(7″-0,7″-1,…,10″-0,10″-1,…), 및 상기 리던던트 선택 신호 발생 수단과 상기 제1행 선택 수단 간에 접속되어 상기 리던던트 선택 신호 중 어느 하나가 발생될 때에 상기 제1행 선택 수단의 작동을 중지시키기 위한 작동 중지 회로(6)를 포함하는 반도체 메모리 디바이스.
- 제2항에 있어서, 상기 리던던트 메모리 셀이 다수의 그룹으로 분할되고, 각 그룹은 주 워드 라인(RMW) 중 어느 하나에 접속되고, 상기 제2행 선택 수단이, 상기 주 워드 라인 중 어느 하나를 선택하기 위한 수단(7″-0,7″-1,…,10′-0,10′-1,…), 및 상기 그룹 각각 내의 상기 리던던트 메모리 셀 행 중 어느 하나를 선택하기 위한 수단(12)을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 각 블록이 다수의 제1그룹으로 분할된 다수의 메모리 셀 행을 포함하는 다수의 메모리 셀 블록(1′-0,1′-1,…), 각 라인이 상기 메모리 셀 행의 상기 제1그룹 중 어느 하나에 접속된 다수의 주 워드 라인(MWL), 상기 메모리 셀 블록에 접속되어 행 어드레스(XA)의 제1부분(XA2,…,XA(N-1))에 따라서 상기 주 워드 라인 중 어느 하나를 선택하기 위한 다수의 주 워드 라인 선택 수단(7″-0,7″-1,…,8′-0,8′-1,…), 상기 메모리 셀 블록에 접속되어 상기 행 어드레스의 제2부분(XA0,XA1)에 따라서 상기 메모리 셀 행의 상기 제1그룹 각각 내의 어느 한 메모리 셀 행을 선택하기 위한 부 워드 라인 선택 수단(12A,13-0,13-1,…) 다수의 제2그룹으로 분할된 다수의 리던던트 메모리 셀 행, 각 라인이 리던던트 메모리 셀 행의 상기 제2그룹 중 어느 하나에 접속된 다수의 리던던트 주 워드 라인(RMW), 각 신호가 리던던트 메모리 셀 행의 상기 제2그룹 중 어느 하나를 선택하는 리던던트 선택 신호(XRD0,XRD1,…)를 발생시키며, 각 회로가 상기 행 어드레스의 제3부분(XA1,XA2,…,XA(N-1))을 저장하기 위한 다수의 리던던트 선택 신호 발생 회로(5′-0,5′-1,…,G0,G1,…), 상기 리던던트 선택 신호 발생 회로와 상기 리던던트 주 워드 라인 간에 접속되어 상기 리던던트 선택 신호에 따라서 상기 리던던트 주 워드 라인 중 어느 하나를 선택하기 위한 다수의 리던던트 주 워드 라인 선택 수단(7″-0,7″-1,…,10′-0,10′-1,…), 상기 리던던트 선택 신호 발생 회로에 접속되어 한 그룹의 선택 신호(RSS0,RSS1)를 발생시키기 위한 리던던트 메모리 셀 행 그룹 선택 회로(23), 상기 리던던트 메모리 셀 행 그룹 선택 회로에 접속되어 상기 한 그룹의 선택 신호와 상기 행 어드레스의 상기 제3부분(XA0)에 따라서 리던던트 메모리 셀 행의 상기 제2그룹 각각 내의 하나의 리던던트 메모리 셀 행을 선택하기 위한 리던던트 부 워드 라인 선택 회로(12B), 및 상기 리던던트 선택 신호 발생 회로와 상기 주 워드 라인 선택 수단 간에 접속되어 상기 리던던트 선택 신호 중 어느 하나가 발생될 때에 상기 주 워드 라인 선택 수단의 작동을 중지시키기 위한 작동 중지 회로(6)를 포함하는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 리던던트 선택 신호 발생 회로와 상기 리던던트 주 워드 라인 선택 수단 간에 접속되어 상기 리던던트 선택 신호를 리던던트 인코드 신호(RXDM0,RXDM1)로 인코딩시키기 위한 리던던트 선택 신호 인코더(21)를 포함하며 상기 리던던트 주 워드 라인 선택 수단이 상기 리던던트 인코드 신호를 디코딩시키기 위한 수단을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 부 워드 라인 선택 수단과 상기 리던던트 부 워드 라인 선택 수단이 상기 작동 중지 회로의 출력에 따라서 동작하는 단일 회로(12′)로 조합되는 것을 특징으로 하는 반도체 메모리 디바이스.
- 각 블록이 다수의 메모리 셀 열을 포함하는 다수의 메모리 셀 블럭, 다수의 리던던트 메모리 셀 열, 상기 메모리 셀 블럭에 접속되어 상기 메모리 셀 블럭으로부터 상기 메모리 셀 열 중 어느 하나를 선택하기 위한 다수의 제1열 선택 수단, 각 신호가 상기 리던던트 메모리 열 중 어느 하나를 선택하는 리던던트 선택 신호를 발생시키기 위한 리던던트 선택 신호 발생 회로, 상기 리던던트 선택 신호 발생 회로에 접속되어 상기 리던던트선택 신호를 리던던트 인코드 신호로 인코딩시키기 위한 리던던트 선택 신호 인코더, 상기 리던던트 선택 신호 인코더와 상기 리던던트 메모리 셀 열 간에 접속되어 상기 리던던트 인코드 신호를 디코딩하여 상기 리던던트 메모리 셀 열 중 어느 하나를 선택하기 위한 다수의 제2열 선택 수단, 및 상기 리던던트 선택 신호 발생 회로와 상기 제1열 선택 수단 간에 접속되어 상기 리던던트 선택 신호 중 어느 하나가 발생될 때에 상기 제1열 선택 수단의 작동을 중지시키기 위한 작동 중지 회로를 포함하는 반도체 메모리 디바이스.
- 제7항에 있어서, 상기 리던던트 메모리 셀이 다수의 그룹으로 분할되고, 각 그룹은 주 열 라인 중 어느 하나에 접속되고, 상기 제2열 선택 수단은, 상기 주 열 라인 중 어느 하나를 선택하기 위한 수단, 및 상기 그룹 각각 내의 상기 리던던트 메모리 셀 열 중의 어느 하나를 선택하기 위한 수단을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 각 블록이 다수의 제1그룹으로 분할된 다수의 메모리 셀 열을 포함하는 다수의 메모리 셀 블록, 각 라인이 메모리 셀 열의 상기 제1그룹 중 어느 하나에 접속된 다수의 주 열 라인, 상기 메모리 셀 블록에 접속되어 열 어드레스의 제1부분에 따라서 상기 주 열 라인 중 어느 하나를 선택하기 위한 다수의 주 워드 라인 선택 수단, 상기 메모리 셀 블록에 접속되어 상기 열 어드레스의 제2부분에 따라서 메모리 셀 열의 상기 제1그룹 각각 내의 어느 한 메모리 셀 열을 선택하기 위한 부 열 라인 선택 수단, 다수의 제2그룹으로 분할된 다수의 리던던트 메모리 셀 열, 각 라인이 리던던트 메모리 셀 열의 상기 제2그룹 중 어느 하나에 접속된 다수의 리던던트 주 열 라인, 각 신호가 리던던트 메모리 셀 열의 상기 제2그룹 중 어느 하나를 선택하는 리던던트 선택 신호를 발생시키며, 각 회로가 상기 열 어드레스의 제3부분을 저장하기 위한 다수의 리던던트 선택 신호 발생 회로, 상기 리던던트 선택 신호 발생 회로와 상기 리던던트 주 열 라인 간에 접속되어 상기 리던던트 선택 신호에 따라서 상기 리던던트 주 열 라인 중 어느 하나를 선택하기 위한 다수의 리던던트 주 열 라인 선택 수단, 상기 리던던트 선택 신호 발생 회로에 접속되어 한 그룹의 선택 신호를 발생시키기 위한 리던던트 메모리 열 행 그룹 선택 회로, 상기 리던던트 메모리 열 그룹 선택 회로에 접속되어 상기 한 그룹의 선택 신호와 상기 열 어드레스의 상기 제3부분에 따라서 리던던트 메모리 셀 열의 상기 제2그룹 각각 내의 어느 하나의 리던던트 메모리 셀 열을 선택하기 위한 리던던트 부 열 라인 선택 회로, 및 상기 리던던트 선택 신호 발생 회로와 상기 주 열 라인 선택 수단 간에 접속되어 상기 리더던트 선택 신호 중 어느 하나가 발생될 때에 상기 주 열 라인 선택 수단의 작동을 중지시키기 위한 작동 중지 회로를 포함하는 반도체 메모리 디바이스.
- 제9항에 있어서, 상기 리던던트 선택 신호 발생 회로와 상기 리던던트 주 열 라인 선택 수단 간에 접속되어 상기 리던던트 선택 신호를 리던던트 인코드 신호로 인코딩시키기 위한 리던던트 선택 신호 인코더를 더 포함하며, 상기 리던던트 주 워드 라인 선택 수단이 상기 리던던트 인코드 신호를 디코딩시키기 위한 수단을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제9항에 있어서, 상기 부 열 라인 선택 수단과 상기 리던던트 부 열 라인 선택 수단이 상기 작동 중지 회로의 출력에 따라서 동작하는 단일 회로로 조합된 것을 특징으로 하는 반도체 메모리 디바이스.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP96-137152 | 1996-05-30 | ||
JP13715296A JP3220009B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970077639A true KR970077639A (ko) | 1997-12-12 |
KR100266524B1 KR100266524B1 (ko) | 2000-09-15 |
Family
ID=15192043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970022161A KR100266524B1 (ko) | 1996-05-30 | 1997-05-30 | 리던던트메모리셀을구비한반도체메모리디바이스 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5798973A (ko) |
JP (1) | JP3220009B2 (ko) |
KR (1) | KR100266524B1 (ko) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10241398A (ja) * | 1997-02-28 | 1998-09-11 | Nec Corp | 半導体メモリ装置 |
US6115286A (en) * | 1997-03-05 | 2000-09-05 | Siemens Aktiengesellschaft | Data memory |
JP3016373B2 (ja) * | 1997-04-24 | 2000-03-06 | 日本電気株式会社 | 半導体記憶装置 |
US6055611A (en) * | 1997-07-09 | 2000-04-25 | Micron Technology, Inc. | Method and apparatus for enabling redundant memory |
JPH11273395A (ja) | 1998-03-25 | 1999-10-08 | Nec Corp | 半導体記憶装置 |
US5933387A (en) * | 1998-03-30 | 1999-08-03 | Richard Mann | Divided word line architecture for embedded memories using multiple metal layers |
JPH11339493A (ja) | 1998-05-27 | 1999-12-10 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
DE19836578C2 (de) * | 1998-08-12 | 2000-08-17 | Siemens Ag | Integrierter Speicher mit Interblockredundanz |
JP2000235800A (ja) * | 1999-02-12 | 2000-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100345679B1 (ko) * | 1999-12-24 | 2002-07-27 | 주식회사 하이닉스반도체 | 메인 워드라인 대치방식의 로우 리페어를 갖는 반도체메모리 장치 |
KR100386950B1 (ko) * | 2000-07-12 | 2003-06-18 | 삼성전자주식회사 | 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로 |
KR100499640B1 (ko) * | 2003-04-21 | 2005-07-07 | 주식회사 하이닉스반도체 | 로오 리던던시 회로 및 리페어 방법 |
JP4758229B2 (ja) | 2003-07-15 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
JP2008021390A (ja) * | 2006-07-14 | 2008-01-31 | Toshiba Corp | 半導体記憶装置 |
KR20180033670A (ko) * | 2016-09-26 | 2018-04-04 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2769659B2 (ja) * | 1991-09-19 | 1998-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
JP3040625B2 (ja) * | 1992-02-07 | 2000-05-15 | 松下電器産業株式会社 | 半導体記憶装置 |
JPH0793990A (ja) * | 1992-07-10 | 1995-04-07 | Texas Instr Japan Ltd | 半導体メモリ装置及び欠陥メモリセル救済回路 |
US5381370A (en) * | 1993-08-24 | 1995-01-10 | Cypress Semiconductor Corporation | Memory with minimized redundancy access delay |
US5502676A (en) * | 1995-04-24 | 1996-03-26 | Motorola, Inc. | Integrated circuit memory with column redundancy having shared read global data lines |
US5673227A (en) * | 1996-05-14 | 1997-09-30 | Motorola, Inc. | Integrated circuit memory with multiplexed redundant column data path |
-
1996
- 1996-05-30 JP JP13715296A patent/JP3220009B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-29 US US08/865,164 patent/US5798973A/en not_active Expired - Fee Related
- 1997-05-30 KR KR1019970022161A patent/KR100266524B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH09320292A (ja) | 1997-12-12 |
JP3220009B2 (ja) | 2001-10-22 |
US5798973A (en) | 1998-08-25 |
KR100266524B1 (ko) | 2000-09-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970077639A (ko) | 리던던트 메모리 셀을 구비한 반도체 메모리 디바이스 | |
KR900019028A (ko) | 리던던트 블럭을 가지는 반도체 메모리장치 | |
KR930018593A (ko) | 반도체 기억장치 | |
KR970051178A (ko) | 멀티뱅크구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 | |
TW335530B (en) | Redundant circuit for decoding fuse semiconductor memory | |
US4763302A (en) | Alternatively addressed semiconductor memory array | |
JP2000011639A (ja) | 半導体記憶装置 | |
US7317645B2 (en) | Redundancy repair circuit and a redundancy repair method therefor | |
KR940020415A (ko) | 메모리용 컬럼 여유도 회로(column redundance circuit configuration for a memory) | |
KR970012708A (ko) | 집적 반도체 메모리 장치 | |
KR0184920B1 (ko) | 반도체 메모리 장치 | |
KR960038978A (ko) | 다수개의 뱅크들을 가지는 반도체 메모리 장치 | |
TW340219B (en) | Semiconductor memory device having redundant memory cell array | |
KR930005036A (ko) | 반도체 메모리 장치의 리던던트 셀어레이 배열방법 | |
US20060181935A1 (en) | Semiconductor memory devices and methods of operating the same | |
KR950030165A (ko) | 개량된 용장성 회로를 구비한 반도체 기억 장치 | |
CA1129101A (en) | Decoder having a true and a complement output | |
KR970022757A (ko) | 메모리 소자내의 메인앰프의 배치구조 | |
KR970051412A (ko) | 메모리셀 어레이 블럭의 재배치가 가능한 반도체 메모리 장치 | |
KR100967100B1 (ko) | 반도체 메모리장치 및 이의 워드라인 구동방법 | |
KR960008856A (ko) | 용장회로를 갖는 반도체 기억장치 | |
KR0172352B1 (ko) | 반도체 메모리 장치의 컬럼 리던던시 제어회로 | |
JP2924451B2 (ja) | 半導体メモリ装置 | |
US6618306B2 (en) | Semiconductor memory device having row and column redundancy circuit and method of manufacturing the circuit | |
TW377441B (en) | Semiconductor memory device having improved row redundancy scheme and method for curing defective cell |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20030619 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |