KR0184920B1 - 반도체 메모리 장치 - Google Patents

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KR0184920B1
KR0184920B1 KR1019950046604A KR19950046604A KR0184920B1 KR 0184920 B1 KR0184920 B1 KR 0184920B1 KR 1019950046604 A KR1019950046604 A KR 1019950046604A KR 19950046604 A KR19950046604 A KR 19950046604A KR 0184920 B1 KR0184920 B1 KR 0184920B1
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수미오 오가와
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가네꼬 히사시
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Abstract

노멀 메모리 셀 어레이와 제 1 및 제 2 용장 메모리 셀 로우(또는 컬럼) (1-1a,1-1b,...)를 각각 갖는 다수의 메모리 셀 클럭(1-1∼1-4)을 포함하는 반도체 메모리 장치에 있어서, 하나의 제 1 용장 로우(또는 컬럼) 선택 회로(5-1a, 5-2a,...)는 각각의 메모리 셀 블럭 선택 신호의 수신에 따라 제 1 용장 메모리 셀 로우(또는 컬럼)을 액세스하기 위해 메모리 셀 블럭의 각각에 제공되고, 하나의 제 2 용장 로우(또는 컬럼) 선택 회로(5-1b', 5-1b', . . .)는 각각의 메모리 셀 블럭 선택 신호의 수신에 따라 제 2 용장 메모리 셀 로우(또는 컬럼)을 액세스하기 의해 메모리 셀 블럭의 최소한 두 블럭에 제공된다.

Description

반도체 메모리 장치
제1도는 용장(redundancy) 메모리 셀을 포함하는 종래기술의 반도체 메모리 장치를 설명하는 블럭 회로도.
제2도는 제1도의 용장 컬럼 디코더의 회로도.
제3도는 용량 메모리 셀을 포함하는 종래기술의 다른 메모리 장치를 설명하는 블럭도.
제4도는 제3도의 용장 로우 디코너의 회로도.
제5도는 제1도 및 제3도의 용장 디코더의 영역을 설명하는 도면.
제6도는 본 발명에 따른 용장 메모리 셀을 포함하는 반도체 메모리 장치의 제1실시예를 설명하는 블럭도.
제7도는 제6도의 용장 컬럼 디코더의 회로도.
제8도는 제7도의 변경안을 설명하는 회로도.
제9도는 본 발명에 따른 용장 메모리 셀을 포함하는 반도체 메모리 장치의 제2실시예를 설명하는 블럭 회로도.
제10도는 제9도의 용장 컬럼 디코더의 회로도.
제11도는 제10도의 회로의 변경안을 설명하는 회로도.
제12도는 본 발명에 따른 용장 메모리 셀을 포함하는 반도체 메모리 장치의 제3실시예를 설명하는 블럭 회로도.
제13도는 본 발명 따른 용장 메모리 셀을 포함하는 반도체 메모리 장치의 제4실시예를 설명하는 블럭 회로도.
* 도면의 주요부분에 대한 부호의 설명
1-1, 1-2, 1-3, 1-4 : 메모리 셀 블럭
2-1, 2-2, 2-3, 2-4 : X-디코더(로우 디코더)
3-1, 3-2, 3-3, 3-4 : Y-디코더(컬럼 디코더)
F11, F11', F12, F12', . . . , F1n, F1n' : 퓨즈
Q11, Q11', . . . , Q1n, Q1n' : N-채널 MOS 트랜지스터
본 발명은 반도체 장치에 관한 것으로, 특히 용장 디코더부의 개선에 관한 것이다.
다수의 메모리 셀 블럭을 포함하는 종래 기술의 반도체 메모리 장치에 있어서, 두개의 용장 메모리 셀 로우(또는 컬럼)은 메모리 셀 블럭의 각각에 포함되어 있다. 상기 경우에, 두개의 용장 디코더는 각각의 메모리 셀 블럭의 2 배가 된다.
그러므로, 두개의 결함 메모리 셀의 어드레스(이하, 결함 어드레스로 칭함)는 레이저 트리밍(laser trimming)등에 의해 동일한 메모리 셀 블럭의 용장 디코더에 기록된다. 결과적으로, 결함이 있는 어드레스중 하나가 상응하는 용장 디코더에 의해 수신될 때, 용장 디코더는 동일한 메모리 셀 블럭의 노멀 메모리 셀을 비활성화(deactivate)시키고, 그 대신에, 상응하는 용장 메모리 셀 로우(또는 컬럼)를 선택한다. 따라서, 그 결함 메모리 셀은 용장 메모리 셀에 의해 대치되고, 완화된다.
상기는 이후에 상세히 설명한다.
그리나, 상기 기술한 종래 기술의 반도체 메모리 장치에 있어서, 용장 디코더의 수가 너무 많기 때문에, 장치의 집적도는 떨어진다.
본 발명의 목적은, 제조 수율의 감소없이, 노멀 메모리 셀 어레이 및 두개의 용장 셀 로우(또는 컬럼)을 각각 갖는 메모리 셀 블럭을 포함하는 반도체 메모리 장치의 집적도를 개선하는 것이다.
본 발명에 따라, 노멀 메모리 셀 어레이와 제1 및 제2용장 메모리 셀 로우(또는 컬텀)을 각각 갖는 다수의 메모리 셀 블럭을 포함하는 반도체 메모리 장치에 있어서, 하나의 제1 용장 로우(또는 컬럼) 선택 회로는 각각의 메모리 셀 블럭 선택 신호의 수신에 따라 제1 용장 메모리 셀 로우(또는 컬럼)을 액세스하기 위해 각각의 메모리 셀 블럭에 제공되고, 하나의 제2 용장 로우(또는 컬럼) 선택 회로는 각각의 메모리 셀 블럭 선택 신호의 수신에 따라 제 2 용량 메모리 셀 로우(또는 컬럼)를 액세스하기 위해 최소한 2 개의 메모리 셀 블럭에 제공된다.
따라서, 용장 로우(또는 블럭) 선택 회로의, 수는 감소되어, 장치의 집적도를 상승시킨다.
본 발명은 첨부된 도면을 참조하여, 종래의 기술과 비교하여, 아래에 기술된 상세한 설명으로부터 보다 명확하게 이해 될 수 있다.
앙호한 실시예의 설명 이전에, 용장 메모리 셀을 포함하는 종래 기술의 반도체 메모리 장치를 제1도 내지 제4도를 참조하여 설명한다.
종래 기술의 반도체 메모리 장치를 설명하는 제1도에 있어서, 참조 부호(1-1, 1-2, 1-3 및 1-4)는 1-1a, 1-1b 와 같은 두개의 용장 메모리 셀 뿐만 아니라 노멀 메모리 셀 어레이를 각각 포함하는 메모리 셀 블럭을 나타낸다.
X-디코더(로우 디코터)(2-1, 2-2, 2-3 및 2-4)는 메모리 셀 블럭(1-1, 1-2, 1-3 및 1-4)에 제공된다. 또한, Y 스위치 회로 및 감지 증폭기(4-1, 4-2, 4-3 및 4-4)를 포함하는 Y-디코더(컬럼 디코더)(3-1, 3-2, 3-3 및 3-4)는 메모리 셀 블럭(1-1, 1-2, 1-3 및 1-4)에 각각 제공된다. 상기 X-디코더(2-1, 2-2, 2-3 및 2-4)는 m-비트 X 어드레스 신호(ADx)를 수신하고, Y-디코더(3-1, 3-2, 3-3 및 3-4)는 n-비트 Y 어드레스 신호(ADY)를 수신한다.
상기 용장 메모리 셀 컬럼(1-1a, 1-1b, 1-2a, 1-2b, 1-3a, 1-3b, 1-4a 및 1-4b)은 용장 Y-디코더(용장 컬럼 디코더)(5-1a, 5-1b, 5-2a, 5-2b, 5-3a, 5-3b, 5-4a 및 5-4b) 각각에 의해 선택되지만, Y-디코더(3-1, 3-2, 3-3 및 3-4)에 의해 선택되지 않는다.
상기 X-디코더(2-1), Y-디코더(3-1) 및, 용장 Y-디코더(5-1a 및 5-1b)는 메모리 셀 블럭 선택 신호(BK1)에 의해 활성화된다. 상기 X-디코더(2-2), Y-디코더(3-2) 및, 용장 Y-디코더(5-2a 및 5-2b)는 메모리 셀 블럭 선택 신호(BK2)에 의해 활성화된다. X-디코더(2-3), Y-디코더(3-3) 및, 용장 Y-디코더(5-3a 및 5-3b)는 메모리 셀 블럭 선택 신호(BK3)에 의해 활성화된다. X-디코더(2-4), Y-디코더(3-4) 및, 용장 Y-디코더(5-4a 및 5-4b)는 메모리 셀 블럭 선택 신호(BK4)에 의해 활성화된다.
또한, 용장 Y-디코더(5-1a, 5-1b, 5-2a, 5-2b, 5-3a, 5-3b, 5-4a 및 5-4b)는 클럭 신호(ΦR)에 의해 프리챠지(precharge)된다.
또한, 5-1a 와 같은 용장 Y-디코더가 용장 메모리 컬럼(1-1a)을 선택할 때, Y-디코더(3-1)는 제1도에는 도시하고 있지 않지만 제2도에 도시되어 있는 노멀 메모리 셀 어레이 디스에이블 신호 (ΦR)에 의해 디스에이블 된다.
제1도의 용장 Y-디코더(5-1a 및 5-1b)의 상세한 회로도를 도시한 제2도에 있어서, 용장 Y-디코더(5-1a 및 5-1b) 각각은 퓨즈-형(fuse-type) NOR-형 판독 전용 메모리(PROM)로 구성된다. 예를 들어, 용장 Y-디코더(5-1a)는 프리차징(precharging) P-채 널 MOS트랜지스터(Q10), 퓨즈(F11, F11', F12, F12', . . . , F1n, F1n') 및 N-채널 MOS 트랜지스터 (Q11, Q11' , Q12, Q12', . . . , Q1n, Q1n')와, NAND 회로(G11)를 포함한다. 상기 경우에 있어서, 트랜지스터(Q11, Q11', Q12, Q12', . . . ,Q1n, Q1n')는 Y-어드레스 신호(Y1, Y2, Y2, Y2, . . . ,Yn, Yn) 각각에 의해 제어된다.
유사하게, 용장 Y-디코더(5-1b)는 프리차징 P-채널 MOS 트랜지스터(Q20), 퓨즈(F21, F21' , F22, F22' , . . . , F1n, F1n' ) 및 N-채널 MOS 트랜지스터(Q21, Q21', Q22, Q22', . . . , Q2n, Q2n')과, NAND 회로(G12)를 포함한다. 상기 경우에, 트랜지스터(Q21, Q21', Q22, Q22', . . . , Q2n, Q2n')는 Y-어드레스 신호(Y1, Y1, Y2, Y2, . . . ,Yn, Yn) 각각에 의해 제어된다.
도한, NOR 회로(6-1)는 용장 Y-디코더(5-1a 및 5-1b)에 접속된다. 결과적으로, 용장 Y-디코더(5-1a 도는 5-1b)가 용장 메모리 셀 컬럼(1-1a 또는 1-1b)을 선택하기 위해 용장 메모리 셀 컬럼 선택 신호(RCS11또는 RCS12)를 발생할때, 그 NOR회로(6-1)는 Y-디코더(3-1)를 디스에이블 시킨다.
우선, 결함 메모리 셀이 메모리 셀 블럭(1-1)내에 발견되었을 때, 퓨즈(F11, F11', F12, F12', . . , F1n, F1n')는 레이저에 의해 트리밍되어, 상기 결함 메모리 셀을 나타내는 결함 어드레스는 용장 Y-디코더(5-1a)에 기록된다. 또한, 다른 결함 메모리 셀이 메모리 셀 블럭(1-1)내에 발견될 때, 퓨즈(F21, F21', F22, F22', . . . ,F2n, F2n')는 레이저에 의해 트리밍되어, 제2 결함 메모리 셀을 나타내는 다른 결함 컬럼 어드레스는 용장 Y-디코더(5-1b)에 기록된다.
비트(Y1, 1, Y2, 2, . . . , Yn, n)에 의해 정의된 Y-어드레스 신호(ADY)가 용장 Y-디코더(5-1a 및 5-1b)에 기록된 임의 결함 컬럼 어드레스와 일치하지 않을 때, 논멜트(non-melted) 퓨즈에 접속된 트탠지스터(Q11, Q11', Q12, Q12', . . , Q1n, Q1n')의 최소한 하나와, 논멜트 퓨츠에 접속된 트랜지스터(Q21, Q21', Q22, Q22', . . . , Q2n, Q2n')의 최소한 하나는 턴-온되어, 노드(N1및 N2)에서의 전압은 로우(=GND)가 된다. 결과적으로, 용장 컬럼 선택 신호(RCS11및 RC12)는 모두 하이가 되고, NOR 회로(6-1)의 출력도 하이가 된다. 따라서, 메모리 셀 블럭(1-1)의 노멀 셀 어레이의 한 컬럼이 선택된다.
반면에, 비트(Y1, 1, Y2, 2, . . . ,Yn, n)에 의해 정의된 Y-어드레스 신호(ADY)가 5-1a 와 같은 용장 Y-디코더에 기륵된 결함 컬럼 어드레스와 일치할 때, 모두 턴-온된 트탠지스터(Q11, Q11', Q12, Q12', . . . ,Q1n, Q1n')가 멜트 퓨즈(melted fuse)에 접속되어, 트랜지스터(Q10)가 프리챠지될 때와 마찬가지로 노드(N1)에서의 전압은 하이를 유지한다. 그러므로, 블럭 선택 신호(BK1)의 전압이 하이가 된다, 용장 컬럼 선택 신호(RCS11)는 로우가 되고, NOR 회로(6-1)의 출력도 로우가 된다.
그로 인해, 메모리 셀 블럭(1-1)의 노멀 셀 어레이는 디스에이블 되고, 그 대신에, 용장 메모리 셀 컬럼(1-1a)이 선택된다. 다시 말해, 메모리 셀 블럭(1-1)의 노멀 셀 어레이의 결함 메모리 셀 컬럼은 용장 메모리 셀 컬럼(1-1a)과 대치된다.
메모리 셀 블럭(1-1),(1-3, 1-4), X-디코더(2-2)(2-3, 2-4), Y-디코더(3-2)(3-3, 3-4), 감지 증폭기(4-2)(4-3, 4-4)와, 용장 Y-디코더(5-2a, 5-2b)(5-3a, 5-3b, 5-4a, 5-4b)는 메도리 셀 블럭(1-1), X-디코더(2-1), Y-디코더(3-1), 감지 증폭기(4-1)와, 용장 Y-디코더(5-1a,5-1b) 각각 동일한 구성으로 되어 있음을 주목한다.
여기서, 4개의 메모리 셀 블럭에 의해 형성된 4N 비트 동적 랜덤 액세스 메모리(DRAM)에 있어서, 그 제1 컬럼에 의해 각각의 메모리 셀 블럭의 구제(relieving) 가능성이 90%이고, 제2 용장 메모리 셀 컬럼에 의한 각각의 메모리 셀 블럭의 구제가능성이 10%라면, 그 두 용장 메모리 셀 컬럼에 의한 각각의 메모리 셀 블럭의 구제 가능성은 100%가 되고, 그에 따라, 상기 DRAM은 완벽하게 구제된다. 상기 예에 있어서, 제2 용장 메모리 셀 컬럼이 각각의 메모리 셀 블럭내에 존재하지 않을 때, 그 용장 메모리 셀에 의해 구제되는 각각의 메모리 셀 블럭의 가능성은 90%이고, 그에 따라, DRAM을 구제 가능성은 단지 65%(=0.94)이다. 따라서, 제2 용장 메모리 셀 컬럼은 각각의 메모리 셀 블럭에 대해 필수적이다.
다른 종래 기술의 반도체 메모리 장치를 설명하는 제3도에 있어서, 1-1c 및 1-1d 와 같은 두개의 용장 메모리 셀 로우는 1-1a 및 1-1b 와 같은 두개의 용장 메모리 셀 컬럼 대신에, 메모리 셀 블럭(1-1, 1-2, 1-3 및 1-4) 각각에 포함된다. 그 용장 메모리 셀 로우(1-1c 및 1-1d)는 용장 메모리 셀 선택 신호(RRS11및 RRS12) 각각에 의해 선택된다.
용장 메모리 셀 로우(1-1c, 1-1d, 1-2c, 1-2d, 1-3c, 1-3d, 1-4c 및 1-4d)는 용장 X-디코더(용장 로우 디코더) (5-1c, 5-1d, 5-2c, 5-2d, 5-3c, 5-3d, 5-4c 및 5-4d) 각각에 의해 선택되지만, X-디코더(2-1, 2-2, 2-3 및 2-4)에 의해 선택되지 않는다.
제3도의 용장 X-디코더(5-1c 및 5-1d)의 상세한 회로도인 제4도에 있어서, 용장 X-디코더(5-1c 및 5-1d)는 제2도의 용장 Y-디코더(5-1a 및 5-1b)와 같은 동일한 구성으로 되어 있다. 그러나, 용장 X-디코더(5-1c 및 5-1d)는 X-어드레스 신호(X1, 1, X2, 2,···,Xm, m)를 수신하지만, Y-어드레스신호(Y1, 1, Y2, 2, . . . , Yn, n)를 수신하지 않는다.
제4도의 회로 동작은 제2도의 회로 동작과 동일하다.
즉, 비트(X1, 1, X2, 2', . . . ,Xn, n)에 의해 정의된 X-어드레스 신호(ADx)가 용장 X-디코더(5-1c 및 5-1d)에 기록된 임의의 결함 로우 어드레스와 일치하지 않을때, 논멜트 퓨즈에 접속된 트랜지스터(Q11, Q11', Q12, Q12', . . . , Q1m, Q1m')중 최소한 하나와, 논멜트 퓨즈에 접속된 트랜지스터(Q21, Q21', Q22, Q22', . . . , Q2n, Q2n')중 최소한 하나는 턴-온되어, 노드(N1및 N2)에서의 전압은 로우(=GND)가 된다.
결과적으로, 용장 로우 선택 신호(RRS11및 RRS12)는 모두 하이가 되고, NOR 회로(6-1)의 출력도 하이가 된다. 따라서, 메모리 셀 블럭(1-1)의 노멀 셀 어레이의 로우는 선택된다.
반면에, 비트(X1, 1, X2, 2, . . . , Xm, m)에 의해 정의된 X-어드레스 신호(ADx)가 5-1c 와 같은 용장 X-디코더에 기록된 결함 로우 어드레스와 일치할때, 모두 턴-온된 트랜지스터(Q11, Q11', Q12, Q12', . . . ,Q1m, Q1m')는 멜트 퓨즈에 접속되어, 노드(N4)에서의 전압은 트랜지스터(Q110)에 프리차지될 때처럼 동일하게 하이를 유지한다. 그러므로, 블럭 선택 신호(BK1)의 전압이 하이가 될때, 용장 로우 선택 신호(RRS11)는 로우가 되고, NOR 회로(6-1)의 출력은 로우가 된다. 따라서, 메모리 셀 블럭(1-1)의 노멀 셀 어레이는 디스에이블되고, 그 대신에, 용장 메모리 셀 로우(1-1c)는 선택된다. 다시말해, 메모리 셀 블럭(1-1)의 노멀 셀 어레이의 결함 메모리 셀 로우는 용장 메모리 셀 로우(1-1c)로 대치된다.
4M 비트 DRAM의 경우에, 제2도의 5-1a 와 같은 용장 Y-디코더 및 5-1c 와 같은 용장 X-디코더 각각은 다음 영역을 갖는다. 즉, 횡좌표 방향으로, 퓨즈의 폭과 퓨즈의 간격은 3μm 가 되어, 레이저 트리밍을 확실하게 실행한다. 또한, 6μm의 폭을 갖는 보호 영역은 두 측면에 제공된다. 그로 인해, Y-어드레스 신호(ADY) 또는 X-어드레스 신호(DAx)의 비트 수가 7 일때, 제5도에 도시된 횡좌표 방향으로 폭은,
(1+3)·14+6·2
= 68μm
또한, 직각 좌표로 보호 영역을 포함하는 각각의 퓨즈의 길이는 12μm 이고, 각각의 트랜지스터의 길이는 28μm 이다.
그러므로, 제5도에 도시된 직각 방향의 길이는,
12 + 28
= 40μm
따라서, 각각의 용장 디코더의 영역은,
68·40
=2800μ㎡
또한, 제3도에 있어서, 용장 디코더의 전체영역은,
2800·8
= 22400μ㎡
따라서, 제1도 및 제3도에 있어서, 용장 디코더의 전체 영역이 너무 크기 때문에, 장치의 칩 영역은 증가되고, 따라서, 그 장치의 집적도는 감소된다.
본 발명의 제1실시예를 설명하고 제6도에 있이서, 용장 Y-디코더(6-1b')는 제1도의 용장 Y-디코더(5-1b 및 5-2b) 대신에 제공된다. 즉, 용장 Y-디코더(5-1b)는 메모리 셀 블럭(1-1)의 용장 메모리 셀 컬럼(1-1b) 및 메모리 셀 블럭(1-2)의 용장 메모리 셀 컬럼(1-2b)에 공통으로 제공된다. 이 경우에, 용장 Y-디코더(5-1b')는 두개의 메모리 셀 블럭 선택 신호(BK1 및 BK2)를 수신한다. Y1, 1 2 2 n n Y 12 22
유사하게, 용장 Y-디코더(5-4b')는 제1도의 용장 Y-디코더(5-3b 및 5-4b) 대신에 제공된다. 즉, 용장 Y-디코더(5-4b')는 메모리 셀 블럭(1-3)의 용장 메모리 셀 컬럼(1-3b) 및 메모리 셀 블럭(1-4)의 용장 메모리 셀 컬럼(1-4b)에 공통으로 제공된다. 이 경우에, 용장 Y-디코더(5-4b')는 메모리 셀 블럭 선택 신호(BK3 및 BK4) 모두를 수신한다. Y1, 1, Y2, 2, . . . , Yn, n에 의해 정의된 Y-어드레스 신호(ADY)가 용장 Y-디코더(5-4b')에 기록된 결함 컬럼 어드레스와 일치한다고 가정한다.
이 경우에, 메모리 셀 블럭 선택 신호(BK3)가 하이일때, 용장 Y-디코더(5-4b')는 용장 컬럼 선택 신호(RSS32)를 로우로 만들고, 그로 인해, 용장 메모리 셀 컬림(1-3b)을 선택한다. 반면에, 메모리 셀 블럭 선택 신호(BK4)가 하이일때, 용장 Y-디코더(5-4b')는 용장 컬럼 선택 신호(RCS42)를 로우로 만들고, 그로 인해, 용장 메모리 셀 컬럼(1-4b)을 선택한다.
제6도의 용장 Y-디코더(5-1a, 5-2a 및 5-1b')의 상세한 회로도인 제7도에 있어서, 용장 Y-디코더(5-1b')는 두개의 NAND 회로(G12및 G22)가 제공되는 것을 제외하고, 용장 Y-디코더 (5-1a 및 5-2a)와 같은 구성으로 되어 있다. 즉, 메모리 셀 블럭 선택 신호 (BK1)가 하이이고, Y1, 1, Y2, 2', . . . , Yn, n에 의해 정의된 Y-어드레스 신호가 퓨즈(F21, F21', F22, F22', . . . , F2n, F2n')에 의해 정의된 결함 컬럼 어드레스와 일치할때, NAND 회로(G12)의 출력, 예를 들어, 용장 컬럼 선택 신호(RCS12)는 하이로 되어, 용장 메모리 셀 컬림(1-1b)을 선택한다. 반면에, 메모리 셀 블턱 선택 신호(BK2)가 하이가 되고, (Y1, 1, Y2, 2, . . . , Yn, n)에 의해 정의된 Y-어드레스 신호가 퓨즈(F21, F21', F22, F22', . . . ,F2n, F2n')에 의해 정의된 결함 컬럼 어드레스와 일치할때, NAND 회로(G22)의 출력, 예를 들어, 용장 컬럼 선택 신호(RCS22)는 하이로 되어, 용장 메모리 셀 컬럼(1-2b)을 선택한다.
또한, 제7도에 있어서, NOR 회로(6-1)는 용장 Y-디코더(5-1a)의 프리챠지된 전압과, AND 회로(7-1)를 통해 용장 Y-디코더(5-1b')의 프리챠지된 전압을 수신하여, 용장 메모리 셀 컬럼(1-1a 및 1-1b)중 하나가 선택될 때 Y-디코더(3-1)를 디스에이블 시킨다. AND 회로 (7-1)가 메모리 셀 블럭 신호(BK1)에 의해 활성화 됨을 주목한다. 유사하게, NOR 회로(6-2)는 용장 Y-디코더(5-2a)의 프리챠지된 전압과 AND 회로(7-2)를 통해 용장 Y-디코더(5-1b')의 프리챠지된 전압을 수신하여, 용장 메모리 셀 컬럼(1-2a 및 1-2b)중 하나가 선택될 때, Y-디코더(3-2)를 디스에이블시킨다. AND 회로(7-2)는 메모리 셀 블럭 신호(BK2)에 의해 활성화됨을 주목한다.
제7도의 회로의 변경안을 설명하는 제8도에 있어서, 제7도의 용장 Y-디코더(5-1b')는 용장 Y-디코더(5-1b'')로 변경된다. 즉, NAND 회로(G12및 G22)는 용장 Y-디코더(5-1b)로부터 분리되고, 그들 사이의 긴 거리를 보상하기 위하여, 인버터(I1및 I2)가 부가된다. NAND 회로(G12및 G22)가 메모리 셀 블럭 선택 신호(BK1 및 BK2) 각각을 수신하기 때문에, NAND 회로(G12 및 G12)는 메모리 셀 블럭 선택 신호(BK1 및 BK2)의 신호 라인 위치에 따라 위치하게 된다.
결과적으로, NAND 회로(G12및/또는 G22)는 용장 Y-디코더(5-1b)로부터 이격된다. 상기는 인버터(I1및 I2)에 의해 보상될 수 있다.
제6도에 있어서, 용장 디코더의 전체 영역은,
2800·6
=16800μ㎡ ... ( 2 )
그러므로, 용장 디코더의 전체 영역은 종래의 기술 [공식(1)]과 비교할때 약 25% 까지 감소시킬 수 있고, 장치의 집적도를 향상시킬 수 있다.
여기서, 제6도에 있어서, 1-1a 와 같은 제 1 용량 메모리 셀 컬럼에 의해 메모리 셀 블럭 (1-1 및 1-2)의 각각의 구제 가능성이 90%가 되고, 1-1b 와 같은 제 2 용장 메모리 셀 컬럼에 의해 메모리 셀 블럭 (1-1 및 1-2) 각각의 구제 가능성이 10%가 된다면, 메모리 셀 블럭(1-1 및 1-2)의 각각에 두개의 결함 메모리 셀을 동시에 구제할 수 없기 때문에, 그두 용장 메모리 셀 컬럼에 의해 메모리 셀 블럭(1-1 및 1-2) 각각의 구제 가능성은,
(1-0.12)
=99%
유사하게, 그 두 용장 메모리 셀 컬럼에 의해 메모리 셀 블럭(1-3 및 1-4) 각각의 구제 가능성은,
(1-0.12)
=99%
그러므로, 장치의 구제 가능성은,
(1-0.12)·(1-0.12)
=98%
특히, 메모리 셀 블럭(1-1)내에 발견된 결함 메모리 셀의 컬럼 어드레스가 메모리 셀 블럭 (1-2)내에 발견된 결함 메모리 셀의 컬럼 어드레스와 같은 동일한 것이라면, 그 컬럼 어드레스는 용장 Y-디코더 (5-1b')에 기록되고, 그로 인해, 장치의 구제가능성을 약간 상승시킨다.
따라서, 제1실시예에 있어서, 장치를 구제하는 가능성은 그렇게 감소되지 않는다.
본 발명의 제2실시예를 설명하는 제9도에 있어서, 용장 Y-디코더 (5-b)는 제1도의 용장 Y-디코더 (5-1b, 5-2b, 5-3b 및 5-4b) 대신에 제공된다. 즉, 용장 Y-디코더(5-b)는 메모리 셀 블럭(1-1)의 용장 메모리 셀 컬럼(1-1b), 메모리 셀 블럭(1-2)의 용장 메모리 셀 컬럼(1-2b), 메모리 셀 블럭(1-3)의 용장 메모리 셀 컬럼(1-3b)과, 메모리 셀 블럭(1-4)의 용장 메모리 셀 컬럼 (1-4b)에 공통으로 제공된다. 상기 경우에, 용장 Y-디코더 (5-b)는 모든 메모리 셀 블럭 선택 신호 (BK1, BK2, BK3 및 BK4)를 수신한다. Y1, 1, Y2, 2, . . . , Yn, n에 의해 정의된 Y-어드레스 신호(ADY)가 용장 Y-디코더 (5-b)에 기록된다고 가정한다. 상기 경우에, 메모리 셀 블럭 선택 신호(BK1)가 하이일때, 용장 컬럼 Y-디코더 (5-b)는 용장 컬럼 선택 신호(RCS12)를 로우로 만들고, 그로 인해, 용장 메모리 셀 컬럼(1-1b)을 선택한다. 또한, 메모리 셀 블럭 선택 신호 (BK1)가 하이일 때, 용장 컬럼 Y-디코더(5-1b)는 용장 컬럼 선택 신호(RCS22)를 로우로 만들고, 그로 인해, 용장 메모리 셀 컬럼 (1-2b)을 선택한다. 또한, 메모리 셀 블럭 선택 선호(BK3)가 하이일때, 용장 컬럼 Y-디코더 (5-b)는 용장 컬럼 선택 신호(RCS22)를 로우로 만들고, 그로 인해, 용장 메모리 셀 컬럼(1-3b)을 선택한다. 또한, 메모리 셀 블럭 선택 신호(BK4)가 하이일때, 용장 컬럼 Y-디코더 (5-b)는 용장 컬럼 신호(RCS42)를 로우로 만들고, 그로 인해 용장 메모리 셀 컬럼 (1-4b)을 선택한다.
제9도의 용장 Y-디코더 (5-b)의 상세한 회로도인 제10도에 있어서, 용장 Y-디코더(5-b)는 두개의 부가 NAND회로(G32및 G42)가 제공된 것을 제외하고 용장 Y-디코더(5-1b')와 같은 동일한 구성으로 되어 있다. 즉, 메모리 셀 블럭 선택 신호(BK1)가 하이이고, Y1, 1, Y2, 2, . . . , Yn, n에 의해 정의된 Y-이드레스 신호가 퓨즈(F21, F21', F22, F22', . . . , F2n, F2n')에 의해 정의된 결함 컬럼 어드레스와 일치할때, NAND 회로(G12)의 출력, 예를 들어, 용장 컬럼 선택 신호(RCS12)는 하이로 되어, 용장 메모리 셀 컬럼(1-1b)을 선택한다. 또한, 메모리 셀 블럭 선택 신호(BK2)가 하이이고, Y1, 1, Y2, 2, . . . ,Yn, n에 의해 정의된 Y-어드레스 신호가 휴즈(F21, F21', F22, F22', . . . , F2n, F2n')에 의해 정의된 결함 컬럼 어드레스와 일치할때, NAND 회로(G22)의 출력, 예를들어, 용장 컬럼 선택 신호(RCS22)는 하이로 되어, 용장 메모리 셀 컬럼(1-2b)을 선택한다. 또한, 메모리 셀 블럭 선택신호(BK3)가 하이이고, Y1, 1, Y2, 2, . . . , Yn, n에 의해 정의된 Y-어드레스 신호가 퓨즈(F21, F21', F22, F22', . . . , F2n, F2n')에 의해 정의된 결함 컬럼 어드레스와 일치할때, NAND 회로(G32)의 출력, 예를 들어, 용장 컬럼 선택 신호(RCS42)는 하이가 되어, 용장 메모리 셀 컬럼(1-3b)을 선택한다. 또한, 메모리 셀 블럭 선택 신호(BK4)가 하이이고, Y1, 1 2 2 n n 21 21 22 22 2n 2n 23 42
제10도의 회로 변경안인 제11도에 있어서, 제10도의 용장 U-디코더(5-b)는 용장 Y-디코더(5-b')에 변경된다.
즉, NAND 회로(G12, G22, G32및 G42)는 용장 Y-디코더 (5-b')로부터 이격되고, 그들 사이의 긴거리를 보상하기 위하여, 인버터(I1및 I2)가 부가된다. NAND 회로(G12, G22, G32및 G42)가 메모리 셀 블럭 선택 신호(BK1, BK2, BK3 및 BK4)를 각각 수신하기 때문에, NAND 회로(G12, G22, G32및 G42)는 메모리 셀 블럭 선택 신호(BK1, BK기 BK3 및 BK4)의 신호 라인 위치에 따라 적당히 위치하게 된다. 결과적으로, NAND 회로(G12, G22, G32및 G42)의 약간은 용장 Y-디코더(5-b')로부터 분리된다.
상기는 인버티(I1및 I2)에 의해 보상될 수 있다.
3-1 및 3-2 와 같은 Y-디코더를 디스에이블하기 위한 제7도의 6-1 및 6-2 와 같은 NOR 회로가 제9도의 장치에 제공되지만, 그들 회로는 설명을 간단히 하기 위해 생략됨을 주목한다.
제9도에 있어서, 용장 디코더의 전체 영역은,
2800·5
=14000μm ...( 3 )
그러므로, 용장 디코더의 전체 영역은 종래의 기술[공식(1)]과 비교할때 약 38% 까지 감소시킬 수 있기 때문에, 장치의 집적도는 보다 항상시킬 수 있다.
또한, 제9도에 있어서, 1-1a 와 같은 제 1 용장 메모리 셀 컬럼에 의해 메모리 셀 블럭(1-1, 1-2, 1-3 및 1-4) 각각을 구제하는 확률은 90% 이고, 1-1b 와 같은 제 2 용장 메모리 셀 컬럼에 의해 메모리 셀 블럭(1-1, 1-2)의 각각을 구제할 수 있는 확률이 10% 이라면, 메모리 셀 블럭(1-1, 1-2, 1-3 및 1-4)이 용장 Y-디코더(5-b)를 동시에 사용할 수 없다. 상기 확률은,
0.12·4C2= 0.01·6 = 0.06
또한, 메모리 셀 블럭(1-1, 1-2, 1-3 및 1-4)중 3개가 용장 Y-디코더(5-b)를 등시에 이용할 수 없다. 상기 확률은,
0.13·4C3=0.001·4=0.004이다.
또한, 모든 메모리 셀 블럭(1-1, 1-2, 1-3 및 1-4)이 용장 Y-디코더(5-b)를 동시에 이용할 수 없다. 상기 확률은,
0.14·4C4=0.0001·1=0.00001이다.
그러므로, 장치의 구제 확률은,
1-(0.06+0.004+0.0001)
=93.59% 이다.
따라서, 제2실시예에 있어서, 장치 구제 확률은 너무 감소되지 않는다.
본 발명의 제3실시예를 설명하는 제12도에 있어서, 제1실시예는 제3도의 장치에 적용된다. 즉, 용장 X-디코더(5-1d')는 메모리 셀 블럭(1-1)의 용장 메모리 셀 컬럼(1-1b) 및 메모리 셀 블럭(1-2)의 용장 메모리 셀 컬럼(1-2b)에 공통으로 제공된다. 또한, 용장 X-디코더(5-4d')는 메모리 셀 블럭(1-3)의 용장 메모리 셀 컬럼(1-3b) 및 메모리 셀 블럭(1-4)의 용장 메모리 셀 컬럼(1-4b)에 공통으로 제공된다.
제3실시예의 동작 및 효과는 제1실시예의 동작 및 효과와 기본적으로 동일하다.
본 발명의 제4실시예를 설명하는 제13도에 있어서, 제2실시예는 제3도의 장치에 적응된다. 즉, 용장 X-디코더(5-d)는 메모리 셀 블럭(1-1)의 용장 메모리 셀 컬럼(1-1b), 메모리 셀 블럭(1-2)의 용장 메모리 셀 컬럼(1-2b), 메모리 셀 블럭(1-3)의 용장 메모리 셀 컬럼(1-3b)과, 메모리 셀 블럭(1-4)의 용장 메모리 셀 컬럼(1-4b)에 공통으로 제공된다.
제3실시예의 동작 및 효과는 제1실시예의 동작 및 효과와 기본적으로 동일하다.
4개의 메모리 셀 블럭을 갖는 반도체 메모리 장치에 관련하여 상기 실시예를 설명하였지만, 본 발명은 32 메모리 셀 블럭 및 64 메모리 셀 블럭과 같은 임의 수의 메모리 셀 블럭을 갖는 반도체 메모리 장치에 적용될 수 있다.
이전에 설명한 것처럼, 본 발명에 따라, 용장 디코더의 전체 영역을 감소시킬 수 있기 때문에, 장치를 구제할 확률을 실제로 감소시키지 않고 장치의 집적도를 향상시킬 수 있다.

Claims (12)

  1. 반도체 메모리 장치에 있어서, 노멀 메모리 셀 어레이와 제1 및 제2 용장 메모리 셀 컬럼(1-1a, 1-2a, . . . , 1-1b, 1-2b, . . . )을 각각 갖는 다수의 메모리 셀 블럭(1-1∼1-4); 상기 메모리 셀 블럭증 한 블럭에 각각 제공되어 제1 용장 컬럼 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호(BK1, . . .) 및 상기 제1 용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제1 용장 메모리 셀 컬럼을 각각 액세스하는 다수의 제 1 용장 컬럼 선택 수단(5-1 a, 5-2a,...)과; 상기 메모리 셀 블럭중 최소한 하나에 각각 제공되어 제2 용장 컬럼 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호 및 상기 제2 용장 컬럼 어드레스의 수신에 응답하이 각각의 메모민 셀 블럭의 상기 제2 용장 메모리 셀 컬럼을 각각 액세스하는 다수의 제2 용장 컬럼 선택 수단(5-1b', 5-4b', . . .)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 용장 컬럼 선택 수난 각각은, 제1 전원 단자(VDD)에 접속된 제1 프리차징 트랜지스터(Q10, . . . ); 상기 제1 프리차징 트랜지스터에 접속된 다수의 제1 퓨즈(F11, F11', . . . ); 상기 제1 퓨즈 중 한 퓨즈와 제2 전원 단자(GND) 사이에 각각 접속되고, 컬럼 어드레스 신호(Y2, Y2, . . .) 및 그들 반전된 신호( 1 2 11 11 11 11
  3. 제1항에 있어서, 상기 제2 용장 컬럼 선택 수단 각각은, 제1 전원 단자(VDD)에 접속된 제2 프리차징 트랜지스터(Q20, . . . ); 상기 제2 프리차징 트랜지스터에 접속된 다수의 제2 퓨즈(F21, F21', . . . ); 상기 제 2 퓨즈 중 한 퓨즈와 제2 전원 단자(GND) 사이에 각각 접속되고, 컬럼 어드레스 신호(Y2, Y2,...) 및 그들 반전된 신호( 1, 2, . . .)중 한 신호에 의해 각각 제어되는 다수의 제2 스의칭 트랜지스터(Q21, Q21', . . . )와; 상기 제2 프리차징 트탠지스터와 상기 제2 퓨즈 사이의 제2 노드에 접속된 제1 입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제2 입력과, 각각의 메모리 셀 블럭의 상기 제2 용장 메모리 셀 컬럼에 선택 신호(RCS12, . . . )를 발생하는 출력을 갖는 다수의 제2 게이트 회로(G21, G22, . . . )를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치에 있어서, 노멀 메모리 셀 어레이와 제 1 및 제 2 용장 메모리 셀 컬럼(1-1a, 1-2a, . . . , 1-1b, 1-2b, . . . )을 각각 갖는 다수의 메모리 셀 블럭(1-1∼1-4); 상기 메모리 셀 블럭중 한 블럭에 각각 제공되어 제 1 용장 컬럼 어드레스를 기억하고, 각각의 메모리 셀 블럭 신택 신호(BK1, . . .) 및 상기 제 1 용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제 1 용장 메모리 셀 컬럼을 각각 액세스하는 다수의 제 1 용장 컬럼 선택수단(5-1a, 5-2a, . . )과; 상기 메모리 셀 블럭에 제공되어 제 2 용장 컬럼 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호 및 상기 제 2 용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제 2 용장 메모리 셀 컬럼을 각각 액제스 하는 단일 제 2 용장 컬럼 선택 수단(5-b)을 포함하는 것읕 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 용장 컬럼 선택 수단 간각은, 제 l 전원 단자(VDD)에 접속된 제 1 프리차징 트랜지스터(Q10, . . . ); 상기 제 1 프리차징 트탠지스터에 접속된 다수의 제 1 퓨즈(F11, F11', . . . ); 상기 제 1 퓨즈 중 한 퓨즈와 제 2 전원 단자(GND) 사이에 각각 접속되고, 컬럼 어드레스 선호(Y2, Y2, . . . ) 및 그들 반점된 신호(1,2, . . .)중 한 신호에 의해 각각 제어되는 다수의 제 1 스위칭 트랜지스터(Q11, Q11', . . .)와; 상기 제 1 프리차징 트랜지스터의 상기 제 1 퓨즈 사이의 제 1 노드에 접속된 제 1 입력, 각각의 메모민 셀 블럭 선택 신호를 수신하는 제 2 입력과, 각각의 메모리 셀 블럭의 상기 제 1 용장 메모리 셀 컬럼에 선택 신호(RCS11, . . . )를 발생하는 출력을 갖는 다수의 제 1 게이트 회로(G11, . . . )를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서, 상기 제 2 용장 컬럼 선택 수단 각각은, 제 1 전원 단자(VDD)에 접속된 제 2 프리차징 트랜지스터(Q20, . . . ); 상기 제 2 프리차징 트랜치스터에 접속된 다수의 제 2 퓨즈(F21, F21', . . . ); 상기 제 2 퓨즈 증 한 퓨즈와 제 2 전원 단자(GND) 사이에 각각 접속되고, 컬럼 어드레스 신호(Y2, Y2, . . . ) 및 그들 반전된 신호( 1, 2)중 한 신호에 의해 각각 제어되는 다수의 제 2 스위칭 트랜지스터(Q21, Q21', . . .)와; 상기 제 2 프리차징 트랜지스티와 상기 제 2 퓨즈 사이의 제 2 노드에 접속된 제 1 입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제 2 입력과, 각각의 메모리 셀 블럭의 상기 제 2 용장 메모리 셀 컬럼에 선택 신호(RCS12, . . . )를 발생하는 출력을 갖는 다수의 제 2 게이트 회로(G21, G22, . . . )를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서, 노멀 메모리 셀 이레이와 제 1 및 제 2 용장 메모리 셀 로우(1-1c, 1-2c, . . . , 1-1d, 1-2d, . . . )을 각각 갖는 다수의 메모리 셀 블럭(1-1∼1-4); 상기 메모리 셀 블럭중 한 블럭에 각각 제공되어 제 1 용장 로우 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호(BK1, . . .) 및 상기 제 1 용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제 1 용장 메모리 셀 로우를 각각 액세스하는 다수의 제 1 용장 로우 선택 수단( 5-1 c, 5-2c, . . .) 과; 상기 메모리 셀 블럭중 최소한 하나에 각각 제공되어 제 2 용장 로우 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호 및 상기 제 2 용장 로우 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제 2 용장 메모리 셀 컬럼을 각각 액세스 하는 다수의 제 2 용장 로우 선택 수단(5-1d', 5-4d', . . . )을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제 1 용장 로우 선택 수단 각각은, 제 1 전원 단자(VDD)에 접속된 제 1 프리차징 트랜지스터; 상기 제 1 프리차징 트랜지스터에 접속된 다수의 제 1 퓨즈; 상기 제 1 퓨즈 중 한 퓨즈와 제 2 전원 단자(GND)사이에 각각 접속되고, 로우 어드레스 신호(X2, X2, . . . ) 및 그들 반전된 신호( 1, 2, . . .)중 한 신호에 의해 각각 제어되는 다수의 제 1 스위칭 트랜지스터와;
    상기 제 1 프리차징 트랜지스터와 상기 제 1 퓨즈 사이의 제 1 노드에 접소된 제 1 입력, 각각의 메모리 셀 선택 신호를 수신하는 제 2 입력과, 각각의 메모리 셀 블럭의 상기 제 1 용장 메모리 셀 로우에 선택 신호(RRS11, . . . )를 발생하는 출력을 갖는 제 1 게이트 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 제 2 용장 로우 선택 수단 각각은, 제 1 전원 단자(VDD)에 접속된 제 2 프리차징 트랜지스터(Q20, . . .); 상기 제 2 프리차징 트랜지스터에 접속된 다수의 제 2 퓨즈(F21, F21', . . . ); 상기 제 2 퓨즈 중 한 퓨즈와 제 2 전원 단자(GND) 사이에 각각 접속되고, 로우 어드레스 신호(X2, X2, . . . ) 및 그들 반전된 신호( 1, 2, . . . )중 한 신호에 의해 각각 제어되는 다수의 제 2 스위칭 트랜지스터(Q21, Q21', . . .)와; 상기 제 2 프리차징 트랜지스터와 상기 제 2 퓨즈 사이의 제 2 노드에 집속된 제 1 입력, 각각의 메모리 셀 클럭 선택 신호를 수신하는 제 2 입력과, 각각의 메모리 셀 블럭의 상기 제 2 용장 메모리 셀 로우에 선택 신호(RRS12, . . . )를 발생하는 출력을 갖는 다수의 제 2 게이트 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 반도체 메모리 장치에 있어서, 노멀 메모리 셀 어레이와 제 1 및 제 2 용장 메모리 셀 로우(1-1c, 1-2c, . . . , 1-1d, 1-2d, . . . )을 각각 갖는 다수의 메모리 셀 블럭(1-1∼1-4); 상기 메모리 셀 블럭중 한 블럭에 각각 제공되어 제 1 용장 로우 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호(BK1, . . .) 및 상기 제 1 용장 컬럼 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제 1 용장 메모리 셀 로우를 각각 액세스하는 다수의 제 1 용장 로우 선택 수단(5-1c, 5-2c, . . . )과; 상기 메모리 셀 블럭에 제공되어 제 2 용장 로우 어드레스를 기억하고, 각각의 메모리 셀 블럭 선택 신호 및 상기 제 2 용장 로우 어드레스의 수신에 응답하여 각각의 메모리 셀 블럭의 상기 제 2 용장 메모리 셀 로우 액세스 하는 단일 제 2 용장 로우 선택 수단(5-d)을 포함하는 것을 특징으로 하는 반도체 메모리 장치
  11. 제 10 항에 있어서, 상기 제 1 용장 로우 선택 수단 각각은, 제 1 전원 단자(VDD)에 접속된 제 1 프리차징 트랜지스터(Q10, . . . ); 상기 제 1 프리차징 트랜지스터에 접속된 다수의 제1퓨즈(F11, F11', . . . );
    상기 제 1 퓨즈 중 한 퓨즈와 제 2 전원 단자(GND) 사이에 각각 접속되고, 로우 어드레스 신호(X2, X2...) 및 그들 반전된 신호( 1, 2, . . . )중 한 신호에 의해 각각 제어되는 다수의 제 1 스위칭 트랜지스터(Q11, Q11', . . . )와; 상기 제 1 프리차징 트랜지스터와 상기 제 1 퓨즈 사이의 제 1 노드에 접속된 제 1 입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제 2 입력과, 각각의 메모리 셀 블럭의 상기 제 1 용장 메모리 셀 로우에 선택 신호(RRS11, . . . )를 발생하는 출력을 갖는 다수의 제 1 게이트 회로(G11, . . . )를 포함하는 것을 특징으로 하는 1반도체 메모리 장치.
  12. 제 10 항에 있어서, 상기 제 2 용장 로우 선택 수단 각각은, 제 1 전원 단자(VDD)에 접속된 제 2 프리차징 트랜지스터(Q20, . . . ); 상기 제 2 프리차징 트랜지스터에 접속된 다수의 제 2 퓨즈(F21, F21', . . . ); 상기 제 2 퓨즈 중 한 퓨즈와 제 2 전원 단자(GND) 사이에 각각 접속되고, 로우 어드레스 신호(X2, X2, . . . ) 및 그들 반전된 신호( 1, 2, . . . )중 한 신호에 의해 각각 제어되는 다수의 제 2 스위칭 트랜지스터(Q21, Q21', . . . )와; 상기 제 2 프리차징 트랜지스터와 상기 제 2 퓨즈 사이의 제 2 노드에 집속된 제 1 입력, 각각의 메모리 셀 블럭 선택 신호를 수신하는 제 2 입력과, 각각의 메모리 셀 블럭의 상기 제 2 용장 메모리 셀 로우에 선택 신호(RRS12, . . . )를 발생하는 출력을 갖는 다수의 제 2 게이트 회로를 포함하는 것을 특징으로하는 반도체 메모리 장치.
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