KR101062740B1 - 퓨즈 박스 및 이를 구비한 반도체 집적 회로 장치 - Google Patents

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Abstract

퓨즈 박스 및 이를 구비한 반도체 집적 회로 장치를 개시한다. 개시된 본 발명의 반도체 집적 회로 장치는 로우 방향 및 컬럼 방향으로 일정 간격을 두고 배치되며, 복수의 매트들로 구성된 복수의 매트행 및 복수의 매트열을 포함하는 복수의 뱅크, 상기 컬럼 방향으로 연장되는 뱅크 사이의 공간에 배치되는 컬럼 리던던시 회로 블록을 포함하는 컬럼 제어 블록, 및 상기 컬럼 제어 블록과 인접하여 배치되며, 복수의 퓨즈 박스들로 구성되는 컬럼 퓨즈 블록을 포함하며, 상기 퓨즈 박스는 두 개의 행으로 나뉘어 배치되는 복수의 퓨즈 셋들로 구성되고, 상기 퓨즈 박스는 상기 하나의 매트열에 대응되도록 배치되며, 상기 퓨즈 박스는 동일 형상을 가지며 일정 간격을 가지고 배치된 어드레스 퓨즈 및 배선 퓨즈를 포함한다.
Figure R1020080134272
퓨즈 박스, 라우팅, 배선 퓨즈

Description

퓨즈 박스 및 이를 구비한 반도체 집적 회로 장치{Fuse Box And Semiconductor Integrated Circuit Apparatus Having The Same}
본 발명은 퓨즈 박스 및 이를 구비한 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 면적이 감소된 퓨즈 박스 및 이를 구비한 반도체 집적 회로 장치에 관한 것이다.
반도체 집적 회로 장치를 구성하는 각 소자의 사이즈가 미세화되고, 한 개의 반도체 칩 내에 포함되는 소자의 수가 거대화됨에 따라, 결함 밀도의 수준도 증대되고 있다. 이러한 결함 밀도의 증대는 반도체 장치의 수율을 저하시키는 직접적인 원인이 되며, 심할 경우, 반도체 소자가 형성되는 웨이퍼를 폐기처분하여야 한다.
종래에는 반도체 집적 회로 장치의 결함 밀도를 낮추기 위해, 결함 셀을 여분의 셀로 대체하는 리페어(repair) 기술이 제안되었다. 이와 같은 리페어 동작은 반도체 집적 회로 장치 내에 리던던시 회로 블록을 설치하므로써 수행된다. 리던던시 회로 블록은 반도체 집적 회로 장치의 결함 위치를 인지하고 있어야 하며, 결함 셀에 입력될 어드레스의 경로를 여분의 셀로 변경되도록 구성된다. 여기서, 상기 결함 어드레스의 위치는 리던던시 회로 블록내에 구비된 퓨즈를 통해 저장된다.
리던던시 회로 블록은 복수의 어드레스 퓨즈들로 구성된 퓨즈 블록 및 상기 퓨즈 블록과 전기적으로 연결된 복수의 리던던시 회로로서 구성될 수 있다.
도 1은 일반적인 컬럼 퓨즈 블록내의 퓨즈 박스를 보여주는 평면도이다.
도 1을 참조하면, 어드레스 퓨즈들(10)은 퓨즈 박스(20)로 구획된 공간에 일정 간격을 가지고 나란히 배치된다. 이러한 어드레스 퓨즈들(10)은 예를들어 4개씩 한 조를 이루어 퓨즈 셋을 구성하고, 상기 퓨즈 셋 별로 개별 리던던시 회로(도시되지 않음)와 연결된다. 이때, 하나의 퓨즈 셋을 구성하는 어드레스 퓨즈들(10)은 하나의 배선층(30a,30b,30c,30d)에 의해 그것의 일단이 연결되어, 리던던시 회로(도시되지 않음)에 연결된다.
이때, 상기 배선층(30a,30b,30c,30d)은 이후 어드레스 퓨즈(10)들이 블로잉될 것을 고려하여, 퓨즈 박스(20) 외곽으로 라우팅(routing)되도록 배치되고 있다. 또한, 배선층(30a,30b,30c,30d)은 서로 간에 전기적 간섭이 일어나지 않도록 일정 간격을 유지하며 퓨즈 박스 양측 외곽으로 분산 배치된다. 아울러, 배선층(30a,30b,30c,30d)은 신호 지연이 발생되지 않도록 일정 선폭을 유지하여야 한다.
그런데, 반도체 집적 회로 장치의 집적도가 기하급수적으로 증대됨에 따라, 한정된 면적에 보다 많은 수의 메모리 셀이 집적될 것이 요구되고 있다. 이에, 메모리 셀의 면적은 물론, 퓨즈 박스의 면적 역시 감소될 것이 요구되고 있다.
하지만, 알려진 바와 같이, 퓨즈의 피치는 퓨즈 블로잉시 인접하는 퓨즈의 영향을 받지 않기 위해 레이저 배열 오차 허용 범위(laser alignment tolerances) 만큼 확보되어야 하므로, 퓨즈 박스(20)의 면적을 일정 면적 이하로 감소시키는 것은 사실상 어렵다.
아울러, 상술한 바와 같이 어드레스 퓨즈(10)와 리던던시 회로 블록(도시되지 않음)간을 연결하는 배선층(30a,30b,30c,30d)이 퓨즈 박스(20)의 외곽을 라우팅하도록 배치되므로, 배선층(30a,30b,30c,30d)의 면적까지 실질적인 퓨즈 박스 면적으로 포함된다. 그러므로, 전체의 반도체 칩 면적에 대비하여 볼 때, 퓨즈 박스의 면적의 비는 오히려 증대된다고 볼 수 있다.
그러므로, 현재 반도체 집적 회로 장치는 리던던시 회로 블록, 특히, 퓨즈 박 및 그 주변부의 면적을 감소시킬 것이 간절히 요구되고 있는 실정이다.
따라서, 본 발명의 목적은 어드레스 정보를 전달하는 배선의 라우팅을 방지할 수 있는 퓨즈 박스를 제공하는 것이다.
또한, 본 발명의 다른 목적은 감소된 면적을 갖는 퓨즈 박스를 구비한 반도체 집적 회로 장치를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 퓨즈 박스는 두 개의 행을 이루며 배열되는 복수의 퓨즈 셋을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 로우 방향 및 컬럼 방향으로 일정 간격을 두고 배치된 복수의 매트들로 구성되는 뱅크, 및 상기 뱅크의 일측 가장자리에 배치되며, 복수의 퓨즈 박스들로 구성되는 컬럼 퓨즈 블록을 포함하며, 상기 퓨즈 박스는 두 개의 행으로 나뉘어 배치되는 복수의 퓨즈 셋들로 구성되고, 상기 퓨즈 박스는 상기 하나의 매트에 대응되도록 배치된다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치는, 로우 방향 및 컬럼 방향으로 일정 간격을 두고 배치되며, 복수의 매트들로 구성된 복수의 매트행 및 복수의 매트열을 포함하는 복수의 뱅크, 상기 컬럼 방향으로 연장되는 뱅크 사이의 공간에 배치되는 컬럼 리던던시 회로 블록을 포함하는 컬럼 제어 블록, 및 상기 컬럼 제어 블록과 인접하여 배치되며, 복수의 퓨즈 박스들로 구성되는 컬럼 퓨즈 블록을 포함하며, 상기 퓨즈 박스는 두 개의 행으로 나뉘어 배치되는 복 수의 퓨즈 셋들로 구성되고, 상기 퓨즈 박스는 상기 하나의 매트열에 대응되도록 배치되며, 상기 퓨즈 박스는 동일 형상을 가지며 일정 간격을 가지고 배치된 어드레스 퓨즈 및 배선 퓨즈를 포함한다.
본 발명에 의하면, 기존 2개의 퓨즈 박스에 나누어 배치되었던 퓨즈 셋들을 하나의 퓨즈 박스내에 통합시켜 집적시킬 수 있으므로, 퓨즈 블록내에 단일의 퓨즈 박스만을 설치하여도 대응하는 매트열의 결함 정보를 모두 저장할 수 있게 된다. 이에 따라, 컬럼 퓨즈 블록의 높이(세로축의 길이)를 줄일 수 있어, 결과적으로 퓨즈 블록의 면적을 크게 줄일 수 있게 된다.
또한, 어드레스 정보를 전달하기 위한 배선을 퓨즈 박스 외곽쪽으로 인출하여 라우팅시킬 필요가 없으므로, 배선의 라우팅 면적은 물론, 배선간의 간격 또한 확보하지 않아도 되므로, 퓨즈 박스의 장축 길이를 크게 줄일 수 있게 된다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2를 참조하면, 반도체 집적 회로 장치(100)는 복수의 스택 뱅크(110), 로우 제어 블록(130), 컬럼 제어 블록(150), 로우 퓨즈 블록(170) 및 컬럼 퓨즈 블록(200)을 포함할 수 있다.
스택 뱅크(110)는 업 뱅크(BANK_up) 및 다운 뱅크(BANK_dn)로 구성될 수 있으며, 스택 뱅크(110)는 로우 방향 및 컬럼 방향으로 소정 간격을 두고 이격 배치 되어, 반도체 집적 회로 장치를 구성한다. 여기서, 업 뱅크(BANK_up) 및 다운 뱅크(BANK_dn)는 배선의 단절 없이 연결배치된 단위 뱅크일 수도 있고, 혹은 하나의 뱅크를 상하로 구분한 것일 수도 있다.
로우 제어 블록(130)은 로우 방향으로 배열되는 스택 뱅크(110) 사이에, 스택 뱅크(110)에 대응하여 배치될 수 있다. 로우 제어 블록(130)은 예컨대, 로우 디코더(도시되지 않음)를 포함할 수 있다.
로우 퓨즈 블록(170)은 상기 로우 제어 블록(130) 사이에 위치되며, 양측의 스택 뱅크(110)의 결함 라인을 여분의 라인으로 교체하기 위한 로우 퓨즈들(도시되지 않음)을 포함한다.
컬럼 제어 블록(150)은 컬럼 방향으로 나란히 배열되는 스택 뱅크(110) 사이에, 상기 서브 뱅크(110)에 대응하여 배치될 수 있다. 컬럼 제어 블록(150)은 컬럼 디코더(도시되지 않음) 및 프리 디코더(도시되지 않음)를 포함할 수 있다.
컬럼 퓨즈 블록(200)은 각각의 컬럼 제어 블록(150)에 대응하여 배치된다. 예컨대, 컬럼 퓨즈 블록(200)은 스택 뱅크(110) 사이의 공간에 해당 컬럼 제어 블록(150)과 인접하게 배치될 수 있다. 이에 따라, 컬럼 방향으로 배열되는 컬럼 퓨즈 블록(200)은 스택 뱅크(110) 사이의 공간에서 서로 마주하도록 배치된다.
도 3은 본 발명의 실시예에 따른 스택 뱅크(110) 및 컬럼 퓨즈 블록(220)을 확대하여 도시한 평면도이다. 도 3에서는 설명의 편의를 위해 컬럼 제어 블록(150)의 도시를 생략하였다.
도 3을 참조하면, 스택 뱅크(110)를 구성하는 업 뱅크(BANK_up) 및 다운 뱅 크(도시되지 않음) 각각은 복수의 매트(MAT)들로 구성될 수 있다. 상기 매트(MAT)는 매트릭스 형태로 배열되어, 복수의 매트행 및 복수의 매트열을 구성할 수 있다.
한편, 컬럼 퓨즈 블록(220)은 복수의 퓨즈 박스(210)들로 구성될 수 있다. 복수의 퓨즈 박스(210)는 예를 들어, 도면의 로우 방향으로 일정 간격을 두고 배치될 수 있으며, 상기 각각의 퓨즈 박스(210)는 예를 들어, 하나의 매트(MAT), 보다 자세히는 하나의 매트 열과 대응되도록 배치될 수 있다.
여기서, 일반적인 퓨즈 박스(20)는 도 4에 도시된 바와 같이, 로우 방향으로 인접하는 2개의 매트(MAT)에 대응되도록 배치되고 있으며, 예를 들어, 4개의 행을 이루도록 배치될 수 있다. 이때, 2개의 퓨즈 박스(20)는 첫 번째 매트(MAT0)열의 리페어에 관련되고, 나머지 2개의 퓨즈 박스(20)는 두 번째 매트(MAT1)열의 리페어에 관련되도록 구성되었다.
반면, 본 실시예에서는 하나의 퓨즈 박스(210)가 하나의 매트열에 대응되도록 구성되므로써, 이하에서 보다 상세히 설명하겠지만, 이러한 배치에 의해 컬럼 퓨즈 블록(200)의 면적을 줄일 수 있을 것이다.
도 5는 본 발명의 실시예에 따른 퓨즈 박스(210)의 평면도이다.
도 5를 참조하면, 퓨즈 박스(210)는 복수의 퓨즈 셋(300)으로 구성될 수 있다.
우선, 퓨즈 박스(210) 각각 가드링(guardring)에 의해 한정될 수 있다. 가드링은 퓨즈 박스(210)의 내측, 즉, 퓨즈쪽으로 수분이 침투하는 것을 방지하기 위한일종의 수분 방지 벽일 수 있다. 이러한 가드링은 예를 들어 다층의 금속 배선층 으로 구성될 수 있다.
상기 퓨즈 셋(300)은 뱅크의 블록(block), 즉 동일 컬럼에 배치되는 매트들의 수, 즉, 하나의 매트열을 구성하는 매트의 수만큼 상기 퓨즈 박스(210)내에 집적될 수 있다. 본 실시예에서는 예를 들어 8개의 블록으로 구분되는 뱅크를 갖는 반도체 메모리 장치에 대해 예를 들어 설명할 것이므로, 상기 퓨즈 셋(300)은 상기 퓨즈 박스(210)내에 예를 들어 8개가 구비될 수 있다.
본 실시예의 퓨즈 셋(300)들은 퓨즈 박스(210)내에 2개의 행을 이루며 배치될 수 있다. 본 실시예에서는 하나의 행(row)상에 배치된 퓨즈 셋들(300)을 각각 서브 블록(SB1,SB2)으로 칭할 것이다. 이에 따라, 제 1 및 제 2 서브 블록(SB1,SB2)은 예컨대, 4개의 퓨즈 셋(300)들로 구성될 수 있다. 제 1 및 제 2 서브 블록(SB1,SB2)들은 그것의 접선(TL)을 기준으로 서로 대칭을 이루도록 배치될 수 있다.
퓨즈 셋(300) 각각은 복수의 어드레스 퓨즈(310) 및 배선 퓨즈(330)로 구성될 수 있다. 상기 어드레스 퓨즈(310)는 뱅크의 블록 수를 고려하여, 하나의 퓨즈 셋(300)당 4개가 구비될 수 있고, 배선 퓨즈(330)는 상기 어드레스 퓨즈(310)의 정보를 컬럼 리던던시 회로 블록을 통해 궁극적으로 컬럼 제어 블록(170)에 전달하기 위한 연결 배선으로, 하나의 퓨즈 셋(300) 당 하나가 구비될 수 있다. 어드레스 퓨즈(310) 및 배선 퓨즈(330)는 모두 동일한 형상 및 동일한 간격을 가지고 형성될 수 있으며, 배선 퓨즈(330)는 어드레스 퓨즈들(310)의 일측, 혹은 어드레스 퓨즈(310) 사이 어디든 배치될 수 있다. 또한, 어드레스 퓨즈(310)와 배선 퓨즈(330) 의 일단들은 공통 배선(350)에 의해 전기적으로 연결될 수 있고, 타단은 상기 퓨즈 박스(210)의 외곽, 즉 가드링 쪽으로 연장된다. 이에 따라, 상기 제 1 및 제 2 서브 블록(SB1,SB2)의 공통 배선들(350)은 퓨즈 박스(210)의 중심, 즉, 상기 접선(TL) 인근에 배치된다.
도 6은 본 발명의 실시예에 따른 컬럼 어드레스 퓨즈 회로를 보여준다.
컬럼 퓨즈 블록(200)내에 구비되는 컬럼 리던던시 회로 블록(도시되지 않음)은 복수 개, 예컨대, 하나의 퓨즈 박스(210)내에 구비된 퓨즈 셋(300)의 수 만큼 컬럼 어드레스 퓨즈 회로들(400)을 포함할 수 있다.
컬럼 어드레스 퓨즈 회로(400) 각각은 도 6에 도시된 바와 같이, 제 1 구동부(410), 제 2 구동부(430) 및 블로잉 확인부(450)로 구성될 수 있다.
제 1 구동부(410)는 전원 전압단(VDD) 및 블로잉 확인부(450) 사이에 연결되어, 액티브 신호에 따라 선택적으로 전원 전압(VDD)을 스위칭하도록 구성된다. 제 1 구동부(410)는 예를 들어, PMOS 트랜지스터로 구성될 수 있다.
제 2 구동부(430)는 블로잉 확인부(450) 및 접지 전압단(VSS) 사이에 연결되어, 액티브 신호에 따라 선택적으로 블로잉 확인부(450)에 전달된 전압을 접지 전압단(VSS)으로 배출시키도록 구성된다. 제 2 구동부(430)는 예를 들어 NMOS 트랜지스터로 구성될 수 있다. 여기서, 제 1 및 제 2 구동부(410,430)는 동일한 액티브 신호에 의해 구동되고, 서로 반대 타입의 트랜지스터로 구성됨에 따라 서로 상반되도록 스위칭된다.
블로잉 확인부(450)는 어드레스 퓨즈(310a,310b,310c,310d) 및 스위칭 소 자(N1,N2,N3,N4)로 구성될 수 있다. 블로잉 확인부(450)는 제 1 구동부(410)가 구동되었을 때, 어느 하나의 어드레스 퓨즈(310a,310b,310c,310d)라도 블로잉되면, 하이 신호를 출력할 수 있도록 구성된다. 보다 상세하게는, 어드레스 퓨즈(f1,f2,f3,f4)의 일단은 상기 제 1 구동부(410)와 연결되고, 상기 스위칭 소자들(N1,N2,N3,N4)은 상기 어드레스 퓨즈(310a,310b,310c,310d)의 타단과 각각 대응되도록 연결된다. 스위칭 소자들(N1,N2,N3,N4)은 블록 선택 신호(bs<1:4>)에 응답하여 선택적으로 온/오프되는 NMOS 트랜지스터일 수 있다.
이때, 도 5에서, 상기 어드레스 퓨즈(310a,310b,310c,310d)의 일단을 연결하는 공통 배선(350)은 곧 도 5에서 어드레스 퓨즈(310a,310b,310c,310d)와 제 1 구동부(410)간의 연결 노드 'a'가 되고, 배선 퓨즈(330)는 블로잉 확인부(450)의 출력단(out)이 된다. 또한, 도 5에서는 자세히 도시되지 않았지만, 어드레스 퓨즈(310a,310b,310c,310d)의 타단 각각은 컬럼 어드레스 퓨즈 회로(400)의 블로잉 확인부를 구성하는 스위칭 소자(N1,N2,N3,N4)와 연결된다.
이에 따라, 도 7에 도시된 바와 같이, 어드레스 퓨즈(310a,310b,310c,310d) 및 배선 퓨즈(330)의 타단들이 모두 상기 가드링(210)쪽으로 연장된다 하더라도, 어드레스 퓨즈(310a,310b,310c,310d)의 타단쪽에는 스위칭 소자(N1,N2,N3,N4)를 통해 전압이 입력(↑)되지만, 배선 퓨즈(330)는 어드레스 퓨즈((310a,310b,310c,310d)의 정보를 출력단(out,↓)쪽으로 전달하게 된다.
이와 같은 본 실시예에 의하면, 어드레스 퓨즈(310a,310b,310c,310d)의 정보 를 컬럼 리던던시 회로 블록(나아가, 컬럼 제어 블록)에 전달하는 배선을 퓨즈 셋(300)의 외곽으로 라우팅시키지 않고 퓨즈 셋(300)내에 퓨즈의 형태로 형성한다. 동시에, 하나의 퓨즈 박스(210)내에 배치되는 퓨즈 셋을 두 행으로 나누어 배치한다.
이에 따라, 기존 2개의 퓨즈 박스에 나누어 배치되었던 퓨즈 셋을 하나의 퓨즈 박스내에 모두 집적시킬 수 있으므로, 퓨즈 블록내에 단일의 퓨즈 박스만을 설치하여도 대응하는 매트열의 매트들의 결함 정보를 모두 저장할 수 있게 된다. 이에 따라, 퓨즈 블록의 높이를 줄일 수 있어, 결과적으로 퓨즈 블록의 면적을 크게 줄일 수 있다.
또한, 어드레스 정보를 전달하기 위한 배선을 퓨즈 박스 외곽쪽으로 인출하여 라우팅시킬 필요가 없으므로, 배선의 라우팅 면적은 물론, 배선간의 간격 또한 확보하지 않아도 되므로, 퓨즈 박스(210)의 장축 길이를 크게 줄일 수 있게 된다. 이에 따라, 퓨즈 박스(210)가 하나의 매트 열에 대응하여 배치가 가능해지고, 나아가, 퓨즈 블록의 면적을 더욱 감소시킬 수 있게 된다.
아울러, 본 실시예와 같이 하나의 퓨즈 박스내에 두 행으로 퓨즈 셋이 배열되는 경우, 듀얼 빔(dual beam)을 이용하여 각기 다른 행에 위치한 퓨즈 셋 내의 어드레스 퓨즈를 선택적으로 컷팅할 수 있으므로, 퓨즈 블로잉 시간도 단축할 수 있다.
본 발명은 상기한 실시한 실시예에 한정하는 것만은 아니다.
본 실시예에서는 하나의 퓨즈 박스내에 8개의 퓨즈 셋이 배치되는 경우에 대 해 예를 들어 설명하였지만, 이는 반도체 집적 회로 장치의 집적 밀도에 비례하여 조절 가능하다.
또한, 본 실시예에서는 두 개의 뱅크가 단절 없이 연결되어 있는 스택 뱅크 에 대해 예를 들어 설명하였지만, 여기에 한정되지 않고, 일반적인 뱅크 구조는 물론 하프 뱅크 등 다양한 형태의 뱅크 구조에 모두 적용될 수 있음은 물론이다.
또한, 본 실시예에서는 컬럼 방향을 따라 배열되는 뱅크 사이에 컬럼 퓨즈 블록을 뱅크별로 설치하였으나, 여기에 한정되지 않고, 어느 영역에 배치되는 모든 컬럼 퓨즈 블록이든 모두 여기에 해당함은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 일반적인 컬럼 퓨즈 블록내의 퓨즈 박스를 보여주는 평면도,
도 2는 본 발명의 실시예에 따른 반도체 집적 회로 장치의 구성을 개략적으로 보여주는 도면,
도 3은 본 발명의 실시예에 따른 스택 뱅크 및 컬럼 퓨즈 블록을 확대하여 도시한 평면도,
도 4 일반적인 반도체 집적 회로 장치의 퓨즈 박스 및 매트와의 관계를 보여주는 개략도,
도 5는 본 발명의 실시예에 따른 퓨즈 박스의 평면도,
도 6은 본 발명의 실시예에 따른 컬럼 어드레스 퓨즈 회로를 나타낸 도면, 및
도 7은 본 발명의 실시예에 따른 어드레스 퓨즈와 배선 퓨즈간의 신호 입출력을 개략적으로 보여주는 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 퓨즈 박스 300 : 퓨즈 셋
310 : 어드레스 퓨즈 330 : 배선 퓨즈
350 : 공통 배선

Claims (26)

  1. 복수의 제 1 퓨즈 셋을 로우 방향으로 나열하여 구성되는 제 1 퓨즈 서브 블록; 및
    복수의 제 2 퓨즈 셋을 상기 로우 방향으로 나열하여 구성되는 제 2 퓨즈 서브 블록을 포함하며,
    상기 제 1 및 제 2 퓨즈 서브 블록은 상기 로우 방향과 수직을 이루는 컬럼 방향을 따라 연속적으로 배치되는 퓨즈 박스.
  2. 제 1 항에 있어서,
    상기 제 1 퓨즈 서브 블록 및 제 2 퓨즈 서브 블록은 상기 로우 방향에 대해 서로 대칭을 이루는 형태로 배열되는 퓨즈 박스.
  3. 제 2 항에 있어서,
    상기 퓨즈 셋 각각은 일정 간격을 가지고 배치된 어드레스 퓨즈 및 배선 퓨즈를 포함하는 퓨즈 박스.
  4. 제 3 항에 있어서,
    상기 어드레스 퓨즈 및 배선 퓨즈는 동일한 형상을 갖는 퓨즈 박스.
  5. 제 3 항에 있어서,
    상기 어드레스 퓨즈 및 배선 퓨즈 각각은 공통 배선에 의해 전기적으로 연결되는 퓨즈 박스.
  6. 삭제
  7. 제 3 항에 있어서,
    상기 배선 퓨즈는 상기 어드레스 퓨즈들 사이에 배치되는 퓨즈 박스.
  8. 제 3 항에 있어서,
    상기 배선 퓨즈는 상기 어드레스 퓨즈들의 일측에 배치되는 퓨즈 박스.
  9. 로우 방향 및 컬럼 방향으로 일정 간격을 두고 배치된 복수의 매트들로 구성되는 뱅크; 및
    상기 뱅크의 일측 가장자리에 배치되며, 복수의 퓨즈 박스들을 포함하는 컬럼 퓨즈 블록을 포함하며,
    상기 퓨즈 박스는 컬럼 방향으로 볼때, 2열 횡대로 배열되는 제 1 퓨즈 서브 블록 및 제 2 퓨즈 서브 블록을 포함하고,
    상기 제 1 및 제 2 퓨즈 서브 블록 각각은 상기 로우 방향으로 나열되는 복수의 퓨즈셋들로 구성되며,
    상기 퓨즈 박스는 상기 하나의 매트에 대응되도록 배치되는 반도체 집적 회로 장치.
  10. 제 9 항에 있어서,
    상기 퓨즈 셋 각각은 일정 간격을 가지고 배치된 어드레스 퓨즈 및 상기 어드레스 퓨즈의 정보를 전달하며 상기 어드레스 퓨즈와 상기 일정 간격을 두고 이격 배치된 배선 퓨즈를 포함하는 반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 어드레스 퓨즈 및 상기 배선 퓨즈는 동일한 형상을 갖는 반도체 집적 회로 장치.
  12. 제 11 항에 있어서,
    상기 어드레스 퓨즈 및 상기 배선 퓨즈는 각각 일단 및 상기 일단과 대응하는 위치의 타단을 포함하고,
    상기 어드레스 퓨즈 및 상기 배선 퓨즈의 상기 일단들은 공통 배선에 의해 전기적으로 연결되고, 상기 어드레스 퓨즈 및 상기 배선 퓨즈의 타단들은 상기 퓨즈 박스의 경계쪽을 향하여 연장되는 반도체 집적 회로 장치.
  13. 제 11 항에 있어서,
    상기 뱅크와 상기 컬럼 퓨즈 블록 사이에 배치되는 컬럼 제어 블록을 더 포함하며,
    상기 배선 퓨즈는 상기 컬럼 제어 블록과 전기적으로 연결되도록 연장되는 반도체 집적 회로 장치.
  14. 제 13 항에 있어서,
    상기 컬럼 제어 블록 및 상기 컬럼 퓨즈 블록은 상기 컬럼 방향과 직교하는 상기 뱅크의 일측 가장자리에 서로 인접하여 배치되는 반도체 집적 회로 장치.
  15. 제 10 항에 있어서,
    상기 배선 퓨즈는 상기 어드레스 퓨즈들 사이에 배치되는 반도체 집적 회로 장치.
  16. 제 10 항에 있어서,
    상기 배선 퓨즈는 상기 어드레스 퓨즈들 일측에 배치되는 반도체 집적 회로 장치.
  17. 제 9 항에 있어서,
    상기 퓨즈 박스는 상기 퓨즈 박스 내부로 수분 침투를 차단하기 위한 가드링인 반도체 집적 회로 장치.
  18. 로우 방향 및 컬럼 방향으로 일정 간격을 두고 배치되며, 각각 복수의 매트들로 구성된 복수의 매트행 및 복수의 매트열을 포함하는 복수의 뱅크;
    상기 컬럼 방향으로 연장되는 뱅크 사이의 공간에 배치되는 컬럼 리던던시 회로 블록을 포함하는 컬럼 제어 블록; 및
    상기 컬럼 제어 블록과 인접하여 배치되며, 복수의 퓨즈 박스들로 구성되는 컬럼 퓨즈 블록을 포함하며,
    상기 퓨즈 박스는 상기 컬럼 방향으로 볼때 2열 횡대로 배열되는 제 1 퓨즈 서브 블록 및 제 2 퓨즈 서브 블록을 포함하고,
    상기 제 1 및 제 2 퓨즈 서브 블록은 각각 상기 로우 방향으로 나열된 복수의 퓨즈 셋으로 구성되고,
    상기 퓨즈 박스는 상기 하나의 매트열에 대응되도록 배치되며,
    상기 퓨즈 박스는 동일 형상을 가지며 일정 간격을 가지고 배치된 어드레스 퓨즈 및 배선 퓨즈를 포함하는 반도체 집적 회로 장치.
  19. 제 18 항에 있어서,
    상기 제 1 퓨즈 서브 블록에 위치되는 상기 퓨즈셋과 상기 제 2 퓨즈 서브 블록에 위치하는 상기 퓨즈셋은 상호 대칭을 이루는 반도체 집적 회로 장치.
  20. 제 18 항에 있어서,
    상기 어드레스 퓨즈 및 상기 배선 퓨즈의 일단은 공통 배선에 의해 전기적으로 연결되고, 상기 어드레스 퓨즈 및 상기 배선 퓨즈의 타단은 상기 퓨즈 박스의 경계쪽으로 연장되는 반도체 집적 회로 장치.
  21. 제 18 항에 있어서,
    상기 배선 퓨즈는 상기 컬럼 리던던시 회로 블록과 전기적으로 연결되도록 직선으로 연장되는 반도체 집적 회로 장치.
  22. 제 18 항에 있어서,
    상기 배선 퓨즈는 상기 어드레스 퓨즈들 사이에 배치되는 반도체 집적 회로 장치.
  23. 제 18 항에 있어서,
    상기 배선 퓨즈는 상기 어드레스 퓨즈들 일측에 배치되는 반도체 집적 회로 장치.
  24. 제 18 항에 있어서,
    상기 퓨즈 박스내에 집적되는 상기 퓨즈 셋의 수는 상기 매트 열을 구성하는 매트의 수에 대응되는 반도체 집적 회로 장치.
  25. 제 18 항에 있어서,
    상기 제 1 퓨즈 서브 블록의 퓨즈셋 수와 상기 제 2 퓨즈 서브 블록의 퓨즈셋 수는 서로 동일한 반도체 집적 회로 장치.
  26. 제 18 항에 있어서,
    상기 퓨즈 박스는 상기 어드레스 퓨즈 및 상기 배선 퓨즈쪽으로 수분의 침투를 방지하기 위한 가드링으로 한정되는 반도체 집적 회로 장치.
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