JP2012134379A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供する。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。
【選択図】図3

Description

本発明は、不良メモリセルの代替セルを選択するために選択的に切断自在な複数のヒューズ片を各々が含むヒューズブロックを備えた半導体記憶装置に関する。
不良メモリセルの代替セルを選択するためのヒューズブロックを備えた半導体記憶装置が従来より知られている(特許文献1)。
図1は、特許文献1の半導体記憶装置とは形態が異なるものの、ヒューズブロックを備えた従来の半導体記憶装置1を表わす図である。メモリセルアレイ5とメモリセルアレイ6との間には、ゲートアレイ10が設けられている。ゲートアレイ10とメモリセルアレイ5との間には、論理回路21、ヒューズブロック31及び32が一列に並んで配置されている。ゲートアレイ10とメモリセルアレイ6との間には、論理回路22、ヒューズブロック33及び34が一列に並んで配置されている。なお、実際には、図示せぬ複数のヒューズブロックが更に並んで配置されている。
ヒューズブロック31〜34の各々は、例えば、メモリセルアレイ5及び6を構成するメモリセルのうちの不良メモリセル(図示せず)の不良メモリアドレスを記憶するための複数のヒューズ片(図示せず)からなるブロックであり、レーザー光の照射によって当該ヒューズ片を選択的に切断することによって得られる切断態様によって不良メモリセルに対応する不良メモリアドレスを記憶できる。
論理回路21及び22の各々は、例えば、ヒューズブロック31〜34の各々によって設定されている不良メモリアドレスと、外部からのメモリアクセス信号が示すメモリアドレスとが一致した場合に、当該不良メモリアドレスに対応する1つの予備メモリセル(図示せず)を選択する回路である。
ゲートアレイ10と、論理回路21、22及びヒューズブロック31〜34との間には、ゲートアレイ10についての専用の電源配線すなわちVSS供給用の電源配線41及び42とVDD供給用の電源配線51及び52が設けられている。また、論理回路21、22及びヒューズブロック31〜34上には、これらの論理回路及びヒューズブロックについての専用の電源配線すなわちVSS供給用の電源配線43及び44とVDD供給用の電源配線53及び54と、が設けられている。
また、ゲートアレイ10を構成するトランジスタ(図示せず)に対してVSS電位を供給する供給配線60−1〜60−n(nは2以上の整数)、及びVDD電位を供給する供給配線65−1〜65−nが設けられている。供給配線60−1〜60−nの各々の一端は電源配線41に接続され、他端は電源配線42に接続されている。供給配線65−1〜65−nの各々の一端は電源配線51に接続され、他端は電源配線52に接続されている。
特許第3099802号公報
ところで、近年、メモリセルアレイの大容量化に伴って論理回路やヒューズブロックが多数必要となっており、論理回路とヒューズブロックとを図1に示す如くゲートアレイ10の両側に一列ずつ並べて配置することが困難になった。
そこで、図2に示す如く、ゲートアレイ10についての専用の電源配線41、42、51及び52の外側に、論理回路21〜26とヒューズブロック31〜36とを互いに異なる列に並べて配置することが考えられる。しかしながら、かかる構成とした場合には、論理回路21〜26に対してVSS及びVDDを供給する4本の電源配線45、46、55及び56を設けるための領域が更に必要となってしまい、従来よりも半導体記憶装置1のサイズが大きくなってしまうという問題があった。
本発明は上記した如き問題点に鑑みてなされたものであって、省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供することを目的とする。
本発明による半導体記憶装置は、複数のメモリセルからなるメモリセルアレイと、電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、前記メモリセルの1つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの1つを選択する選択回路と、電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、前記複数のヒューズブロックは、前記ゲートアレイの近傍において縦列に配置され、前記電源配線と前記接地配線とは、前記ヒューズ片の並置方向に沿って延在しており、前記電源配線及び前記接地配線のうちの、前記ゲートアレイから遠い側の配線と同電位に接続され且つ前記ヒューズ露出窓を回避する付加パターンと、前記付加パターンの電位を前記ゲートアレイに供給する供給配線と、を含むことを特徴とする。
また、本発明による半導体記憶装置は、複数のメモリセルからなるメモリセルアレイと、電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、前記メモリセルの1つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの1つを選択する複数の選択回路と、電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、前記複数の選択回路は、前記ゲートアレイの近傍において縦列に配置され、前記複数のヒューズブロックは、前記複数の選択回路と前記ゲートアレイとの間に縦列に配置され、前記電源配線と前記接地配線とは、前記複数の選択回路と前記ゲートアレイとの間において前記ヒューズ片の並置方向に沿って延在しており、前記ゲートアレイは、前記電源配線から前記電源電位の供給を受け且つ前記接地配線から前記接地電位の供給を受けることを特徴とする。
本発明による半導体記憶装置によれば、省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる。
従来の半導体記憶装置の平面図である。 従来の別の半導体記憶装置の平面図である。 本発明の実施例である半導体記憶装置の平面図である。 図3の半導体記憶装置に設けられたヒューズブロックの回路構成を示す回路図である。 1つのヒューズブロックと、その周辺の回路パターンのレイアウト図である。
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
図3は本発明の実施例である半導体記憶装置1の平面図である。半導体記憶装置1は、例えばDRAMやSRAM等の半導体メモリである。
チップ3の両側には、複数のメモリセル(図示せず)からなるメモリセルアレイ5とメモリセルアレイ6とが設けられている。メモリセルアレイ5とメモリセルアレイ6との間には、ゲートアレイ10が設けられている。ゲートアレイ10は、メモリセルアレイ5及び6を構成するメモリセル(図示せず)への書き込み制御や、メモリセルからのデータ読み出しの際に誤り訂正符号(ECC:Error Correcting Code)を用いたエラー訂正等の処理を行うことができるように構成されている。ゲートアレイ10は、電源電位VDD及び接地電位VSSの供給を受けて動作するデータ処理回路を含み、当該回路によって書き込み制御エラー訂正等の処理を行う。
ゲートアレイ10とメモリセルアレイ5との間には、論理回路21〜23が縦列に配置されている。また、ゲートアレイ10と論理回路21〜23の列との間には、ヒューズブロック31〜33が縦列に配置されている。
ゲートアレイ10とメモリセルアレイ6との間には、論理回路24〜26が縦列に配置されている。また、ゲートアレイ10と論理回路24〜26の列との間には、ヒューズブロック34〜36が縦列に配置されている。なお、実際には、更なる複数の論理回路及び複数のヒューズブロック(図示せず)が同様に配置され得る。
ヒューズブロック31〜36の各々は、例えば、メモリセルアレイ5及び6を構成するメモリセルのうちの不良メモリセル(図示せず)のメモリアドレス(以下、不良メモリアドレスと称する)を記憶するための複数のヒューズ片(図4参照)を含むブロックであり、レーザー光の照射による当該ヒューズ片の選択的な切断の態様によって不良メモリアドレスを記憶できる。また、ヒューズブロック31〜36の各々は、例えば、メモリセルアレイ5及び6の内部電流や内部電圧のトリミングデータを記憶するためにも用いることができる。
論理回路21〜26の各々は、メモリアクセス信号が示すメモリアドレスが、ヒューズブロック31〜36の各々によって設定されている不良メモリアドレスのうちの1つと同じである場合には、当該不良メモリアドレスに対応する不良メモリセル(図示せず)に替えて、メモリセルアレイ5及び6に含まれる予備メモリセル(図示せず)のうちの1つを選択する回路(以下、選択回路とも称する)である。メモリアクセス信号が示すメモリアドレスが、ヒューズブロック31〜36の各々によって設定されている不良メモリアドレスのいずれにも一致しない場合には、論理回路21〜26の各々は、当該メモリアクセス信号が示すメモリアドレスに対応する1つのメモリセルを選択する。また、論理回路21〜26の各々は、ヒューズブロック31〜36の各々によって設定されているトリミングデータに従ってメモリセルアレイ5及び6の内部電流や内部電圧を制御するために用いられることもできる。
ヒューズブロック31〜36上には、ゲートアレイ10及びヒューズブロック31〜36の各々に対してVDD電位及びVSS電位を供給する電源配線すなわちVSS供給用の電源配線41及び42とVDD供給用の電源配線51及び52が設けられている。電源配線41、42、51及び52の各々は、ゲートアレイ10とヒューズブロック31〜36の共用の電源配線である。換言すれば、ゲートアレイ10とヒューズブロック31〜33とが電源配線41及び51を共用し、ゲートアレイ10とヒューズブロック34〜36とが電源配線42及び52を共用している。
電源配線41と電源配線51とは間隔W1だけ互いに離れて並置して配線されている。ヒューズブロック31〜33を構成するヒューズ片(図5参照)が電源配線41と電源配線51との間に設けられており、ヒューズ露出窓77(図5参照)を介してレーザー光を照射することによって当該ヒューズ片を選択的に切断する際の妨げとならない分の間隔W1を確保している。同様に、電源配線42と電源配線52とも間隔W1だけ互いに離れて並置されて配線されている。
論理回路21〜26上には、論理回路21〜26の各々に対してVDD電位及びVSS電位を供給する電源配線すなわちVSS供給用の電源配線43及び44とVDD供給用の電源配線53及び54が設けられている。電源配線41〜44の各々は、VSS配線40に接続されている。電源配線51〜54の各々は、VDD配線50に接続されている。
論理回路21〜26及びヒューズブロック31〜36と、電源配線41、42、51及び52とは、互いに異なる層に形成されている。論理回路21〜26及びヒューズブロック31〜36は、例えば第1メタル層や第2メタル層(図5参照)に形成され、電源配線41、42、51及び52は、例えば第3メタル層(図5参照)に形成される。第1メタル層、第2メタル層及び第3メタル層は、例えば銅やタングステンなどの金属からなる層である。
ゲートアレイ10を構成するデータ処理回路(図示せず)に対してVSS電位を供給する供給配線60−1〜60−n(nは2以上の整数)、及びVDD電位を供給する供給配線65−1〜65−nが設けられている。供給配線60−1〜60−nの各々の一端は電源配線41に接続され、他端は電源配線42に接続されている。供給配線65−1〜65−nの各々の一端は電源配線51に接続され、他端は電源配線52に接続されている。
VSS電位供給用の供給配線60−1〜60−nについては、ヒューズブロック31〜36を跨ぐ部分には設けられない。仮に、かかる部分に供給配線60−1〜60−nを設けた場合には、ヒューズブロック31〜36を構成するヒューズ片(図5参照)をレーザー光の照射によって切断する際の妨げとなるからである。
付加パターン81は、その一端が電源配線41に接続されており、ヒューズブロック31を構成するヒューズ露出窓77(図5参照)を回避してゲートアレイ10の側まで引き伸ばされた例えばL字型のパターンである。付加パターン81が例えば第2メタル層(図5参照)に形成された場合には、付加パターン81の一端は、第3メタル層(図示せず)に形成された電源配線41に対してビア(図5参照)を介して接続されている。
図3においては、見やすさのために、付加パターン81の形成位置と電源配線51の形成位置とをずらして描いているが、実際には後述の図5に示されるように、第2メタル層に形成された付加パターン81と、第3メタル層に形成された電源配線51とが互いに重なり合う位置すなわち重畳位置に形成されている。付加パターン82〜86の各々も同様に形成されている。
供給配線91は、ゲートアレイ10を構成するトランジスタ(図示せず)のうちの、ヒューズブロック31とヒューズブロック34との間に設けられたトランジスタ(図示せず)に対してVSS電位を供給する配線である。供給配線91の一端は、付加パターン81のうちの、ゲートアレイ10とヒューズブロック31のヒューズ露出窓77(図5参照)との間に形成された部分に接続され、他端は付加パターン84のうちの、ゲートアレイ10側に引き延ばされた部分に接続されている。
かかる構成により、供給配線91は、ヒューズブロック31のヒューズ露出窓77(図5参照)及びヒューズブロック34のヒューズ露出窓77(図示せず)を横切ることなく、ヒューズブロック31とヒューズブロック34との間に設けられたトランジスタ(図示せず)に対してVSS電位を供給できる。供給配線92及び93の各々も同様に形成されている。
なお、図3においては、ヒューズブロック31とヒューズブロック34との間に供給配線91のみ、ヒューズブロック32とヒューズブロック35との間に供給配線92のみ、ヒューズブロック33とヒューズブロック36との間に供給配線93のみを図示しているが、実際には図示せぬ複数の供給配線が更に設けられる。
図4は、ヒューズブロック31の回路構成を示す回路図である。ヒューズ片FA0とヒューズ片FA0Bとは互いに直列に接続されている。ヒューズ片FA0とヒューズ片FA0Bとの接続点からは端子A0が引き出されている。ヒューズ片FA1とヒューズ片FA1B、・・・、ヒューズ片FAnとヒューズ片FAnBの各対についても同様にそれぞれ直列接続されている。また、これらの各接続点からは端子A1、・・・、Anがそれぞれ引き出されている。
ヒューズ片FA0とヒューズ片FA0B、・・・、ヒューズ片FAnとヒューズ片FAnBの各対は互いに並列に接続されている。ヒューズ片FA0、・・・、FAnの各々には、トランジスタ70及びヒューズ片FAを介してVDD電位が供給される。ヒューズ片FA0、・・・、FAnの各々へのVDD電位の供給は、図3に示される電源配線51から供給される。トランジスタ70は、PチャネルMOSトランジスタである。ヒューズ片FA0B〜FAnBの一端はVSS電位に接続されている。ヒューズ片FA0B〜FAnBへのVSS電位は、図3に示される電源配線41から供給される。ヒューズ片FAとヒューズ片FBとは互いに直列に接続されており、ヒューズ片FBからは端子Bが引き出されている。端子B、A0〜Anの各々の出力電位は、例えば論理回路21(図1参照)に供給される。
端子A0の出力電位を例えばローレベルすなわちVSS電位に設定する場合には、ヒューズ片FA0を切断する。端子A0の出力電位を例えばハイレベルすなわちVDD電位に設定する場合には、ヒューズ片FA0Bを切断する。ヒューズ片FA1とヒューズ片FA1B、・・・、ヒューズ片FAnとヒューズ片FAnBの各対についても同様に選択的にヒューズ切断することにより、ローレベル又はハイレベルの電位を設定できる。
各対についてローレベル又はハイレベルの電位を設定することにより、例えば、メモリセルアレイ5及び6を構成するメモリセルのうちの不良メモリセル(図示せず)の不良メモリアドレスや、メモリセルアレイ5及び6の内部電流や内部電圧のトリミングデータを設定できる。ヒューズブロック32〜36の各々も、ヒューズブロック31と同様の構成である。
図5は、ヒューズブロック31、電源配線41及び51、電源パターン80の拡大レイアウト図である。半導体記憶装置1は、例えば第1メタル層、第2メタル層及び第3メタル層からなる3つの層を有する。
電源配線41と電源配線51とは、図1に示されるゲートアレイ10に沿って互いに並置してレイアウトされている。電源配線41及び51は、第3メタル層に形成されている。電源配線41は、図5に示されるヒューズブロック31、図3に示されるゲートアレイ10及びヒューズブロック32、33にVSS電位を供給する電源配線である。電源配線51は、図5に示されるヒューズブロック31、図3に示されるゲートアレイ10及びヒューズブロック32、33にVDD電位を供給する電源配線である。図3に示されるように、電源配線41の方が電源配線51よりもゲートアレイ10に遠い側にレイアウトされている。
電源配線41と電源配線51との間にはヒューズブロック31が設けられている。ヒューズブロック31は、第1メタル層及び第2メタル層に形成されている。ヒューズブロック31を構成するヒューズ片FA、FB、FA0〜FAn及びFA0B〜FAnBは、ヒューズ露出窓77を介して外部に露出して互いに並置されている。ヒューズ片FA、FB、FA0〜FAn、FA0B〜FAnBをレーザー光の照射によって選択的に切断できるように、電源配線41と電源配線51とは間隔W1だけ互いに離れて、ヒューズ片の並置方向に沿って延在している。
第1メタル層及び/又は第2メタル層及び/又はポリシリコンに形成されているヒューズ片FA0〜FAnの各々の一端は、図3において四角(□)形状で示されるビアを介して、第3メタル層に形成されている電源配線51に接続されている。第1メタル層及び/又は第2メタル層に形成されているFA0B〜FAnBの各々の一端は、第1メタル層に形成されたVSS接続用配線75に接続されている。VSS接続用配線75は、ヒューズ片FA、FB、FA0〜FAn及びFA0B〜FAnBの周囲を囲むように形成されており、図3において四角(□)形状で示されるビアを介して、第3メタル層に形成されている電源配線41に接続されている。ヒューズ片FA0とFA0Bとは、第1メタル層又は第2メタル層において、それぞれ互いに接続されている。ヒューズ片FA1とFAn1、・・・、FAnとFAnBについても同様である。ヒューズ片FA0とFA0B、・・・、FAnとFAnBの各接続点からは、第2メタル層において、端子A0、・・・、Anが引き出されている。
第1メタル層及び第2メタル層に形成されているトランジスタ70のソース端子を構成するパターンは、第3メタル層に形成されている電源配線51にビアを介して接続されている。トランジスタ70のドレイン端子を構成するパターンはヒューズ片FAに接続されている。ヒューズ片FAに接続されているヒューズ片FBからは、第2メタル層において、端子Bが引き出されている。
付加パターン81は、第2メタル層に形成されている。付加パターン81の一端は、ビア81aを介して、第3メタル層に形成されている電源配線41に接続されている。換言すれば、付加パターン81は、電源配線41と同電位すなわちVSS電位に接続されている。付加パターン81は、ヒューズブロック31を回避するように例えばL字型に形成されている。付加パターン81は、電源配線41との接続位置からヒューズ露出窓77を回避して、ゲートアレイ10(図3参照)の存在する側すなわち電源配線51の存在する側に向かって延在している。また、図5に示すように付加パターン81は、ゲートアレイ10(図3参照)の長手方向に沿って延伸していることが好ましい。当該部分の少なくとも一部は、第3メタル層に形成されている電源配線51とは、付加パターン81の面に垂直な方向に互いに重なり合っているすなわち互いに重畳位置関係にあることが好ましい。これは、チップ1の面積を小さくできるので好ましい。
供給配線91の一端は、付加パターン81のうちの、ゲートアレイ10(図3参照)とヒューズブロック31との間に形成された部分に接続されている。供給配線91の他端は、電源配線42(図3参照)に対して同様に設けられた付加パターン84(図3参照)に接続されている。かかる構成により、供給配線91は、ヒューズブロック31を横切ることなく、ヒューズブロック31とヒューズブロック34(図3参照)との間に設けられたゲートアレイ10に対して、付加パターン81の電位すなわちVSS電位を供給できる。
付加パターン81を介してVSS電位を供給する際の電位の上昇を抑制してゲートアレイ10の誤動作を防止するする観点からは、付加パターン81の幅は広い方が好ましい。付加パターン81の幅は、例えばVSS接続用配線75の幅よりも広い方が好ましい。付加パターン81の抵抗値を比較的低くできるからである。
なお、図5においては、供給配線91のみを図示しているが、実際には図示せぬ複数の供給配線が更に設けられている。ヒューズブロック32〜36の各々も、ヒューズブロック31と同様のレイアウトである。
上記したように、本実施例の半導体記憶装置1においては、ゲートアレイ10から見てヒューズブロック31よりも遠い位置に形成された電源配線41からゲートアレイ10とヒューズブロック31との間の位置までの区間に亘ってヒューズブロック31を回避するように付加パターン81を設け、付加パターン81に接続された供給配線91からゲートアレイ10のトランジスタ(図示せず)に対してVSS電位を供給する。
かかる構成によれば、省スペースが達成できて、従来よりも多くの論理回路21〜26及びヒューズブロック31〜36を設けることができる。これによって、メモリ容量の増加に伴って論理回路やヒューズブロックの数が増加した場合においても、半導体記憶装置1の大型化によるコストの増加を防ぐことができる。電源配線41と電源配線51との間に設けられたヒューズブロック31〜33を構成するヒューズ、及び電源配線42と電源配線52との間に設けられたヒューズブロック34〜36を構成するヒューズをレーザー光の照射によって切断するに際して支障もない。
また、仮に、供給配線91を付加パターン81ではなく第1メタル層に形成されたVSS接続用配線75に直接接続した場合には、比較的細い配線であるVSS接続用配線75の抵抗値が高いことから、ゲートアレイ10の動作時にVSS電位が高くなり、動作スピードの低下や誤動作の問題が生じ得る。また、仮に、第2メタル層及び第3メタル層が例えば銅又はアルミからなり、第1メタル層が例えば銅よりも抵抗率の高いタングステンからなる場合に、供給配線91を第1メタル層に形成されたVSS接続用配線75に直接接続したときにも、VSS接続用配線75の抵抗値が高いことから同様の問題が生じ得る。これに対して、本実施例の半導体記憶装置1においては、供給配線91を、比較的配線幅が太く抵抗値が小さい付加パターン81に接続しているので、VSS電位が高くならず、かかる問題は生じない。
なお、本実施例における付加パターン81の一端は、電源配線41に接続されているが、VSS配線40に接続されていても良い。付加パターン82〜86についても同様である。
本実施例においては、付加パターン81〜86はヒューズブロック毎に設けられているが、付加パターンは、必ずしもヒューズブロック毎に1つ設ける必要はなく、複数のヒューズブロック毎に1つ設けるようにしても良い。更に単一のパターンとしても良い。要するに、ヒューズブロックに電源供給する一対の電源配線の一方に接続し且つ他方の電源配線の近傍に延在する付加パターンであれば良い。
更に、付加パターン81は、供給配線91の形成層を工夫すれば必ずしも必要ない。要するに、本発明においては、ヒューズブロックの配置のためにゲートアレイ10の近傍のスペースを活用したのである。
1 半導体記憶装置
3 チップ
5、6 メモリセルアレイ
10 ゲートアレイ
21〜26 論理回路
31〜36 ヒューズブロック
40 VSS配線
50 VDD配線
41〜46、51〜56 電源配線
60−1〜60−n、65−1〜65−n 供給配線
70 トランジスタ
75 VSS接続用配線
81〜86 付加パターン
91〜93 供給配線
FA、FB、FA0〜FAn、FA0B〜FAnB ヒューズ片
B、A0〜An 端子

Claims (7)

  1. 複数のメモリセルからなるメモリセルアレイと、
    電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、
    前記メモリセルの1つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの1つを選択する選択回路と、
    電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、
    前記複数のヒューズブロックは、前記ゲートアレイの近傍において縦列に配置され、
    前記電源配線と前記接地配線とは、前記ヒューズ片の並置方向に沿って延在しており、
    前記電源配線及び前記接地配線のうちの、前記ゲートアレイから遠い側の配線と同電位に接続され且つ前記ヒューズ露出窓を回避する付加パターンと、
    前記付加パターンの電位を前記ゲートアレイに供給する供給配線と、を含むことを特徴とする半導体記憶装置。
  2. 前記付加パターンは、前記ゲートアレイに近い側の配線の近傍において延在していることを特徴とする請求項1に記載の半導体記憶装置。
  3. 複数のメタル層を含み、
    前記付加パターンは、前記電源配線及び前記接地配線が形成されているメタル層とは別のメタル層に形成されていることを特徴とする請求項1に記載の半導体記憶装置。
  4. 前記付加パターンは、前記電源配線及び前記接地配線のうちの前記ゲートアレイに近い側にある配線と互いに重畳位置関係にあることを特徴とする請求項2に記載の半導体記憶装置。
  5. 前記付加パターンは、前記ヒューズブロックの少なくとも1つ毎に設けられた複数のパターン片であることを特徴とする請求項1に記載の半導体記憶装置。
  6. 複数のメモリセルからなるメモリセルアレイと、
    電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、
    前記メモリセルの1つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの1つを選択する複数の選択回路と、
    電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、
    前記複数の選択回路は、前記ゲートアレイの近傍において縦列に配置され、
    前記複数のヒューズブロックは、前記複数の選択回路と前記ゲートアレイとの間に縦列に配置され、
    前記電源配線と前記接地配線とは、前記複数の選択回路と前記ゲートアレイとの間において前記ヒューズ片の並置方向に沿って延在しており、
    前記ゲートアレイは、前記電源配線から前記電源電位の供給を受け且つ前記接地配線から前記接地電位の供給を受けることを特徴とする半導体記憶装置。
  7. 前記電源配線と前記接地配線とは、前記ヒューズ露出窓を避けて前記複数のヒューズブロック上に配置されることを特徴とする請求項6に記載の半導体記憶装置。
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