JP2005268403A

JP2005268403A - 半導体装置のレイアウト方法

Info

Publication number: JP2005268403A
Application number: JP2004076293A
Authority: JP
Inventors: Koichiro Nomura; 浩一郎野村; Nobuyuki Nakai; 信行中井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-03-17
Filing date: 2004-03-17
Publication date: 2005-09-29

Abstract

【課題】メモリ混載システムＬＳＩにおいて、メモリブロックとロジックブロック間の多ビットデータ配線を配置する際、ヒューズブロック周辺の配置配線効率を向上させる。
【解決手段】メモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線１２ａ，１２ｂが、ヒューズ１１ａ〜１１ｃと同一配線層上でヒューズ間を所定の間隔ａ１〜ａ４で通る。そのとき、ヒューズをレーザーブロー等の物理加工をする際の悪影響を与えない程度ヒューズとデータ配線の配置距離を広げる。これにより、多ビットバスでのデータやりとりが必要なメモリ混載システムＬＳＩにおいて、ヒューズブロックを迂回してデータ配線を配置する必要がなく、ヒューズブロック周辺回路の配線配置効率も向上させることが可能となり、チップ面積の削減が可能となる。
【選択図】図１

Description

この発明は、半導体集積回路装置に関し、特に冗長救済処理に使用するヒューズを備えたメモリマクロ混載型半導体集積回路装置における半導体装置のレイアウト方法に関するものである。

近年の半導体集積回路装置は、微細化技術の進歩による高集積化が、半導体メーカ間の競争も相俟ってますます加速している。同時に、これらの半導体メーカにとり、コストダウンは至上命題であり、汎用ＤＲＡＭやシンクロナスＤＲＡＭなどの汎用メモリ、さらにはマイクロプロセッサやＡＳＩＣやカスタムロジックなどとメモリを1チップ上に構成したシステムＬＳＩにおいても、製造段階で発生する不良メモリセルを予備のメモリセルに置き換えるヒューズなどを用いた冗長救済技術で歩留まりを向上させる手法が前記至上命題を満たす上で重要となっている。また、前記ヒューズなどを用いた冗長救済技術を応用し、電源電圧変換回路に代表されるデバイスの製造過程での電気的特性のばらつきを調整する事が応用技術として用いられている。この様に、現在ヒューズが複数集まったヒューズブロックを搭載し、歩留改善や性能改善等に利用しているシステムＬＳＩが増加しつつある（例えば特許文献１参照）。
特開２００１−２８４５２９号公報（第４〜５頁、第３図）

しかしながら、ヒューズを利用するには物理加工が必要であり、ランダムロジックに対し微細化が容易ではない。従ってヒューズブロックは周辺のランダムロジック回路等と比較して相対的に面積比が大きくなってきている。更に、ヒューズの物理加工時の悪影響を考慮し、ヒューズに隣接してデータや電源等の配線を通す事ができず、ヒューズブロックを回避しながらレイアウトを行う必要があり、ヒューズブロック周辺回路の配置配線効率を下げるといった問題があった。

したがって、この発明の目的は、ヒューズを備えたメモリ混載システムＬＳＩにおいて、メモリブロックとロジックブロック間の多ビットデータ配線を配置する際、ヒューズブロックを迂回する必要があり、ヒューズブロック周辺回路の配置配線効率が低下することを防止する半導体装置のレイアウト方法を提供することである。

この課題を解決するために、本発明の半導体装置のレイアウト方法では、ヒューズ間やヒューズの下層に配線を通す事により、従来課題となっていた、ヒューズブロック周辺回路の低配置配線効率を解決する。

すなわち、この発明の請求項１記載の半導体装置のレイアウト方法は、メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットで前記メモリセルのデータの読み書きを行うランダムロジックで構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理で使用するヒューズが少なくとも２本以上集まったヒューズブロックとが同一基板上に形成された半導体集積回路において、前記メモリセルブロックと前記ロジックブロック間のデータ受け渡しを行うデータ配線が、前記ヒューズと同一配線層上でヒューズ間を所定の間隔で通る。

請求項２記載の半導体装置のレイアウト方法は、請求項１記載の半導体装置のレイアウト方法において、前記ヒューズ間を通るデータ配線とヒューズの間にダミー配線を配置する。

請求項３記載の半導体装置のレイアウト方法は、請求項２記載の半導体装置のレイアウト方法において、前記ダミー配線に使用する配線材料は、ヒューズに使用する配線材料より熱伝導率の高い配線材料を使用する。

請求項４記載の半導体装置のレイアウト方法は、メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットで前記メモリセルのデータの読み書きを行うランダムロジックで構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理で使用するヒューズが少なくとも２本以上集まったヒューズブロックとが同一基板上に形成された半導体集積回路において、前記メモリセルブロックと前記ロジックブロック間のデータ受け渡しを行うデータ配線が、前記ヒューズより下層を所定の間隔で通る。

請求項５記載の半導体装置のレイアウト方法は、請求項４記載の半導体装置のレイアウト方法において、前記ヒューズの下層を通るデータ配線と上層のヒューズの間にダミー配線を配置する。

請求項６記載の半導体装置のレイアウト方法は、請求項５記載の半導体装置のレイアウト方法において、前記ダミー配線幅をデータ配線幅より広くする。

請求項７記載の半導体装置のレイアウト方法は、請求項５または６記載の半導体装置のレイアウト方法において、前記ヒューズの下層を通るダミー配線に使用する配線材料は、前記ヒューズに使用する配線材料より熱伝導率の高い配線材料を使用する。

請求項８記載の半導体装置のレイアウト方法は、メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットで前記メモリセルのデータの読み書きを行うランダムロジックで構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理で使用するヒューズが少なくとも２本以上集まったヒューズブロックとが同一基板上に形成された半導体集積回路において、前記メモリセルブロックと前記ロジックブロック間のデータ受け渡しを行うデータ配線が、前記ヒューズと同一配線層上でヒューズ間を通り、ヒューズの切断される部分と平行に配置される前記データ配線の部分のみヒューズより下層を所定の間隔で通す。

請求項９記載の半導体装置のレイアウト方法は、請求項８記載の半導体装置のレイアウト方法において、前記ヒューズとヒューズの下層を通るデータ配線との間にダミー配線を配置する。

請求項１０記載の半導体装置のレイアウト方法は、請求項９記載の半導体装置のレイアウト方法において、前記ダミー配線幅をデータ配線幅より広くする。

請求項１１記載の半導体装置のレイアウト方法は、請求項９または１０記載の半導体装置のレイアウト方法において、前記ヒューズの下層を通るダミー配線に使用する配線材料は、ヒューズに使用する配線材料より熱伝導率の高い配線材料を使用する。

請求項１２記載の半導体装置のレイアウト方法は、メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットで前記メモリセルのデータの読み書きを行うランダムロジックで構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理で使用するヒューズが２本以上集まったヒューズブロックとが同一基板上に形成された半導体集積回路において、前記メモリセルブロックと前記ロジックブロック間のデータ受け渡しを行うデータ配線が前記ヒューズ間を通り、前記メモリセルブロックと前記ロジックブロックの内部素子領域への水分や湿気の侵入を阻止するためのシールリングを電源配線として使用する。

この発明の請求項１記載の半導体装置のレイアウト方法によれば、メモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線が、ヒューズと同一配線層上でヒューズ間を所定の間隔で通るので、多ビットバスでのデータやりとりが必要なメモリマクロ混載型半導体集積回路装置（以下メモリ混載システムＬＳＩと呼ぶ）において、今までヒューズブロックを迂回して配置しなければならなかったデータ配線を直線的に配置することが可能となる。この際、ヒューズとデータ配線との配線間隔をヒューズブロー等の物理加工時にデータ配線に与える影響を排除できるだけ十分広げることでヒューズブロックにデータ配線を配置することが可能となり、ヒューズブロック周辺の低配置配線効率という問題を解決することができ、メモリ混載システムＬＳＩの小面積化を実現することができる。

請求項２では、ヒューズ間を通るデータ配線とヒューズの間にダミー配線を配置するので、ヒューズブロー等のヒューズへの物理加工時のデータ配線へ与える影響を、ダミー配線で遮断することが可能となる。

請求項３では、ダミー配線に使用する配線材料は、ヒューズに使用する配線材料より熱伝導率の高い配線材料を使用するので、データ配線とヒューズの配線間隔を狭めることが可能となる。これは、熱伝導率が高い方がヒューズブロー時のレーザー照射により発生する熱を分散させやすくなるため、ヒューズへのヒューズブロー時、ダミー配線に加わる熱の影響をより分散させることで、遮断効果が大きくなるためである。

この発明の請求項４記載の半導体装置のレイアウト方法によれば、メモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線が、ヒューズより下層を所定の間隔で通るので、多ビットバスでのデータやりとりが必要なメモリマクロ混載型半導体集積回路装置（以下メモリ混載システムＬＳＩと呼ぶ）において、今までヒューズブロックを迂回して配置しなければならなかったデータ配線を直線的に配置することが可能となる。この際、配線層の多層化を利用し、データ配線をヒューズブロー等の物理加工時の影響を受けない距離だけヒューズから離した下層に配線することでヒューズブロックにデータ配線を配置することが可能となり、ヒューズブロック周辺の低配置配線効率という問題を解決することができ、メモリ混載システムＬＳＩの小面積化を実現することができる。

請求項５では、ヒューズの下層を通るデータ配線と上層のヒューズの間にダミー配線を配置するので、ヒューズブロー等のヒューズへの物理加工時のデータ配線へ与える影響を、ダミー配線で遮断することが可能となる。

請求項６では、ダミー配線幅をデータ配線幅より広くするので、拡散工程におけるダミー配線形成時の配線細り等が発生した場合でも、ヒューズへの物理加工時の影響をより確実に遮断することができる。

請求項７では、ヒューズの下層を通るダミー配線に使用する配線材料は、ヒューズに使用する配線材料より熱伝導率の高い配線材料を使用するので、データ配線とヒューズの配線間隔を狭めることが可能となる。これは、熱伝導率が高い方がヒューズブロー時のレーザー照射により発生する熱を分散させやすくなるため、ヒューズへのヒューズブロー時、ダミー配線に加わる熱の影響をより分散させることで、遮断効果が大きくなるためである。

この発明の請求項８記載の半導体装置のレイアウト方法によれば、メモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線が、ヒューズと同一配線層上でヒューズ間を通り、ヒューズの切断される部分と平行に配置されるデータ配線の部分のみヒューズより下層を所定の間隔で通すので、多ビットバスでのデータやりとりが必要なメモリマクロ混載型半導体集積回路装置（以下メモリ混載システムＬＳＩと呼ぶ）において、今までヒューズブロックを迂回して配置しなければならなかったデータ配線を直線的に配置することが可能となる。この際、配線層の多層化を利用し、データ配線のうちヒューズの切断される部分と平行に配線される部分のみを、ヒューズブロー時の物理加工時の影響を受けない距離だけヒューズから離した下層に配線することでヒューズブロックにデータ配線を配置することが可能となり、さらにヒューズとデータ配線の配線間距離を短くすることができる。このため、ヒューズブロック周辺の低配置配線効率という問題を解決することができ、メモリ混載システムＬＳＩの小面積化を実現することができる。

請求項９では、ヒューズとヒューズの下層を通るデータ配線との間にダミー配線を配置するので、ヒューズブロー等のヒューズへの物理加工時のデータ配線へ与える影響を、ダミー配線で遮断することが可能となる。

請求項１０では、ダミー配線幅をデータ配線幅より広くするので、拡散工程におけるダミー配線形成時の配線細り等が発生した場合でも、ヒューズへの物理加工時の影響をより確実に遮断することができる。

請求項１１では、ヒューズの下層を通るダミー配線に使用する配線材料は、ヒューズに使用する配線材料より熱伝導率の高い配線材料を使用するので、データ配線とヒューズの配線間隔を狭めることが可能となる。これは、熱伝導率が高い方がヒューズブロー時のレーザー照射により発生する熱を分散させやすくなるため、ヒューズへのヒューズブロー時、ダミー配線に加わる熱の影響をより分散させることで、遮断効果が大きくなるためである。

この発明の請求項１２記載の半導体装置のレイアウト方法によれば、メモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線がヒューズ間を通り、メモリセルブロックとロジックブロックの内部素子領域への水分や湿気の侵入を阻止するためのシールリングを電源配線として使用するので、ヒューズ間にデータ配線を通すためにヒューズが２本以上集まったヒューズブロックの領域が増加し、チップを縦断（又は横断）する可能性があることから、シールリングと電源配線別々に必要であったが配線を一つに統合することで、チップ面積の削減が図れる。

この発明の第１の実施の形態を図１に基づいて説明する。図１は本発明の第１の実施形態に係わるレイアウト構成図を示している。

図１において、１００はヒューズが２本以上集まったヒューズブロック、１１ａ〜１１ｃはヒューズ、１２ａ，１２ｂはヒューズの間を通るメモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線である。また、ａ１〜ａ４はヒューズとデータ配線との配線間隔を示すものである。

このレイアウト手法は、メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットでメモリセルのデータの読み書きを行うランダムロジック等で構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理等で使用するヒューズ１１ａ〜１１ｃが少なくとも２本以上集まったヒューズブロック１００とが同一基板上に形成された半導体集積回路において、メモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線１２ａ，１２ｂを、ヒューズ１１ａ〜１１ｃと同一配線層上でヒューズ間を所定の間隔ａ１〜ａ４で通す。

この場合、図1の様にデータ配線１２ａ，１２ｂをヒューズ１１ａ〜１１ｃの間に配置すると、ヒューズ１１ａ〜１１ｃをレーザーヒューズトリミング装置等でブローする等物理加工を実施する際、ヒューズ１１ａ〜１１ｃの近傍に配線しているデータ配線１２ａ，１２ｂも同時に切断又は配線を傷つける等の悪影響を及ぼす可能性がある。ヒューズブロー時、レーザー照射されるヒューズ１１ａ〜１１ｃの部分を斜線で示す。

そこで、ヒューズ１１ａ〜１１ｃとデータ配線１２ａ，１２ｂとの配線間隔をヒューズブロー等の物理加工時にデータ配線１２ａ，１２ｂに与える影響を排除できるだけ十分広げる（ａ１〜ａ４）。この距離ａ１〜ａ４は、使用プロセスとヒューズブロー等物理加工条件により異なる為、事前に検討した後決定する必要がある。こうする事で、ヒューズ１１ａ〜１１ｃ間にデータ配線１２ａ，１２ｂを配置する事が可能となり、メモリ混載システムＬＳＩにおける配線効率を向上させる事ができ、チップ面積の削減が可能となる。

この発明の第２の実施の形態を図２に基づいて説明する。図２は本発明の第２の実施形態に係わるレイアウト構成図を示している。

図２において、２００はヒューズが２本以上集まったヒューズブロック、２１ａ，２１ｂはヒューズ、２２ａ，２２ｂはヒューズの間を通るメモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線、２３ａ〜２３ｃはヒューズ２１ａ，２１ｂとデータ配線２２ａ，２２ｂの間に配置するダミー配線である。また、ｂ１〜ｂ３は、ヒューズ２１ａ〜２１ｂとダミー配線２３ａ〜２３ｃとの配線間距離を、ｃ１〜ｃ３は、データ配線２２ａ〜２２ｂとダミー配線２３ａ〜２３ｃとの配線間距離を、ｄ１〜ｄ３はダミー配線２３ａ〜２３ｃの配線幅をそれぞれ示すものである。

第１の実施形態において、図２の様にヒューズ２１ａ，２１ｂとデータ配線２２ａ，２２ｂの間にダミー配線２３ａ〜２３ｃを配置する事により、ヒューズブロー等ヒューズ２１ａ，２１ｂへの物理加工時のデータ配線２２ａ，２２ｂへ与える影響を、ダミー配線２３ａ〜２３ｃで遮断する事が可能となる。ヒューズ２１ａ，２１ｂとダミー配線２３ａ〜２３ｃ間隔ｂ１〜ｂ３とデータ配線２２ａ，２２ｂとダミー配線２３ａ〜２３ｃ間隔ｃ１〜ｃ３及びダミー配線幅ｄ１〜ｄ３を加算した結果（例えば、ｂ１＋ｃ１＋ｄ１）が、実施形態１にあるヒューズとデータ配線間隔ａ１〜ａ４よりも小さい場合（例えば、ａ１＞（ｂ１＋ｃ１＋ｄ１））、本実施形態の方法を用いてヒューズ間にデータ配線を通す方がヒューズブロックをより小さくする事が可能となり、これにより更なるメモリ混載システムＬＳＩの面積削減を実現可能となる。

また、ヒューズ２１ａ，２１ｂに使用する配線材料をダミー配線２３ａ〜２３ｃで使用する配線材料よりも熱伝導率が低い物質を使用する事により、ｂ１〜ｂ３、ｃ１〜ｃ３で示す配線間隔を狭める事が可能となる。これは、熱伝導率が高い方がヒューズブロー時のレーザー照射により発生する熱を分散させやすくなる為であり、ヒューズ２１ａ，２１ｂへのヒューズブロー時、ダミー配線２３ａ〜２３ｃに加わる熱の影響を分散より分散させる事で、遮断効果が大きくなる為である。

以上から、本実施形態を用いる事で、メモリ混載システムＬＳＩにおける配線効率を向上させる事ができ、チップ面積の削減が可能となる。

この発明の第３の実施の形態を図３に基づいて説明する。図３は本発明の第３の実施形態に係わるレイアウト構成図を示している。

図３において、３００はヒューズが２本以上集まったヒューズブロック、３１ａ〜３１ｃはヒューズ、３２ａ〜３２ｃはヒューズの下層を通るメモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線である。また、ｅ１〜ｅ３は、ヒューズとデータ配線との配線間距離を示すものである。

このレイアウト手法は、メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットで前記メモリセルのデータの読み書きを行うランダムロジック等で構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理等で使用するヒューズ３１ａ〜３１ｃが少なくとも２本以上集まったヒューズブロック３００とが同一基板上に形成された半導体集積回路において、メモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線３２ａ〜３２ｃを、ヒューズ３１ａ〜３１ｃより下層を所定の間隔ｅ１〜ｅ３で通す。

本実施形態では、システムＬＳＩの特徴でもある、配線層の多層化を利用し、ヒューズ３１ａ〜３１ｃに対し、データ配線３２ａ〜３２ｃをヒューズブロー等ヒューズ３１ａ〜３１ｃに対する物理加工時の影響を受けない距離ｅ１〜ｅ３だけ離した下層に配線する事を特徴とする。ヒューズブロー時、レーザー照射されるヒューズ３１ａ〜３１ｃの部分を斜線で示す。こうする事で、データ配線３２ａ〜３２ｃをヒューズブロック３００を迂回する事無く直線的に配置する事が出来る為、メモリ混載システムＬＳＩの配線効率を向上させる事ができ、チップ面積の削減が可能となる。

この発明の第４の実施の形態を図４に基づいて説明する。図４は本発明の第４の実施形態に係わるレイアウト構成図を示している。

図４において、４００はヒューズが２本以上集まったヒューズブロック、４１ａ〜４１ｃはヒューズ、４２ａ〜４２ｃはメモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線、４３ａ〜４３ｃはヒューズ４１ａ〜４１ｃとデータ配線４２ａ〜４２ｃの間に配置するダミー配線である。また、ｆ１〜ｆ３はヒューズ４１ａ〜４１ｃとダミー配線４３ａ〜４３ｃの配線間距離を、ｇ１〜ｇ３はデータ配線４２ａ〜４２ｃとダミー配線４３ａ〜４３ｃの配線間距離をそれぞれ示し、ｈ１〜ｈ３はダミー配線４３ａ〜４３ｃの配線高さを示すものである。

第３の実施形態において、図４の様にヒューズ４１ａ〜４１ｃとデータ配線４２ａ〜４２ｃの間にダミー配線４３ａ〜４３ｃを配置する事により、ヒューズブロー等ヒューズ４１ａ〜４１ｃへの物理加工時のデータ配線４２ａ〜４２ｃへ与える影響を、ダミー配線４３ａ〜４３ｃで遮断する。ヒューズとダミー配線間隔ｆ１〜ｆ３とデータ配線４２ａ〜４２ｃとダミー配線間隔ｇ１〜ｇ３及びダミー配線幅ｈ１〜ｈ３を加算した結果（例えば：ｆ１＋ｇ１＋ｈ１）が、実施形態３にあるヒューズとデータ配線間隔ｅ１〜ｅ３よりも小さい場合（例えばｅ１＞（ｆ１＋ｇ１＋ｈ１））、本実施形態の方法を用いてヒューズの下層にデータ配線を配置する方がヒューズ４１ａ〜４１ｃとデータ配線４２ａ〜４２ｃの間隔を狭める事が可能となり、使用配線層数が少ないＬＳＩでもヒューズブロック４００の下層にデータ配線４２ａ〜４２ｃを配線する事が可能となり、ＬＳＩの面積削減を可能とする。

また、ダミー配線４３ａ〜４３ｃの配線幅をヒューズ４１ａ〜４１ｃよりも広く取る事により、拡散工程におけるダミー配線４３ａ〜４３ｃ形成時の配線細り等が発生した場合でも、ヒューズへの物理加工時の影響をより確実に遮断する事が可能となる。

更に、ヒューズ４１ａ〜４１ｃに使用する配線材料の方がダミー配線４３ａ〜４３ｃで使用する配線材料よりも熱伝導率が低い物質を使用する方がそれぞれの配線間隔をより狭める事が可能となる。これは、熱伝導率が高い方がヒューズブロー時の熱を分散させやすくなる為、ヒューズ４１ａ〜４１ｃへのヒューズブロー時、ダミー配線４３ａ〜４３ｃに加わる熱の影響を分散させやすくし、結果遮断効果が大きくなる為である。

以上の事から、メモリ混載システムＬＳＩにおける配線効率を向上させる事ができ、チップ面積の削減が可能となる。

この発明の第５の実施の形態を図５および図６に基づいて説明する。図５は本発明の第５の実施形態に係わるレイアウト構成図を示している。

図５において、５００はヒューズが２本以上集まったヒューズブロック、５１ａ〜５１ｃはヒューズ、５２ａ，５２ｂはヒューズの間を通るメモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線である。

このレイアウト手法は、メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットでメモリセルのデータの読み書きを行うランダムロジック等で構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理等で使用するヒューズ５１ａ〜５１ｃが少なくとも２本以上集まったヒューズブロック５００とが同一基板上に形成された半導体集積回路において、メモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線５２ａ，５２ｂが、ヒューズ５１ａ〜５１ｃと同一配線層上でヒューズ間を通り、ヒューズ５１ａ〜５１ｃの切断される部分と平行に配置されるデータ配線５２ａ，５２ｂの部分のみヒューズ５１ａ〜５１ｃより下層を所定の間隔ｍ１〜ｍ４（図６）で通す。

図６は第５の実施形態に係わるレイアウト断面図を示している。

図６において、６１ａ〜６１ｃは図５の５１ａ〜５１ｃにあたるヒューズ、６２ａ，６２ｂは図５の５２ａ，５２ｂにあたるヒューズの間を通るメモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線である。ｊ１〜ｊ４はヒューズ６１ａ，６１ｄとデータ配線６２ａ，６２ｂの同一配線層での配線間距離、ｍ１〜ｍ４はヒューズ６１ａ〜６１ｃと、ヒューズ６１ａ〜６１ｃに対して、データ配線６２ａ〜６２ｂを下層に配置した部分との配線間距離をそれぞれ示している。

本実施形態では、ＬＳＩの多層配線を利用し、データ配線５２ａ，５２ｂのうち、ヒューズブロー時、レーザー照射されるヒューズ５１ａ〜５１ｃの部分（図５ヒューズ５１ａ〜５１ｃの斜線部分）と平行に配線される部分のみをヒューズ５１ａ〜５１ｃがヒューズブロー等ヒューズ５１ａ〜５１ｃに対する物理加工時の影響を受けない距離ｍ１〜ｍ４だけ離した下層に配線する事を特徴とする。こうする事で、データ配線５２ａ，５２ｂがヒューズブロック５００を迂回する事無く直線的に配置でき、更にヒューズ５１ａ〜５１ｃとデータ配線５２ａ，５２ｂの配線間距離ｊ１〜ｊ４を、ヒューズ物理加工時の影響を受ける部分を下層に配置している為短くする事ができ、ヒューズブロック５００を小面積内に配置する事ができる。以上から、メモリ混載システムＬＳＩにおける配線効率を向上させる事ができ、チップ面積削減が可能となる。

この発明の第６の実施の形態を図７に基づいて説明する。図７は本発明の第６の実施形態に係わるレイアウト断面図を示している。

図７において、７１ａ〜７１ｃはヒューズ、７２ａ，７２ｂはヒューズの間を通るメモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線、７３ａ〜７３ｄはヒューズ７１ａ〜７１ｃとデータ配線７２ａ，７２ｂの間に配置するダミー配線である。ｎ１〜ｎ４はヒューズ７１ａ〜７１ｄとデータ配線７２ａ，７２ｂとの同一配線層での配線間距離、ｐ１〜ｐ４はヒューズ７１ａ〜７１ｃとダミー配線７３ａ〜７３ｄとの配線間距離、ｑ１〜ｑ４はヒューズ７１ａ〜７１ｃに対して、データ配線７２ａ，７２ｂを下層に配置した部分とダミー配線７３ａ〜７３ｄとの配線間距離、ｒ１〜ｒ４はダミー配線７３ａ〜７３ｄの配線高さをそれぞれ示している。

第５の実施形態において、図７の様にヒューズ７１ａ〜７１ｃとデータ配線７２ａ〜７２ｃの間にダミー配線７３ａ〜７３ｃを配置する事により、ヒューズブロー等ヒューズ７１ａ〜７１ｃへの物理加工時のデータ配線７２ａ〜７２ｃへ与える影響を、ダミー配線７３ａ〜７３ｃで遮断する。本実施形態では、システムＬＳＩの多層配線を利用し、データ配線７２ａ，７２ｂのうち、ヒューズブロー時、レーザー照射されるヒューズ７１ａ〜７１ｃの部分と平行に配線される部分をヒューズブロー等ヒューズ７１ａ〜７１ｃに対する物理加工時の影響を受けない距離（例えば：ｐ１＋ｑ１＋ｒ１）まで離して配置する際、その距離が実施形態５にあるヒューズとデータ配線間隔（図６のｍ１〜ｍ４）よりも小さい場合（例えばｍ１＞（ｐ１＋ｑ１＋ｒ１））、本実施形態の方法を用いてヒューズ７１ａ〜７１ｃの配線層より下層にデータ配線７２ａ，７２ｂを配置する方がヒューズ７１ａ〜７１ｃとデータ配線７２ａ，７２ｂの間隔を狭める事が可能となり、使用配線層数が少ないＬＳＩでもヒューズブロックの下層にデータ配線７２ａ，７２ｂを配線する事が可能となり、ＬＳＩの面積削減を可能とする。

また、ダミー配線７３ａ〜７３ｄ配線幅をヒューズ７１ａ〜７１ｃよりも広く取る事により、拡散工程におけるダミー配線７３ａ〜７３ｄ形成時の配線細り等が発生した場合でも、ヒューズへの物理加工時の影響をより確実に遮断する事が可能となる。

更に、ヒューズ７１ａ〜７１ｃに使用する配線材料の方がダミー配線７３ａ〜７３ｄで使用する配線材料よりも熱伝導率が低い物質を使用する方がそれぞれの配線間隔をより狭める事が可能となる。これは、熱伝導率が高い方がヒューズブロー時の熱を分散させやすくなる為、ヒューズ７１ａ〜７１ｃへのヒューズブロー時、ダミー配線７３ａ〜７３ｄに加わる熱の影響を分散させやすくし、結果遮断効果が大きくなる為である。

この発明の第７の実施の形態を図８に基づいて説明する。図８は本発明の第７の実施形態に係わるレイアウト構成図を示している。

図８において、８１ａ〜８１ｄはヒューズ、８２ａ〜８２ｄはヒューズ間を通るデータ配線、８３は内部素子領域への水分や湿気の侵入を阻止するための壁（以降シールリングと呼ぶ）である。ｓ１〜ｓ６はヒューズ８１ａ〜８１ｄとデータ配線８２ａ〜８２ｄの配線間距離を示すものである。

このレイアウト手法は、メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットでメモリセルのデータの読み書きを行うランダムロジック等で構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理等で使用するヒューズ８１ａ〜８１ｄが２本以上集まったヒューズブロックとが同一基板上に形成された半導体集積回路において、メモリセルブロックとロジックブロック間のデータ受け渡しを行うデータ配線８２ａ〜８２ｄがヒューズ間を通り、メモリセルブロックとロジックブロックの内部素子領域への水分や湿気の侵入を阻止するためのシールリング８３を電源配線として使用する。

本実施形態では、従来上記した様に、シールリング８３は内部素子領域への水分や湿気の侵入を阻止するための壁としてのみ用いてきた。しかしながらヒューズ８１ａ〜８１ｄ間にデータ配線８２ａ〜８２ｄを通す為にヒューズが２本以上集まったヒューズ群の領域が増加し、チップを縦断（又は横断）する可能性がある事から、このシールリング８３を電源として使用する事で、今までシールリング８３と電源配線別々に必要であった配線を１つに統合する事ができ、チップ面積の削減が図れる。なお、本実施形態は、第１〜６の実施形態に適用することもできる。

本発明にかかる半導体装置のレイアウト方法は、多ビットバスでのデータやりとりが必要なメモリマクロ混載型半導体集積回路装置において、今までヒューズブロックを迂回して配置しなければならなかった配線を直線的に配置する事が可能となり、ヒューズブロック周辺の低配置配線効率という問題を解決することができ、小面積の半導体装置の実現に有用である。

本発明の第１の実施形態に係わるレイアウト構成図である。本発明の第２の実施形態に係わるレイアウト構成図である。本発明の第３の実施形態に係わるレイアウト構成図である。本発明の第４の実施形態に係わるレイアウト構成図である。本発明の第５の実施形態に係わるレイアウト構成図である。本発明の第５の実施形態に係わるレイアウト断面図である。本発明の第６の実施形態に係わるレイアウト断面図である。本発明の第７の実施形態に係わるレイアウト構成図である。

符号の説明

１００ヒューズブロック
１１ａ〜１１ｃヒューズ
１２ａ〜１２ｂデータ配線
ａ１〜ａ４ヒューズとデータ配線の配線間距離
２００ヒューズブロック
２１ａ〜２１ｂヒューズ
２２ａ〜２２ｂデータ配線
２３ａ〜２３ｃダミー配線
ｂ１〜ｂ３ヒューズとダミー配線の配線間距離
ｃ１〜ｃ３データ配線とダミー配線の配線間距離
ｄ１〜ｄ３ダミー配線の配線幅
３００ヒューズブロック
３１ａ〜３１ｃヒューズ
３２ａ〜３２ｃデータ配線
ｅ１〜ｅ３ヒューズとデータ配線の配線間距離
４００ヒューズブロック
４１ａ〜４１ｃヒューズ
４２ａ〜４２ｃデータ配線
４３ａ〜４３ｃダミー配線
ｆ１〜ｆ３ヒューズとダミー配線の配線間距離
ｇ１〜ｇ３データ配線とダミー配線の配線間距離
ｈ１〜ｈ３ダミー配線の配線高さ
５００ヒューズブロック
５１ａ〜５１ｃヒューズ
５２ａ〜５２ｂデータ配線
６１ａ〜６１ｃヒューズ
６２ａ〜６２ｂデータ配線
ｊ１〜ｊ４同一配線層でのヒューズとデータ配線の配線間距離
ｍ１〜ｍ４ヒューズとヒューズより下層に配置したデータ配線との配線間距離
７１ａ〜７１ｃヒューズ
７２ａ〜７２ｂデータ配線
７３ａ〜７３ｄダミー配線
ｎ１〜ｎ４同一配線層でのヒューズとデータ配線の配線間距離
ｐ１〜ｐ４ヒューズとダミー配線の配線間距離
ｑ１〜ｑ４ダミー配線とヒューズより下層に配置したデータ配線との配線間距離
ｒ１〜ｒ４ダミー配線の配線高さ
８１ａ〜８１ｄヒューズ
８２ａ〜８２ｄデータ配線
８３シールリング
ｓ１〜ｓ６ヒューズとデータ配線の配線間距離

Claims

メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットで前記メモリセルのデータの読み書きを行うランダムロジックで構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理で使用するヒューズが少なくとも２本以上集まったヒューズブロックとが同一基板上に形成された半導体集積回路において、前記メモリセルブロックと前記ロジックブロック間のデータ受け渡しを行うデータ配線が、前記ヒューズと同一配線層上でヒューズ間を所定の間隔で通ることを特徴とする半導体装置のレイアウト方法。
前記ヒューズ間を通るデータ配線とヒューズの間にダミー配線を配置する請求項１記載の半導体装置のレイアウト方法。
前記ダミー配線に使用する配線材料は、ヒューズに使用する配線材料より熱伝導率の高い配線材料を使用する請求項２記載の半導体装置のレイアウト方法。
メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットで前記メモリセルのデータの読み書きを行うランダムロジックで構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理で使用するヒューズが少なくとも２本以上集まったヒューズブロックとが同一基板上に形成された半導体集積回路において、前記メモリセルブロックと前記ロジックブロック間のデータ受け渡しを行うデータ配線が、前記ヒューズより下層を所定の間隔で通ることを特徴とする半導体装置のレイアウト方法。
前記ヒューズの下層を通るデータ配線と上層のヒューズの間にダミー配線を配置する請求項４記載の半導体装置のレイアウト方法。
前記ダミー配線幅をデータ配線幅より広くする請求項５記載の半導体装置のレイアウト方法。
前記ヒューズの下層を通るダミー配線に使用する配線材料は、前記ヒューズに使用する配線材料より熱伝導率の高い配線材料を使用する請求項５または６記載の半導体装置のレイアウト方法。
メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットで前記メモリセルのデータの読み書きを行うランダムロジックで構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理で使用するヒューズが少なくとも２本以上集まったヒューズブロックとが同一基板上に形成された半導体集積回路において、前記メモリセルブロックと前記ロジックブロック間のデータ受け渡しを行うデータ配線が、前記ヒューズと同一配線層上でヒューズ間を通り、ヒューズの切断される部分と平行に配置される前記データ配線の部分のみヒューズより下層を所定の間隔で通すことを特徴とする半導体装置のレイアウト方法。
前記ヒューズとヒューズの下層を通るデータ配線との間にダミー配線を配置する請求項８記載の半導体装置のレイアウト方法。
前記ダミー配線幅をデータ配線幅より広くする請求項９記載の半導体装置のレイアウト方法。
前記ヒューズの下層を通るダミー配線に使用する配線材料は、ヒューズに使用する配線材料より熱伝導率の高い配線材料を使用する請求項９または１０記載の半導体装置のレイアウト方法。
メモリセルがマトリクス状に配列されたメモリセルブロックと、多ビットで前記メモリセルのデータの読み書きを行うランダムロジックで構成されたロジックブロックと、製造段階で発生する不良メモリセルを予備のメモリセルに置き換える冗長救済処理で使用するヒューズが２本以上集まったヒューズブロックとが同一基板上に形成された半導体集積回路において、前記メモリセルブロックと前記ロジックブロック間のデータ受け渡しを行うデータ配線が前記ヒューズ間を通り、前記メモリセルブロックと前記ロジックブロックの内部素子領域への水分や湿気の侵入を阻止するためのシールリングを電源配線として使用することを特徴とする半導体装置のレイアウト方法。