JP2010258298A - 半導体集積回路チップおよびそのレイアウト方法 - Google Patents

半導体集積回路チップおよびそのレイアウト方法 Download PDF

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Abstract

【課題】フリップチップ接合により基板に実装される半導体集積回路チップについてＩＯセルが配置されずに空いた領域を有効利用する。
【解決手段】半導体集積回路チップ（１）は、複数の電極パッド（１０）と、内部層の平面周縁のコーナー部（１５ａ）と、コーナー部の１辺に隣接した第１の直線領域（１５ｂ）と、コーナー部の他の１辺に隣接した第２の直線領域（１５ｃ）と、第１の直線領域の、コーナー部と反対側に隣接した第３の直線領域（１５ｄ）を備えている。コーナー部と第１の直線領域のうちの少なくとも一部には回路コア配置領域（１８）が配置され、第２および第３の直線領域には複数の電極パッドとそれぞれ接続される複数のＩＯセル（１１）が配置され、第２の直線領域の複数のＩＯセルはコーナー部の上部である当該チップのコーナー部から内方にｎ行×ｎ列内の複数の電極パッドとそれぞれ接続されている。
【選択図】図１

Description

本発明は、フリップチップ接合により基板に実装される半導体集積回路チップに関する。
近年、半導体製造プロセスの微細化が進み、半導体集積回路チップ上に大規模な回路を搭載することが可能となった。これにより、これまで複数の半導体集積回路チップで構成していた機能セットを１つの半導体集積回路チップ上に集積して構成するシステムＬＳＩの開発が本格化している。一方、半導体集積回路チップの面積は小さくなりつつあり、１つの半導体集積回路チップ上に複数の機能を集積するに従って半導体集積回路チップの端子数は増大する傾向にある。このため、必要な端子数を確保するために、電極パッドを半導体集積回路チップの表面全体、あるいは千鳥格子状に半導体集積回路チップの平面周縁に配置して、半導体集積回路チップをフリップチップ接合により基板に実装するといった工夫がなされている。また、電極パッドに接続されるＩＯセルのレイアウトを工夫することで電極パッドの配置密度を上げている（例えば、特許文献１参照）。
図１５は、従来の半導体集積回路チップのレイアウトを示す。半導体集積回路チップ１００の表面外縁から内方ｎ列目まで配置された電極パッド１０にＩＯセル１１を接続する場合（図１５ではｎ＝５）、ＩＯセル１１の幅をｍ／ｎ（ただし、ｍは電極パッド１０の配置ピッチ）にすることでＩＯパッド１１を半導体集積回路チップの平面周縁の直線領域に効率よく配置することができる。
特開２００５−１４２２８１号公報
従来の半導体集積回路チップ１００のコーナー部分において、ｎ×ｎ×２個のＩＯセル１１の配置スペースが存在するのに対して、実際の接続対象となる電極パッド１０はその半分のｎ×ｎ個しか存在しない。このため、半導体集積回路チップ１００のコーナー部分では、ＩＯセル１１の配置がまばらになり、ＩＯセル１１が配置されないＩＯセル非配置領域１２が多数生成されてしまう。このため、ＩＯセル１１のｎ×ｎ個分の領域がデッドスペースとなるおそれがある。特に、ｎが３以上になると細かなＩＯセル非配置領域１２が多数生成され、かなり広い領域がデッドスペースとなってしまう。
上記問題に鑑み、本発明は、フリップチップ接合により基板に実装される半導体集積回路チップについて、ＩＯセルが配置されずに空いた領域を有効利用できるようにすることを課題とする。
上記課題を解決するために本発明では次のような手段を講じた。すなわち、フリップチップ接合により基板に実装される半導体集積回路チップであって、前記半導体集積回路チップは、当該チップの表面に配置された複数の電極パッドと、当該チップの内部層の平面周縁のコーナー部と、前記コーナー部の１辺に隣接した第１の直線領域と、前記コーナー部の他の１辺に隣接した第２の直線領域と、前記第１の直線領域の、前記コーナー部と反対側に隣接した第３の直線領域を備え、前記コーナー部と、前記第１の直線領域のうちの少なくとも一部には回路コア配置領域が配置され、前記第２の直線領域と、前記第３の直線領域には、前記複数の電極パッドとそれぞれ接続される複数のＩＯセルが配置され、前記第２の直線領域の前記複数のＩＯセルは、前記コーナー部の上部である当該チップのコーナー部から内方にｎ行×ｎ列内（ただし、ｎは３以上の整数）の前記複数の電極パッドとそれぞれ接続されているものとする。
あるいは、フリップチップ接合により基板に実装される半導体集積回路チップであって、前記半導体集積回路チップは、当該チップの表面に配置された複数の電極パッドと、当該チップの内部層の平面周縁のコーナー部と、前記コーナー部の１辺に隣接した第１の直線領域と、前記コーナー部の他の１辺に隣接した第２の直線領域と、前記第１の直線領域の、前記コーナー部と反対側に隣接した第３の直線領域と、前記第２の直線領域の、前記コーナー部と反対側に隣接した第４の直線領域を備え、前記コーナー部と、前記第１の直線領域と前記第２の直線領域のうちの少なくとも一部には回路コア配置領域が配置され、前記第３の直線領域と、前記第４の直線領域には、前記複数の電極パッドとそれぞれ接続される複数のＩＯセルが配置され、前記複数のＩＯセルは、前記コーナー部の上部である当該チップのコーナー部から内方にｎ行×ｎ列内（ただし、ｎは３以上の整数）の前記複数の電極パッドとそれぞれ接続されており、前記ｎ行×ｎ列内の複数の電極パッドのうち少なくとも１つの電極パッドは、前記回路コア配置領域に配置される回路コアに直接接続されているものとする。
これによると、半導体集積回路チップの内部層の平面周縁のコーナー部分に比較的広い回路コア配置領域が確保されるため、当該領域に回路コアを配置するなどして有効利用することができる。
また、フリップチップ接合により基板に実装される半導体集積回路チップのレイアウト方法として、当該チップの表面外縁から内方にかけて配置されるｎ（ただし、ｎは３以上の整数。）個の電極パッドと、当該チップの内部層の平面周縁に配置されるｎ個のＩＯセルと、これら電極パッドとＩＯセルとを接続する配線とを含む基本パターンを、当該チップの１辺に沿って当該チップの端まで並べ、向きを変えて当該辺に隣接する辺に沿って並べるものとする。
これによると、半導体集積回路チップのコーナー部分における電極パッドとＩＯセルとの接続レイアウトを特に考慮せずに基本パターンを並べていくだけで、半導体集積回路チップのコーナー部分に十分な広さの回路コア配置領域を確保することができる。
本発明によると、フリップチップ接合により基板に実装される半導体集積回路チップにおいてＩＯセルが配置されずに空いた領域を、メモリ回路、電気ヒューズ、アナログ回路などが配置可能な回路コア配置領域として有効利用することができる。
第１の実施形態に係る半導体集積回路チップのレイアウト図である。 第１の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第１の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第１の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第１の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第１の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第１の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第１の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第２の実施形態に係る半導体集積回路チップのレイアウト図である。 第２の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第２の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第２の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第２の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 第２の実施形態の変形例に係る半導体集積回路チップのレイアウト図である。 従来の半導体集積回路チップのレイアウト図である。
以下、本発明を実施するための形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体集積回路チップのレイアウトを示す。なお、表面層と複数の内部層とを重ねて平面視した状態を図示している。半導体集積回路チップ１の表面には複数の電極パッド１０が一定の広がりを持って平面視格子状に配置されており、半導体集積回路チップ１はフリップチップ接合により基板に実装される。半導体集積回路チップ１の内部層の平面周縁には複数のＩＯセル１１が配置されている。ＩＯセル１１の上部、すなわち、上記内部層の上層の平面周縁には電源配線１３および１４が配置されている。電源配線１３および１４は、ＩＯセル１１に電源電位ＶＤＤ１およびグランド電位ＶＳＳ１をそれぞれ供給する。ＩＯセル１１は、半導体集積回路チップ１の内部と外部とのインピーダンスマッチングのためのバッファであったり、電極パッド１０に与えられる外部電圧を電源配線１３および１４に接続するためのセルであったりする。
半導体集積回路チップ１の内部層の表面周縁における第２の直線領域１５ｃおよび第３の直線領域１５ｄでは、半導体集積回路チップ１の表面外縁から内方５列目までの電極パッド１０と配線１６によってそれぞれ接続された複数のＩＯセル１１が同じ向きで隙間なく効率よく配置されている。
コーナー部１５ａおよび第１の直線領域１５ｂの少なくとも一部には回路コアが配置可能な直線状の回路コア配置領域１８が配置されている。コーナー部１５ａはその１辺がＩＯセル１１の高さである正方形状の領域である。回路コア配置領域１８の大きさはＩＯセル１１の２５個分（コーナー部１５ａを含めるとそれ以上）に相当する。回路コア配置領域１８には、メモリ回路、電気ヒューズ、アナログ回路、ＣＰＵ、ロジック回路、電源回路、ＥＳＤ保護素子、スタンダードセルなどのさまざまな回路コアを配置することができる。
半導体集積回路チップ１は次のようにしてレイアウトすることができる。すなわち、半導体集積回路チップ１の表面外縁から内方にかけて配置される５個の電極パッド１０と、内部層の平面周縁に配置される５個のＩＯセル１１と、これら電極パッド１０とＩＯセル１１とを接続する配線１６を含む基本パターンを用意する。そして、基本パターンを半導体集積回路チップ１の１辺に沿って端まで並べ、向きを変えて隣接辺に沿って並べる。図１で説明すると、基本パターンを下辺に沿って左から右端まで並べ、次に基本パターンの向きを左９０度回転して右辺に沿って下から上へと並べる。これにより、図１に示したような広い回路コア配置領域１８が確保される。
電源配線１３および１４は、コーナー部１５ａおよび第１の直線領域１５ｂの上部で分断せずに繋げてリング電源配線を構成してもよい（図２参照）。こうすることで、回路コア配置領域１８に配置された回路コアにＩＯ電源を直接供給することができ、回路コアの電源ドロップ対策も可能となる。
電源配線１４のみをリング電源配線として構成してもよい（図３参照）。こうすることで、回路コア配置領域１８に配置された回路コアの接地電源を強化することができる。
電源配線１３のみをリング電源配線として構成してもよい（図４参照）。ＩＯセル１１の電源は半導体集積回路チップ１内部の電源電圧と異なることがあるが、電源配線１３をリング電源配線とすることにより、安定してＩＯセル１１に電源電位を供給することが可能となる。
第２の直線領域１５ｃおよび第３の直線領域１５ｄにそれぞれ異なる電位を供給してもよい（図５参照）。こうすることで、互いに異なる電源で動作するＩＯセル１１を、第２の直線領域１５ｃおよび第３の直線領域１５ｄのそれぞれに配置することができる。
なお、電源配線１３および１４の構成にかかわらず、回路コア配置領域１８に配置される回路コアには、電源配線１３および１４ならびに図示しない内部電源部のいずれからも電源供給が可能である。
また、図６の符号１９で示すように電極パッド１０の一部が抜け落ちていてもよい。電極パッド１０の一部を抜かすことにより、配線１６の混雑を緩和することができる。
図７に示したように、２つのＩＯセル１１の間に電極パッド１０と接続されないフィラーセル２０あるいは電源間保護セル２０を配置してもよい。これにより、電極パッド１０とＩＯセル１１との接続がし易くなり、また、配線１６を短くして電気特性を向上させることができる。
電極パッド１０は規則正しく配置されていなくてもよいし、図８に示すように平面視千鳥格子状に配置されていてもよい。これにより、電極パッド１０の配置をずらして配線１６の混雑を緩和することができる。
（第２の実施形態）
図９は、第２の実施形態に係る半導体集積回路チップのレイアウトを示す。半導体集積回路チップ１Ａの第３の直線領域１５ｄおよび第４の直線領域１５ｅにはＩＯセル１１が詰めて配置され、第２の直線領域１５ｃにＩＯセル１１の１０個分、第３の直線領域１５ｂに１５個分、合わせて２５個分（コーナー部１５ａを含めるとそれ以上）のＬ字状の回路コア配置領域１８が配置されている。このように、回路コア配置領域１８をコーナー部１５ａと第１の直線領域１５ｂと第２の直線領域１５ｃとにまたがって配置することにより、ＩＯセル１１の電源の状況、配線１６の配置のし易さ、配線１６の長さに起因する電気特性などを考慮してＩＯセル１１を配置することができる。
図１０の符号１９で示すように電極パッド１０の一部が抜け落ちていてもよい。電極パッド１０の一部を抜かすことにより、配線１６の混雑を緩和することができる。
図１１に示したように、２つのＩＯセル１１の間に電極パッド１０と接続されないフィラーセル２０あるいは電源間保護セル２０を配置してもよい。これにより、電極パッド１０とＩＯセル１１との接続がし易くなり、また、配線１６を短くして電気特性を向上させることができる。
電極パッド１０は規則正しく配置されていなくてもよいし、図１２に示すように平面視千鳥格子状に配置されていてもよい。これにより、電極パッド１０の配置をずらして配線１６の混雑を緩和することができる。
図１３に示すように、回路コア配置領域１８を一部の電極パッド１０の下の領域にまで拡大してもよい。これら一部の電極パッド１０はＩＯセル１１には接続されずに、回路コア配置領域１８に配置される回路コアに直接接続される。例えば、回路コアの電源や入出力信号がこれら一部の電極パッド１０と直接接続される。こうすることで、例えば、回路コアとしてアナログ回路などを配置した場合、配線１６や電源配線１３および１４からのノイズを避けることができる。また、面積が大きい割に信号数が少ない回路コアにも有効である。
図１４に示したように、回路コア配置領域１８の上部における半導体集積回路チップ１Ａの表面に配置される電極パッド１０をさらに増やしてもよい。こうすることで、回路コアの電源を強化したり、信号数を増やしたりすることができる。
上記の各実施形態では、半導体集積回路チップ１の表面外縁から内方５列目までの電極パッド１０がＩＯセル１１と接続される場合について説明したが、内方３列目以上の電極パッド１０がＩＯセル１１に接続される場合にＩＯセル１１を上述したように配置することで有効な回路コア配置領域１８を確保することができる。
本発明に係る半導体集積回路チップは、ＩＯセルが配置されずに空いた領域を回路コア配置領域として利用できるようになるため、システムＬＳＩなどに有用である。
１０ 電極パッド
１１ ＩＯセル
１３ 電源配線
１４ 電源配線
１５ａ コーナー部
１５ｂ 第１の直線領域
１５ｃ 第２の直線領域
１５ｄ 第３の直線領域
１５ｅ 第４の直線領域
１６ 配線
１８ 回路コア配置領域
２０ フィラーセル、電源間保護セル

Claims (30)

  1. フリップチップ接合により基板に実装される半導体集積回路チップであって、
    前記半導体集積回路チップは、
    当該チップの表面に配置された複数の電極パッドと、
    当該チップの内部層の平面周縁のコーナー部と、
    前記コーナー部の１辺に隣接した第１の直線領域と、
    前記コーナー部の他の１辺に隣接した第２の直線領域と、
    前記第１の直線領域の、前記コーナー部と反対側に隣接した第３の直線領域を備え、
    前記コーナー部と、前記第１の直線領域のうちの少なくとも一部には回路コア配置領域が配置され、
    前記第２の直線領域と、前記第３の直線領域には、前記複数の電極パッドとそれぞれ接続される複数のＩＯセルが配置され、
    前記第２の直線領域の前記複数のＩＯセルは、前記コーナー部の上部である当該チップのコーナー部から内方にｎ行×ｎ列内（ただし、ｎは３以上の整数）の前記複数の電極パッドとそれぞれ接続されている
    ことを特徴とする半導体集積回路チップ。
  2. 請求項１の半導体集積回路チップにおいて、
    前記内部層の上層の平面周縁のうち、前記第２の直線領域と前記第３の直線領域の上部に、前記ＩＯセルに所定の電位を供給する電源配線が配置されている
    ことを特徴とする半導体集積回路チップ。
  3. 請求項２の半導体集積回路チップにおいて、
    前記電源配線は、前記ＩＯセルに電源電位およびグランド電位をそれぞれ供給する配線ペアであり、
    前記配線ペアのうち少なくとも一本は、前記内部層の上層の平面周縁に配置されたリング電源配線である
    ことを特徴とする半導体集積回路チップ。
  4. 請求項３の半導体集積回路チップにおいて、
    前記リング電源配線は、電源電位を供給する配線である
    ことを特徴とする半導体集積回路チップ。
  5. 請求項３の半導体集積回路チップにおいて、
    前記リング電源配線は、グランド電位を供給する配線である
    ことを特徴とする半導体集積回路チップ。
  6. 請求項２の半導体集積回路チップにおいて、
    前記電源配線は、前記内部層の上層の平面周縁のうち前記回路コア配置領域の上部で分断されており、前記第２の直線領域と前記第３の直線領域に、互いに異なる電位を供給する
    ことを特徴とする半導体集積回路チップ。
  7. 請求項１の半導体集積回路チップにおいて、
    前記回路コア配置領域に、メモリ回路が配置されている
    ことを特徴とする半導体集積回路チップ。
  8. 請求項１の半導体集積回路チップにおいて、
    前記回路コア配置領域に、電気ヒューズが配置されている
    ことを特徴とする半導体集積回路チップ。
  9. 請求項１の半導体集積回路チップにおいて、
    前記回路コア配置領域に、アナログ回路が配置されている
    ことを特徴とする半導体集積回路チップ。
  10. 請求項１の半導体集積回路チップにおいて、
    前記回路コア配置領域の上部における当該チップの表面に、前記ＩＯセルに接続されない電極パッドが配置されている
    ことを特徴とする半導体集積回路チップ。
  11. 請求項１の半導体集積回路チップにおいて、
    前記複数の電極パッドは、平面視格子状に配置されている
    ことを特徴とする半導体集積回路チップ。
  12. 請求項１の半導体集積回路チップにおいて、
    前記複数の電極パッドは、平面視千鳥格子状に配置されている
    ことを特徴とする半導体集積回路チップ。
  13. 請求項１の半導体集積回路チップにおいて、
    ２つのＩＯセルの間にフィラーセルが配置されている
    ことを特徴とする半導体集積回路チップ。
  14. 請求項１の半導体集積回路チップにおいて、
    ２つのＩＯセルの間に電源間保護セルが配置されている
    ことを特徴とする半導体集積回路チップ。
  15. フリップチップ接合により基板に実装される半導体集積回路チップであって、
    前記半導体集積回路チップは、
    当該チップの表面に配置された複数の電極パッドと、
    当該チップの内部層の平面周縁のコーナー部と、
    前記コーナー部の１辺に隣接した第１の直線領域と、
    前記コーナー部の他の１辺に隣接した第２の直線領域と、
    前記第１の直線領域の、前記コーナー部と反対側に隣接した第３の直線領域と、
    前記第２の直線領域の、前記コーナー部と反対側に隣接した第４の直線領域を備え、
    前記コーナー部と、前記第１の直線領域と前記第２の直線領域のうちの少なくとも一部には回路コア配置領域が配置され、
    前記第３の直線領域と、前記第４の直線領域には、前記複数の電極パッドとそれぞれ接続される複数のＩＯセルが配置され、
    前記複数のＩＯセルは、前記コーナー部の上部である当該チップのコーナー部から内方にｎ行×ｎ列内（ただし、ｎは３以上の整数）の前記複数の電極パッドとそれぞれ接続されており、
    前記ｎ行×ｎ列内の複数の電極パッドのうち少なくとも１つの電極パッドは、前記回路コア配置領域に配置される回路コアに直接接続されている
    ことを特徴とする半導体集積回路チップ。
  16. 請求項１５の半導体集積回路チップにおいて、
    前記内部層の上層の平面周縁のうち、前記第３の直線領域と前記第４の直線領域の上部に、前記ＩＯセルに所定の電位を供給する電源配線が配置されている
    ことを特徴とする半導体集積回路チップ。
  17. 請求項１６の半導体集積回路チップにおいて、
    前記電源配線は、前記ＩＯセルに電源電位およびグランド電位をそれぞれ供給する配線ペアであり、
    前記配線ペアのうち少なくとも一本は、前記内部層の上層の平面周縁に配置されたリング電源配線である
    ことを特徴とする半導体集積回路チップ。
  18. 請求項１７の半導体集積回路チップにおいて、
    前記リング電源配線は、電源電位を供給する配線である
    ことを特徴とする半導体集積回路チップ。
  19. 請求項１７の半導体集積回路チップにおいて、
    前記リング電源配線は、グランド電位を供給する配線である
    ことを特徴とする半導体集積回路チップ。
  20. 請求項１６の半導体集積回路チップにおいて、
    前記電源配線は、前記内部層の上層の平面周縁のうち前記回路コア配置領域の上部で分断されており、前記第３の直線領域と前記第４の直線領域に、互いに異なる電位を供給する
    ことを特徴とする半導体集積回路チップ。
  21. 請求項１５の半導体集積回路チップにおいて、
    前記回路コア配置領域に、メモリ回路が配置されている
    ことを特徴とする半導体集積回路チップ。
  22. 請求項１５の半導体集積回路チップにおいて、
    前記回路コア配置領域に、電気ヒューズが配置されている
    ことを特徴とする半導体集積回路チップ。
  23. 請求項１５の半導体集積回路チップにおいて、
    前記回路コア配置領域に、アナログ回路が配置されている
    ことを特徴とする半導体集積回路チップ。
  24. 請求項１５の半導体集積回路チップにおいて、
    前記コーナー部と前記第１の直線領域と前記第２の直線領域の上部における当該チップの表面に、前記ＩＯセルに接続されない電極パッドが配置されている
    ことを特徴とする半導体集積回路チップ。
  25. 請求項１５の半導体集積回路チップにおいて、
    前記複数の電極パッドは、平面視格子状に配置されている
    ことを特徴とする半導体集積回路チップ。
  26. 請求項１５の半導体集積回路チップにおいて、
    前記複数の電極パッドは、平面視千鳥格子状に配置されている
    ことを特徴とする半導体集積回路チップ。
  27. 請求項１５の半導体集積回路チップにおいて、
    ２つのＩＯセルの間にフィラーセルが配置されている
    ことを特徴とする半導体集積回路チップ。
  28. 請求項１５の半導体集積回路チップにおいて、
    ２つのＩＯセルの間に電源間保護セルが配置されている
    ことを特徴とする半導体集積回路チップ。
  29. 請求項１５の半導体集積回路チップにおいて、
    前記コーナー部と、前記第１の直線領域と前記第２の直線領域の上部である当該チップの表面の領域のうちの少なくとも一部には、前記回路コア配置領域に配置される回路コアに直接接続される電極パッドが配置されている
    ことを特徴とする半導体集積回路チップ。
  30. フリップチップ接合により基板に実装される半導体集積回路チップのレイアウト方法であって、
    当該チップの表面外縁から内方にかけて配置されるｎ（ただし、ｎは３以上の整数。）個の電極パッドと、当該チップの内部層の平面周縁に配置されるｎ個のＩＯセルと、これら電極パッドとＩＯセルとを接続する配線とを含む基本パターンを、当該チップの１辺に沿って当該チップの端まで並べ、向きを変えて当該辺に隣接する辺に沿って並べる
    ことを特徴とする半導体集積回路チップのレイアウト方法。
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