KR20120129652A - 반도체 장치 - Google Patents

Abstract

본 발명은 고집적에 유리한 레이아웃을 가진 반도체 장치를 제공한다. 이를 위해 본 발명은 패드영역에 배치된 패드용 도전막 패턴; 및 상기 도전막 패턴의 하단에 배치되며, 상기 패드영역의 가장자리에 배치된 배선을 포함하는 반도체 장치를 제공한다. 또한, 본 발명은 일렬로 배치된 다수의 패드영역에 각각 배치된 패드용 다수의 도전막 패턴; 및 상기 다수의 도전막 패턴의 하단에 배치되며, 상기 각 패드영역의 가장자리를 따라 배치된 배선을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 반도체 장치의 패드 영역에 관한 것이다.

반도체 장치를 제조하는 과정을 살펴보면, 먼저 예정된 동작을 수행하기 위해 회로를 디자인 한다. 디자인된 회로를 이용하여 공정에서 구현 가능한 배선 및 패턴 형태의 레이아웃도가 제작된다. 레이아웃도에 따라 반도체 제조공정에서는 웨이퍼 상에 패턴을 구현한다.

반도체 장치의 기술 개발에서 전통적으로 늘 문제가 되는 것은 한 웨이퍼 상에서 얼마나 많은 반도체 장치를 제조할 수 있는 가 였다. 일반적으로 한 웨이퍼에서 구현 가능한 하나의 반도체 장치를 넷다이라고 한다. 하나의 웨이퍼에서 최대한 많은 넷다이가 구현되어야 제조공정 비용이 줄어들 수 있다. 이를 위해 하나의 반도체 장치를 레이아웃도로 구현 할 때에 최대한 그 레이아웃의 크기를 줄일 수 있도록 노력한다.

레이아웃을 줄이기 위해 모스 트랜지스터의 사이즈를 줄이고, 배선 및 콘택의 사이즈를 기술이 허용하는 최대한 줄여서 구현하고 있다. 그러나 반도체 장치가 패키지 되고 난 이후 외부와 전기적으로 신호를 주고 받기 위해 구현되는 패드 영역은 그 특성상 줄이는 데 한계가 있다. 반도체 장치의 내부에서 이동되는 신호의 크기에 비해 반도체 장치의 외부 환경에서 이동되는 신호의 크기가 매우 크기 때문에 레이아웃을 구현할 때에 최소한의 크기 만큼은 패드 영역을 확보해야만 하는 것이다.

본 발명은 고집적에 유리한 레이아웃을 가진 반도체 장치를 제공한다.

본 발명은 패드영역에 배치된 패드용 도전막 패턴; 및 상기 도전막 패턴의 하단에 배치되며, 상기 패드영역의 가장자리에 배치된 배선을 포함하는 반도체 장치를 제공한다.

본 발명은 일렬로 배치된 다수의 패드영역에 각각 배치된 패드용 다수의 도전막 패턴; 및 상기 다수의 도전막 패턴의 하단에 배치되며, 상기 각 패드영역의 가장자리를 따라 배치된 배선을 포함하는 반도체 장치를 제공한다.

본 발명은 반도체 장치의 패드 영역을 보다 효율적으로 레이아웃하여 고집적에 유리한 반도체 장치를 제공한다.

도1은 본 발명을 설명하기 위한 것으로 반도체 장치의 패드 영역에 대한 레이아웃을 나타내는 블럭도.
도2와 도3은 본 발명이 실시예에 따른 반도체 장치의 레이아웃을 보여주는 블럭도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명은 반도체 장치의 레이아웃에 관한 것이다. 반도체 장치, 예를 들어 메모리 반도체 장치와 같이 고 집적화가 요구되는 경우 레이아웃에서 효과적으로 사용되어 질 수 있다. 통상적으로 반도체를 적용한 제품에 있어서 패드 피치(PAD Pitch)가 좁고 패드(PAD) 사이에 신호 선이 많은 경우에, 파워(전원전압 또는 접지전압) 공급을 위한 배선을 배치하기가 쉽지 않다. 이와 같은 경우 패드 아래 부분에 파워 공급을 위한 배선을 효과적으로 레이아웃하여 파워 공급단의 전압 감소를 해결할 수 있다.

도1은 본 발명을 설명하기 위한 것으로 반도체 장치의 패드 영역에 대한 레이아웃을 나타내는 블럭도이다.

도1을 참조하여 살펴보면, 반도체 장치의 레이아웃도는 패드(A)가 예정된 크기와 간격으로 다수개 일렬로 배치되어 있으며, 그 패드(A)의 일측과 타측에는 각각 전원전압(VDD)와 접지전압(VSS)을 반도체 장치의 코어영역에 제공하기 위한 배선(A1,A2,B1,B2)이 배치되어 있다. 또한, 패드와 패드의 사이 영역에는 파워를 전달하기 위한 배선(C1,C2)과, 신호를 전달하기 위한 배선(D)이 배치되어 있다.

패드의 일측과 타측에 있는 전원전압(VDD)을 전달하는 배선(B1)과 배선(C1)은 콘택(E1)에 의해 연결된다. 패드의 일측과 타측에 있는 접지전압(VSS)을 전달하는 배선(B2)과 배선(C2)은 콘택(E2)에 의해 연결된다. 콘택(F)는 배선(B1)과 배선(A1)을 연결하기 위한 것이다.

여기서 배선(C,D)은 제1 레벨의 배선이며, 배선(B1,B2)은 제2 레벨의 배선이며, 배선(A1,A2)은 제3 레벨의 배선이다. 일반적으로 한 레벨의 배선만으로 반도체 장치를 구현하기 어렵다. 여기서는 3 레벨의 배선을 이용하고 있으며, 이들 배선을 서로 연결하기 위해 2 종류의 콘택이 필요한 것이다. 여기서 G 는 패드 주변에 배선이 배치되는 공간 영역을 표시한 것이고, H는 파워 배선이 배치될 영역을 표시한 것이다.

도1에 도시된 바와 같이, 패드 상하부에 배치된 파워 배선들을 배치하는 데있어서 패드 사이에 제1 레벨(C)의 배선을 이용하여 파워 배선(B1,B2)을 연결한다.

반도체 장치가 더 고집적화되면서 필요한 신호라인들이 점점 늘어나면서 패드와 패드 사이 피치(Pitch) 내에 신호라인의 배치가 불가피해 지고, 이로 인해 파워 배선을 배치하기 위한 공간을 확보하는데 많은 어려움이 있다. 여기서도 신호를 전달하는 배선(D)가 배치되어 있는 것을 알 수 있다.

반도체 장치가 고집화될 뿐만 아니라, 저전력을 위해 공급받게 되는 전원전압의 레벨도 점점 더 줄고 있다. 따라서 반도체 장치의 각 영역에 안정적인 전원전압을 공급하기 위해서는 파워 배선을 보다 더 많이 균일하게 배치해야만 한다. 그러나, 신호라인을 패드와 패드 사이에 배치하게 됨으로서, 파워 배선을 균일하게 패드가 있는 영역에 배치하기가 점점 더 쉽지 않다.

본 발명은 패드 영역에서 파워 배선의 배치를 보다 효과적으로 구현한 반도체 장치를 제안한다.

도2와 도3은 본 발명이 실시예에 따른 반도체 장치의 레이아웃을 보여주는 블럭도이다. 특히 도2는의 하위 레벨의 배선 배치를 보여주는 것이고, 도3은 상위 레벨까지 배선 배치를 모두 보여주는 것이다.

도2를 참조하여 살펴보면, 패드영역(P)은 후에 상위 레벨의 배선이 패드 영역에 맞게 배치될 예정된 영역이다. 추가배선(I)은 제2 레벨의 배선이며, 도시된 바와 같이, 패드영역에 겹치며 배치된다. 특히 패드영역의 가장자리 부분에 일정부분 겹치게 배치된다. 제1 레벨의 배선(C3,C4)는 패드와 패드의 사이 간격에 배치되어 있다. 여기서 패드 영역에 배치되는 배선을 제2 레벨로 했지만, 패드영역에 배치되는 배선보다 하위 배선은 어떤 배선으로도 배치할 수도 있다.

계속해서 도3을 참조하여 살펴보면, 패드(A5)가 예정된 크기와 간격으로 다수개 일렬로 배치되며, 그 패드(A5)의 일측과 타측에는 각각 전원전압(VDD)와 접지전압(VSS)을 반도체 장치의 코어영역에 제공하기 위한 배선(A3,A4,B3,B4)이 배치되어 있다. 또한, 패드와 패드의 사이 영역에는 파워를 전달하기 위한 배선(C3,C4)과, 신호를 전달하기 위한 배선(D3)이 배치되어 있다.

패드의 일측과 타측에 있는 전원전압(VDD)을 전달하는 배선(B3)과 배선(C3)은 콘택(E3)에 의해 연결된다. 패드의 일측과 타측에 있는 접지전압(VSS)을 전달하는 배선(B4)과 배선(C4)은 콘택(E4)에 의해 연결된다. 콘택(F)는 배선(B3,B4)과 배선(A3,A4)을 연결하기 위한 것이다. 여기서 배선(C3,C4,D3)은 제1 레벨의 배선이며, 배선(B3,B4)은 제2 레벨의 배선이며, 배선(A3,A4,A5)은 제3 레벨의 배선이다.

전술한 바와 같이, 일반적으로 한 레벨의 배선만으로 반도체 장치를 구현하기 어렵다. 여기서는 3 레벨의 배선을 이용하고 있으며, 이들 배선을 서로 연결하기 위해 2 종류의 콘택이 필요한 것이다. 여기서 G3 는 패드 주변에 배선이 배치되는 공간 영역을 표시한 것이고, H3는 파워 배선이 배치될 영역을 표시한 것이다.

본 발명에서는 패드 하부에 패드를 구현하는 배선 레이어 보다 하위 레벨의 배선을 이용하여 좀 더 효과적인 배선 배치를 하였다. 먼저 패드영역의 경계 쪽으로 파워 및 신호 배선을 배치할 수 있다. 이렇게 배치된 배선은 패드와 전기적 단락이 되면 안되므로 패드 레이어 보다 하위 레이어인 배선을 이용하여 배치를 한다. 하위 레이어 수가 많을 수록 더 많은 배선을 패드 영역의 경계 영역에 배치 할 수 있다. 배치 방법 중 패키지 이후에 패드에 와이어 본딩으로 인해 패드영역에 배치된 배선에 크랙(Crack)이 발생할 수 있으므로 패드영역의 경계쪽에만 하위 영역 배선을 배치한다. 특히, 모서리 부분은 사선으로 꺾어 패드 본딩이 될 영역을 둥근 모양을 남겨둬, 하위 배선의 크랙을 더 효과적으로 방지할 수 있다(도2의 J3 영역 참조)

이렇게 확보된 배선(여기서는 I)을 파워를 공급하는 배선으로 활용하여 전원전압의 하강과 같은 심각한 문제를 해결할 수 있다. 또한, 파워를 공급하는 배선영역이 더 확보된 만큼 파워 배선이 배치되는 면적을 이전보다 더 줄일 수 있다. 따라서 도3에서 G3 영역을 더 넓게 활용할 수 있는 것이다. G3 영역 확보가 무의미할 경우 G3 영역에 배치되는 배선을 제거하고 그 만큼 칩 사이즈를 줄이는데 활용할 수 있다.

전술한 바와 같이, 패드간의 간격이 좁고, 그 사이에 신호를 전달하는 배선을 배치해야 하는 경우 패드 주변영역에 파워를 공급하는 배선을 안정적으로 배치하는 것이 쉽지않다. 그러나, 본 실시예에 따른 반도체 장치는 패드영역의 하부에 배선을 배치함으로서, 기존에 활용하지 않던 영역을 활용할 수 있다. 또한 모든 패드를 연결하는 배선을 용이하게 만들 수 있기 때문에, 반도체 장치의 한쪽 끝에서 나머지 끝쪽 까지 전원전압을 신뢰성있게 전달할 수 있다.

최근에는 반도체 장치의 집적효율을 높이기 위해, 특히 메모리 장치인 경우 메모리 셀 효율을 높이기 위해, 큰 면적을 차지하는 패드의 개수를 최대한 줄여 한 줄로 패드를 배치시키고 있다. 또한 이들 패드를 최대한 가깝게 배치함으로서, 다른 회로를 넣기 위한 면적을 최대한 확보하려고 노력하고 있다. 패드와 패드 사이의 피치를 줄여 줌으로써 최대한 패드를 일열로 배치하기 때문에, 패드 사이에 배선을 배치하는 것이 쉽지 않다. 또한, 패드 사이에 파워를 위한 배선 뿐만 아니라 신호를 전달하는 배선도 배치해야 한다. 따라서 패드 주변에 파워를 공급하는 배선을 안정적으로 일정하게 배치하는 것이 매우 어려워지고 있다.

본 실시예에 의한 반도체 장치는 패드의 모서리 영역에 배선을 배치시키고 있기 때문에, 패드 주변에 파워 배선을 배치하는 데 있어서 효율을 높일 수 있는 것이다. 또한, 패드 영역에 배선을 배치함으로서, 칩 사이즈를 줄이는 것도 보다 쉽게 할 수 있다.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (7)

1. 패드영역에 배치된 패드용 도전막 패턴; 및
   상기 도전막 패턴의 하단에 배치되며, 상기 패드영역의 가장자리에 배치된 배선을 포함하는 반도체 장치.
   
2. 제 1 항에 있어서,
   상기 배선은 전원전압 또는 접지전압을 제공하기 위한 배선인 것을 특징으로 하는 반도체 장치.
   
3. 제 1 항에 있어서,
   상기 배선은 데이터 신호를 전달하기 위한 배선인 것을 특징으로 하는 반도체 장치.
   
4. 일렬로 배치된 다수의 패드영역에 각각 배치된 패드용 다수의 도전막 패턴; 및
   상기 다수의 도전막 패턴의 하단에 배치되며, 상기 각 패드영역의 가장자리를 따라 배치된 배선을 포함하는 반도체 장치.
   
5. 제 4 항에 있어서,
   상기 배선은 전원전압 또는 접지전압을 제공하기 위한 배선인 것을 특징으로 하는 반도체 장치.
   
6. 제 4 항에 있어서,
   상기 배선은 데이터 신호를 전달하기 위한 배선인 것을 특징으로 하는 반도체 장치.
   
7. 제 4 항에 있어서,
   상기 다수의 도전막 패턴의 사이 영역에 데이터 전달을 위한 배선이 배치되는 것을 특징으로 하는 반도체 장치.
   

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