JP3599108B2 - アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法 - Google Patents

アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法 Download PDF

Info

Publication number
JP3599108B2
JP3599108B2 JP2002239715A JP2002239715A JP3599108B2 JP 3599108 B2 JP3599108 B2 JP 3599108B2 JP 2002239715 A JP2002239715 A JP 2002239715A JP 2002239715 A JP2002239715 A JP 2002239715A JP 3599108 B2 JP3599108 B2 JP 3599108B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
bonding pad
row bonding
bonding pads
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002239715A
Other languages
English (en)
Other versions
JP2003197748A (ja
Inventor
チェン、ウェン−ルン
チャン、イ−フェン
ファン、フン−チェン
Original Assignee
アリ コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アリ コーポレイション filed Critical アリ コーポレイション
Publication of JP2003197748A publication Critical patent/JP2003197748A/ja
Application granted granted Critical
Publication of JP3599108B2 publication Critical patent/JP3599108B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48233—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップの内部回路構造とその製造方法に関し、特に、ボールグリッドアレー（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：以下、ＢＧＡという。）構造又はフリップチップ（Ｆｌｉｐ Ｃｈｉｐ）構造等の格子状に配置されたボンディングパッド（以下、アレー型ボンディングパッド（ａｒｒａｙ−ｔｙｐｅ ｂｏｎｄｉｎｇ ｐａｄｓ）という。）を備える半導体チップのワイヤボンディングパッケージ（ｗｉｒｅ−ｂｏｎｄｉｎｇ ｐａｃｋａｇｅ）の内部回路構造に関する。
【０００２】
【従来の技術】
半導体技術の発展に伴って、半導体チップの動作速度及び回路の複雑さは日増しに高まっている。したがって、半導体チップのパッケージング効率（ｐａｃｋａｇｉｎｇ ｅｆｆｉｃｉｅｎｃｙ）を向上させるために、パッケージングの技術が絶え間なく研究されている。半導体チップのワイヤボンディングパッケージにおいて、半導体チップ上のボンディングパッド（ｂｏｎｄｉｎｇ ｐａｄ）の配置は、特に重要である。例えばボールグリッドアレーパッケージ等のパッケージにおける基板上の導電トレース（ｃｏｎｄｕｃｔｉｖｅ ｔｒａｃｅ）は、リソグラフィーを用いて、非常に狭いピッチ（ｆｉｎｅ ｐｉｔｃｈ）で実現することができる。
【０００３】
従来の集積回路（以下、ＩＣという。）におけるボンディングパッドの配置としては、ボンディングパッドを一列（ｓｉｎｇｌｅ ｉｎ ｌｉｎｅ）に配置した一列ボンディングパッド配置、ボンディングパッドをスタッガ状に（ｓｔａｇｇｅｒｅｄ）配置したスタッガボンディングパッド配置、及びボンディングパッドを格子状（ａｒｒａｙ−ｔｙｐｅ）に配置したアレーボンディングパッド配置がある。ＩＣの機能が増大していることを考慮すると、半導体チップ表面に配置することができるボンディングパッドの数（以下、最大許容数という。）も増加させることが望ましく、上述の一列ボンディングパッド配置では、この要求を満たすことができない。これに対して、スタッガボンディングパッド配置及びアレーボンディングパッド配置は、ボンディングパッドの最大許容数を比較的増加させることができ、幅広く用いられている。
【０００４】
図６及び図７は、スタッガボンディングパッド配置のＢＧＡを有する半導体チップにおける従来のパッケージの断面図及び平面図である。図６に示すように、パッケージ１００は、半導体チップ１１０を備え、半導体チップ１１０の上面の周辺部には、ボンディングパッド１２０がスタッガ状（すなわち二重であって交互）に配置されており、具体的には、図７に示すように、複数のボンディングパッド１２０は、外側の列の（以下、外列という。）ボンディングパッド１２１と、内側の列の（以下、内列という。）ボンディングパッド１２２とからなる。一方、パーケージ基板１７０の上面には、接地リング（ｇｒｏｕｎｄ ｒｉｎｇ）１３０と、電源リング（ｐｏｗｅｒ ｒｉｎｇ）１４０と、複数の導電トレース１６０とが配設されている。半導体チップ１１０上のボンディングパッド１２０は、接地電位を供給する接地パッドと、電源電圧を供給する電源パッドと、信号を入力又は出力する信号パッド（以下、Ｉ／Ｏパッドという。）とからなり、それぞれボンディングワイヤ１２１ａ、１２１ｂ、１２２ａ又は１２２ｂによって、それぞれ接地リング１３０、電源リング１４０、導電トレース１６０に接続されている。
【０００５】
格子状に配列されたボンディングパッド（以下、アレー型ボンディングパッド（ａｒｒａｙ−ｔｙｐｅ ｂｏｎｄｉｎｇ ｐａｄｓ）という。）を備える半導体チップの従来のパッケージは、本願出願人が２００１年１０月１９日に出願した台湾特許申請番号９０１２５９２９号の「アレー型ボンディングパッドを備える半導体チップパッケージ（ＰＡＣＫＡＧＥ ＯＦ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＨＩＰ ＷＩＴＨ ＡＲＲＡＹ−ＴＹＰＥ ＢＯＮＤＩＮＧ ＰＡＤＳ）」の明細書に開示されている。図８及び図９は、アレー型ボンディングパッドを備える半導体チップの従来のパッケージの断面図及び平面図である。図８に示すように、半導体チップのパッケージ２００は、半導体チップ２１０を備え、半導体チップ２１０の上面の周辺部には、複数のボンディングパッド２２０が少なくとも４列に配置されており、具体的には、図９に示すように、複数のボンディングパッド２２０は、最外列のボンディングパッド２２１と、外列のボンディングパッド２２２と、内列のボンディングパッド２２３と、最内列のボンディングパッド２２４とからなる。最外列ボンディングパッド２２１と外列ボンディングパッド２２２は電源パッドと接地パッドであり、内列ボンディングパッド２２３と最内列のボンディングパッド２２４は信号パッドである。さらに、最外列ボンディングパッド２２１と外列ボンディングパッド２２２は、それらで従来のスタッガボンディングパッド配置となっている。また、内列ボンディングパッド２２３と最内列ボンディングパッド２２４（すなわち信号パッド）は、同様に、それらでスタッガボンディングパッド配置となっている。すなわち、内列ボンディングパッド２２３と最内列ボンディングパッド２２４は、半導体チップ２２０のそれぞれの一辺に対して平行で交互に配置されている。また、外列ボンディングパッド２２２は、半導体チップ２２０の一辺に垂直な方向であって最内列ボンディングパッド２２４を通る直線上に配設され、最外列ボンディングパッド２２１は、半導体チップ２２０の一辺に垂直な方向であって内列ボンディングパッド２２３を通る直線上に配設されている。ボンディングパッド２２０は、それぞれ対応する第１のボンディングワイヤ２２１ａ、第２のボンディングワイヤ２２２ａ、第３のボンディングワイヤ２２３ａ、第４のボンディングワイヤ２２４ａにより、基板２７からの高さを異ならして、それぞれ接地リング２３０、電源リング２４０、導電トレース２６０に接続されている。
【０００６】
半導体チップのアレー型ボンディングパッド配置のパッケージは、上述のスタッガボンディングパッド配置のＢＧＡパッケージに比して、半導体チップ上に設計することができる最大許容ボンディングパッド数が多く、この結果として、チップサイズをより小さくすることができ、製造コストを下げ、半導体チップのパッケージ歩留りを向上させることができる。
【０００７】
しかしながら、アレー型ボンディングパッド配置では、半導体チップの内部回路のための面積が制限され、半導体チップの内部回路の配置に問題が生じる。
【０００８】
図１０は、図６及び図７に示すスタッガボンディングパッド配置を有する半導体チップ１１０の内部回路の構造を示す図である。図１０に示すように、外列ボンディングパッド１２１は全て、電源パッド又は接地パッドであり、電源／接地レーン１２８によって形成される第１の信号線により、電源／接地回路マクロ１９０に電気的に接続されている。一方、内列ボンディングパッド１２２は全て、信号パッドであり、信号レーン１２６によって形成される第２の信号線により、信号回路マクロ１８０に電気的に接続されている。また、信号回路マクロ１８０と電源／接地回路マクロ１９０は、対応するボンディングパッド１２０と一列に配設され、互いに隣接しており、信号回路マクロ１８０と電源／接地回路マクロ１９０の幅Ｗは、ボンディングパッドピッチｐに略等しい。
【０００９】
【発明が解決しようとする課題】
スタッガボンディングパッド配置を有する半導体チップの内部回路において、信号回路マクロ１８０と電源／接地回路マクロ１９０は、対応するボンディングパッド１２０と一列に配設され、互いに隣接している。しかしながら、上述したように、アレー型ボンディングパッド配置を有する半導体チップにおいては、外列ボンディングパッド２２２は、半導体チップ１０の一辺に垂直な方向であって最内列ボンディングパッド２２４を通る直線上に配設され、最外列ボンディングパッド２２１は、半導体チップ１０の一辺に垂直な方向であって内列ボンディングパッド２２３を通る直線上に配設されている。したがって、アレー型ボンディングパッド配置を有する半導体チップの内部回路は、上述したスタッガボンディングパッド配置を有する半導体チップの内部回路と同じように配置すると、回路マクロは、互いに干渉し、内部回路は正しく機能しない。
【００１０】
本発明は、上述した実情に鑑みてなされたものであり、本発明の目的は、格子状に配置されたボンディングパッドを備える半導体チップの内部回路構造であって、半導体チップ上に設計することができる最大許容ボンディングパッド数が増加しても、それに対応することができる内部回路構造を提供することである。すなわち、本発明の目的は、格子状に配置されたボンディングパッドを備える半導体チップの新規な内部構造を提供し、格子状に配置されたボンディングパッドを備える半導体チップを実際に実現するものである。これにより、チップ上のボンディングパッドの数を減らすことなく、チップサイズをより小さくすることができ、製造コストを下げ、半導体チップのパッケージ歩留りを向上させることができる。
【００１１】
【課題を解決するための手段】
本発明に係る半導体チップは、当該半導体チップの周辺部に位置する複数のボンディングパッドと、ボンディングパッドの内側に位置する複数の信号回路マクロと、信号回路マクロと最内列のボンディングパッドとの間に位置する静電気放電クランプ回路リング（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：ＥＳＤ）とを備える。ボンディングパッドは、当該半導体チップの各辺に、最内列ボンディングパッド、内列ボンディングパッド、外列ボンディングパッド及び最外列ボンディングパッドとして配列された少なくとも４列のボンディングパッドからなる。最内列ボンディングパッドと内列ボンディングパッドは、信号パッドからなり、最外列ボンディングパッドと外列ボンディングパッドは、電源パッドと接地パッドとからなる。さらに、各信号回路マクロは、対応する各ボンディングパッドと一列に配設されている。
【００１２】
本発明に係る半導体チップの製造方法は、互いに絶縁された複数の信号回路マクロと電源／接地回路から形成された静電気放電クランプ回路リングを備える基板を準備する工程と、基板の上面の一部の領域に、絶縁層を挟んで複数の導電層を順次形成する工程と、導電層の一部の上方に、少なくとも最内列ボンディングパッド、内列ボンディングパッド、外列ボンディングパッド及び最外列ボンディングパッドからなる少なくとも４列に配置された複数のボンディングパッドを形成する工程とを有する。絶縁層を挟んで複数の導電層を形成する工程は、最外列ボンディングパッド及び外列ボンディングパッドを、第１の信号線を形成する導電層により、信号回路マクロの上方の導電層の所定部分及び静電気放電クランプ回路リングに接続するとともに、内列ボンディングパッド及び最内列ボンディングパッドを、第２の信号線を形成する導電層により、信号回路マクロに接続するために、絶縁層にバイアホールを設ける工程を含み、上記第１の信号線と上記第２の信号線は互いに絶縁されている。
【００１３】
本発明に係る半導体チップでは、最内列ボンディングパッドと内列ボンディングパッドは半導体チップのそれぞれの一辺に対して平行で交互に配置され、外列ボンディングパッドは半導体チップの一辺に垂直な方向であって最内列ボンディングパッドを通る直線上に配設され、最外列ボンディングパッドは、半導体チップの一辺に垂直な方向であって内列ボンディングパッドを通る直線上に配設される。また、信号回路マクロの幅は、ボンディングパッドピッチの幅と略等しい。また、信号回路マクロの上方に、信号回路マクロに電源を供給する電源／接地回路リングを備える。
【００１４】
また、本発明の半導体チップは、フリップチップ構造（Ｆｌｉｐ Ｃｈｉｐ Ｓｔｒｕｃｔｕｒｅ）又はボールグリッドアレー（ＢＧＡ）パッケージに適用することができる。
【００１５】
【発明の実施の形態】
上述した本発明の目的、特徴及び効果をより一層明瞭にするために、以下に本発明の好ましい実施の形態を挙げ、図を参照にしながら更に詳しく説明する。
【００１６】
図１、図２及び図３は、本発明を適用した半導体チップの内部回路構造を示す平面図である。この実施例において、図３に示すように、半導体チップ１０の上面の周辺部、すなわち４つの辺の近傍のそれぞれには、複数のボンディングパッド２０と、複数の信号回路マクロ（ｓｉｇｎａｌ ｃｉｒｃｕｉｔ ｍａｃｒｏｓ）７０と、静電気放電クランプ回路リング（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ ｃｌａｍｐｉｎｇ ｃｉｒｃｕｉｔ ｒｉｎｇ）８０とが設けられている。
【００１７】
この実施例において、図１に示すように、ボンディングパッド２０は、半導体チップ１０の上面の周辺部に位置し、少なくとも４列に配置され（この具体例では４列）、外側から内側に向けて順に、最外列ボンディングパッド２１と、外列ボンディングパッド２２と、内列ボンディングパッド２３と、最内列ボンディングパッド２４とからなる。
【００１８】
最外列ボンディングパッド２１と外列ボンディングパッド２２は、図２に示すように、半導体チップ１０のそれぞれの一辺に対して平行で交互に配置され、内列ボンディングパッド２３と最内列ボンディングパッド２４は、半導体チップ１０のそれぞれの一辺に対して平行で交互に配置されている。さらに、外列ボンディングパッド２２は、半導体チップ１０の一辺に垂直な方向であって最内列ボンディングパッド２４を通る直線上に配設され、最外列ボンディングパッド２１は、半導体チップ１０の一辺に垂直な方向であって内列ボンディングパッド２３を通る直線上に配設されている。
【００１９】
最内列ボンディングパッド２４と内列ボンディングパッド２３は、図３に示すように、信号を入力又は出力する信号パッドＳ１、Ｓ２として用いられ、最外列ボンディングパッド２１と外列ボンディングパッド２２は、電源電圧を供給する電源パッドＰ及び接地電位を供給する接地パッドＧとして用いられる。
【００２０】
信号回路マクロ７０は、図３に示すように、半導体チップ１０のボンディングパッド２０の内側であって、対応するボンディングパッド２０と一列になっており、すなわち最外列ボンディングパッド２１と内列ボンディングパッド２３、又は外列ボンディングパッド２２と最内列ボンディングパッド２４を結ぶ直線上に位置する。信号回路マクロ７０の幅Ｗは、図２に示すボンディングパッド２０のボンディングパッドピッチｐと略等しい。静電気放電クランプ回路リング８０は、信号回路マクロ７０と最内列ボンディングパッド２４との間に位置する。
【００２１】
最外列ボンディングパッド２１及び外列ボンディングパッド２２は、図３に示すように、電源／接地レーン２８によって形成される第１の信号線により、それぞれ静電気放電クランプ回路リング８０と電気的に接続され、内列ボンディングパッド２３及び最内列ボンディングパッド２４は、信号レーン２６によって形成される第２の信号線により、それぞれ信号回路マクロ７０に電気的に接続されている。
【００２２】
図４及び図５は、上述の半導体チップ１０の内部回路構造及びその製造方法を説明するための平面図及び断面図である。
【００２３】
図４は、それぞれの列の１個のボンディングパッド２０と、その内部回路構造を示す平面図である。この実施例においては、図４に示すように、内列ボンディングパッド２３と最内列ボンディングパッド２４は、それぞれ信号パッドＳ２、Ｓ１であり、外列ボンディングパッド２２は接地パッドＧであり、最外列ボンディングパッド２１は電源パッドＰである。信号パッドＳ１、Ｓ２はそれぞれ、信号レーン２６によって信号回路マクロ７０に電気的に接続され、接地パッドＧと電源パッドＰはそれぞれ、電源／接地レーン２８によって静電気放電クランプ回路リング８０に電気的に接続されている。信号レーン２６と電源／接地レーン２８は、図４に示すように、重なっており、その断面構造及び製造方法を、図５を参照してより詳細に説明する。
【００２４】
図５は、図４に示す半導体チップ１０の内部回路構造のＡ−Ａ’断面図であり、接地パッドＧと信号パッドＳ１（すなわち外列ボンディングパッド２２と最内列ボンディングパッド２４）の内部回路構造のみを示している。電源パッドＰともう一つの信号パッドＳ２の構造は、類似しているので、説明は省略する。
【００２５】
この実施例の格子状に配置されたボンディングパッドは、次のようにして製造する。
【００２６】
まず、図５に示すように、複数の信号回路マクロ７０と、電源／接地回路から構成される静電気放電クランプ回路リング８０とを備える基板（図示しない）を準備する。信号回路マクロ７０と静電気放電クランプ回路リング８０は、短絡を防止するために互いに絶縁されている。
【００２７】
次に、基板の上面の一部の領域、例えば最外列ボンディングパッド２１又は外列ボンディングパッド２２と、信号回路マクロ７０とを結ぶ領域に、複数の導電層Ｍ１〜Ｍ６を順次絶縁層（図示しない）を挟んで形成する。なお、ある絶縁層の上に次の導電層を形成する際に、例えば接地パッドＧと静電気放電クランプ回路リング８０と電源／接地回路リング９０とを接続する第１の信号線（すなわち電源／接地レーン２８）、及び信号パッドＳ１と信号回路マクロ７０とを接続する第２の信号線（すなわち信号レーン２６）を形成するために、絶縁層の対応する領域には複数のバイアホール（又はコンタクトホール）を開けた後、次の導電層を形成する。この結果、例えば接地パッドＧである外列ボンディングパッド２２に対応する領域では、導電層Ｍ２〜Ｍ６は電気的に接続され、また、例えば信号パッドＳ１である最内列ボンディングパッド２４に対応する領域では、導電層Ｍ５とＭ６は電気的に接続される。ところで、静電気放電クランプ回路リング８０に対応する領域では、導電層Ｍ１を電源回路８２又は接地回路８４として形成し、図５に示す具体例では、ボンディングパッド２２は接地パッドＧであるので、導電層Ｍ２は、接地回路８４には電気的に接続し、電源回路８２に対しては絶縁されている。また、信号回路マクロ７０に対応する領域においては、導電層Ｍ４、Ｍ５は、信号回路マクロ７０の上方においては、電源／接地回路リング９０を形成し、各信号回路マクロ７０に電源を供給する。
【００２８】
その後、全てのボンディングパッド２０を、導電層Ｍ６の上部に形成する。ボンディングパッド２０は、上述したように、少なくとも４列に配置されている。
【００２９】
以上のようにして、接地パッドＧと静電気放電クランプ回路リング８０と電源／接地回路リング９０とを接続した第１の信号線と、信号パッドＳ１と信号回路マクロ７０とを接続した第２の信号線とが形成される。第１の信号線と第２の信号線は互いに絶縁されている。
【００３０】
なお、上述した実施例では、最外列ボンディングパッド２１を電源パッドＰとし、外列ボンディングパッド２２を接地パッドＧとしたが、本発明は、このような配置に限定されるものではなく、最外列ボンディングパッド２１と外列ボンディングパッド２２は、電源パッドと接地パッドのどちらとしてもよい。また、上述した実施例では、ボンディングパッドを４列としたが、本発明はこれに限定されるものではなく、例えば４列以上としてもよく、更にはボンディングパッドを全面に配置してもよい。
【００３１】
また、上述した実施例では、導電層の数をＭ１〜Ｍ６の計６層とし、第１の信号線（電源／接地レーン２８）を、第２の信号線（信号レーン２６）の下を通り、静電気放電クランプ回路リング８０に接続されるとともに、絶縁層のバイアホールを介して上方に延びて電源／接地回路リング９０に接続された導電層Ｍ２によって構成しているが、本発明は、このような信号線配置に限定するものではない。
【００３２】
また、上述した実施例では、例えば図５に示すように、外列ボンディングパッド２２が接地パッドＧであることから、導電層Ｍ２は、接地回路８４には電気的に接続され、電源回路８２に対しては絶縁されている。一方、図５に示すボンディングパッド２２を電源パッドとするときには、導電層Ｍ２は、電源回路８２に電気的に接続され、接地回路８４に対しては絶縁絶縁される。
【００３３】
本発明に係る半導体チップの内部回路及びその製造方法は、フリップチップ構造、ボールグリッドアレー構造、及びその他類似のチップ構造を有する半導体に適用することができる。
【００３４】
以上、本発明を、好ましい実施例を参照して説明したが、本発明は、これらの実施例や構成に限定されるものではなく、本発明は種々の変更や類似構成を含むことは、当業者に明らかである。したがって、本発明の範囲は、特許請求の範囲の趣旨及び範囲を逸脱すること、これらの変更や類似構成を包含するように広く解釈されるものである。
【００３５】
【発明の効果】
本発明に係る半導体チップは、半導体チップの周辺部に位置し、半導体チップの各辺に最内列ボンディングパッド、内列ボンディングパッド、外列ボンディングパッド及び最外列ボンディングパッドとして少なくとも４列に配置され、最内列ボンディングパッドと内列ボンディングパッドは信号パッドからなり、最外列ボンディングパッドと外列ボンディングパッドは電源パッドと接地パッドからなる複数のボンディングパッドと、半導体チップのボンディングパッドの内側に位置し、対応するボンディングパッドと一列に配設された複数の信号回路マクロと、信号回路マクロと最内列ボンディングパッドとの間に位置する静電気放電クランプ回路リングとを備える。このような構成により、本発明に係る半導体チップは、チップサイズをより小さくし、チップパッケージのコストを下げ、パッケージの歩留りを向上させることができる。
【図面の簡単な説明】
【図１】本発明を適用した半導体チップの上面の周辺部に配設されたボンディングパッドを示す平面図である。
【図２】図１に示す半導体チップの一辺を拡大して示す平面図である。
【図３】図２に示す半導体チップのボンディングパッドの周辺を更に拡大し、本発明を適用した半導体チップの内部回路構造を示す平面図である。
【図４】本発明を適用した半導体チップの内部回路構造及びその製造方法を説明するための平面図である。
【図５】本発明を適用した半導体チップの内部回路構造及びその製造方法を説明するための断面図である。
【図６】スタッガボンディングパッド配置を有する従来のＢＧＡパッケージの断面図である。
【図７】スタッガボンディングパッド配置を有する従来のＢＧＡパッケージの平面図である。
【図８】アレー型ボンディングパッドを備える半導体チップの従来のパッケージの断面図である。
【図９】アレー型ボンディングパッドを備える半導体チップの従来のパッケージの平面図である。
【図１０】スタッガボンディングパッド配置を有する半導体チップの内部回路構造を示す図である。
【符号の説明】
１０ 半導体チップ、２０ ボンディングパッド、２１ 最外列ボンディングパッド、２２ 外列ボンディングパッド、２３ 内列ボンディングパッド、２４ 最内列ボンディングパッド、２６ 信号レーン、２８ 電源／接地レーン、７０信号回路マクロ、８０ 静電気放電クランプ回路リング

Claims (12)

  1. 半導体チップにおいて、
    当該半導体チップの周辺部に位置し、当該半導体チップの各辺に最内列ボンディングパッド、内列ボンディングパッド、外列ボンディングパッド及び最外列ボンディングパッドとして少なくとも４列に配置され、上記最内列ボンディングパッドと上記内列ボンディングパッドは信号パッドからなり、上記最外列ボンディングパッドと上記外列ボンディングパッドは電源パッドと接地パッドからなる複数のボンディングパッドと、
    当該半導体チップの上記ボンディングパッドの内側に位置し、上記対応するボンディングパッドと一列に配設された複数の信号回路マクロと、
    上記信号回路マクロと上記最内列ボンディングパッドとの間に位置する静電気放電クランプ回路リングとを備える半導体チップ。
  2. 上記最内列ボンディングパッドと上記内列ボンディングパッドは、当該半導体チップのそれぞれの一辺に対して平行で交互に配置され、
    上記外列ボンディングパッドは、上記半導体チップの一辺に垂直な方向であって上記最内列ボンディングパッドを通る直線上に配設され、
    上記最外列ボンディングパッドは、上記半導体チップの一辺に垂直な方向であって上記内列ボンディングパッドを通る直線上に配設されることを特徴とする請求項１に記載の半導体チップ。
  3. 上記各信号回路マクロの幅は、ボンディングパッドピッチと略等しいことを特徴とする請求項１に記載の半導体チップ。
  4. 上記信号回路マクロの上方に配設され、上記信号回路マクロに電源を供給する電源／接地回路リングを備える請求項１に記載の半導体チップ。
  5. フリップチップ構造を有することを特徴とする請求項１に記載の半導体チップ。
  6. ボールグリッドアレー（ＢＧＡ）パッケージを有することを特徴とする請求項１に記載の半導体チップ。
  7. 半導体チップの製造方法において、
    互いに絶縁された複数の信号回路マクロと電源／接地回路から形成された静電気放電クランプ回路リングを備える基板を準備する工程と、
    上記基板の上面の一部の領域に、絶縁層を挟んで複数の導電層を順次形成する工程と、
    上記導電層の一部の上方に、少なくとも最内列ボンディングパッド、内列ボンディングパッド、外列ボンディングパッド及び最外列ボンディングパッドからなる少なくとも４列に配置された複数のボンディングパッドを形成する工程とを有し、
    上記絶縁層を挟んで複数の導電層を形成する工程は、上記最外列ボンディングパッド及び外列ボンディングパッドを、第１の信号線を形成する導電層により、上記信号回路マクロの上方の導電層の所定部分及び上記静電気放電クランプ回路リングに接続するとともに、上記内列ボンディングパッド及び最内列ボンディングパッドを、第２の信号線を形成する導電層により、上記信号回路マクロに接続するために、上記絶縁層にバイアホールを設ける工程を含み、上記第１の信号線と上記第２の信号線は互いに絶縁されていることを特徴とする半導体チップの製造方法。
  8. 上記外列ボンディングパッドは、上記半導体チップの一辺に垂直な方向であって上記最内列ボンディングパッドを通る直線上に配設され、
    上記最外列ボンディングパッドは、上記半導体チップの一辺に垂直な方向であって上記内列ボンディングパッドを通る直線上に配設されることを特徴とする請求項７に記載の半導体チップの製造方法。
  9. 上記信号回路マクロの幅は、ボンディングパッドピッチと略等しいことを特徴とする請求項７に記載の半導体チップの製造方法。
  10. 上記信号回路マクロの上方の導電層の所定部分は、電源／接地回路リングからなり、上記信号回路マクロに電源を供給することを特徴とする請求項７に記載の半導体チップの製造方法。
  11. 上記半導体チップは、フリップチップ構造を有することを特徴とする請求項７に記載の半導体チップの製造方法。
  12. 上記半導体チップは、ボールグリッドアレーパッケージを有することを特徴とする請求項７に記載の半導体チップの製造方法。
JP2002239715A 2001-12-13 2002-08-20 アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法 Expired - Fee Related JP3599108B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW090130915A TW511193B (en) 2001-12-13 2001-12-13 Inner circuit structure of array type bonding pad chip and its manufacturing method
TW090130915 2001-12-13

Publications (2)

Publication Number Publication Date
JP2003197748A JP2003197748A (ja) 2003-07-11
JP3599108B2 true JP3599108B2 (ja) 2004-12-08

Family

ID=27607969

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002239715A Expired - Fee Related JP3599108B2 (ja) 2001-12-13 2002-08-20 アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法

Country Status (3)

Country Link
US (2) US6762507B2 (ja)
JP (1) JP3599108B2 (ja)
TW (1) TW511193B (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW495940B (en) * 2001-07-20 2002-07-21 Via Tech Inc Method for forming a grid array packaged integrated circuit
TW511193B (en) * 2001-12-13 2002-11-21 Acer Labs Inc Inner circuit structure of array type bonding pad chip and its manufacturing method
TW517362B (en) * 2002-01-10 2003-01-11 Advanced Semiconductor Eng Ball grid array package structure
TW533517B (en) * 2002-02-26 2003-05-21 Silicon Integrated Sys Corp Substrate for semiconductor package
US7552583B2 (en) * 2004-11-08 2009-06-30 Caterpillar Inc. Exhaust purification with on-board ammonia production
US6858945B2 (en) * 2002-08-21 2005-02-22 Broadcom Corporation Multi-concentric pad arrangements for integrated circuit pads
US7183786B2 (en) * 2003-03-04 2007-02-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Modifying a semiconductor device to provide electrical parameter monitoring
DE60336993D1 (de) * 2003-06-10 2011-06-16 St Microelectronics Srl Elektronische Halbleitervorrichtung und Verfahren zu deren Herstellung
US7302756B2 (en) * 2003-06-30 2007-12-04 Intel Corporation Bond finger on via substrate, process of making same, package made thereby, and method of assembling same
JP2005093575A (ja) * 2003-09-16 2005-04-07 Nec Electronics Corp 半導体集積回路装置と配線レイアウト方法
TWI245390B (en) * 2003-11-27 2005-12-11 Via Tech Inc Circuit layout structure
JP4570868B2 (ja) * 2003-12-26 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置
US7612449B2 (en) * 2004-02-24 2009-11-03 Qualcomm Incorporated Optimized power delivery to high speed, high pin-count devices
US20050285281A1 (en) * 2004-06-29 2005-12-29 Simmons Asher L Pad-limited integrated circuit
US7737553B2 (en) * 2004-10-06 2010-06-15 Panasonic Corporation Semiconductor device
DE102005039940B4 (de) * 2005-08-24 2009-07-02 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Bondverbindung der Leistungshalbleiterbauelemente
US7335536B2 (en) * 2005-09-01 2008-02-26 Texas Instruments Incorporated Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
US7479680B2 (en) * 2005-11-30 2009-01-20 California Micro Devices Method and apparatus that provides differential connections with improved ESD protection and routing
KR100681398B1 (ko) * 2005-12-29 2007-02-15 삼성전자주식회사 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지
JP5160295B2 (ja) * 2008-04-30 2013-03-13 ルネサスエレクトロニクス株式会社 半導体装置及び検査方法
KR20150058273A (ko) * 2012-09-26 2015-05-28 베이샌드 인코퍼레이티드 집적 회로를 위한 유연하고 공간 효율적인 i/o 회로
JP2015088576A (ja) 2013-10-30 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR20160000953A (ko) 2014-06-25 2016-01-06 삼성전자주식회사 기판 및 반도체 패키지의 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625522A (en) 1994-08-29 1997-04-29 Cypress Semiconductor Corp. Apparatus for smart power supply ESD protection structure
US5801440A (en) * 1995-10-10 1998-09-01 Acc Microelectronics Corporation Chip package board having utility rings
US5917220A (en) * 1996-12-31 1999-06-29 Stmicroelectronics, Inc. Integrated circuit with improved overvoltage protection
US5900675A (en) * 1997-04-21 1999-05-04 International Business Machines Corporation Organic controlled collapse chip connector (C4) ball grid array (BGA) chip carrier with dual thermal expansion rates
US6008532A (en) * 1997-10-23 1999-12-28 Lsi Logic Corporation Integrated circuit package having bond fingers with alternate bonding areas
US6410990B2 (en) * 1997-12-12 2002-06-25 Intel Corporation Integrated circuit device having C4 and wire bond connections
JP3516608B2 (ja) * 1999-04-27 2004-04-05 沖電気工業株式会社 半導体装置
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
TW515054B (en) * 2001-06-13 2002-12-21 Via Tech Inc Flip chip pad arrangement on chip for reduction of impedance
TW511193B (en) * 2001-12-13 2002-11-21 Acer Labs Inc Inner circuit structure of array type bonding pad chip and its manufacturing method

Also Published As

Publication number Publication date
JP2003197748A (ja) 2003-07-11
US20040004296A1 (en) 2004-01-08
US6759329B2 (en) 2004-07-06
US20040004278A1 (en) 2004-01-08
TW511193B (en) 2002-11-21
US6762507B2 (en) 2004-07-13

Similar Documents

Publication Publication Date Title
JP3599108B2 (ja) アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法
JP4647594B2 (ja) 集積回路チップのｉ／ｏセル
US8013362B2 (en) Semiconductor integrated circuit and multi-chip module
JP2003133470A (ja) アレイ型ボンディングパッドを備える半導体チップおよびそのパッケージ
US9006885B2 (en) Semiconductor device having electrode pads arranged between groups of external electrodes
WO2020066797A1 (ja) 半導体集積回路装置および半導体パッケージ構造
US6777815B2 (en) Configuration of conductive bumps and redistribution layer on a flip chip
US6407462B1 (en) Irregular grid bond pad layout arrangement for a flip chip package
US20120228763A1 (en) Semiconductor device and manufacturing method thereof
JP4025044B2 (ja) 半導体集積回路装置
JP2007305822A (ja) 半導体集積回路
US8598631B2 (en) Semiconductor integrated circuit chip and layout method for the same
US6774498B2 (en) Flip-chip package substrate
US6603199B1 (en) Integrated circuit package having die with staggered bond pads and die pad assignment methodology for assembly of staggered die in single-tier ebga packages
JP7208543B2 (ja) 半導体チップ
JP3540232B2 (ja) 半導体装置
JP2004179184A (ja) 半導体集積回路
JP4190957B2 (ja) 半導体装置
JP2002270779A (ja) 半導体装置
JP2004103751A (ja) 半導体装置
JP2004079559A (ja) 半導体チップ
US8669593B2 (en) Semiconductor integrated circuit
JPS62114257A (ja) ワイヤボンデイングパツドレイアウト
JP2008270319A (ja) 半導体装置
JP2004103720A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040624

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040810

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040907

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070924

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100924

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees