KR20160000953A - 기판 및 반도체 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 기판 및 반도체 패키지의 제조방법을 제공한다. 본 발명에 따른 기판은 그 일면 상에서 배열되며, 복수의 행들을 이루는 패키지 유닛 영역들을 가지되, n번째 행의 상기 패키지 유닛 영역은 n+1번째 행의 상기 패키지 유닛 영역들로부터 상기 행 방향으로 오프셋(offset) 배열될 수 있다. 반도체 패키지 제조방법은 상기 마지막 행의 패키지 유닛 영역들에서, 상기 반도체칩들은 상기 반도체칩들 사이의 상기 기판과 동시에 몰딩되는 것을 포함할 수 있다.

Description

기판 및 반도체 패키지의 제조방법{Substrate and a method of manufacturing semiconductor packages}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지용 기판 및 이를 사용한 반도체 패키지의 제조에 관한 것이다.
전자 기기에 사용되는 반도체 집적 회로의 고밀도, 고집적화에 따라서, 반도체 칩의 전극 단자의 다(多)핀(pin)화, 좁은 피치(pitch)화가 급속히 진행되고 있다. 반도체 패키지의 크기를 감소시키기 위하여, 인쇄회로기판이 널리 사용되고 있다. 또한, 반도체 칩의 인쇄회로기판에의 실장에는 배선 지연을 적게 하기 위하여 범프들 사용한 플립칩 본딩 실장이 널리 이용되고 있다. 반도체칩과 회로 기판 사이의 공간은 별도의 언더필용 수지를 사용하지 않고, 반도체 패키지용 몰드막을 사용하여 몰딩시키는 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 있는 반도체 패키지를 제조하기 위한 기판을 제공하는 데에 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명은 기판 및 반도체 패키지의 제조방법에 관한 것이다. 본 발명에 따르면, 기판은 그 일면 상에서 배열되며, 복수의 행들을 이루는 패키지 유닛 영역들을 가지되, 상기 행들 각각은 복수의 패키지 유닛 영역들을 포함하고, n번째 행의 상기 패키지 유닛 영역은 n+1번째 행의 상기 패키지 유닛 영역들로부터 상기 행 방향으로 오프셋(offset) 배열될 수 있다. (n은 1 이상의 임의의 자연수)
실시예에서, 상기 n번째 행의 상기 패키지 유닛 영역들 각각은 n+a번째 행의 패키지 유닛 영역들 각각과 열들을 이루며 배열되고, 상기 열들은 상기 행들과 직교할 수 있다. (a는 2 이상의 자연수)
실시예에서, 상기 행들 중에서 어느 하나의 행은 m개의 상기 패키지 유닛 영역들을 포함하며, 상기 행들의 총 수는 상기 m보다 클 수 있다.
실시예에서, 상기 n번째 행의 상기 패키지 유닛 영역들의 총 개수는 상기 n+1번째 행의 상기 패키지 유닛 영역들의 총 개수와 동일할 수 있다.
실시예에서, 상기 n번째 행의 상기 패키지 유닛 영역들의 총 개수는 상기 n+1번째 행의 상기 패키지 유닛 영역들의 총 개수와 다를 수 있다.
실시예에서, 상기 패키지 유닛 영역들은 반도체 칩이 실장되는 칩 영역; 및 상기 칩 영역을 둘러싸는 엣지 영역을 가질 수 있다.
실시예에서, 상기 첫번째 행의 패키지 유닛 영역들으로부터 상기 일면의 제1 측까지의 간격은 상기 마지막 행의 상기 패키지 유닛 영역들로부터 상기 일면의 제2 측까지의 간격보다 짧을 수 있다.
본 발명의 기판은 그 일면 상에서 복수의 행들을 구성하는 패키지 유닛 영역들을 가지고, 상기 패키지 유닛 영역들은 칩 영역들 및 상기 칩 영역들을 둘러싸는 엣지 영역을 가지며, 상기 행들 중에서 적어도 어느 하나의 행의 상기 패키지 유닛 영역들은 첫 번째 행의 상기 패키지 유닛 영역들으로부터 각각 행 방향으로 오프셋될 수 있다.
실시예에서, 짝수번째 행들의 상기 패키지 유닛 영역들은 홀수번째 행들의 상기 패키지 유닛 영역들로부터 상기 행 방향으로 오프셋 배열될 수 있다.
실시예에서, 상기 각각의 행들의 패키지 유닛 영역들의 총 개수는 서로 동일할 수 있다.
실시예에서, 상기 패키지 유닛 영역들은 제1 쏘우 라인들 및 제2 쏘우 라인들에 의하여 정의되고, 상기 제1 쏘우 라인들은 상기 행 방향으로 연장되고, 상기 제2 쏘우 라인들은 상기 행 방향과 교차하는 열 방향으로 연장될 수 있다.
실시예에서, 상기 적어도 어느 하나의 행의 칩 영역들은 상기 첫번째 행의 상기 패키지 유닛 영역들을 구획하는 제2 쏘우 라인들과 각각 동일한 열들 상에 배치될 수 있다.
실시예에서, 상기 쏘우 라인들은 상기 일면으로부터 리세스될 수 있다.
실시예에서, 상기 일면과 대향하는 타면을 더 포함하고, 상기 타면 상에 보조 쏘우 라인들이 제공되며, 상기 보조 쏘우 라인들은 상기 쏘우 라인들과 대향되는 위치에 형성될 수 있다.
실시예에서, 상기 어느 하나의 행의 상기 패키지 유닛 영역들의 총 개수는 상기 행들의 총 개수보다 많을 수 있다.
실시예에서, 상기 행들은 상기 일면의 장축 방향과 나란할 수 있다.
실시예에서, 상기 패키지 유닛 영역들 각각은 복수의 패드들을 포함하며, 상기 패드들은 상기 칩 영역들 및 상기 엣지 영역들 상에 각각 제공될 수 있다.
본 발명의 반도체 패키지 제조방법은 복수의 패키지 유닛 영역들을 갖는 패키지 기판을 제공하는 것; 상기 패키지 기판 상에 반도체칩들을 실장하되, 상기 반도체칩들은 상기 패키지 유닛 영역들 상에 각각 제공되는 것; 상기 패키지 기판 상에 상기 반도체칩들을 덮는 몰딩막을 형성하는 것; 및 상기 패키지 기판을 쏘잉하여, 상기 패키지 유닛 영역들을 분리하는 것을 포함하되, 상기 패키지 유닛 영역들은 상기 패키지 기판 상에서 복수의 행들을 따라 배열되고, 상기 행들 중에서 어느 하나의 행의 상기 패키지 유닛 영역들은 다른 하나의 행의 상기 패키지 유닛 영역들로부터 상기 행 방향으로 오프셋 배열될 수 있다.
실시예에서, 상기 패키지 유닛 영역들은 상기 반도체칩이 실장되는 칩 영역들 및 상기 칩 영역들을 둘러싸는 엣지 영역들을 가지고, 상기 반도체칩을 실장하는 것은 상기 반도체칩들이 상기 반도체칩들이 상기 어느 하나의 행의 반도체칩들과 오프셋 배열되도록, 상기 반도체칩들을 상기 다른 하나의 행에 배열하는 것을 포함할 수 있다.
실시예에서, 상기 패키지 기판 상에 몰딩 컴파운드를 공급하여, 상기 몰딩막은 상기 첫번째 행의 패키지 유닛 영역들에서부터 상기 마지막 행의 패키지 유닛 영역들까지 차례로 형성되며, 상기 마지막 행의 패키지 유닛 영역들에서, 상기 반도체칩들은 상기 반도체칩들 사이의 상기 패키지 기판과 동시에 몰딩될 수 있다.
실시예에서, 짝수 번째 상기 행들의 패키지 유닛 영역들은 홀수 번째 상기 행들의 상기 패키지 유닛 영역들로부터 상기 행 방향으로 시프트될 수 있다.
실시예에서, 상기 패키지 기판 및 상기 반도체칩들 사이에 연결부들이 제공되며, 상기 몰딩막은 상기 패키지 기판 및 상기 반도체칩들 사이로 더 연장되어, 상기 연결부들 사이를 채울 수 있다.
실시예에서, 상기 패키지 기판은 상기 패키지 유닛 영역들을 정의하는 쏘우 라인들을 가지고, 상기 어느 하나의 행의 상기 패키지 유닛 영역들은 상기 다른 하나의 행의 상기 패키지 유닛 영역들 사이의 쏘우 라인들과 열들을 이루도록 배치될 수 있다.
본 발명에 따른 기판은 복수의 행들을 이루는 패키지 유닛 영역들을 포함하며, 패키지 유닛 영역들은 엇갈린 배열을 가질 수 있다. 몰딩막의 형성은 첫번째 행의 패키지 유닛 영역들부터 마지막 행의 패키지 유닛 영역들까지 차례로 진행될 수 있다. 하나의 행에서, 엣지 영역들에서 몰딩 컴파운드는 칩 영역들에서보다 약간 느리게 흐를 수 있다. 패키지 유닛 영역들은 엇갈린 배열을 가짐에 따라, 어느 하나의 행에서의 몰딩 속도의 차이가 다른 행에서의 몰딩 속도의 차이와 상쇄되어, 마지막 행으로 전달되지 않을 수 있다. 이에 따라, 마지막 행의 칩 영역들은 엣지 영역들과 실질적으로 동시에 몰딩될 수 있다. 본 발명에 따르면, 보이드가 몰드막 내에 형성되는 것이 방지되어, 반도체 패키지의 기계적 특성이 향상될 수 있다. 본 발명의 반도체 패키지는 신뢰성이 향상될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1a는 본 발명의 일 실시예에 따른 기판을 도시한 평면도이다.
도 1b 및 도 1c는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면도들이다.
도 2a 내지 도 4a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명한 평면도들이다.
도 2b 내지 도 4b는 각각 도 2a 내지 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면도들이다.
도 3c는 도 3a의 Ⅲ영역을 확대 도시하였다.
도 5a 내지 도 5d는 다른 실시예들에 따른 기판의 쏘잉 방법을 도시한 평면도들이다.
도 6a 및 도 7a는 각각 본 발명의 실시예들에 따른 어느 하나의 패키지 유닛 영역들을 확대 도시한 평면도들이다.
도 6b 및 도 7b는 각각 도 6a 및 도 7a의 패키지 유닛 영역들을 갖는 기판을 사용하여 제조된 반도체 패키지를 도시한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 기판을 도시한 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 기판을 도시한 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 기판을 도시한 평면도이다.
도 11은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 12는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 13은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에‘연결된다’ 또는 ‘커플된다’는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다. 본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 반도체 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, ‘포함한다’는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부한 도면들을 참조하여, 본 발명의 기판에 대하여 설명한다.
도 1a는 본 발명의 일 실시예에 따른 기판을 도시한 평면도이다. 도 1b 및 도 1c는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면도들이다.
도 1a를 참조하면, 기판(100)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 기판(100)의 일면(110) 상에 패키지 유닛 영역들(UR)이 제공될 수 있다. 패키지 유닛 영역들(UR)은 복수의 행들(X1 내지 X4)을 따라 배열될 수 있다. 행들(X1 내지 X4) 중에서 적어도 하나는 복수의 패키지 유닛 영역들(UR)을 포함할 수 있다. 첫번째 행(X1)은 일면(110)의 제1 측(110a)에 인접한 행으로, 마지막 행(도 1에서 X4)은 일면(110)의 제2 측(110b)에 인접한 행으로 정의될 수 있다. 제2 측(110b)은 제1 측(110a)과 대향한다. 패키지 유닛 영역들(UR)은 제1 쏘우 라인들(121) 및 제2 쏘우 라인들(122)에 의하여 구획될 수 있다. 제1 쏘우 라인들(121)은 행 방향(D1)으로 연장되며, 서로 평행할 수 있다. 제2 쏘우 라인들(122)은 열 방향(D2)으로 연장되며, 서로 인접한 제1 쏘우 라인들(121)과 직교할 수 있다.
패키지 유닛 영역들(UR)은 엇갈린 배열을 가질 수 있다. 상기 행들(X1 내지 X4) 중에서 어느 하나의 행을 구성하는 패키지 유닛 영역들(UR)은 이에 바로 인접한 다른 하나의 행을 구성하는 패키지 유닛 영역들(UR)로부터 행 방향(D1)으로 오프셋(offset) 배열될 수 있다. 이 때, 행 방향(D1)은 일면(110)의 제1 측(110a)에 평행할 수 있다. 예를 들어, n+1번째 행의 패키지 유닛 영역들(UR)은 n번째 행의 패키지 유닛 영역들(UR)로부터 행 방향(D1)으로 오프셋 배열될 수 있다.(n은 1 이상 임의의 자연수) n번째 행 및 n+1번째 행의 패키지 유닛 영역들(UR)은 열 방향(D2)을 따라 교대로 배열될 수 있다. 상기 열 방향(D2)은 일면(110)의 제3 측(110c)에 평행하며, 행 방향(D1)과 직교할 수 있다. 제3 측(110c)은 제1 측(110a) 및 제2 측(110b)을 연결한다. n+2번째 행의 패키지 유닛 영역들(UR)은 n번째 행의 패키지 유닛 영역들(UR)과 각각과 열들을 이루며 배열될 수 있다. 예를 들어, 짝수번째 행들(X2, X4)의 패키지 유닛 영역들(UR)은 홀수번째 행(X1, X3)의 패키지 유닛 영역들(UR)로부터 행 방향(D1)으로 일정한 간격으로 오프셋 배열될 수 있다. 홀수번째 행(X1, X3)의 패키지 유닛 영역들(UR)은 짝수번째 행들(X2, X4)의 패키지 유닛 영역들(UR)과 열 방향(D2)을 따라 교대로 배열될 수 있다. 예를 들어, 세번째 행(X3)의 패키지 유닛 영역들(UR) 각각은 첫번째 행(X1)의 패키지 유닛 영역들(UR) 각각과 동일한 열들 상에 배치될 수 있다.
패키지 유닛 영역들(UR)은 일정한 간격으로 배열될 수 있다. 예를 들어, 하나의 행을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격들은 서로 동일하며, 하나의 행을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격들은 다른 행을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격들과 동일할 수 있다. 예를 들어, 첫번째 행(X1)을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격(A1)은 서로 동일할 수 있다. 첫번째 행(X1)을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격(A1)은 두번째 행(X2)을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격(A2)과 동일할 수 있다.
기판(100)의 제3 측(110c)으로부터 n+1번째 행의 패키지 유닛 영역들(UR) 중 첫번째까지의 최단간격은 기판(100)의 제3 측(110c)으로부터 n번째 행의 패키지 유닛 영역들(UR) 중 첫번째까지의 최단간격과 다를 수 있다. 예를 들어, 기판(100)의 제3 측(110c)으로부터 첫번째 행(X1)의 패키지 유닛 영역들(UR) 중 첫번째까지의 간격(B1)은 기판(100)의 제3 측(110c)으로부터 두번째 행(X2)의 패키지 유닛 영역들(UR) 중 첫번째까지의 간격(B2)보다 짧을 수 있다.
각각의 행들(X1 내지 X4)을 구성하는 패키지 유닛 영역들(UR)의 개수는 서로 동일할 수 있다. n+1번째 행들이 n번째 행들로부터 시프트되는 위치가 조절되어, 각각의 행들(X1 내지 X4)을 구성하는 패키지 유닛 영역들(UR)의 개수가 제어될 수 있다. 예를 들어, 두번째 행(X2)의 패키지 유닛 영역들(UR)은 첫번째 행(X1)의 패키지 유닛 영역들(UR)의 중심점들 사이의 간격들의 1/2과 같거나 작은 간격으로 행 방향(D1)으로 시프트될 수 있다. 두번째 행(X2)의 패키지 유닛 영역들(UR)의 개수는 첫번째 행(X1)의 패키지 유닛 영역들(UR)의 개수와 동일할 수 있다. 본 발명의 패키지 유닛 영역들(UR)은 엇갈린 배열을 가짐에도 불구하고, 정배열된 패키지 유닛 영역들(UR)을 갖는 경우와 기판(100) 당 총 패키지 유닛 영역들(UR)의 개수가 동일할 수 있다. 이에 따라, 기판(100)은 높은 패키지 유닛 영역들(UR)의 밀도를 가질 수 있다.
기판(100)의 일면(110)은 서로 직교하는 장축 및 단축을 가질 수 있다. 장축은 행 방향(D1)과 나란하고, 단축은 열 방향(D2)과 나란할 수 있다. 어느 하나의 행을 구성하는 패키지 유닛 영역들(UR)의 개수는 행들(X1 내지 X4)의 총 개수보다 많을 수 있다.
패키지 유닛 영역들(UR)은 일면(110)의 제1 측(110a) 방향으로 시프트 배열될 수 있다. 예를 들어, 첫번째 행(X1)의 패키지 유닛 영역들(UR)으로부터 상기 일면(110)의 제1 측(110a)까지의 간격(C1)은 상기 마지막 행의 상기 패키지 유닛 영역들(UR)로부터 상기 일면(110)의 제2 측(110b)까지의 간격(C2)보다 짧을 수 있다.
패키지 유닛 영역들(UR)은 칩 영역들(UR1) 및 칩 영역들(UR1)을 둘러싸는 엣지 영역들(UR2)을 가질 수 있다. 칩 영역들(UR1)은 반도체칩들(도 2a 및 도 2b에서 200)이 배치되는 영역으로 정의될 수 있다. 칩 영역들(UR1)의 패키지 유닛 영역들(UR)의 약 50% 이상의 단면적을 가질 수 있다. 두번째 행(X2)의 칩 영역들(UR1)의 적어도 일부는 첫번째 행(X1)의 제2 쏘우 라인들(122) 및 엣지 영역들(UR2)과 동일한 열들 상에 배치될 수 있다. 이와 같이, n+1번째 행의 칩 영역들(UR1)은 n번째 행의 엣지 영역들(UR2) 및 n번째 행의 패키지 유닛 영역들(UR) 사이에 제공된 제2 쏘우 라인들(122)과 동일한 열들 상에 배치될 수 있다. 패키지 유닛 영역들(UR) 각각은 복수의 패드들(130)을 가질 수 있다. 패드들(130)은 도전성 물질, 예를 들어, 금속을 포함할 수 있다. 패드들(130)은 다양한 배열을 가질 수 있다.
표지부(140)가 기판(100)의 제1 측(110a)에 제공될 수 있다. 표지부(140)는 상기 패키지 유닛 영역들(UR1)의 불량 여부를 표시하는 기능을 할 수 있다. 이와 달리, 표지부(140)는 생략될 수 있다.
도 1b를 도 1a와 함께 참조하면, 기판(100)은 편평한 일면(110) 및 편평한 타면(111)을 가질 수 있다. 상기 타면(111)은 일면(110)과 대향될 수 있다. 쏘우 라인들(121, 122)은 기판(100)의 일면(110) 상에 제공되며, 편평할 수 있다. 기판(100)의 일면(110)은 솔더 레지스트 물질과 같은 폴리머에 의해 덮여있을 수 있다. 도 1c를 참조하면, 쏘우 라인들(121r)은 기판(100)의 일면(110)으로부터 리세스될 수 있다. 평면적 관점에서, 쏘우 라인들(121r)은 도 1a의 쏘우 라인들(121, 122)과 동일한 형상을 가질 수 있다. 쏘우 라인들(121r)은 기판(100)의 일면(110)을 일부 식각하여 형성될 수 있다. 기판(100)의 타면(111) 상에 상기 쏘우 라인들(121r)과 대향되는 위치에 보조 쏘우 라인들(123r)이 형성될 수 있다. 보조 쏘우 라인들(123r)은 기판(100)의 타면(111)으로부터 리세스된 형태를 가질 수 있다. 다른 예로, 상기 보조 쏘우 라인들(123r)은 생략될 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 설명한다.
도 2a 내지 도 4a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명한 평면도들이고, 도 2b 내지 도 4b는 각각 도 2a 내지 도 4a의 Ⅰ-Ⅱ선을 따라 자른 단면도들이다. 도 3c는 도 3a의 Ⅲ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a 및 2b를 참조하면, 반도체칩들(200)이 기판(100) 상에 실장될 수 있다. 기판(100)은 앞서 도 1a에서 설명한 바와 동일할 수 있다. 반도체칩들(200)은 기판(100)의 칩 영역들(UR1) 상에 각각 제공될 수 있다. 반도체칩들(200)의 배열은 앞서 도 1a에서 설명한 패키지 유닛 영역들(UR)의 배열과 대응될 수 있다. 예를 들어, 반도체칩들(200)은 엇갈린 배열을 가질 수 있다. 행들(X1 내지 X4) 중에서 어느 하나를 구성하는 반도체칩들(200)은 다른 하나를 구성하는 반도체칩들(200)로부터 행 방향(D1)으로 오프셋 배열될 수 있다. 짝수번째 행들(X2, X4)의 반도체칩들(200)은 홀수번째 행(X1, X3)의 반도체칩들(200)로부터 행 방향(D1)으로 시프트될 수 있다. 반도체칩들(200)은 칩 영역들(UR1) 상에서, 연결부들(230)을 통하여 패드들(130)과 전기적으로 연결될 수 있다. 연결부들(230)은 솔더볼 또는 범프의 형상을 가지며, 도전성 물질을 포함할 수 있다. 반도체칩들(200)은 이에 제한되지 않고 다양한 방법으로 실장될 수 있다. 예를 들어, 반도체칩들(200)은 본딩 와이어들(미도시)을 사용하여 패드들(130)과 전기적으로 연결될 수 있다.
도 3a 및 3b를 참조하면, 몰딩막(300)이 기판(100)의 일면(110) 상에 형성되어, 반도체칩들(200)을 덮을 수 있다. 예를 들어, 도 3b에 도시된 바와 같이 기판(100)이 몰드(500) 내에 제공될 수 있다. 기판(100)의 제1 측(110a)은 몰드(500)의 게이트부(510)를 향하고, 그 제2 측(110b)은 몰드(500)의 벤트부(520)를 향할 수 있다. 몰드(500)의 게이트부(510)에서 몰딩 컴파운드가 공급될 수 있다. 몰딩 컴파운드는 에폭시계 몰딩 컴파운드(EMC)일 수 있다. 몰딩 컴파운드는 열 방향(D2)을 따라 첫번째 행(X1)의 패키지 유닛 영역들(UR)부터 마지막 행(X4)의 패키지 유닛 영역들(UR)까지 차례로 흐를 수 있다. 몰딩 컴파운드가 반도체칩들(200)을 덮어, 몰딩막(300)이 형성될 수 있다. 몰딩막(300)의 형성은 n번째 행의 패키지 유닛 영역들(UR)에서 n+1번째 행의 패키지 유닛 영역들(UR)의 순서로 진행될 수 있다. 몰딩 컴파운드는 연결부들(230) 사이를 채워, 몰딩막(300)이 기판(100) 및 반도체칩들(200) 사이로 연장될 수 있다. 이에 따라, 별도의 언더필막(미도시) 형성 공정이 생략될 수 있다. 몰딩 컴파운드가 연결부들(230) 사이 및 기판(100)과 반도체칩들(200) 사이를 채우는 것은 엣지 영역들(UR2)을 덮는 것보다 어려울 수 있다. 예를 들어, 연결부들(230) 및 반도체칩들(200)은 몰딩 컴파운드의 흐름을 방해할 수 있다. 또한, 몰딩 컴파운드의 물질 특성은 반도체칩들(200) 및 연결부들(230)에 포함된 물질의 특성보다 기판(100)의 일면(110) 상에 도포된 물질의 특성과 더 유사할 수 있다. 이에 따라, 몰딩 컴파운드는 엣지 영역들(UR2) 및 쏘우 라인들(120) 상에서 몰딩 컴파운드는 칩 영역들(UR1) 상에서 보다 다소 빠르게 흐를 수 있다. 다만, 하나의 행에서, 그 차이는 미미할 수 있다. 따라서, 제1 측(110a)에 인접한 행들의 경우, 동일한 행을 구성하는 패키지 유닛 영역들(UR)에서 몰딩막(300)은 실질적으로 동시에 형성될 수 있다. 다른 예로, 몰딩막(300)은 반도체칩들(UR1)의 측면들을 덮되, 상면들을 노출시킬 수 있다.
도 3c는 도 3a의 Ⅲ영역을 확대 도시한 것으로, 일 시각에서 몰딩막의 형성 공정을 나타낸 것이다. 도 3c를 참조하여 마지막 행의 패키지 유닛 영역들에서 몰딩막의 형성을 보다 상세히 설명한다.
도 3c를 도 3a 및 3b와 함께 참조하면, 본 발명에 따른 패키지 유닛 영역들(UR)은 엇갈려 배열될 수 있다. 도 3a 및 3b에 도시된 바와 같이 n+1번째 행의 패키지 유닛 영역들(UR)은 n번째 패키지 유닛 영역들(UR)로부터 행 방?(D1)으로 오프셋 배열될 수 있다. 두번째 행(X2)의 칩 영역들(UR1)은 첫번째 행(X1)의 엣지 영역들(UR2) 또는 쏘우 라인들(120)과 동일한 열 상에 배열될 수 있다. 이에 따라, 첫번째 행(X1)에서의 몰딩 속도의 차이가 두번째 행(X2)에서의 몰딩 속도의 차이와 상쇄되어, 세번째 행(X3)으로 전달되지 않을 수 있다. 도 3c에 도시된 바와 같이, 마지막 행(X4)의 칩 영역들(UR1)은 엣지 영역들(UR2) 및 쏘우 라인들(120)과 실질적으로 동시에 몰딩될 수 있다.
본 발명의 일 실시예와는 달리, 패키지 유닛 영역들(UR)이 행들 및 열들을 따라 정배열된 경우, 칩 영역들(UR1)의 몰딩 속도 및 엣지 영역들(UR2)의 몰딩 속도의 차이가 전달될 수 있다. 마지막 행(X4)의 패키지 유닛 영역들(UR)에 인접할수록, 칩 영역들(UR1) 및 엣지 영역들(UR2)의 몰딩 속도 차이는 증폭될 수 있다. 점선으로 도시한 바와 같이, 마지막 행(X4)의 패키지 유닛 영역들(UR)에서 몰딩 컴파운드는 불균일하게 흐를 수 있다. 예를 들어, 동일한 시각에서, 엣지 영역들(UR2) 및 제2 쏘우 라인들(122) 상의 몰딩 컴파운드는 칩 영역들(UR1)보다 기판(100)의 제2 측(110b)에 인접할 수 있다. 마지막 행(X4)의 엣지 영역들(UR2) 및 제2 쏘우 라인들(122)의 몰딩은 칩 영역들(UR1)의 몰딩보다 먼저 진행될 수 있다. 엣지 영역들(UR2)을 몰딩하고 남은 몰딩 컴파운드가 옆으로 및/또는 열 방향(D2)와 역방향으로 흘러, 칩 영역들(UR1)로 재유입될 수 있다. 상기 재유입에 의해, 칩 영역들(UR1) 상의 몰딩막(300)에 보이드(미도시)가 형성될 수 있다. 이 때, 보이드는 100μm이상의 직경을 가질 수 있다. 보이드(미도시)의 직경이 100μm이상인 경우, 반도체 패키지의 신뢰성이 더욱 저하될 수 있다. 몰딩막(300) 형성 공정에서, 열이 기판(100) 상에 가해질 수 있다. 시간이 지남에 따라 몰딩 컴파운드의 점성이 증가하여, 몰딩 컴파운드는 제2 측(110b)에 인접할수록 느리게 흐를 수 있다. 몰딩 컴파운드가 느리게 흐를수록, 칩 영역들(UR1) 및 엣지 영역들(UR2)에서의 몰딩 컴파운드의 몰딩 속도 차이는 증대될 수 있다. 이 경우, 마지막 행(X4)에서 몰딩 컴파운드는 더욱 불균일하게 흐를 수 있다.
도 3a 내지 3c를 다시 참조하면, 본 발명의 행들(X1 내지 X4)은 장축 방향으로 연장될 수 있다. 어느 하나의 행을 구성하는 패키지 유닛 영역들(UR)의 개수는 행들(X1 내지 X4)의 개수보다 많을 수 있다. 또한, 패키지 유닛 영역들(UR)은 제1 측(110a) 방향으로 시프트 배치될 수 있다. 몰딩 컴파운드가 기판(100)의 제1 측(110a)에서부터 마지막 행까지 흐르는데 소요되는 시간이 감소될 수 있다. 이에 따라, 시간의 경과에 따른 몰딩 컴파운드의 점성 증가 문제가 개선되어, 마지막 행(X4)에서의 몰딩 컴파운드가 보다 균일하게 흐를 수 있다.
칩 영역들(UR1)의 패드들(130) 및 연결부들(230)이 파인(fine) 피치를 가질수록, 몰딩 컴파운드의 흐름이 패드들(130) 및 연결부들(230)에 의해 더 방해받을 수 있다. 본 발명에 따르면, 패키지 유닛 영역들(UR)의 배열은 파인 피치를 갖는 반도체칩들(200)에 보다 유리할 수 있다. 이에 따라, 반도체 패키지의 신뢰성이 향상될 수 있다.
반도체칩들(200)이 두꺼우면, 반도체칩들(200)의 열방출 특성이 우수할 수 있으나, 몰딩 과정에서 몰딩 컴파운드의 흐름이 반도체칩들(200)에 의해 더 방해받을 수 있다. 본 발명에 따르면, 패키지 유닛 영역들(UR)의 엇갈린 배열로 인하여, 다양한 반도체칩들(200)이 그 두께에 제약받지 않고 사용될 수 있다. 예를 들어, 몰딩막(300)은 두꺼운 반도체칩들(200)을 보이드의 발생 없이 덮을 수 있다. 본 발명의 우수한 열 방출특성을 가져, 동작 신뢰성이 향상될 수 있다. 특히, 몰딩막(300) 내에 100μm이상의 직경을 갖는 보이드(미도시)의 형성이 더욱 방지될 수 있다.
도 4a 및 4b를 참조하면, 쏘우 라인들(121, 122)을 따라 기판(100)을 쏘잉하여, 패키지 유닛 영역들(UR)을 분리시킬 수 있다. 이에 따라, 반도체 패키지들(1)이 제조될 수 있다. 패키지 유닛 영역들(UR)은 각각 반도체 패키지들(1)를 형성할 수 있다. 이하, 반도체 패키지들(1)는 패키지 기판(100a), 반도체칩들(200), 및 유닛 몰딩막들(300a)을 포함할 수 있다. 유닛 몰딩막(300a)은 기판(100)의 쏘잉에 의하여 분리된 몰딩막(300)의 부분들일 수 있다. 서로 엇갈려 배치된 패키지 유닛 영역들(UR)은 레이저를 사용한 쏘잉 공정에 의해 용이하게 분리될 수 있다. 예를 들어, 레이저 쏘잉 장치는 기판(100)의 행 방향(D1) 및 열 방향(D2)을 따라 이동하며, 제1 및 제2 쏘우 라인들(도 3a에서 120, 132)을 자를 수 있다. 이 경우, 제1 및 제2 쏘우 라인들(도 3a에서 121, 122)은 40μm 내지 60μm의 폭을 가질 수 있다. 쏘우 라인들(121, 122)이 비교적 좁은 폭을 가짐에 따라, 동일한 면적의 일면(110)을 갖는 기판(100) 상에 더 많은 패키지 유닛 영역들(UR)이 형성될 수 있다. 레이저를 사용하여 분리된 패키지 유닛 영역들(UR)은 평면적 관점에서, 다양한 모양을 가질 수 있다. 이에 따라, 반도체 패키지(1)는 보다 다양한 장치에 활용될 수 있다. 예를 들어, 반도체 패키지(1)의 단면은 라운드진 모서리를 가질 수 있다. 이 경우, 반도체 패키지(1)의 엣지 영역들(UR2)에 가해지는 스트레스가 감소하여, 반도체 패키지(1)의 손상이 방지될 수 있다. 도 1c에 도시된 바와 같이 쏘우 라인들(121r)이 일면(110)에서 리세스된 경우, 기판(100)이 쏘잉이 보다 쉽게 이루어질 수 있다. 기판(100)이 보조 쏘우 라인들(123r)을 더 포함하는 경우, 기판(100)은 보다 용이하게 쏘잉될 수 있다. 본 발명의 반도체 패키지들(1)의 경우, 보이드가 유닛 몰딩막들(301) 내에 형성되지 않을 수 있다. 이에 따라, 반도체 패키지들(1)은 우수한 기계적 강도를 가지고, 동작 시, 연결부들(230) 사이의 전기적 단락이 방지될 수 있다.
도 5a 내지 도 5d는 다른 실시예들에 따른 기판의 쏘잉 방법을 도시한 평면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 및 도 5b를 차례로 참조하면, 기판(100)이 행 방향(D1)을 따라 쏘잉되어, 절단된 부분들(100b)이 형성될 수 있다. 이 때, 기판(100)은 도 2a 내지 3c에서 설명한 바와 같이 반도체칩들(200) 및 몰딩막(300)이 형성된 기판(100)일 수 있다. 블레이드(600)는 제1 쏘우 라인들(120)을 따라 기판(100) 및 몰딩막(300)을 자를 수 있다. 이 경우, 제1 쏘우 라인들(121)은 대략 200μm의 폭을 가질 수 있다. 절단된 부분들(100b)은 행들(X1 내지 X4)을 따라 연장되는 패키지 유닛 영역들(UR)을 각각 포함할 수 있다. 이에 따라, 다른 행들(X1 내지 X4)을 구성하는 패키지 유닛 영역들(UR)이 서로 분리될 수 있다. 기판(100)의 제1 측부(150) 및 제2 측부는(160) 제거될 수 있다.
도 5c 및 도 5d를 차례로 참조하면, 절단된 부분들(100b)이 행 방향(D1)으로 시프트 되어, 각각의 행들(X1 내지 X4)의 패키지 유닛 영역들(UR)이 동일한 열들을 이루며 정렬될 수 있다. 일 예로, 홀수번째 행들(X1, X3)의 패키지 유닛 영역들(UR)을 갖는 절단된 부분들(100b)이 행 방향(D1)으로 시프트될 수 있다. 다른 예로, 짝수번째 행들(X2, X4)의 패키지 유닛 영역들(UR)을 갖는 절단된 부분들(100b)이 행 방향(D1)의 반대 방향(D3)으로 시프트될 수 있다. 또 다른 예로, 홀수번째 행들(X1, X3)의 절단된 부분들(100b)은 행 방향(D1)으로, 짝수번째 행들(X2, X4)의 절단된 부분들(100b)은 행 방의 반대 방향(D3)으로 각각 시프트될 수 있다. 각각의 행들(X1 내지 X4)의 제2 쏘우 라인들(122)이 열들을 따라 정렬되어, 블레이드(600)가 제2 쏘우 라인들(122)을 따라 절단된 부분들(100b) 및 몰딩막(300)을 자를 수 있다. 제2 쏘우 라인들(122)은 대략 200μm의 폭을 가질 수 있다. 패키지 유닛 영역들(UR)은 엇갈린 배열을 가짐에도, 절단된 부분들(100b)의 행 방향(D1)의 시프트에 의해 패키지 유닛 영역들(UR)이 열 방향(D2)으로 정렬될 수 있다. 이에 따라, 각각의 패키지 유닛 영역들(UR)이 용이하게 분리되어, 반도체 패키지(1)가 제조될 수 있다.
다른 예로, 제1 쏘우 라인들(120)은 블레이드(600)에 의하여 잘려지되, 제2 쏘우 라인들(122)은 도 4a 및 4b에서 설명한 바와 같이 레이저를 사용하여 잘려질 수 있다. 블레이드에 의해 잘려지는 제1 쏘우 라인들(121)은 대략 200μm의 폭을 가질 수 있다. 레이저에 의해 잘려지는 제2 쏘우 라인들(122)은 대략 40μm 내지 60μm의 폭을 가질 수 있다. 또 다른 예로, 제1 쏘우 라인들(120)은 레이저를 사용하여 잘려질 수 있다. 이후, 절단된 부분들(100b)이 스프트되어, 각각의 행들(X1 내지 X4)의 패키지 유닛 영역들(UR)이 동일한 열들 상에 배열되고, 블레이드(600)가 제2 쏘우 라인들(122)을 따라 기판(100)을 자를 수 있다. 이 경우, 제1 쏘우 라인들(121)은 대략 40μm 내지 60μm의 폭을 가지고, 제2 쏘우 라인들(122)은 대략 200μm의 폭을 가질 수 있다.
도 6a 및 도 7a는 본 발명의 실시예들에 따른 기판의 어느 하나의 패키지 유닛 영역들을 확대 도시한 평면도들이다. 도 6b 및 도 7b는 각각 도 6a 및 도 7b의 패키지 유닛 영역들을 갖는 기판을 사용하여 제조된 반도체 패키지를 도시한 단면도들이다. 이하. 도 6a 내지 도 7b에서 단수의 패키지 유닛 영역의 예에 대하여 설명한다.
도 6a 및 도 6b를 참조하면, 칩 영역(UR1)은 반도체칩(미도시)이 실장되는 영역일 수 있다. 엣지 영역(UR2)은 칩 영역(UR1)을 둘러싸을 수 있다. 패드들(130)은 칩 영역(UR1) 상에 제공될 수 있다. 도 6a의 패키지 유닛 영역(UR)을 갖는 기판(100)을 사용하여, 도 6b의 반도체 패키지(2)가 제조될 수 있다. 반도체 패키지(2)는 도 2a 내지 도 5d의 예에서 설명한 바와 같이 제조될 수 있다. 반도체 패키지(2)는 패키지 기판(100a), 반도체칩(200), 및 유닛 몰딩막(300a)을 포함할 수 있다. 반도체칩(200)은 연결부들(230)을 통하여 패드들(130)과 전기적으로 연결될 수 있다. 열 방출부(400)가 반도체칩(200) 상에 더 제공될 수 있다. 열 방출부(400)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)를 포함할 수 있다. 이와 달리, 열방출부(400)는 생략될 수 있다.
도 7a 및 7b를 참조하면, 패드들(130)은 칩 영역(UR1) 및 엣지 영역(UR2) 상에 각각 제공될 수 있다. 예를 들어, 제1 패드들(131)이 칩 영역(UR1) 상에 제공되고, 제2 패드들(132)이 엣지 영역(UR2) 상에 제공될 수 있다. 평면적 관점에서, 도 7a의 패키지 유닛 영역(UR)을 갖는 기판(100)을 사용하여, 도 7b의 반도체 패키지(3)가 제조될 수 있다. 반도체 패키지(3)는 하부 패키지(3L) 및 상부 패키지(3U)를 포함할 수 있다. 하부 패키지(3L)는 하부 패키지 기판(100l), 하부 반도체칩(200l), 및 하부 몰딩막(300l)을 포함할 수 있다. 하부 패키지 기판(100l), 하부 반도체칩(200l), 및 하부 몰딩막(300l)은 도 4c의 패키지 기판(100a), 각각의 반도체칩들(200), 및 유닛 몰딩막(300a)과 동일 또는 유사할 수 있다. 하부 패키지(3L)는 도 2a 내지 도 5d의 예에서 설명한 바와 같이 제조될 수 있다. 하부 반도체칩(200u)은 연결부들(231)을 통하여 제1 패드들(131)과 전기적으로 연결될 수 있다. 하부 몰딩막(300l)의 일부가 제거되어, 제2 패드들(132)이 노출될 수 있다. 범프들(232)이 하부 패키지 기판(100l) 상에 형성되어, 제2 패드들(132)과 접속할 수 있다. 상부 패키지(3U)는 범프들(232)에 의하여 하부 패키지(3L)와 전기적으로 연결될 수 있다. 상부 패키지(3U)는 상부 패키지 기판(100u), 상부 반도체칩(200u), 및 상부 몰딩막(300u)을 포함할 수 있다. 상부 패키지(3U)는 앞서 도 2a 내지 도 4c의 예에서 설명한 바와 동일 또는 유사한 방법에 의하여 제조될 수 있다. 상부 패키지 기판(100u), 상부 반도체칩(200u), 및 상부 몰딩막(300u)은 도 4c의 패키지 기판(100a), 각각의 반도체칩들(200), 및 유닛 몰딩막(300a)과 동일 또는 유사할 수 있다. 하부 열방출부(402)가 하부 반도체칩(200l) 상에 제공되고, 상부 열방출부(403)가 상부 반도체칩(200u) 상에 제공될 수 있다. 이와 달리, 하부 열방출부(402) 및 상부 열방출부(403) 중에서 적어도 하나는 생략될 수 있다.
본 발명의 기판의 패키지 유닛 영역들의 배열에 대한 변형예들을 설명한다.
도 8은 본 발명의 다른 실시예에 따른 기판을 도시한 평면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8을 참조하면, 패키지 유닛 영역들(UR)은 기판(101)의 일면(110) 상에서 복수의 행들(X1 내지 X4)을 따라 배열될 수 있다. 각각의 행들(X1 내지 X4)은 복수의 패키지 유닛 영역들(UR)을 포함할 수 있다.
패키지 유닛 영역들(UR)은 엇갈린 배열을 가질 수 있다. 상기 행들(X1 내지 X4) 중에서 어느 하나를 구성하는 패키지 유닛 영역들(UR)은 다른 하나를 구성하는 패키지 유닛 영역들(UR)로부터 행 방향(D1)으로 오프셋(offset) 배열될 수 있다. 예를 들어, n+1번째 행의 패키지 유닛 영역들(UR)은 n번째 행의 패키지 유닛 영역들(UR)로부터 행 방향(D1)으로 오프셋 배열될 수 있다.(n은 1 이상의 자연수) 상기 패키지 유닛 영역들(UR)이 배열 및 피치는 앞서 도 1에서 설명한 바와 동일할 수 있다.
본 실시예의 패키지 유닛 영역들(UR)의 배열은 도 1에서 설명한 패키지 유닛 영역들(UR)의 배열과 좌우대칭 관계에 있을 수 있다. 예를 들어, 기판(100)의 제3 측(110c)으로부터 첫번째 행(X1)의 패키지 유닛 영역들(UR) 중 첫번째까지의 간격(B1)은 기판(100)의 제3 측(110c)으로부터 두번째 행(X2)의 패키지 유닛 영역들(UR) 중 첫번째까지의 간격(B2)보다 길 수 있다.
기판(100)의 장축은 행 방향(D1)으로 연장될 수 있다. 각각의 행들(X1 내지 X4)을 구성하는 패키지 유닛 영역들(UR)의 개수는 서로 동일할 수 있다. 어느 하나의 행을 구성하는 패키지 유닛 영역들(UR)의 개수는 행들(X1 내지 X4)의 총 개수보다 많을 수 있다. 패키지 유닛 영역들(UR)은 일면(110)의 제1 측(110a) 방향으로 시프트 배열될 수 있다. 칩 영역들(UR1)은 패키지 유닛 영역들(UR2)과 대응되는 배열을 가질 수 있다. 패키지 유닛 영역들(UR) 각각은 복수의 패드들(130)을 가질 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 기판을 도시한 평면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9를 참조하면, 기판(102)은 그 일면(110) 상에 제공된 패키지 유닛 영역들(UR)들을 가질 수 있다. 패키지 유닛 영역들(UR)은 복수의 행들(X1 내지 X4)을 따라 배열될 수 있다. 각각의 행들(X1 내지 X4)은 복수의 패키지 유닛 영역들(UR)을 포함할 수 있다.
패키지 유닛 영역들(UR)은 엇갈린 배열을 가질 수 있다. 상기 행들(X1 내지 X4) 중에서 어느 하나를 구성하는 패키지 유닛 영역들(UR)은 다른 하나를 구성하는 패키지 유닛 영역들(UR)로부터 행 방향(D1)으로 오프셋(offset) 배열될 수 있다. 상기 패키지 유닛 영역들(UR)이 배열은 앞서 도 1에서 설명한 바와 동일할 수 있다. 예를 들어, 홀수번째 행(X1, X3) 및 짝수번째 행들(X2, X4)의 패키지 유닛 영역들(UR)은 열 방향(D2)을 따라 교대로 배열될 수 있다. 홀수번째 행들(X1, X3)의 패키지 유닛 영역들(UR)은 서로 열들을 이루고, 짝수번째 행들(X2, X4)의 패키지 유닛 영역들(UR)은 각각 열들을 이룰 수 있다. 짝수번째 행들(X2, X4)의 패키지 유닛 영역들(UR)은 홀수번째 행들(X1, X3)이 이루는 열들로부터 옆으로 오프셋 배열될 수 있다. 짝수번째 행들(X2, X4)의 칩 영역들(UR1)은 홀수번째 행(X1, X3)의 엣지 영역들(UR2) 및 홀수번째 행(X1, X3)의 제2 쏘우 라인들(122)과 동일한 열들 상에 배치될 수 있다.
실시예에서, n+1번째 행의 패키지 유닛 영역들(UR)의 개수는 n번째 행의 상기 패키지 유닛 영역들(UR)의 개수보다 적을 수 있다. 예를 들어, 두 번째 행(X2)의 패키지 유닛 영역들(UR)의 개수는 첫번째 행(X1)들의 패키지 유닛 영역들(UR)의 개수보다 1개 적을 수 있다. 이 때, 기판(101)의 제3 측(110c)으로부터 첫번째 행(X1)의 패키지 유닛 영역들(UR) 중 첫번째까지의 최단거리(B1)는 기판(101)의 제3 측(110c)으로부터 두번째 행(X2)의 패키지 유닛 영역들(UR) 중 첫번째까지의 최단거리(B2)보다 짧을 수 있다.
어느 하나의 행을 구성하는 패키지 유닛 영역들(UR)의 개수는 행들(X1 내지 X4)의 총 개수보다 많을 수 있다. 패키지 유닛 영역들(UR)의 행 방향(D1)의 간격은 동일할 수 있다. 패키지 유닛 영역들(UR)은 일면(110)의 제1 측(110a) 방향으로 시프트 배열될 수 있다. 칩 영역들(UR1)은 패키지 유닛 영역들(UR2)과 대응되는 배열을 가질 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 기판을 도시한 평면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10을 참조하면, 기판(103)의 일면(110) 상에 복수의 행들(X1 내지 X6)을 따라 배열된 패키지 유닛 영역들(UR)이 제공될 수 있다. 각각의 행들(X1 내지 X6)은 복수의 패키지 유닛 영역들(UR)을 포함할 수 있다. 패키지 유닛 영역들(UR)은 쏘우 라인들(121, 122)에 의하여 구획될 수 있다.
패키지 유닛 영역들(UR)은 엇갈린 배열을 가질 수 있다. 상기 행들(X1 내지 X6) 중에서 어느 하나를 구성하는 패키지 유닛 영역들(UR)은 다른 하나를 구성하는 패키지 유닛 영역들(UR)로부터 행 방향(D1)으로 오프셋(offset) 배열될 수 있다. 예를 들어, n+1번째 행 및 n+2번째 행의 패키지 유닛 영역들(UR)은 n번째 행의 패키지 유닛 영역들(UR)로부터 행 방향(D1)으로 각각 오프셋 배열될 수 있다.(n은 1 이상의 자연수) n+2번째 행의 패키지 유닛 영역들(UR)은 n+1번째 행의 상기 패키지 유닛 영역들(UR)로부터 행 방향(D1)으로 각각 오프셋 배열될 수 있다. n+3번째 행의 패키지 유닛 영역들(UR)은 n번째 행들의 패키지 유닛 영역들(UR)과 각각과 동일한 열들 상에 배치될 수 있다.
패키지 유닛 영역들(UR)은 일정한 간격를 가질 수 있다. 예를 들어, 동일한 행을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격들(A1, A2, A3)은 서로 동일할 수 있다. n+3번째 행을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격(A3)은 n번째 행을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격(A1) 및 n+1번째 행을 구성하는 패키지 유닛 영역들(UR)의 중심점들 사이의 간격(A2)과 동일할 수 있다.
n+1번째 및 n+2 번째 행들이 n번째 행들로부터 시프트되는 위치가 조절되어, 행들(X1 내지 X6)을 구성하는 패키지 유닛 영역들(UR)의 개수가 조절될 수 있다. 예를 들어, 각각의 행들(X1 내지 X6)을 구성하는 패키지 유닛 영역들(UR)의 개수는 서로 동일할 수 있다. 이 경우, 기판(100)은 높은 패키지 유닛 영역들(UR)의 밀도를 가질 수 있다. 이와 달리, 각각의 행들(X1 내지 X6)을 구성하는 패키지 유닛 영역들(UR)의 개수는 서로 다를 수 있다. 패키지 유닛 영역들(UR)은 일면(110)의 제1 측(110a) 방향으로 시프트 배열될 수 있다. 첫번째 행(X1)의 패키지 유닛 영역들(UR)으로부터 상기 일면(110)의 제1 측(110a)까지의 간격(C1)은 상기 마지막 행의 상기 패키지 유닛 영역들(UR)로부터 상기 일면(110)의 제2 측(110b)까지의 간격(C2)보다 짧을 수 있다. 칩 영역들(UR1)은 패키지 유닛 영역들(UR)과 대응되는 엇갈린 배열을 가질 수 있다. 패키지 유닛 영역들(UR) 각각은 복수의 패드들(130)을 가질 수 있다.
본 발명의 반도체 패키지는 도 1a 및 도 8 내지 10의 예에서 설명한 바와 같이 배열된 패키지 유닛 영역들(UR)을 갖는 기판(100, 101, 102, 103)을 사용하여 제조될 수 있다. 그러나, 본 발명의 패키지 유닛 영역들(UR)의 배열은 지금까지 설명한 실시예에 한정되지 않고 다양할 수 있다. 예를 들어, n+1번째 내지 n+a-1번째 행들의 패키지 유닛 영역들(UR)은 n번째 행의 상기 패키지 유닛 영역들(UR)로부터 상기 행 방향(D1)으로 각각 오프셋 배열될 수 있다.(n는 1 이상의 자연수이고, a는 2이상의 자연수) 더불어, n+a번째 행의 패키지 유닛 영역들(UR)은 n번째 행들의 패키지 유닛 영역들(UR)과 각각과 동일한 열들 상에 배치될 수 있다.
<응용예>
도 11은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 12는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다. 도 13은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
도 11을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 반도체 소자들(1220, 1230)은 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 3) 중 적어도 어느 하나를 포함할 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
도 12를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 3) 중 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Xpplication Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 13을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 3) 중 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.

Claims (10)

  1. 그 일면 상에서 행 방향으로 배열되며, 복수의 행들을 이루는 패키지 유닛 영역들을 가지되,
    n번째 행의 상기 패키지 유닛 영역들은 n+1번째 행의 상기 패키지 유닛 영역들로부터 상기 행 방향으로 오프셋(offset) 배열된 패키지 기판.(n은 1 이상의 임의의 자연수)
  2. 제1 항에 있어서,
    상기 n번째 행의 상기 패키지 유닛 영역들 각각은 n+a번째 행의 패키지 유닛 영역들 각각과 열들을 이루며 배열되고, 상기 열들은 상기 행들과 직교하는 패키지 기판. (a는 2 이상의 자연수)
  3. 제1 항에 있어서,
    상기 행들 중에서 어느 하나의 행은 m개의 상기 패키지 유닛 영역들을 포함하며, 상기 행들의 총 수는 상기 m보다 큰 패키지 기판.
  4. 제1 항에 있어서,
    상기 n번째 행의 상기 패키지 유닛 영역들의 총 개수는 상기 n+1번째 행의 상기 패키지 유닛 영역들의 총 개수와 동일한 패키지 기판.
  5. 제1 항에 있어서,
    상기 첫번째 행의 패키지 유닛 영역들으로부터 상기 일면의 제1 측까지의 간격은 상기 마지막 행의 상기 패키지 유닛 영역들로부터 상기 일면의 제2 측까지의 간격보다 짧고, 상기 제1 측은 상기 제2 측과 대향하는 패키지 기판.
  6. 그 일면 상에서 행 방향으로 배열된 복수의 행들을 구성하는 패키지 유닛 영역들을 가지고,
    상기 패키지 유닛 영역들 각각은 칩 영역 및 상기 칩 영역을 둘러싸는 엣지 영역을 가지며,
    상기 행들 중에서 적어도 어느 하나의 행의 상기 패키지 유닛 영역들은 첫 번째 행의 상기 패키지 유닛 영역들으로부터 각각 행 방향으로 오프셋되는 패키지 기판.
  7. 제6 항에 있어서,
    짝수번째 행들의 상기 패키지 유닛 영역들은 홀수번째 행들의 상기 패키지 유닛 영역들로부터 상기 행 방향으로 오프셋 배열된 패키지 기판.
  8. 복수의 패키지 유닛 영역들을 갖는 패키지 기판을 제공하는 것;
    상기 패키지 기판 상에 반도체칩들을 실장하되, 상기 반도체칩들은 상기 패키지 유닛 영역들 상에 각각 제공되는 것;
    상기 패키지 기판 상에 상기 반도체칩들을 덮는 몰딩막을 형성하는 것; 및
    상기 패키지 기판을 쏘잉하여, 상기 패키지 유닛 영역들을 분리하는 것을 포함하되,
    상기 패키지 유닛 영역들은 상기 패키지 기판 상에서 복수의 행들을 따라 배열되고,
    상기 행들 중에서 어느 하나의 행의 상기 패키지 유닛 영역들은 다른 하나의 행의 상기 패키지 유닛 영역들로부터 상기 행 방향으로 오프셋 배열된 반도체 패키지 제조방법.
  9. 제8 항에 있어서,
    상기 패키지 유닛 영역들 각각은 상기 반도체칩이 실장되는 칩 영역 및 상기 칩 영역을 둘러싸는 엣지 영역을 가지고,
    상기 반도체칩을 실장하는 것은 상기 어느 하나의 행의 반도체칩들과 오프셋 배열되도록, 상기 반도체칩들을 상기 다른 하나의 행에 배열하는 것을 포함하는 반도체 패키지 제조방법. .
  10. 제8 항에 있어서,
    짝수 번째 상기 행들의 패키지 유닛 영역들은 홀수 번째 상기 행들의 상기 패키지 유닛 영역들로부터 상기 행 방향으로 시프트된 반도체 패키지 제조방법.
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