JP2015088576A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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泰之 石井
Yasuyuki Ishii
泰之 石井
哲生 足立
Tetsuo Adachi
哲生 足立
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824—Aluminium (Al) as principal constituent
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体チップ（半導体装置）ＣＨＰ１は、平面視において、半導体チップＣＨＰ１の周縁部の辺（チップ端辺）Ｃｓ１に沿って複数列で配置される複数の電極パッドＰＤを有している。また、複数の電極パッドＰＤのうち、辺Ｃｓ１の近くの第１列目ＬＮ１に配列される複数の電極パッドＰＤ１のそれぞれの面積は、複数の電極パッドＰＤ１よりも辺Ｃｓ１から遠い位置に配列される複数の電極パッドＰＤ２のそれぞれの面積よりも小さい。【選択図】図３

Description

本発明は、半導体装置の技術に関し、例えば半導体チップの電極パッドのレイアウトに関する。
特開２００３−１９７７４８号公報（特許文献１）および、特開２０００−１６４６２０号公報（特許文献２）には、電極形成面側に、ボンディングパッドが複数列で形成された半導体装置が記載されている。
また、上記特許文献２には、ボンディング用の電極領域と検査用の電極領域を有する電極パッドが記載されている。
また、特開平５−２０６３８３号公報（特許文献３）には、電極用パッドとテスト用パッドが電気的に接続され、テスト用パッドがＩＣの周囲のダイシングラインに挟まれた領域に配置されている半導体装置の製造方法が記載されている。
特開２００３−１９７７４８号公報 特開２０００−１６４６２０号公報 特開平５−２０６３８３号公報
半導体装置（半導体チップ）の外部端子である電極パッドは、半導体装置を外部機器と電気的に接続するためのインタフェースとして利用される。例えば、半導体装置を使用する場合、電極パッドにワイヤなどの導電性部材が接合され、導電性部材を介して外部機器と電気的に接続される。また、例えば、半導体装置に形成された回路を電気的に検査する場合、電極パッドに電気的検査用の端子を接触させて、電気的検査を行う。
本願発明者は、半導体装置の小型化の検討の一環として、電極パッドの平面サイズの小型化について検討した。詳しくは、電極パッドは、用途に応じて要求される平面サイズの最小値が異なっている事に着目し、各用途に応じて異なる平面サイズの電極パッドを配列することで、多数の電極パッドを効率的に配列させる方法を見出した。
ところが、単に、異なる平面サイズの電極パッドを配列するのみでは、信頼性の観点から課題があることが判った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態である半導体装置は、平面視において、上記半導体装置の周縁部の第１チップ端辺に沿って複数列で配置される複数の電極パッドを有している。また、上記複数の電極パッドのうち、上記第１チップ端辺の近くに配列される複数の第１列目電極パッドのそれぞれの面積は、上記複数の第１列目電極パッドよりも上記第１チップ端辺から遠い位置に配列される複数の第２列目電極パッドのそれぞれの面積よりも小さい。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態である半導体チップが組み込まれた半導体パッケージの構成例を示す断面図である。 図１に示す半導体チップの回路形成面側の平面図である。 図２のＡ部の拡大平面図である。 図３のＡ−Ａ線に沿った拡大断面図である。 図４のＡ部の拡大断面図である。 半導体チップの電極パッドにワイヤを接続した状態を示す要部拡大断面図である。 図６に対応する要部拡大平面図である。 半導体チップの電極パッドに電気的検査用の端子を接触させた状態を示す要部拡大断面図である。 図８に対応する平面において、プローブ針にスクライブ動作をさせた後の針痕の例を示す要部拡大平面図である。 図１に示す半導体パッケージの温度が変化した時に生じる力の平面視における方向を模式的に示す説明図である。 図１に示す半導体パッケージの温度が変化した時に生じる力の断面視における方向を模式的に示す説明図である。 図１０および図１１に示す力が電極パッドに加わる様子を模式的に示す拡大断面図である。 図１２に示す力により、電極パッドが変形し、クラックが発生した状態を模式的に示す拡大断面図である。 図２のＢ部の拡大平面図である。 図１４に示す電極パッドのうち、第２列目の配列の端部に形成された電極パッドをさらに拡大した拡大平面図である。 図２〜図５に示す半導体チップの製造工程のフローの概要を示す説明図である。 図１６に示す半導体素子形成工程で半導体基板の素子形成面に複数の半導体素子を形成した状態を示す拡大断面図である。 図１７に示す半導体基板の素子形成面上に複数の配線層を積層した状態を示す拡大断面図である。 図１８に示す配線層の最上層に複数の電極パッドを形成した状態を示す拡大断面図である。 図１９に示す最上層の配線層を覆うように、保護膜を形成した状態を示す拡大断面図である。 図２０に示す保護膜に複数の開口部を形成した状態を示す拡大断面図である。 図２に対する変形例を示す平面図である。 図３に対する変形例を示す拡大平面図である。 図２３に示す電極パッドのうちの一部をさらに拡大した拡大平面図である。 図３に対する他の変形例を示す拡大平面図である。 図２５に示す電極パッドの配列の端部に形成された電極パッドを拡大した拡大平面図である。 図２６に対する変形例を示す拡大平面図である。 図１４に対する変形例を示す拡大平面図である。 図１４に対する他の変形例を示す拡大平面図である。 図３に対する比較例を示す拡大平面図である。 図３に対する他の比較例を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体装置の実装態様には、種々の態様が存在するので、半導体装置を実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を上面または主面、上面の反対側の面を下面または裏面として記載する。
また、本願で言う、半導体装置には、半導体基板上に半導体素子を含む集積回路を形成した後、個片に分割して得られる、半導体チップの他、半導体チップをリードフレームやインタポーザなどに搭載して得られる半導体パッケージが含まれる。以下で説明する実施の形態では、両者を区別するため、半導体チップおよび半導体パッケージの用語を用いて説明する。
＜半導体パッケージ（半導体装置）＞
まず、半導体チップの実装態様の一例として、半導体チップが組み込まれた半導体パッケージの構成について説明する。図１は、本実施の形態の半導体チップが組み込まれた半導体パッケージの構成例を示す断面図である。図１は、半導体チップＣＨＰ１が有する複数の電極パッドＰＤにワイヤＢＷが接続される電極パッドＰＤと、ワイヤが接続されない電極パッドＰＤとが含まれることを明示するため、図１とは異なる断面に形成されたワイヤＢＷに点線を付して示している。
図１に示すように本実施の形態の半導体パッケージ（半導体装置）ＰＫＧは、複数の電極パッドＰＤを有する半導体チップＣＨＰ１を有する。半導体チップＣＨＰ１は、チップ搭載部であるダイパッド（チップ搭載部）ＤＰＤに接着固定される。また、半導体チップＣＨＰ１の周囲には、半導体パッケージＰＫＧの外部端子である複数のリード（外部端子）ＬＤが配置されている。
また、半導体チップＣＨＰ１の複数の電極パッドＰＤのうちの一部は、複数のワイヤ（導電性部材）ＢＷを介して複数のリードＬＤと電気的に接続される。詳しくは、ワイヤＢＷの一方の端部は、電極パッドＰＤに接合され、ワイヤＢＷの他方の端部は、リードＬＤに接合される。ワイヤＢＷは、例えば、金（Ａｕ）あるいは銅（Ｃｕ）を主要な成分とする金属線である。また、電極パッドＰＤは、例えばアルミニウムを主要な成分とする金属膜である。ワイヤＢＷと電極パッドＰＤとの接合界面では、電極パッドＰＤを構成する主要な金属材料と、ワイヤＢＷを構成する主要な金属材料の合金層が形成されている。
また、ワイヤＢＷと電極パッドＰＤの接合部分は、樹脂体ＲＧＮにより封止される。図１に示す例では、複数のワイヤＢＷ、半導体チップＣＨＰ１、ダイパッドＤＰＤ、および複数のリードＬＤのそれぞれの一部が樹脂体ＲＧＮにより封止される。樹脂体ＲＧＮは、例えば、樹脂材料および複数のフィラ粒子を含む組成物である。樹脂体ＲＧＮを構成する樹脂材料には、例えばエポキシなどの熱硬化性樹脂が含まれる。また、樹脂体ＲＧＮを構成するフィラ粒子には、例えば、シリカ（ＳｉＯ２）などの無機粒子が含まれる。
なお、図１では、半導体チップＣＨＰ１とワイヤＢＷの接合部が樹脂体ＲＧＮで封止された半導体パッケージＰＫＧの構成例として、所謂リードフレーム型の半導体パッケージＰＫＧを取り上げて説明したが、半導体パッケージＰＫＧには種々の変形例がある。例えば、半導体チップを図示しない配線基板に搭載し、配線基板をインタポーザとして用いる実施態様がある。
＜半導体チップ（半導体装置）＞
次に、図１に示す半導体チップの構成について説明する。図２は、図１に示す半導体チップの回路形成面側の平面図である。また、図３は、図２のＡ部の拡大平面図である。また、図４は、図３のＡ−Ａ線に沿った拡大断面図である。また、図５は、図４のＡ部の拡大断面図である。
なお、図５では、配線部ＳＤＬの例として、電極パッドＰＤが形成された配線層ＤＬを含めて、８層の配線層ＤＬが積層された例を示している。しかし、配線層ＤＬの積層数は、８層には限定されず、例えば７層以下、あるいは９層以上など、種々の変形例がある。また、図５に示す例では、半導体基板ＳＳの上面ＳＳｔに形成された複数の半導体素子Ｑ１の例として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構造例を記載している。ただし、半導体素子Ｑ１の構造には、ＭＯＳＦＥＴの他、種々の変形例がある。
図４に示すように、半導体チップＣＨＰ１は、複数の半導体素子Ｑ１（図５参照）が形成された上面（半導体素子形成面）ＳＳｔおよび上面ＳＳｔの反対側の下面（裏面）ＳＳｂを有する半導体基板ＳＳを備えている。半導体基板ＳＳは、半導体チップＣＨＰ１の基材であって、例えば、珪素（シリコン；Ｓｉ）を主要な成分として構成されている。また、半導体チップＣＨＰ１は、半導体基板ＳＳの上面ＳＳｔ上に形成された配線部ＳＤＬを有している。
図４に示す例では、半導体チップＣＨＰ１の下面（裏面）ＣＰｂは、半導体基板ＳＳの下面ＳＳｂと同一の面である。また、半導体チップＣＨＰ１の上面（表面、主面）ＣＰｔは、配線部ＳＤＬの最上層を覆うように形成された保護膜ＰＶＬ（図５参照）の上面ＰＶｔ、および複数の電極パッドＰＤ（図５参照）の保護膜ＰＶＬからの露出面により構成されている。
また、配線部ＳＤＬは、図５に拡大して示すように、積層される複数の配線層ＤＬを有している。配線部ＳＤＬでは、複数の半導体素子Ｑ１と複数の電極パッドＰＤが、積層された複数の配線層ＤＬを介して電気的に接続されている。複数の電極パッドＰＤは、配線部ＳＤＬが備える複数の配線層ＤＬのうち、最上層（半導体基板ＳＳの上面ＳＳｔからの距離が最も遠い層）に形成されている。
複数の配線層ＤＬのそれぞれは、半導体基板ＳＳ上に積層される絶縁層ＩＭＬと、絶縁層ＩＭＬに形成された開口部内に埋め込まれている複数の導体パターン（配線）ＣＢＰを有している。配線部ＳＤＬでは、複数の配線層ＤＬに形成された導体パターンＣＢＰを電気的に接続することで、半導体素子Ｑ１と電極パッドＰＤとを電気的に接続する導通経路が形成される。
配線層ＤＬを構成する材料は、以下に限定されないが、以下の通り例示することができる。絶縁層ＩＭＬは、例えば、酸化珪素（ＳｉＯ２）を主要な成分として構成されている。また、複数の配線層ＤＬは、例えば銅（Ｃｕ）を主要な成分として構成されている。
また、複数の電極パッドＰＤを含む最上層の配線層ＤＬは、保護膜（パッシベーション膜、絶縁膜）ＰＶＬにより覆われている。配線部ＳＤＬを覆うように保護膜ＰＶＬを設けることで、配線部ＳＤＬを保護することができる。保護膜ＰＶＬは、配線部ＳＤＬを覆う膜なので、半導体基板ＳＳの上面ＳＳｔと対向する下面（面）ＰＶｂおよび下面ＰＶｂの反対側の上面（面）ＰＶｔを有している。
なお、図５に示すように、保護膜ＰＶＬは配線部ＳＤＬを覆う膜なので、保護膜ＰＶＬの下面ＰＶｂと半導体基板ＳＳの上面ＳＳｔの間には、複数の配線層ＤＬが積層された配線部ＳＤＬが介在している。そして、保護膜ＰＶＬの下面ＰＶｂは複数の配線層ＤＬのうち、最上層の配線層ＤＬに密着している。
保護膜ＰＶＬは、例えば酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮ）、あるいはこれらの積層膜から成る。また、酸化珪素や窒化珪素の膜をさらに覆うように、ポリイミドなどの樹脂膜を形成する場合もある。図５に示す例では、最も単純な例として、単層の絶縁膜から成る保護膜ＰＶＬを示しているが、変形例としては、積層膜からなる保護膜ＰＶＬもある。積層膜から成る保護膜ＰＶＬの場合、最下層（もっとも配線層ＤＬに近い層）の絶縁膜の下面が保護膜ＰＶＬの下面ＰＶｂに相当する。また、積層膜から成る保護膜ＰＶＬの場合、最上層（もっとも配線層ＤＬから遠い層）の絶縁膜の上面が保護膜ＰＶＬの上面ＰＶｔに相当する。
また、図２に示すように、半導体チップＣＨＰ１の上面ＣＰｔは、平面視において四角形を成す。言い換えれば、半導体チップＣＨＰ１の上面ＣＰｔの周縁部は、辺（チップ端辺）Ｃｓ１、辺Ｃｓ１と交差する辺（チップ端辺）Ｃｓ２、辺Ｃｓ２と対向し、かつ、辺Ｃｓ１と交差する辺（チップ端辺）Ｃｓ３、および辺Ｃｓ１と対向し、かつ辺Ｃｓ２および辺Ｃｓ３と交差する辺（チップ端辺）Ｃｓ４を有している。また、半導体チップＣＨＰ１の上面ＣＰｔの周縁部は、辺Ｃｓ１と辺Ｃｓ２の交点である角部ＣＣ１、辺Ｃｓ１と辺Ｃｓ３の交点である角部ＣＣ２、辺Ｃｓ２と辺Ｃｓ４の交点である角部ＣＣ３、および辺Ｃｓ３と辺Ｃｓ４の交点である角部ＣＣ４を有している。
また、半導体チップＣＨＰ１の複数の電極パッドＰＤは、図５に示すように保護膜ＰＶＬと半導体基板ＳＳの間に形成され、図３に示すように半導体チップＣＨＰ１の上面ＣＰｔにおいて保護膜ＰＶＬから露出している。詳しくは、図３および図５に示すように、保護膜ＰＶＬには、電極パッドＰＤと厚さ方向に重なる位置に、複数の開口部ＰＶｋが形成されている。複数の開口部ＰＶｋのそれぞれは、保護膜ＰＶＬの上面ＰＶｔおよび下面ＰＶｂ（図５参照）のうち、一方から他方に向かって貫通するように形成されている。このため、複数の電極パッドＰＤは、保護膜ＰＶＬに形成された複数の開口部ＰＶｋと重なる位置において、保護膜ＰＶＬから露出している。これにより、複数の電極パッドＰＤのそれぞれに図１に示すワイヤＢＷのような導電性部材を接続することが可能になる。言い換えれば、複数の電極パッドＰＤを、半導体チップＣＨＰ１の外部端子として利用することができる。
また、図３に示すように、本実施の形態では、平面視において、複数の電極パッドＰＤは、複数列（図３の例では３列）に亘って形成されている。詳しくは、複数の電極パッドＰＤには、平面視において、保護膜ＰＶＬの上面ＰＶｔの周縁部の辺Ｃｓ１に沿って、第１列目ＬＮ１に形成される複数の電極パッド（第１列目電極パッド）ＰＤ１が含まれる。また、複数の電極パッドＰＤには、平面視において、辺Ｃｓ１に沿って、第１列目ＬＮ１よりも辺Ｃｓ１までの距離が遠い第２列目ＬＮ２に形成される複数の電極パッド（第２列目電極パッド）ＰＤ２が含まれる。また、複数の電極パッドＰＤには、平面視において、辺Ｃｓ１に沿って、第２列目ＬＮ２よりも辺Ｃｓ１までの距離が遠い第３列目ＬＮ３に形成される複数の電極パッド（第３列目電極パッド）ＰＤ３が含まれる。
なお、図３では、代表例として、辺Ｃｓ１に沿って配列された電極パッド群の拡大図を示しているが、図２に示す例では、辺Ｃｓ２、辺Ｃｓ３、および辺Ｃｓ４に沿って配列された各電極パッド群についても同様に配列されている。
本実施の形態のように、電極パッドＰＤを複数列に亘って形成することで、一つの半導体チップＣＨＰ１が備える電極パッドＰＤの数を増大させることができる。また、複数の電極パッドＰＤを、平面視において、周縁部側に集約して配置することで、中央部に形成されたコア回路にワイヤボンディング等の影響が及ぶことを低減できる。
また、図３に示すように、本実施の形態では、平面視において半導体チップＣＨＰ１の周縁部を構成する辺Ｃｓ１と複数の電極パッドＰＤとの間には、辺Ｃｓ１に沿って延びるシールリング（金属パターン）ＳＬＲが配置されている。図２に示すようにシールリングＳＬＲは、平面視において、半導体チップＣＨＰ１の周縁部に沿って形成され、複数の電極パッドＰＤは、シールリングＳＬＲによって囲まれた領域の内部に形成されている。また、図５に示すように、シールリングＳＬＲは配線部ＳＤＬの各配線層ＤＬに形成された導体パターンＣＢＰと同じ材料で形成された金属パターンである。そして、複数の電極パッドＰＤと同層の配線層ＤＬから半導体基板ＳＳの上面ＳＳｔまでの複数の配線層ＤＬを貫くように形成されている。なお、最上層の配線層ＤＬは、電極パッドＰＤと同じ金属材料、例えばアルミニウムを主成分とする金属材料で形成されている。
このように、平面視において、半導体チップＣＨＰ１の外周に沿ってシールリングＳＬＲを設けることにより、シールリングＳＬＲに囲まれた領域内を保護することができる。例えば、半導体チップＣＨＰ１の側面からシールリングＳＬＲに囲まれた領域内に水分が侵入することを抑制できる。また例えば、半導体チップＣＨＰ１の側面において配線部ＳＤＬの絶縁層ＩＭＬに剥離やクラックが生じた場合に、シールリングＳＬＲに囲まれた領域内に剥離やクラックが進展することを抑制できる。
＜半導体チップの平面サイズの小型化の検討＞
ここで、半導体チップの平面サイズの小型化に関し、本願発明者が検討した結果について説明する。図６は、半導体チップの電極パッドにワイヤを接続した状態を示す要部拡大断面図である。また、図７は、図６に対応する要部拡大平面図である。また、図８は、半導体チップの電極パッドに電気的検査用の端子を接触させた状態を示す要部拡大断面図である。また、図９は、図８に対応する平面において、プローブ針にスクライブ動作をさせた後の針痕の例を示す要部拡大平面図である。また、図３０は、図３に対する比較例を示す拡大平面図である。また、図３１は、図３に対する他の比較例を示す拡大平面図である。なお、図３０では、一つの電極パッドＰＤにワイヤＢＷが接続する部分と、針痕ＣＴＨが残った部分とが存在することを明示的に示すため、ワイヤＢＷを図示している。
近年の半導体集積回路の製造技術の進歩に伴い、半導体素子の大きさや半導体素子に接続される配線層の導体パターンの大きさは、小さくなってきている。しかし、半導体チップの外部端子である電極パッドは、半導体素子の大きさや半導体素子に接続される配線層の導体パターンの大きさと比較すると、相対的に平面サイズを低減できていない。このため、電極パッドの数を増加させるためには、平面視において、半導体チップの周縁部に効率的に電極パッドを配列する技術が必要になる。
電極パッドは、半導体チップの外部端子として使用されるので、半導体チップの信頼性向上の観点から、電極パッドの平面サイズは、電極パッドに接続される導電性部材との接続性を考慮する必要がある。
例えば、図６および図７に示すように、電極パッドＰＤにワイヤＢＷを接続する場合、ワイヤの先端部分を溶融させてボール状に形成した後、ボール状の部分を電極パッドＰＤに接合する。このような接合方式はステッチボンディング方式、あるいはボールボンディング方式と呼ばれる。ステッチボンディング方式では、ワイヤＢＷの先端に平面視において円形を成す幅広部（ボール部）ＢＷ１が形成され、幅広部ＢＷ１を電極パッドＰＤの露出面に接合することで、ワイヤＢＷと電極パッドＰＤを電気的に接続する。また、幅広部ＢＷ１と電極パッドＰＤとの接合界面には、ワイヤＢＷの構成材料と、電極パッドＰＤの構成材料との合金層が形成される。
ワイヤＢＷと電極パッドＰＤの接合強度は、ワイヤＢＷと電極パッドＰＤの接合界面の面積、換言すれば、合金層の平面積により変化する。すなわち、ワイヤＢＷの接合部である幅広部ＢＷ１と電極パッドＰＤの接合面積を大きくすることにより、ワイヤＢＷと電極パッドＰＤの接合強度を向上させることができる。言い換えれば、ワイヤＢＷと電極パッドＰＤとの接続信頼性は、幅広部ＢＷ１の直径（幅）ＤＭ１の値によって、大きな影響を受ける。例えば、現状では、ワイヤＢＷと電極パッドＰＤとの接続信頼性を確保する観点からは、図６および図７に示す直径ＤＭ１は、３０μｍ以上にすることが好ましい。
また、ワイヤボンディング工程において、幅広部ＢＷ１の直径ＤＭ１が３０μｍ以上であるワイヤＢＷを安定的に接続するためには、幅広部ＢＷ１の周囲に、１０μｍ以上のクリアランスがあることが好ましい。したがって、図７に示すように、保護膜ＰＶＬの開口部ＰＶｋの平面形状が正方形である場合には、開口部ＰＶｋの一辺の長さＫＳ１は５０μｍ以上であることが好ましい。
つまり、電極パッドＰＤがワイヤ接続用のパッドである場合には、ワイヤＢＷと電極パッドＰＤとの接続信頼性を確保する観点から、開口部ＰＶｋの一辺の長さは５０μｍ以上であることが好ましい。
また、例えば、半導体基板上に形成された集積回路が正しく形成されているかどうかを電気的に検査する際に、図８に示すように、電極パッドＰＤに電気的検査用の端子であるプローブ針ＰＣＴを接触させる場合がある。プローブ針ＰＣＴは、電気的検査を行う際に使用する検査用端子であって、図８に模式的に示すように、電気的検査用のテスト回路ＴＣと電気的に接続されている。
電気的検査を行う工程では、プローブ針ＰＣＴの先端部分を電極パッドＰＤに接触させる。また、プローブ針ＰＣＴと電極パッドＰＤを安定的に接触させるため、図８に矢印を付して模式的に示すように、プローブ針ＰＣＴを電極パッドＰＤの露出面に沿って動作（以下、スクライブ動作と呼ぶ）させて、プローブ針ＰＣＴの先端部分を電極パッドＰＤに食い込ませることが好ましい。
上記のように電気的検査を行う際に、プローブ針ＰＣＴにスクライブ動作をさせると、電極パッドＰＤの露出面には、例えば図９に示すような針痕ＣＴＨが残留する。この針痕ＣＴＨが形成された部分に、図７に示すようなワイヤＢＷを接合した場合、針痕ＣＴＨの部分が合金層形成の阻害要因になるので、針痕ＣＴＨが残った部分は、ワイヤボンディング用の電極パッドＰＤとしては用いることが難しい。
したがって、ワイヤ接続用としての機能を考慮せず、検査用のパッドとして考えると、開口部ＰＶｋの開口面積は、ワイヤ接続用のパッドと比較して小さくすることができる。すなわち、プローブ針ＰＣＴに上記したスクライブ動作をさせる際に、保護膜ＰＶＬとプローブ針ＰＣＴが接触しない範囲であれば、開口部ＰＶｋの開口面積を低減できる。例えば、図９に示すように、保護膜ＰＶＬの開口部ＰＶｋの平面形状が正方形である場合には、開口部ＰＶｋの一辺の長さＫＳ２は２０μｍ以上であることが好ましい。
このように、ワイヤ接続用の電極パッドＰＤと検査用の電極パッドＰＤとでは、要求される開口面積が異なるが、複数の電極パッドＰＤのそれぞれに検査用の端子を接触させるので、図３０に示す半導体チップＨ１のように、検査用の端子を接触させる領域とワイヤＢＷを接合する領域を兼ね備える程度に、開口部ＰＶｋの開口面積を十分広く取ることが考えられる。この場合、針痕ＣＴＨとワイヤＢＷの幅広部ＢＷ１は平面視において重ならないので、接合強度を向上させることができる。
しかし、図３０に示すように電極パッドＰＤのそれぞれの平面サイズが大きくなると、電極パッドＰＤの数を増加させたい場合に、電極パッドＰＤのレイアウト上の制約が大きくなる。このため、上面ＣＰｔの周縁部に必要な数の電極パッドＰＤを配置しきれない場合が考えられる。この場合、上面ＣＰｔの面積を大きくして電極パッドＰＤの配置スペースを確保することになるので、半導体チップＨ１の平面サイズは大型化してしまう。また、詳細は後述するが、半導体チップＨ１の場合、例えば図１に示すような半導体パッケージＰＫＧに組み込まれた後、温度変化に起因して、保護膜ＰＶＬの一部が損傷する場合があることが判った。
そこで、本願発明者は、電極パッドＰＤは、用途に応じて要求される平面サイズの最小値が異なっている事に着目し、各用途に応じて異なる平面サイズの電極パッドを配列することで、多数の電極パッドを効率的に配列させる方法を見出した。例えば、図３に示す例では、複数の電極パッドＰＤのうち、複数の電極パッドＰＤ１のそれぞれの面積は、複数の電極パッドＰＤ２および複数の電極パッドＰＤ３のそれぞれの面積よりも小さい。
本実施の形態の半導体チップＣＨＰ１は、図３に示すように平面サイズの異なる複数の電極パッドＰＤを備えているので、電極パッドＰＤの配列の自由度が向上し、半導体チップＣＨＰ１の周縁部に効率的に電極パッドＰＤを配列することができる。この結果、半導体チップＣＨＰ１の平面サイズを小型化できる。
ところが、本願発明者がさらに検討した所、単に、異なる平面サイズの電極パッドＰＤを配列するのみでは、信頼性の観点から課題があることが判った。例えば、図３１に示す比較例の半導体チップＨ２の場合、辺Ｃｓ１に近い側から数えて第１列目ＬＮ１および第２列目ＬＮ２に形成された電極パッドＰＤの平面積は、第３列目ＬＮ３に形成された電極パッドＰＤの平面積よりも大きい。すなわち、相対的に平面積が大きい電極パッドＰＤが半導体チップＨ２の周縁部側に配置されている。
半導体チップＨ２の場合、異なる平面サイズを有する複数の電極パッドＰＤを備えているので、電極パッドＰＤの配列の自由度が向上し、半導体チップＨ２の周縁部に効率的に電極パッドＰＤを配列することはできる。
しかし、半導体チップＨ２を、例えば図１に示すような半導体パッケージＰＫＧに組み込んだ後、例えば半導体パッケージＰＫＧが加熱されると、電極パッドＰＤが露出する開口部ＰＶｋの周辺において、保護膜ＰＶＬにクラックが発生し易いことが判った。また、上記クラックは、特に、第１列目ＬＮ１に形成された電極パッドＰＤの周辺において発生し易いことが判った。
上記クラックが発生する原因として、以下のモデルが考えられる。図１０は、図１に示す半導体パッケージの温度が変化した時に生じる力の平面視における方向を模式的に示す説明図である。また、図１１は、図１に示す半導体パッケージの温度が変化した時に生じる力の断面視における方向を模式的に示す説明図である。また、図１２は、図１０および図１１に示す力が電極パッドに加わる様子を模式的に示す拡大断面図である。また、図１３は、図１２に示す力により、電極パッドが変形し、クラックが発生した状態を模式的に示す拡大断面図である。なお、図１０〜図１３では、半導体パッケージＰＫＧの温度が変化した時に生じる力ＦＲＣを矢印で模式的に示している。また、図１１は、断面図であるが、力ＦＲＣを見やすくするため、ハッチングは付していない。
図１に示す半導体パッケージＰＫＧを使用する場合、半導体パッケージＰＫＧに対して熱が加えられる場合がある。例えば、半導体パッケージＰＫＧを図示しない実装基板に実装する際に、リードＬＤを実装基板の端子と電気的に接続するための半田材を溶融させるため、リフロー処理という加熱処理が施される。また例えば、半導体パッケージＰＫＧの使用環境によっては、半導体パッケージＰＫＧの温度が上昇と下降を繰りかえす、所謂、温度サイクル負荷が半導体パッケージＰＫＧに印加される場合がある。
上記のように、半導体パッケージＰＫＧの温度が変化する場合、半導体パッケージＰＫＧの構成材料が温度変化に起因して、膨張あるいは収縮する。図１０および図１１に示す半導体チップＣＨＰ１の熱膨張係数と樹脂体ＲＧＮの熱膨張係数は互いに異なる。このため、半導体パッケージＰＫＧの温度が変化すると、半導体チップＣＨＰ１の変形量（膨張量または収縮量）と樹脂体ＲＧＮの変形量（膨張量または収縮量）は等しくならず、熱膨張係数の違いに起因した差が生じる。その結果、半導体チップＣＨＰ１と樹脂体ＲＧＮとの密着界面には、熱膨張係数の違いに起因する力ＦＲＣが印加される。
半導体パッケージＰＫＧの温度変化が生じた時に発生する力ＦＲＣは、図１０および図１１に示すように、樹脂体ＲＧＮの周縁部から半導体チップＣＨＰ１の周縁部に向かう方向に沿って作用する。また、力ＦＲＣの大きさは、半導体チップＣＨＰ１の周縁部から樹脂体ＲＧＮの周縁部までの距離に比例して大きくなる。したがって、平面視において、半導体チップＣＨＰ１の周縁部には、中央部よりも大きい力ＦＲＣが加わる。また、半導体チップＣＨＰ１の周縁部のうち、各辺が交差する角部には、角部以外よりも大きい力ＦＲＣが加わる。
また、図１２に示すように、電極パッドＰＤに対しては、電極パッドＰＤと樹脂体ＲＧＮとの密着界面に向かって力ＦＲＣが作用する。そして力ＦＲＣの大きさは、図１０および図１１を用いて説明したように、半導体チップＣＨＰ１の周縁部に大きい力ＦＲＣが印加される。そして、力ＦＲＣが大きい領域では、例えばアルミニウムから成る電極パッドＰＤが力ＦＲＣの影響により変形する。例えば、図１３に示すように、電極パッドＰＤは、露出面の中央部が窪み、これに伴って周縁部が盛り上がるように変形する。
電極パッドＰＤが変形すると、電極パッドＰＤと保護膜ＰＶＬの密着界面に応力が発生する。そして、電極パッドＰＤと保護膜ＰＶＬの密着界面のうち、強度が最も低い部分に応力集中が発生し、クラックＣＬＫが発生する。
図１０〜図１３を用いて説明したモデルでは、電極パッドＰＤの体積が大きい程、力ＦＲＣによる変形量が増大するので、クラックＣＬＫが発生し易くなる。図５に示すように、複数の電極パッドＰＤの厚さは一様なので、上記した電極パッドＰＤの体積は、電極パッドＰＤの平面積に置き換えて考えることができる。すなわち、電極パッドＰＤの平面積が大きければ、力ＦＲＣによる変形量が増大し、クラックＣＬＫが発生し易くなる。
上記検討結果に基づいて、本願発明者は、本実施の形態の構成を見出した。すなわち、図３に示すように、相対的に平面積が大きい電極パッドＰＤから半導体チップＣＨＰ１の周縁部を構成する辺Ｃｓ１までの距離が、相対的に小さい電極パッドＰＤから辺Ｃｓ１までの距離よりも遠くなるように配列する。言い換えれば、辺Ｃｓ１までの距離が最も小さい第１列目ＬＮ１には、相対的に平面積が小さい電極パッドＰＤ１を配列する。また、電極パッドＰＤ１よりも平面積が大きい電極パッドＰＤ２および電極パッドＰＤ３は、辺Ｃｓ１までの距離が第１列目ＬＮ１よりも大きい第２列目ＬＮ２および第３列目ＬＮ３にそれぞれ配列する。
本実施の形態によれば、相対的に大きな力ＦＲＣが印加される半導体チップＣＨＰ１の周縁部の近傍には、平面積が小さい電極パッドＰＤ１が形成されているので、力ＦＲＣによる電極パッドＰＤ１の変形量を低減できる。この結果、電極パッドＰＤ１の変形によるクラックＣＬＫ（図１３参照）の発生を抑制できる。また、平面積が大きい電極パッドＰＤ２および電極パッドＰＤ３は、電極パッドＰＤ１よりも周縁部から離れた位置に形成されているので、印加される力ＦＲＣが小さい。この結果、電極パッドＰＤ２および電極パッドＰＤ３のうちのいずれかの変形によるクラックＣＬＫ（図１３参照）の発生を抑制できる。
つまり、本実施の形態によれば、保護膜ＰＶＬにクラックＣＬＫが発生することを抑制できるので、半導体チップＣＨＰ１、および半導体チップＣＨＰ１を内蔵する半導体パッケージＰＫＧの信頼性を向上させることができる。
ところで、図３や図５に示すように、本実施の形態では、複数の電極パッドＰＤ１と半導体チップＣＨＰ１の辺Ｃｓ１との間に、シールリングＳＬＲが形成されている。シールリングＳＬＲは、上記したように、配線層ＤＬの導体パターンＣＢＰと同じ金属材料で形成される金属パターンなので、最上層の配線層ＤＬは、電極パッドＰＤと同じ金属材料、例えばアルミニウムを主成分とする金属材料で形成されている。
しかし、本願発明者の検討によれば、シールリングＳＬＲの場合、金属パターンの全体が保護膜ＰＶＬに覆われており、露出していない。この場合、シールリングＳＬＲに対しては、図１２に示すような力ＦＲＣが作用し難い。このため、シールリングＳＬＲには、電極パッドＰＤに生じるような変形は生じ難い。この結果、シールリングＳＬＲの周辺ではクラックＣＬＫ（図１３参照）は発生し難い。
また、上記したように、本実施の形態では、図３に示す第１列目に配列される電極パッドＰＤ１のそれぞれは、半導体チップＣＨＰ１に形成された回路を電気的に検査する際に検査用端子であるプローブ針ＰＣＴ（図８参照）を接触させる、検査用パッドである。このため、電極パッドＰＤ１の平面サイズに対しては、上記したようなワイヤボンディングを安定的に行うための制約を考慮しなくて良い。したがって、図３に示すように、複数の電極パッドＰＤ１の平面積は、ワイヤ接続用のパッドである複数の電極パッドＰＤ２および複数の電極パッドＰＤ３の平面積よりも小さくすることができる。つまり、本実施の形態では、ワイヤ接続用のパッドよりも平面積が小さい検査用パッドを、半導体チップＣＨＰ１の周縁部に最も近い第１列目ＬＮ１に配列している。このため、本実施の形態の場合、ワイヤ接続用のパッドを第１列目ＬＮ１に配列する場合と比較して、図１３に示すようなクラックＣＬＫの発生を抑制し易い。
ただし、複数の電極パッドＰＤ１のそれぞれが検査用パッドである場合には、ワイヤ接続用のパッドと検査用パッドとを電気的に接続する必要がある。このため、本実施の形態では、図３に点線を付して示すように、複数の電極パッドＰＤ１は、複数の電極パッドＰＤ２および複数の電極パッドＰＤ３のうちのいずれかと、それぞれ電気的に接続されている。
図３に示す例では、複数の電極パッドＰＤ１には、複数の電極パッドＰＤ２と電気的に接続される複数の電極パッドＰＤ１ａと、複数の電極パッドＰＤ３と電気的に接続される複数の電極パッドＰＤ１ｂと、が含まれる。複数の電極パッドＰＤ３は、複数の配線ＷＲ１を介して複数の電極パッドＰＤ１ｂとそれぞれ電気的に接続されている。また、複数の電極パッドＰＤ２は、複数の配線ＷＲ２を介して複数の電極パッドＰＤ１ａとそれぞれ電気的に接続されている。また、配線ＷＲ１のそれぞれは、複数の電極パッドＰＤ２の間に形成されている。
図３では、電極パッドＰＤ２と電極パッドＰＤ１ａの間に配線ＷＲ１よりも短い配線ＷＲ２を介在させる実施態様を示している。しかし、第１列目ＬＮ１と第２列目ＬＮ２は互いに隣り合う。したがって、図３に対する変形例として、電極パッドＰＤ２と電極パッドＰＤ１ａの間に配線ＷＲ２を設けず、電極パッドＰＤ２と電極パッドＰＤ１ａとを直接、接続することもできる。
一方、第１列目ＬＮ１と第３列目ＬＮ３の間には、第２列目ＬＮ２の複数の電極パッドＰＤ２が存在する。したがって、電極パッドＰＤ３と電極パッドＰＤ１ｂを電気的に接続するためには、電極パッドＰＤ３と電極パッドＰＤ１ｂの間に配線ＷＲ１を介在させることが好ましい。配線ＷＲ１の配線幅は、電極パッドＰＤ１、電極パッドＰＤ２、および電極パッドＰＤ３のそれぞれの一辺の長さよりも小さくできる。したがって、配線ＷＲ１を設けることによる電極パッドＰＤの配置可能スペースの減少を抑制できる。
また、図３に示す例では、第１列目ＬＮ１において、電極パッドＰＤ３に接続される電極パッドＰＤ１ｂと、電極パッドＰＤ２に接続される電極パッドＰＤ１ａが交互に配置されている。図３に示すような配列方法の場合、電極パッドＰＤ３の周縁部のうちの配線ＷＲ１が接続される部分と、電極パッドＰＤ１ｂのうちの配線ＷＲ１が接続される部分とが対向するように配置できる。これにより、配線ＷＲ１を直線的に延在させることができるので、配線ＷＲ１の長さを短くできる。
また、図３では、半導体チップＣＨＰ１の上面ＣＰｔの周縁部を構成する四辺のうち、辺Ｃｓ１に沿って配列される電極パッド群を代表的に取り上げて説明したが、図２に示す辺Ｃｓ２、辺Ｃｓ３、および辺Ｃｓ４の各辺に沿った電極パッド群について、それぞれ図３と同様のレイアウトで配置することができる。
また、本実施の形態では、図１４に示すように、第２列目ＬＮ２に配列される複数の電極パッドＰＤ２のうち、配列の端部に形成された電極パッド（配列端部パッド）ＰＤ２ｅは、他の電極パッドＰＤ２とは異なる形状になっている。図１４は、図２のＢ部の拡大平面図である。また、図１５は、図１４に示す電極パッドのうち、第２列目の配列の端部に形成された電極パッドをさらに拡大した拡大平面図である。なお、図１５は平面図であるが、後述する部分ＰＴ１と部分ＰＴ２の区分けを判りやすくしめすため、部分ＰＴ１と部分ＰＴ２のそれぞれに、異なるハッチングを付している。
図１５に示すように、半導体チップＣＨＰ１の辺Ｃｓ１に沿って配列される複数の電極パッドＰＤ２のうち、配列の端部に形成された電極パッドＰＤ２ｅは、平面視において、辺Ｃｓ１に沿う辺（パッド端辺）Ｐｓ１を含む部分ＰＴ１を有している。また、電極パッドＰＤ２ｅは、平面視において、辺Ｃｓ１に対して傾斜する辺（傾斜辺、パッド端辺）ＰｓＴを有し、かつ、部分ＰＴ１と一体に形成される部分ＰＴ２を有している。図１５に示す例では、平面視において、部分ＰＴ１は四角形（詳しくは長方形）を成し、部分ＰＴ２は台形を成す。
図１５に示す電極パッドＰＤ２ｅは、以下のようにも表現することができる。すなわち、半導体チップＣＨＰ１の辺Ｃｓ１に沿って配列される複数の電極パッドＰＤ２のうち、配列の端部に形成された電極パッドＰＤ２ｅは、平面視において、辺Ｃｓ１に沿った辺（パッド端辺）Ｐｓ１を有している。また、電極パッドＰＤ２ｅは、平面視において、辺Ｐｓ１と交差する辺（パッド端辺）Ｐｓ２を有している。また、電極パッドＰＤ２ｅは、平面視において、辺Ｐｓ１と交差し、かつ、辺Ｐｓ２と対向し、かつ、半導体チップＣＨＰ１の辺Ｃｓ２（図１４参照）に沿った辺（パッド端辺）Ｐｓ３を有している。また、電極パッドＰＤ２ｅは、平面視において、辺Ｐｓ２と交差し、かつ、辺Ｐｓ１と対向する辺（パッド端辺）Ｐｓ４を有している。また、電極パッドＰＤ２ｅは、平面視において、辺Ｐｓ３および辺Ｐｓ４と交差する辺（傾斜辺、パッド端辺）ＰｓＴを有している。また、辺Ｐｓ３、辺Ｐｓ４および辺ＰｓＴの長さは、辺Ｐｓ１の長さよりも短い。
図１５に示す電極パッドＰＤ２ｅは、以下のようにも表現することができる。すなわち、半導体チップＣＨＰ１の辺Ｃｓ１に沿って配列される複数の電極パッドＰＤ２のうち、配列の端部に形成された電極パッドＰＤ２ｅは、平面視において、四角形の四つの角部のうちの一部が面取りされた形状を成す。
図６および図７を用いて説明したように、ワイヤボンディング工程において、幅広部ＢＷ１の直径ＤＭ１が３０μｍ以上であるワイヤＢＷを安定的に接続するためには、幅広部ＢＷ１の周囲に、１０μｍ以上のクリアランスがあることが好ましい。したがって、図７に示すように、保護膜ＰＶＬの開口部ＰＶｋの平面形状が正方形である場合には、開口部ＰＶｋの一辺の長さは５０μｍ以上であることが好ましい。しかし、図７に示すように、ワイヤＢＷの幅広部ＢＷ１は、平面視において円形を成す。したがって、開口部ＰＶｋの開口形状は、四角形には限定されず、幅広部ＢＷ１の周囲に、１０μｍ以上のクリアランスを確保可能な範囲であれば、図１５に示すように開口部ＰＶｋの開口形状が、四角形の角部の一部を面取りした形状になっていても良い。
ここで、平面視において、電極パッドＰＤの周縁部は、保護膜ＰＶＬに覆われていることが好ましい。したがって、電極パッドＰＤの周縁部が保護膜ＰＶＬに覆われ、かつ、電極パッドＰＤの平面積を最小化するためには、電極パッドＰＤの平面形状は、開口部ＰＶｋの開口形状に対して相似形とすることが好ましい。したがって、図１５に示すように開口部ＰＶｋの開口形状が、四角形の角部の一部を面取りした形状になっていれば、電極パッドＰＤの平面形状も、開口形状に倣って四角形の角部の一部を面取りした形状にできる。すなわち、上記したように電極パッドＰＤ２ｅの平面形状は、傾斜辺である辺ＰｓＴを有する形状であっても良い。
図１５に示すように電極パッドＰＤ２ｅが、平面視において、四角形の四つの角部のうちの一部が面取りされた形状を成す場合、四角形の場合よりも平面積が小さくなる。したがって、電極パッドＰＤ２ｅの周辺において、図１３に示すクラックＣＬＫが発生することを抑制できる。図１０および図１１を用いて説明したように、半導体チップの角部ＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４のそれぞれには、特に大きい力ＦＲＣが加わる。つまり、図１４に示す角部ＣＣ１の近傍に配置される電極パッドＰＤ２ｅは、複数の電極パッドＰＤのうち、力ＦＲＣによる変形が発生し易い場所である。そこで、電極パッドＰＤ２ｅの平面積を低減することにより、電極パッドＰＤ２ｅの変形を抑制できる。
また、図１５に示すように電極パッドＰＤ２ｅが、平面視において、四角形の四つの角部のうちの一部が面取りされた形状を成す場合、四角形の場合よりも電極パッドＰＤの配列数を増加させることができる。
図１４に示すように、本実施の形態では、半導体チップＣＨＰ１の辺Ｃｓ１に沿って配列される電極パッド群と同様に、半導体チップＣＨＰ１の辺Ｃｓ２に沿って電極パッド群が形成されている。この場合、辺Ｃｓ１に沿って配列された電極パッドＰＤ２ｅと、辺Ｃｓ２に沿って配列された電極パッドＰＤ２ｅが接触してしまう懸念がある。上記したように複数の電極パッドＰＤ２の間には、配線ＷＲ１（図３参照）が配置されるので、複数の電極パッドＰＤ２の配置間隔は、複数の電極パッドＰＤ３の配置間隔よりも大きくなる。このため、辺Ｃｓ１に沿って配列された電極パッドＰＤ２ｅと、辺Ｃｓ２に沿って配列された電極パッドＰＤ２ｅとが接触し易い。
隣り合う電極パッドＰＤ２ｅ同士の接触を防ぐためには、電極パッドＰＤ２の数を減らす方法も考えられる。例えば、図１４に示す例では、辺Ｃｓ１に沿って配列された電極パッド（配列端部パッド）ＰＤ３ｅと、辺Ｃｓ２に沿って配列された電極パッドＰＤ３ｅが接触することを防止するため、辺Ｃｓ２に沿って配列された電極パッドＰＤ３の数を減らしている。
しかし、本実施の形態のように、隣り合って配置される電極パッドＰＤ２ｅの傾斜辺である辺ＰｓＴ同士が互いに対向するように配置すれば、電極パッドＰＤ２の数を減らす事無く、かつ、隣り合って配置される電極パッドＰＤ２ｅ同士が接触することを防止できる。
なお、単に電極パッドＰＤの配置数を増加させる観点からは、図１４に示すシールリングＳＬＲと電極パッドＰＤ２ｅの間に、別の電極パッドＰＤを配置することも考えられる。しかし、上記したように、半導体チップの角部ＣＣ１の近傍には、特に大きい力ＦＲＣ（図１０参照）が加わる。したがって、力ＦＲＣによる電極パッドＰＤの変形を抑制する観点からは、角部ＣＣ１から一定距離には、電極パッドＰＤは配置しないことが好ましい。
＜半導体チップ（半導体装置）の製造方法＞
次に、図２〜図５に示す半導体チップの製造方法について説明する。図１６は、図２〜図５に示す半導体チップの製造工程のフローの概要を示す説明図である。本実施の形態の半導体チップＣＨＰ１（図２参照）は、例えば、図１６に示すフローに沿って製造され、チップ搭載工程で、図１に示すダイパッドＤＰＤに搭載される。以下、図１６に示すフローに沿って、各工程を説明する。
（半導体素子形成工程）
まず、図１６に示す半導体素子形成工程では、図１７に示すように、半導体基板ＳＳの素子形成面である上面ＳＳｔに、複数の半導体素子Ｑ１を形成する。図１７は、図１６に示す半導体素子形成工程で半導体基板の素子形成面に複数の半導体素子を形成した状態を示す拡大断面図である。
本工程では、まず、半導体基板ＳＳを準備する。半導体基板ＳＳは、例えば、単結晶シリコンなどから成り、素子形成面である上面ＳＳｔを備えている。本工程で準備する半導体基板ＳＳは、平面形状が略円形の板状部材である。また、半導体基板ＳＳは、半導体チップＣＨＰ１に相当するデバイス領域ＤＶＣと、図１６に示すウエハ分割工程で切断されるスクライブ領域ＳＣＲと、を有している。図１７は、拡大断面図なので、デバイス領域ＤＶＣの一部とスクライブ領域ＳＣＲの一部をそれぞれ一個ずつ示している。しかし、半導体基板ＳＳには、複数のデバイス領域ＤＶＣと隣り合うデバイス領域ＤＶＣの間に設けられた複数のスクライブ領域ＳＣＲとが設けられている。図１６に示すウエハ分割工程で個片に分割される前の円形の板状部材は、ウエハ、あるいは半導体ウエハと呼ばれる。
また、図１７に示す例では、半導体基板ＳＳの上面ＳＳｔには、複数の半導体素子Ｑ１が形成された領域のそれぞれを電気的に分離する素子分離領域として、絶縁膜（フィールド絶縁膜）ＩＳＯが形成されている。なお、変形例としては、素子分離領域としての絶縁膜ＩＳＯを形成しない場合もある。
次に、半導体基板ＳＳの半導体素子Ｑ１が形成される領域に、不純物を添加して、ウェル領域（図示は省略）を形成する。次に、半導体基板ＳＳの上面ＳＳｔ（ウェル領域の表面）に、ゲート絶縁膜（符号による図示は省略）、およびゲート電極ＧＴを順に形成する。次に、ゲート電極ＧＴの側壁に、例えば、シリコン酸化膜、あるいは、シリコン酸化膜とシリコン窒化膜の積層膜などからなるサイドウォール絶縁膜（図示は省略）を形成する。
次に、絶縁膜ＩＳＯにより分離された複数のウェル領域のそれぞれに、ウェル領域の導電型とは反対の導電型の不純物をイオン注入することにより、半導体領域ＳＤＲを形成する。半導体領域ＳＤＲは、ウェル領域の導電型と反対の導電型を備える半導体層であって、ＭＯＳＦＥＴである半導体素子Ｑ１のソース領域、またはドレイン領域に相当する。
以上の各工程により、半導体基板ＳＳの上面ＳＳｔに、複数の半導体素子Ｑ１が形成される。なお、上記の説明では、半導体素子Ｑ１を形成する際の主要な工程について簡単に説明したが、本工程には、様々な変形例がある。
（配線層積層工程）
次に、図１６に示す配線層積層工程では、図１８に示すように、半導体基板ＳＳの素子形成面である上面ＳＳｔ上に、複数の配線層ＤＬを積層する。図１８は、図１７に示す半導体基板の素子形成面上に複数の配線層を積層した状態を示す拡大断面図である。
本工程では、絶縁層ＩＭＬを形成する工程、絶縁層ＩＭＬに開口部を形成する工程、開口部内に導体パターン（配線）ＣＢＰを埋め込む工程、および絶縁層ＩＭＬの上面を研磨して平坦化する工程、を繰り返し実施して複数の配線層ＤＬを積層する。
複数の配線層ＤＬを構成する絶縁層ＩＭＬは、例えば主として酸化珪素（ＳｉＯ２）から成る絶縁膜で構成される。絶縁層ＩＭＬは、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により形成することができる。
また、絶縁層ＩＭＬに形成され、導体パターンＣＢＰを埋め込むための開口部は、例えば、被加工部を露出させるレジストマスクで絶縁層ＩＭＬを覆った状態でエッチング等の化学的処理を施すことで形成することができる。なお、開口部をエッチング等の化学的処理により形成する場合、酸化珪素とは被エッチングレートが異なる膜（例えば窒化珪素膜）を絶縁性バリア膜として形成する場合がある、絶縁層ＩＭＬには、この絶縁性バリア膜が含まれる。
また、導体パターンＣＢＰは、メタルＣＶＤ法、スパッタリング法、またはメタルＣＶＤ法とスパッタリング法の組み合わせ等により形成することができる。配線層ＤＬを構成する複数の導体パターンＣＢＰは、主として銅（Ｃｕ）から成る。
ただし、複数の配線層ＤＬのうち、半導体基板ＳＳに密着する最下層の配線層ＤＬに形成された導体パターンＣＢＰは、例えばタングステン（Ｗ）から成る。最下層に形成された複数の導体パターンＣＢＰは、プラグ、あるいはコンタクトと呼ばれ、図１７を用いて説明したゲート電極ＧＴ、ソース領域、あるいはドレイン領域に接続される。
また、各導体パターンＣＢＰと絶縁層ＩＭＬの間には、例えば、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜あるいはこれらの積層膜などからなる膜厚約１０ｎｍ程度のバリア導体膜（図示は省略）が形成される。バリア導体膜は、導体パターンの主成分である銅の拡散を防止ないしは抑制する機能などを有している。
デバイス領域ＤＶＣの周縁部に形成されるシールリングＳＬＲは、導体パターンＣＢＰを形成する際に、一緒に形成される。このため、シールリングＳＬＲを構成する金属材料は、導体パターンＣＢＰの構成材料と同じである。
また、絶縁層ＩＭＬの上面を研磨して平坦化する工程では、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により研磨することができる。
なお、上記した配線層ＤＬの形成順序は一例であり、種々の変形例がある。例えば、先に導体パターンＣＢＰを形成した後、導体パターンＣＢＰを覆うように絶縁層ＩＭＬを形成し、研磨処理によって、導体パターンＣＢＰを露出させる方法もある。
（電極パッド形成工程）
次に、図１６に示す電極パッド形成工程では、図１９に示すように、複数の配線層ＤＬのうちの最上層に、複数の電極パッドＰＤを含む配線層ＤＬを形成する。図１９は、図１８に示す配線層の最上層に複数の電極パッドを形成した状態を示す拡大断面図である。
本工程では、まず、最上層の絶縁層ＩＭＬを形成した後、下層の導体パターンＣＢＰの一部を露出させるように開口部を形成する。絶縁層ＩＭＬは例えば、プラズマＣＶＤ法により形成される。また、開口部は、例えば、レジストマスクを用いたエッチング処理により形成される。
次に、最上層の絶縁層ＩＭＬ上に複数の電極パッドＰＤを形成し、上記開口部内に露出する導体パターンＣＢＰを介して複数の電極パッドＰＤと半導体素子Ｑ１とを電気的に接続する。
本工程では、図５〜図１５を用いて説明した複数の電極パッドＰＤ１、複数の電極パッドＰＤ２、および複数の電極パッドＰＤ３をそれぞれ形成する。重複する説明は省略するが、上記した＜半導体チップの平面サイズの小型化の検討＞のセクションで説明した電極パッドＰＤの面積、形状、およびレイアウトに従って、電極パッドＰＤをパターニングする。
なお、本工程の段階では、まだウエハを分割する前なので、例えば図２に示す半導体チップＣＨＰ１の周縁部を構成する辺Ｃｓ１、辺Ｃｓ２、辺Ｃｓ３、および辺Ｃｓ４は形成されていない。しかし、図１９に示すようにシールリングＳＬＲの外周側には、デバイス領域ＤＶＣとスクライブ領域ＳＣＲの境界線（仮想線）がある。したがって、図２に示す辺Ｃｓ１、辺Ｃｓ２、辺Ｃｓ３、および辺Ｃｓ４を、図１９に示すデバイス領域ＤＶＣの周縁部を構成する辺（チップ端辺）であると定義すれば、上記した電極パッドＰＤの面積、形状、およびレイアウトに係る説明をそのまま適用できる。
電極パッドＰＤは、例えば以下の方法によりパターニングすることができる。まず、最上層の絶縁層ＩＭＬ上に、絶縁層ＩＭＬを覆うようにアルミニウム膜を形成する。アルミニウム膜を形成する方法としては、例えばスパッタリング法を例示できる。この時、絶縁層ＩＭＬに形成された開口部内にもアルミニウム膜が埋め込まれる。
次に、アルミニウム膜を覆うように図示しないレジスト膜を形成した後、フォトリソグラフィ技術によってレジスト膜に開口部を形成する。これにより、電極パターンＰＤ以外の部分がレジスト膜から露出する。
次に、エッチング処理を施して、アルミニウム膜のうち、レジスト膜から露出する部分を除去する。これにより、例えば図２に示すようにパターニングされた複数の電極パッドＰＤを形成することができる。また、複数の電極パッドＰＤが形成された領域を囲むシールリングＳＬＲの最上層にも、アルミニウムの導体パターンが形成される。
（保護膜形成工程）
次に、図１６に示す保護膜形成工程では、図２０に示すように、最上層の配線層ＤＬを覆うように、保護膜ＰＶＬを形成する。図２０は、図１９に示す最上層の配線層を覆うように、保護膜を形成した状態を示す拡大断面図である。
本工程では、例えば、酸化珪素または窒化珪素から成る保護膜ＰＶＬを形成する。保護膜ＰＶＬは、例えば、プラズマＣＶＤ法により形成することができる。図２０に示すように、保護膜ＰＶＬは、最上層の配線層ＤＬと対向する下面ＰＶｂおよび下面ＰＶｂの反対側の上面ＰＶｔを有している。なお、保護膜ＰＶＬは、複数の膜の積層体として形成する場合もある。この場合は、最下層の膜の下面が下面ＰＶｂに相当し、最上層の膜の上面が上面ＰＶｔに相当する。
保護膜ＰＶＬの下面ＰＶｂは、最上層の絶縁層ＩＭＬ、複数の電極パッドＰＤ、およびデバイス領域ＤＶＣの周縁部に配置されたシールリングＳＬＲのそれぞれと密着する。また、保護膜ＰＶＬの上面ＰＶｔは、複数の電極パッドＰＤやシールリングＳＬＲの形状に倣った凹凸面になっている。
（開口部形成工程）
次に、図１６に示す開口部形成工程では、図２１に示すように、保護膜ＰＶＬに複数の開口部ＰＶｋを形成して、複数の電極パッドＰＤのそれぞれ一部分を露出させる。図２１は、図２０に示す保護膜に複数の開口部を形成した状態を示す拡大断面図である。
本工程では、保護膜ＰＶＬを覆うように図示しないレジスト膜を形成した後、フォトリソグラフィ技術によってレジスト膜に開口部を形成する。これにより、保護膜ＰＶＬのうち、開口部ＰＶｋを形成する部分がレジスト膜から露出する。
次に、エッチング処理を施して、保護膜ＰＶＬのうち、レジスト膜から露出する部分を除去する。これにより、例えば図３や図１４に示すようにパターニングされた複数の開口部ＰＶｋを形成することができる。
また、本工程では、複数の電極パッドＰＤは、平面視における周縁部が保護膜ＰＶＬに覆われている。言い換えれば、電極パッドＰＤの周縁部は、開口部ＰＶｋの輪郭よりも外側に位置している。これにより、複数の電極パッドＰＤを保護膜ＰＶＬにより保護することができる。
（テスト工程）
次に、図１６に示すテスト工程では、デバイス領域ＤＶＣ（図２１参照）に形成された回路に対して、電気的な検査を行う。
本工程では、図８および図９を用いて説明したように、電極パッドＰＤに電気的検査用の端子であるプローブ針ＰＣＴを接触させて、半導体基板上に形成された集積回路が正しく形成されているかどうかを電気的に検査する。
本実施の形態では、デバイス領域の周縁部に最も近い、第１列目ＬＮ１（図３参照）に配置された電極パッドＰＤ１（図３参照）が、検査用パッドである。したがって、図８に示すように、プローブ針ＰＣＴの先端部分を電極パッドＰＤ１に接触させる。また、プローブ針ＰＣＴと電極パッドＰＤ１を安定的に接触させるため、図８に矢印を付して模式的に示すように、プローブ針ＰＣＴを電極パッドＰＤ１の露出面に沿って動作（スクライブ動作と呼ぶ）させて、プローブ針ＰＣＴの先端部分を電極パッドＰＤ１に食い込ませる。
このスクライブ動作により、電極パッドＰＤ１の露出面には、例えば図９に示すような針痕ＣＴＨが形成される。本実施の形態では、電極パッドＰＤ１にはワイヤは接続されないので、電極パッドＰＤ１の平面サイズは、小さくすることができる。すなわち、プローブ針ＰＣＴに上記したスクライブ動作をさせる際に、保護膜ＰＶＬとプローブ針ＰＣＴが接触しない範囲であれば、開口部ＰＶｋの開口面積を低減できる。また、開口部ＰＶｋの開口面積を低減することで、電極パッドＰＤ１の平面サイズも低減できる。
そして、電極パッドＰＤ１の平面サイズを低減することにより、電極パッドＰＤ１の変形によるクラックＣＬＫ（図１３参照）の発生を抑制できる。
（ウエハ分割工程）
次に、図１６に示すウエハ分割工程では、図２１に示すスクライブ領域ＳＣＲに沿ってウエハ（半導体基板ＳＳ上に配線部ＳＤＬおよび保護膜ＰＶＬが形成された組立体）を切断し、デバイス領域ＤＶＣ毎に分割する。
本工程では、例えば、図示しないダイシングブレードとよばれる回転方式の切削加工治具によってスクライブ領域ＳＣＲを切削し、除去することで切断する。なお、スクライブ領域ＳＣＲの切断方法には種々の変形例がある。例えば、レーザ光を照射してスクライブ領域ＳＣＲの部材を溶断する方法もある。また例えば、レーザ光を照射する方式と、ダイシングブレードを用いる方式を組み合わせる場合もある。
＜半導体パッケージ（半導体装置）の製造方法＞
次に、図１に示す半導体パッケージＰＫＧの製造方法について簡単に説明する。上記したウエハ分割工程でスクライブ領域ＳＣＲが切断されると、図２〜図５に示す半導体チップＣＨＰ１が得られる。
半導体チップＣＨＰ１は、図１に示すダイパッドＤＰＤに搭載され（図１６に示すチップ搭載工程）、その後、複数のワイヤＢＷが図２に示す複数の電極パッドＰＤ２および電極パッドＰＤ３にそれぞれ接続される（ワイヤボンディング工程）。また、ワイヤボンディング工程の後、図１に示す半導体チップＣＨＰ１および複数のワイヤＢＷを封止する樹脂体ＲＧＮを形成する（封止工程）。また、図１に示す例では、封止工程の後、複数のリードＬＤを成形する工程を行って、図１に示す半導体パッケージＰＫＧが得られる。
＜変形例＞
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
（変形例１）
例えば、上記実施の形態では、図２に示す半導体チップＣＨＰ１の上面ＣＰｔの周縁部を構成する四辺のうち、辺Ｃｓ２、辺Ｃｓ３、および辺Ｃｓ４の各辺に沿った電極パッド群について、それぞれ図３と同様のレイアウトで配置する実施態様について説明した。しかし、図２２に示す半導体チップＣＨＰ２のように、上面ＣＰｔの周縁部を構成する四辺のうちの一部（図２２では辺Ｃｓ１のみ）について、図３と同様のレイアウトで配置しても良い。図２２は、図２に対する変形例を示す平面図である。
図２２に示す半導体チップＣＨＰ２は、上面ＣＰｔの周縁部を構成する四辺のうち、辺Ｃｓ２、辺Ｃｓ３、および辺Ｃｓ４の各辺に沿って配列される各電極パッド群では、複数の電極パッドＰＤがそれぞれ一列で配列されている。その他の点は、上記実施の形態で説明した半導体チップＣＨＰ１と同様である。
半導体チップＣＨＰ２には複数の回路が形成されており、回路の種類によって必要な電極の数も異なる。したがって、回路のレイアウトによっては、半導体チップＣＨＰ２のように四辺のうちの一辺（図２２では辺Ｃｓ１）に沿って配列する電極パッドＰＤの数が他の辺よりも極端に多くなる場合がある。
この場合、電極パッドＰＤの数が多い辺Ｃｓ１に配列される電極パッド群について、上記実施の形態で説明したレイアウトを適用することで、半導体チップＣＨＰ２の平面サイズを小型化できる。また、半導体チップＣＨＰ２の周縁部の近傍に、平面積が小さい電極パッドＰＤ１を形成すれば、半導体チップＣＨＰ２を組み込んだ半導体パッケージの温度変化に起因する電極パッドＰＤ１の変形量を低減できる。この結果、電極パッドＰＤ１の変形によるクラックＣＬＫ（図１３参照）の発生を抑制できる。
（変形例２）
また、上記実施の形態では、図１４および図１５に示す配列の端部に形成された電極パッドＰＤ２ｅ以外の複数の電極パッドＰＤのそれぞれは、平面視において四角形の形状とする実施態様について説明した。しかし、図２３および図２４に示す半導体チップＣＨＰ３のように、複数の電極パッドＰＤ２、ＰＤ３のそれぞれについて、平面視において、四角形の四つの角部のうちの一部が面取りされた形状にすることができる。
図２３は、図３に対する変形例を示す拡大平面図である。また、図２４は図２３に示す電極パッドのうちの一部をさらに拡大した拡大平面図である。なお、図２４は平面図であるが、後述する部分ＰＴ１と部分ＰＴ２の区分けを判りやすくしめすため、部分ＰＴ１と部分ＰＴ２のそれぞれに、異なるハッチングを付している。
図２３および図２４に示す半導体チップＣＨＰ３は、複数の電極パッドＰＤのうち、電極パッドＰＤ２および電極パッドＰＤ３の平面形状および開口部ＰＶｋの開口形状が図３に示す半導体チップＣＨＰ１と異なる。その他の点は、上記実施の形態で説明した半導体チップＣＨＰ１と同様である。
図２４に示すように、半導体チップＣＨＰ３の辺Ｃｓ１に沿って配列される複数の電極パッドＰＤ２および複数の電極パッドＰＤ３のそれぞれは、平面視において、辺Ｃｓ１に沿う辺（パッド端辺）Ｐｓ１を含む部分ＰＴ１を有している。また、電極パッドＰＤ２および電極パッドＰＤ３は、平面視において、辺Ｃｓ１に対して傾斜する複数の辺（傾斜辺、パッド端辺）ＰｓＴを有し、かつ、部分ＰＴ１と一体に形成される部分ＰＴ２を有している。図２４に示す例では、平面視において、部分ＰＴ１は四角形（詳しくは長方形）を成し、部分ＰＴ２は台形を成す。
図２４に示す電極パッドＰＤ２および電極パッドＰＤ３は、以下のようにも表現することができる。すなわち、半導体チップＣＨＰ３の辺Ｃｓ１に沿って配列される複数の電極パッドＰＤ２および複数の電極パッドＰＤ３のそれぞれは、平面視において、辺Ｃｓ１に沿った辺（パッド端辺）Ｐｓ１を有している。また、電極パッドＰＤ２および電極パッドＰＤ３は、平面視において、辺Ｐｓ１と交差する辺（パッド端辺）Ｐｓ２を有している。また、電極パッドＰＤ２および電極パッドＰＤ３は、平面視において、辺Ｐｓ１と交差し、かつ、辺Ｐｓ２と対向し、かつ、半導体チップＣＨＰ３の辺Ｃｓ２（図１４参照）に沿った辺（パッド端辺）Ｐｓ３を有している。また、電極パッドＰＤ２および電極パッドＰＤ３は、平面視において、辺Ｐｓ２と交差し、かつ、辺Ｐｓ１に対して傾斜する辺（パッド端辺）ＰｓＴを有している。また、電極パッドＰＤ２および電極パッドＰＤ３は、平面視において、辺Ｐｓ３と交差し、かつ、辺Ｐｓ１に対して傾斜する辺（パッド端辺）ＰｓＴを有している。また、複数の辺ＰｓＴのそれぞれの長さは、辺Ｐｓ１の長さよりも短い。
また、図２４に示す複数の電極パッドＰＤ２および複数の電極パッドＰＤ３のそれぞれは、以下のようにも表現することができる。すなわち、半導体チップＣＨＰ３の辺Ｃｓ１に沿って配列される複数の電極パッドＰＤ２および複数の電極パッドＰＤ３のそれぞれは、平面視において、四角形の四つの角部のうちの複数箇所（図２４では２箇所）が面取りされた形状を成す。
また半導体チップＣＨＰ３では、電極パッドＰＤ２の傾斜辺である辺ＰｓＴと電極パッドＰＤ３の傾斜辺である辺ＰｓＴとが、互いに対向するように形成されている。このため、図２３に示すように、平面視において第２列目ＬＮ２の一部と第３列目ＬＮ３の一部が重なっている。つまり、本変形例によれば、図３に示す半導体チップＣＨＰ１よりもさらに電極パッドＰＤの配置スペースを低減することができる。
（変形例３）
また、上記実施の形態では、複数の電極パッドＰＤを半導体チップＣＨＰ１の周縁部の各辺に沿ってそれぞれ３列で配置する実施態様を説明した。しかし、電極パッドＰＤの配列数には種々の変形例がある。例えば、図２５に示す半導体チップＣＨＰ４の場合、辺Ｃｓ１に沿って４列で電極パッドＰＤが配置されている。
図２５は、図３に対する他の変形例を示す拡大平面図である。また、図２６は、図２５に示す電極パッドの配列の端部に形成された電極パッドを拡大した拡大平面図である。また、図２７は、図２６に対する変形例を示す拡大平面図である。なお、図２７は平面図であるが、後述する部分ＰＴ１と部分ＰＴ２の区分けを判りやすくしめすため、部分ＰＴ１と部分ＰＴ２のそれぞれに、異なるハッチングを付している。
図２５に示す半導体チップＣＨＰ４が有する複数の電極パッドＰＤには、平面視において、第３列目ＬＮ３よりも辺Ｃｓ１までの距離が遠い第４列目ＬＮ４に形成される複数の電極パッド（第４列目電極パッド）ＰＤ４が含まれる。
また、図２５に示すように複数の電極パッドＰＤ１のそれぞれの面積は、複数の電極パッドＰＤ４のそれぞれの面積よりも小さい。つまり、半導体チップＣＨＰ４の周縁部の近傍に、相対的に平面積が小さい電極パッドＰＤ１が形成されている。このため、半導体チップＣＨＰ４を組み込んだ半導体パッケージの温度変化に起因する電極パッドＰＤ１の変形量を低減できる。この結果、電極パッドＰＤ１の変形によるクラックＣＬＫ（図１３参照）の発生を抑制できる。
また、図２５に示す例では、複数の電極パッドＰＤのうち、第１列目に配列される複数の電極パッドＰＤ１のそれぞれは、上記実施の形態で説明したテスト工程でプローブ針ＰＣＴ（図８参照）を接触させる検査用パッドである。一方、複数の電極パッドＰＤ２、ＰＤ３、ＰＤ４のそれぞれは、上記した＜半導体パッケージ（半導体装置）の製造方法＞のセクションで説明したワイヤボンディング工程で、ワイヤＢＷ（図６参照）を接続する、ワイヤ接続用のパッドである。
したがって、複数の電極パッドＰＤ１には、配線ＷＲ１を介して電極パッドＰＤ３と電気的に接続される電極パッドＰＤ１ｂと、配線ＷＲ２を介して電極パッドＰＤ２と電気的に接続される電極パッドＰＤ１ａと、配線ＷＲ３を介して電極パッドＰＤ４と電気的に接続される電極パッドＰＤ１ｃと、が含まれる。
また、複数の電極パッドＰＤ４と複数の電極パッドＰＤ１ｃを電気的に接続する配線ＷＲ３は、隣り合う電極パッドＰＤ３の間、および隣り合う電極パッドＰＤ２の間に形成されている。このため配線ＷＲ３を直線的に形成することができる。
また、図２６に示すように、各電極パッド群の配列の端部では、電極パッドＰＤの配列数を増やすため、配線ＷＲ３に屈曲部を形成し、電極パッドＰＤの配列に応じて引き回すこともできる。
また、図２６に示す例では、各配列の端部に配置されている電極パッドＰＤ２ｅ、ＰＤ３ｅ、ＰＤ４ｅのそれぞれは平面視において四角形を成す。しかし、図２７に示す半導体チップＣＨＰ５では、端部に配列されている電極パッドＰＤ２ｅおよび電極パッドＰＤ３ｅは、平面視において、四角形の四つの角部のうちの一部が面取りされた形状にすることができる。
図２７に示すように、半導体チップＣＨＰ５の辺Ｃｓ１に沿って配列される複数の電極パッドＰＤ２の配列の端部、および辺Ｃｓ２に沿って配列される複数の電極パッドＰＤ２の配列の端部には、電極パッドＰＤ２ｅがそれぞれ形成されている。電極パッドＰＤ２ｅは、平面視において、辺Ｃｓ１または辺Ｃｓ２に沿う辺Ｐｓ１を含む部分ＰＴ１を有している。また、電極パッドＰＤ２ｅは、平面視において、辺Ｃｓ１または辺Ｃｓ２に対して傾斜する辺ＰｓＴを有し、かつ、部分ＰＴ１と一体に形成される部分ＰＴ２を有している。図２７に示す例では、平面視において、部分ＰＴ１は四角形（詳しくは長方形）を成し、部分ＰＴ２は台形を成す。
また、半導体チップＣＨＰ５の辺Ｃｓ１に沿って配列される複数の電極パッドＰＤ３の配列の端部、および辺Ｃｓ２に沿って配列される複数の電極パッドＰＤ３の配列の端部には、電極パッドＰＤ３ｅがそれぞれ形成されている。電極パッドＰＤ３ｅは、平面視において、辺Ｃｓ１または辺Ｃｓ２に沿う辺Ｐｓ１を含む部分ＰＴ１を有している。また、電極パッドＰＤ３ｅは、平面視において、辺Ｃｓ１または辺Ｃｓ２に対して傾斜する辺ＰｓＴを有し、かつ、部分ＰＴ１と一体に形成される部分ＰＴ２を有している。図２７に示す例では、平面視において、部分ＰＴ１は四角形（詳しくは長方形）を成し、部分ＰＴ２は台形を成す。
また、隣り合って配置される電極パッドＰＤ２ｅは、互いの傾斜辺である辺ＰｓＴが対向するように配置されている。また、隣り合って配置される電極パッドＰＤ３ｅは、互いの傾斜辺である辺ＰｓＴが対向するように配置されている。このため、上記実施の形態で、図１４および図１５を用いて説明したように、本変形例によれば、電極パッドＰＤ２および電極パッドＰＤ３の数を減らす事無く、かつ、隣り合って配置される電極パッドＰＤ２ｅ同士、あるいは電極パッドＰＤ３ｅ同士が接触することを防止できる。
なお、図２５および図２６に示す半導体チップＣＨＰ４、および図２７に示す半導体チップＣＨＰ５は上記した相違点を除き、上記実施の形態で説明した半導体チップＣＨＰ１と同様なので、重複する説明は省略する。
（変形例４）
また、上記実施の形態では、ワイヤ接続用の電極パッドＰＤと検査用の電極パッドＰＤとを一対一で対応させて電気的に接続させる実施態様について説明した。しかし、変形例としては、一つのワイヤ接続用の電極パッドＰＤに複数の検査用の電極パッドＰＤを接続する場合がある。また、複数のワイヤ接続用の電極パッドＰＤを電気的に接続し、これに一つの検査用の電極パッドＰＤを接続する場合もある。図２８および図２９は、図１４に対する変形例を示す拡大平面図である。
まず、図２８に示す半導体チップＣＨＰ６の第３列目ＬＮ３に形成される電極パッドＰＤには、信号電流が流れる電極パッド（信号用電極パッド）ＰＤＳＧが含まれている。電極パッドＰＤＳＧは、半導体チップＣＨＰ６に形成された回路に電気信号を入力する入力端子、上記回路から出力された電気信号を外部に出力する出力端子、あるいは入力および出力を行う入出力端子である。電気信号の入力や出力を行う電極パッドＰＤの場合、上記実施の形態で説明したテスト工程において、プローブ針ＰＣＴ（図８参照）と電極パッドＰＤの接触抵抗を低減した方が好ましい場合がある。
このため、図２８に示す変形例では、信号用の電極パッドＰＤＳＧには、複数の検査用の電極パッドＰＤ１が接続されている。詳しくは、一つの信号用の電極パッドＰＤに対して、複数の電極パッドＰＤ１が、複数の配線ＷＲ１を介して電気的に接続されている。本変形例によれば、テスト工程において、一つの信号用の電極パッドＰＤに接続される複数の電極パッドＰＤ１にプローブ針ＰＣＴを同時に接触させることができる。これにより、プローブ針ＰＣＴと信号用の電極パッドＰＤとを接続する伝送経路の抵抗を低減し、正しいテスト結果を得ることができる。
なお、図２８に示す例では、信号用の電極パッドＰＤＳＧを配列の端部に配置した例を示しているが、更なる変形例としては、配列の途中に信号用の電極パッドＰＤＳＧを形成しても良い。
また、図２９に示す半導体チップＣＨＰ７の第３列目ＬＮ３に形成される電極パッドＰＤには、電源電位または接地電位が供給され、かつ互いに電気的に接続される複数の電位供給用の電極パッド（電位供給用パッド）ＰＤＶＧが含まれている。半導体チップＣＨＰ７に形成された回路には、電極パッドＰＤＶＧを経由して、電源電位または接地電位（基準電位、ＧＮＤ電位）が供給される。
このように電源電位や設置電位を供給する電極パッドＰＤＶＧの場合、例えば、回路に供給される設置電位を強化する目的、あるいは入出力回路の電流供給能力を強化する目的などによって、同電位に接続される電極パッドＰＤが複数設けられる場合がある。一方、上記したテスト工程では、プローブ針ＰＣＴ（図８参照）と電極パッドＰＤの接触抵抗を考慮しなくても安定的にテストを行うことができる。
そこで、本変形例では、図２９に示すように、連結された複数の電位供給用の電極パッドＰＤＶＧには、共通する一つの検査用の電極パッドＰＤが接続されている。詳しくは、複数の電極パッドＰＤＶＧは、配線ＷＲ４を介して互いに電気的に接続されている。また、互いに接続される複数の電極パッドＰＤＶＧのうちの一つは、配線ＷＲ１を介して検査用の電極パッドＰＤ１と電気的に接続されている。
これにより、配線ＷＲ１を配置するためのスペースを省略することができる。この省略したスペースを、電極パッドＰＤの配置スペースとして活用すれば、例えば第２列目に配列される電極パッドＰＤ２の数を増加させることができる。
なお、図２９に示す例では、電位供給用の電極パッドＰＤＶＧを配列の端部に配置した例を示しているが、更なる変形例としては、配列の途中に電位供給用の複数の電極パッドＰＤＶＧを形成しても良い。
また、図２８に示す半導体チップＣＨＰ６、および図２９に示す半導体チップＣＨＰ７は上記した相違点を除き、上記実施の形態で説明した半導体チップＣＨＰ１と同様なので、重複する説明は省略する。
（変形例５）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
ＢＷ ワイヤ（導電性部材）
ＢＷ１ 幅広部（ボール部）
ＣＢＰ 導体パターン（配線）
ＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４ 角部
ＣＨＰ１、ＣＨＰ２、ＣＨＰ３、ＣＨＰ４、ＣＨＰ５、ＣＨＰ６、ＣＨＰ７、Ｈ１、Ｈ２ 半導体チップ（半導体装置）
ＣＬＫ クラック
ＣＰｂ 下面（裏面）
ＣＰｔ 上面（表面、主面）
Ｃｓ１、Ｃｓ２、Ｃｓ３、Ｃｓ４ 辺（チップ端辺）
ＣＴＨ 針痕
ＤＬ 配線層
ＤＭ１ 直径（幅）
ＤＰＤ ダイパッド（チップ搭載部）
ＤＶＣ デバイス領域
ＦＲＣ 力
ＧＴ ゲート電極
ＩＭＬ 絶縁層
ＩＳＯ 絶縁膜（フィールド絶縁膜）
ＫＳ１、ＫＳ２ 長さ
ＬＤ リード（外部端子）
ＬＮ１ 第１列目
ＬＮ２ 第２列目
ＬＮ３ 第３列目
ＬＮ４ 第４列目
ＰＣＴ プローブ針（テスト用端子）
ＰＤ 電極パッド
ＰＤ１、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ 電極パッド（第１列目電極パッド）
ＰＤ２ 電極パッド（第２列目電極パッド）
ＰＤ２ｅ 電極パッド（配列端部パッド）
ＰＤ３ 電極パッド（第３列目電極パッド）
ＰＤ３ｅ 電極パッド（配列端部パッド）
ＰＤ４ 電極パッド（第４列目電極パッド）
ＰＤ４ｅ 電極パッド（配列端部パッド）
ＰＤＳＧ 電極パッド（信号用電極パッド）
ＰＤＶＧ 電極パッド（電位供給用パッド）
ＰＫＧ 半導体パッケージ（半導体装置）
Ｐｓ１、Ｐｓ２、Ｐｓ３、Ｐｓ４ 辺（パッド端辺）
ＰｓＴ 辺（傾斜辺、パッド端辺）
ＰＴ１ 部分
ＰＴ２ 部分
ＰＶｂ 下面（面）
ＰＶｋ 開口部
ＰＶＬ 保護膜（パッシベーション膜、絶縁膜）
ＰＶｔ 上面（面）
Ｑ１ 半導体素子
ＲＧＮ 樹脂体（封止体）
ＳＣＲ スクライブ領域
ＳＤＬ 配線部
ＳＤＲ 半導体領域
ＳＬＲ シールリング（金属パターン）
ＳＳ 半導体基板
ＳＳｂ 下面（裏面）
ＳＳｔ 上面（半導体素子形成面）
ＴＣ テスト回路
ＷＲ１、ＷＲ２、ＷＲ３、ＷＲ４ 配線

Claims (15)

  1. 素子形成面を有する半導体基板と、
    前記半導体基板と対向する第１面、前記第１面の反対側の第２面、および前記第１面および前記第２面のうち、一方から他方までを厚さ方向に貫通する複数の開口部を有し、前記半導体基板の前記素子形成面を覆うように形成された第１絶縁膜と、
    前記第１絶縁膜と前記半導体基板の間に形成され、前記第１絶縁膜の前記複数の開口部と重なる位置において前記第１絶縁膜から露出する複数の電極パッドと、
    を備え、
    前記複数の電極パッドには、
    平面視において、前記第２面の周縁部の第１チップ端辺に沿って、第１列目に形成される複数の第１列目電極パッドと、
    平面視において、前記第１チップ端辺に沿って、前記第１列目よりも前記第１チップ端辺までの距離が遠い第２列目に形成される複数の第２列目電極パッドと、
    平面視において、前記第１チップ端辺に沿って、前記第２列目よりも前記第１チップ端辺までの距離が遠い第３列目に形成される複数の第３列目電極パッドと、
    が含まれ、
    前記複数の第１列目電極パッドのそれぞれの面積は、前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドのそれぞれの面積よりも小さい、半導体装置。
  2. 請求項１において、
    前記複数の第１列目電極パッドには、
    複数の第１配線を介して前記複数の第３列目電極パッドと電気的に接続される複数の第１電極パッドと、
    前記複数の第２列目電極パッドと電気的に接続される複数の第２電極パッドと、
    が含まれ、
    前記複数の第１配線のそれぞれは、前記複数の第２列目電極パッドの間に形成される、半導体装置。
  3. 請求項１において、
    前記複数の第１列目電極パッドは、前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドと電気的に接続され、
    前記複数の第１列目電極パッドのそれぞれは、前記半導体装置に形成された回路を電気的に検査する際に検査用端子を接触させる、検査用パッドであり、
    前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドのそれぞれは、ワイヤ接続用のパッドである、半導体装置。
  4. 請求項１において、
    平面視において、前記第１チップ端辺と前記複数の第１列目電極パッドの間には、前記第２面の周縁部に沿って延びる金属パターンが形成され、
    前記複数の第１列目電極パッド、前記複数の第２列目電極パッド、および前記複数の第３列目電極パッドのそれぞれは、前記金属パターンによって囲まれた領域に形成されている、半導体装置。
  5. 請求項１において、
    前記第２面は、前記第１チップ端辺と交差する第２チップ端辺を有し、
    前記複数の第２列目電極パッドのうち、配列の端部に形成された配列端部パッドは、
    平面視において、前記第２面の前記第１チップ端辺に沿う第１パッド端辺を含む第１部分と、
    平面視において、前記第１チップ端辺に対して傾斜する傾斜辺を有し、かつ、前記第１部分と一体に形成される第２部分と、
    を有する、半導体装置。
  6. 請求項１において、
    前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドのそれぞれは、
    平面視において、前記第２面の前記第１チップ端辺に沿う第１パッド端辺を含む第１部分と、
    平面視において、前記第１チップ端辺に対して傾斜する複数の傾斜辺を有し、かつ、前記第１部分と一体に形成される第２部分と、
    を有し、
    平面視において、前記複数の第２列目電極パッドの前記複数の傾斜辺と、前記複数の第３列目電極パッドの前記複数の傾斜辺が対向配置される、半導体装置。
  7. 請求項１において、
    前記複数の電極パッドには、
    平面視において、前記第１チップ端辺に沿って、前記第３列目よりも前記第１チップ端辺までの距離が遠い第４列目に形成される複数の第４列目電極パッドが含まれ、
    前記複数の第１列目電極パッドのそれぞれの面積は、前記複数の第４列目電極パッドのそれぞれの面積よりも小さい、半導体装置。
  8. 請求項７において、
    前記複数の第１列目電極パッドには、
    複数の第２配線を介して前記複数の第４列目電極パッドと電気的に接続される複数の第３電極パッドが含まれ、
    前記複数の第２配線のそれぞれは、前記複数の第２列目電極パッドの間、および前記複数の第３列目電極パッドの間に形成される、半導体装置。
  9. 請求項８において、
    前記第２面は、前記第１チップ端辺と交差する第２チップ端辺を有し、
    前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドのうち、それぞれの配列の端部に形成された複数の配列端部パッドのそれぞれは、
    平面視において、前記第２面の前記第１チップ端辺に沿う第１パッド端辺を含む第１部分と、
    平面視において、前記第１チップ端辺に対して傾斜する傾斜辺を有し、かつ、前記第１部分と一体に形成される第２部分と、
    を有する、半導体装置。
  10. 請求項１において、
    前記複数の第１列目電極パッドのそれぞれは、前記半導体装置に形成された回路を電気的に検査する際に検査用端子を接触させる、検査用パッドであり、
    前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドのそれぞれは、ワイヤ接続用のパッドであり、
    前記複数の第３列目電極パッドには、信号電流が流れる信号用電極パッドが含まれ、
    一つの前記信号用電極パッドに対して、複数の前記第１列目電極パッドが、複数の第１配線を介して電気的に接続される、半導体装置。
  11. 請求項１において、
    前記複数の第１列目電極パッドのそれぞれは、前記半導体装置に形成された回路を電気的に検査する際に検査用端子を接触させる、検査用パッドであり、
    前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドのそれぞれは、ワイヤ接続用のパッドであり、
    前記複数の第３列目電極パッドには、電源電位または接地電位が供給され、かつ互いに電気的に接続される複数の電位供給用パッドが含まれ、
    複数の前記第１列目電極パッドのうちの一つに対して、前記複数の電位供給用パッドが一つの第１配線を介して電気的に接続される、半導体装置。
  12. 請求項１において、
    前記複数の第１列目電極パッド、前記複数の第２列目電極パッド、および前記複数の第３列目電極パッドのそれぞれは、アルミニウムを主成分とする金属材料により形成される、半導体装置。
  13. 複数の電極パッドを有する半導体チップ、前記複数の電極パッドに接合される複数のワイヤ、および前記複数の電極パッドと前記複数のワイヤの接合部分を封止する樹脂体、を有する半導体装置であって、
    前記半導体チップは、
    素子形成面を有する半導体基板と、
    前記半導体基板と対向する第１面、前記第１面の反対側の第２面、および前記第１面および前記第２面のうち、一方から他方までを厚さ方向に貫通する複数の開口部を有し、前記半導体基板の前記素子形成面を覆うように形成された第１絶縁膜と、
    前記第１絶縁膜と前記半導体基板の間に形成され、前記第１絶縁膜の前記複数の開口部と重なる位置において前記第１絶縁膜から露出する複数の電極パッドと、
    を備え、
    前記複数の電極パッドには、
    平面視において、前記第２面の周縁部の第１チップ端辺に沿って、第１列目に形成される複数の第１列目電極パッドと、
    平面視において、前記第１チップ端辺に沿って、前記第１列目よりも前記第１チップ端辺までの距離が遠い第２列目に形成される複数の第２列目電極パッドと、
    平面視において、前記第１チップ端辺に沿って、前記第２列目よりも前記第１チップ端辺までの距離が遠い第３列目に形成される複数の第３列目電極パッドと、
    が含まれ、
    前記複数の第１列目電極パッドのそれぞれの面積は、前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドのそれぞれの面積よりも小さい、半導体装置。
  14. 請求項１３において、
    前記複数の第１列目電極パッドは、前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドと電気的に接続され、
    前記複数のワイヤは、前記複数の電極パッドのうち、前記複数の第２列目電極パッド、および前記複数の第３列目電極パッドに接続され、
    前記複数の第１列目電極パッドには、前記複数のワイヤは接続されない、半導体装置。
  15. （ａ）半導体基板の素子形成面に複数の半導体素子を形成する工程、
    （ｂ）前記半導体基板の前記素子形成面上に、複数の配線層を順に積層する工程、
    （ｃ）前記複数の配線層のうちの最上層に、複数の電極パッドを含む第１配線層を形成する工程、
    （ｄ）前記第１配線層を覆うように、前記第１配線層と対向する第１面および前記第１面の反対側の第２面を有する第１絶縁層を形成する工程、
    （ｅ）前記第１絶縁層に複数の開口部を形成し、前記複数の電極パッドをそれぞれ露出させる工程、
    を含み、
    前記（ｃ）工程で形成される前記複数の電極パッドには、
    平面視において、デバイス領域の周縁部の第１チップ端辺に沿って、第１列目に形成される複数の第１列目電極パッドと、
    平面視において、前記第１チップ端辺に沿って、前記第１列目よりも前記第１チップ端辺までの距離が遠い第２列目に形成される複数の第２列目電極パッドと、
    平面視において、前記第１チップ端辺に沿って、前記第２列目よりも前記第１チップ端辺までの距離が遠い第３列目に形成される複数の第３列目電極パッドと、
    が含まれ、
    前記複数の第１列目電極パッドのそれぞれの面積は、前記複数の第２列目電極パッドおよび前記複数の第３列目電極パッドのそれぞれの面積よりも小さい、半導体装置の製造方法。
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